JP4065687B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、同期式の半導体メモリ装置に関し、特にクロック信号に同期されていないクロックイネーブル信号やチップセレクタバー信号等を用いてクロックに非同期されたプリチャージ制御信号を発生させることにより、コマンドとコマンドとの間の間隔をクロックの周期に拘わらず入力させることができる非同期のプリチャージ機能を有する同期式の半導体メモリ装置に関する。
【０００２】
【従来の技術】
従来の技術にかかるシンクロナス（ｓｙｎｃｈｒｏｎｏｕｓ）ＤＲＡＭについて、図１乃至図５を参照して説明する。まず、図１に示すように、従来のシンクロナスＤＲＡＭは外部からクロック信号ＣＬＫ、チップセレクタバー信号／ＣＳ、ラスバー信号／ＲＡＳ、カスバー信号／ＣＡＳ、ライトバー信号／ＷＥ等の外部コマンドが入力されるコマンドバッファ部２０と、外部アドレスＡ０〜Ａｉが入力されるアドレスバッファ部２２と、データ信号ＤＱ０〜ＤＱｊが入出力されるデータ入／出力バッファ部２４とを備える。また、従来のシンクロナスＤＲＡＭは、コマンドバッファ部２０から出力される／ＣＳＩ、／ＲＡＳＩ、／ＣＡＳＩ及び／ＷＥＩ信号等を受信して内部動作制御用のプリチャージ制御信号ＰＲＥＩ、書込み信号Ｗ、アクティブ信号ＡＣＴ、読取り信号Ｒ及びモード選択信号ＭＳを発生させるコマンドデコーダ部２６と、アドレスバッファ部２２の出力信号及びコマンドデコーダ部２６から出力されたモード選択信号ＭＳを受信して動作モードを制御するモードレジスタ部２８と、アドレス信号Ａ０及びモードレジスタ部２８の出力信号を受信してテストモード検出信号ＴＥＳＴを発生するテストモード検出部３４と、コマンドデコーダ部２６から出力された書込み信号Ｗ、コマンドバッファ部２０から出力された書込みイネーブル信号／ＷＥＩ及びテストモード検出部３４から出力された検出信号ＴＥＳＴを受信してテストモードプリチャージ制御信号ＴＰＲＥを発生するＴＰＲＥ信号発生部３６と、コマンドデコーダ部２６から出力されたプリチャージ制御信号ＰＲＥＩ及びＴＰＲＥ信号発生部３６から出力されるＴＰＲＥ信号をＯＲ演算してプリチャージ制御信号ＰＲＥを発生するＯＲゲート３８からなるプリチャージ制御信号生成回路６０を含む。
【０００３】
また、従来のシンクロナスＤＲＡＭは、アドレスバッファ部２２から出力されたアドレス信号をラッチしてカラムアドレスラッチ信号ＣＡを発生するカラムアドレスラッチ部３０と、カラムアドレスラッチ部３０から出力されたカラムアドレスラッチ信号ＣＡをデコーディングしてメモリセルアレイ部５０のビットラインを選択するカラムデコーダ部４０と、アドレスバッファ部２２から出力されたアドレス信号を受信してローアドレスラッチ信号ＲＡを発生するローアドレスラッチ部３２と、ローアドレスラッチ部３２から出力されたローアドレスラッチ信号ＲＡをデコーディングしてメモリセルアレイ部５０のワードラインを選択するローデコーダ部４２とからなる。また、従来のシンクロナスＤＲＡＭは、メモリセルアレイ部５０にデータを読取り／書込みしない時に、ＯＲゲート３８から出力されたプリチャージ制御信号ＰＲＥによりメモリセルアレイ部５０のビットライン電位を半電位（１／２Ｖｃｃ）にプリチャージ及びイコライズさせるプリチャージ／イコライズ部４４と、メモリセルアレイ部５０にデータを読取り／書込みしない時には、プリチャージ制御信号ＰＲＥＩによりビットライン電位を半電位（１／２Ｖｃｃ）にプリチャージ及びイコライズさせ、メモリセルアレイ部５０にデータを読取り／書込みする時には、ビットラインに載せられたデータを感知増幅するセンスアンプ部４６と、データバッファ部２４を通じて入出力されるデータをセンスアンプ部４６に連結させる入／出力（Ｉ／Ｏ）部４８とを備える。
【０００４】
図２は、従来の一般のシンクロナスメモリアレイのブロック構成図である。従来のシンクロナスメモリアレイは１つのＮＭＯＳトランジスタＮと１つのキャパシタＣｓからなるメモリセル５６と、ビットラインＢＬ及びビットラインバー／ＢＬに載せられたデータを感知増幅するセンスアンプ５３と、カラムデコーダ信号Ｙ＿ｓｗにより入出力ラインＩＯ及び／ＩＯとビットラインＢＬ及び／ＢＬをスイッチングするスイッチ回路部５１、５２と、ビットラインＢＬ及び／ＢＬをイコライズ信号ＥＱによりイコライジングさせるイコライジング回路部５４と、ビットラインＢＬ及び／ＢＬを制御信号ＩＳＯにより分離させる分離回路部５５とを含む。
【０００５】
図３は、従来技術にかかるシンクロナスメモリデバイスのアレイ動作を示す動作タイミング図である。従来のシンクロナスメモリデバイスは外部からのクロック信号ＣＬＫに同期されて入力されるコマンド信号ＣＭＤにより動作が制御される。まず、アクティブコマンドＡＣＴによりメモリアレイがアクセス（ａｃｃｅｓｓ）可能な状態に制御され（ＡＣＴＶＥ＿ｓｔａｔｅ＝‘ハイ’）、ローアドレスにより特定ワードライン（Ｗｏｒｄ Ｌｉｎｅ）が選択され（Ｗｏｒｄ Ｌｉｎｅ＝電源電圧（Ｖｃｃ）〜高電圧（Ｖｐｐ））、ワードラインの選択によりメモリセルのデータが電荷共有（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）によりビットラインＢＬ及びビットラインバー／ＢＬに伝達される。その際、ビットラインＢＬ及びビットラインバー／ＢＬにはメモリセルとビットラインのキャパシタンス比率（ｒａｔｉｏ）により小さい電位差が生じることになり、センスアンプの動作（ＳＡＥＮ＝‘ハイ’）により希望する動作電位にセンシングされる。
【０００６】
次に、外部からカラムコマンド信号Ｒ（ＲＥＡＤ）、または、Ｗ（ＷＲＩＴＥ）が入力されると、データバッファ部２４、センスアンプ部４６及びＩ／Ｏ部４８の動作によりＤＱピンを通してメモリデバイスの外部とのデータの入／出力が可能になる。その際、続くカラムコマンドが書込みコマンドＷで、入力されたデータがメモリアレイに貯蔵されたデータと異なると、ビットラインＢＬ、ビットラインバー／ＢＬ及びメモリセルＣＥＬＬは図３に破線で示されたような動作でメモリセルのデータを更新する。その際、メモリセルＣＥＬＬのデータの変化は、ビットラインＢＬ及びビットラインバー／ＢＬに比べて相対的に遅く更新されるが、これはメモリデバイスの集積度の増加によりメモリセルのトランジスタ及びコンタクトホール（ｃｏｎｔａｃｔ ｈｏｌｅ）のような寄生抵抗成分によりデータ更新が遅延されるためである。書込み及び読取り動作でのカラム動作後には、メモリセルのデータ貯蔵状態を正常に維持させ、別のローアクセス（ｒｏｗ Ａｃｃｅｓｓ）が遂行できるようにするため、プリチャージ制御信号（ｐｒｅｃｈａｒｇｅ：ＰＲＥ）が続くことになる。プリチャージ制御信号ＰＲＥが入力されるとメモリセルのデータを維持させて、ワードライン（Ｗｏｒｄ Ｌｉｎｅ）、センスアンプイネーブル信号ＳＡＥＮ、ビットラインＢＬ及びビットラインバー／ＢＬ等が順次ディスエーブル（ｄｉｓａｂｌｅ）され、メモリデバイスが次のローアクセスを遂行することができる状態になる。以上のように、従来のシンクロナスメモリデバイスの動作は、外部クロック信号ＣＬＫに同期されたコマンドＣＭＤ入力によりなされる。
【０００７】
図４は、従来技術にかかるシンクロナスメモリデバイスの書込み動作タイミング図である。クロック信号ＣＬＫのライジング区間に同期されてアクティブコマンド信号ＡＣＴが入力されると、メモリアレイはアクセス可能な状態に制御され（ＡＣＴＶＥ＿ｓｔａｔｅ＝‘ハイ’）。その後、メモリアレイのアクティブ状態（ＡＣＴＶＥ＿ｓｔａｔｅ＝‘ハイ’）において、書込みコマンド信号ＷＴが入力されるとＤＱピンを通じて書込みデータを入力して、メモリアレイに貯蔵する一連の動作を遂行する。その後、プリチャージ制御信号ＰＲＥが入力されると‘ハイ’レベルにアクティブされたメモリアレイのアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）は‘ロー’レベルにディスエーブルされる。このように、従来のシンクロナスメモリデバイスは書込み動作時、アクティブコマンド信号ＡＣＴによりメモリアレイのアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）が‘ハイ’ レベルにセットされ、プリチャージ制御信号ＰＲＥにより‘ロー’レベルにリセットされる。
【０００８】
図５は、従来技術にかかるシンクロナスメモリデバイスのプリチャージ制御信号生成回路の回路図である。従来のプリチャージ制御信号生成回路６０は、コマンドデコーダ部２６から出力された書込み信号Ｗと、テストモード検出部３４から出力されるテスト信号ＴＥＳＴ及びコマンドバッファ部２０から出力される書込みイネーブル信号／ＷＥＩを入力してテストモード（ＴＥＳＴ ｍｏｄｅ）状態を制御する制御部３６２と、制御部３６２の出力信号をラッチするＲＳフリップフローップ３６４と、ＲＳフリップフロップ３６４から出力される信号ＦＦＯＵＴの立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）を検出してショートパルス（ｓｈｏｒｔ ｐｕｌｓｅ）を発生し、テストモードプリチャージ制御信号ＴＰＲＥを発生するパルス発生部３６６と、パルス発生部３６６から出力されたテストモードプリチャージ制御信号ＴＰＲＥとコマンドデコーダ部２６から出力されたノーマルモード（ｎｏｒｍａｌ ｍｏｄｅ）のプリチャージ制御信号ＰＲＥＩをＯＲ演算してプリチャージ制御信号ＰＲＥを発生するＯＲゲート３８からなる。
【０００９】
制御部３６２は、コマンドデコーダ部２６から出力された書込み信号Ｗを受信して反転された信号を出力するインバータ３６８と、テストモード検出部３４から出力されるテスト信号ＴＥＳＴを受信して、反転された信号を出力するインバータ３６７と、インバータ３６７及び３６８から出力される信号をＯＲ演算するＯＲゲート３６９と、インバータ３６７から出力される信号とコマンドバッファ部２０から出力される書込みイネーブル信号／ＷＥＩをＮＯＲ演算するＮＯＲゲート３７０からなる。
【００１０】
ＲＳフリップフローップ３６４は、ＯＲゲート３６９の出力信号をリセット（Ｒｅｓｅｔ）信号として受信するＮＡＮＤゲート３７１と、ＮＯＲゲート３７０の出力信号をセット（Ｓｅｔ）信号として受信するＮＡＮＤゲート３７２からなる。また、ＮＡＮＤゲート３７１の出力段は、ＮＡＮＤゲート３７２の入力段に、ＮＡＮＤゲート３７２の出力段はＮＡＮＤゲート３７１の入力段に各々連結されている。パルス発生部３６６は、ＲＳフリップフローップ部３６４の出力信号ＦＦＯＵＴを一定時間遅延させるディレイ３７３と、ディレイ３７３の出力信号を受信するインバータ３７４と、ＲＳフリップフローップ部３６４の出力信号ＦＦＯＵＴとインバータ３７４から出力される信号をＮＯＲ演算しテストモードプリチャージ制御信号ＴＰＲＥを発生するＮＯＲゲート３７５からなる。
【００１１】
上記構成による従来のプリチャージ制御信号生成回路の動作を図６に示された動作タイミング図を参照しながら説明する。テストモードセッティング（ＴＥＳＴ ｍｏｄｅ ｓｅｔｔｉｎｇ）によりテストモード検出部３４の出力が‘ハイ’レベルの状態で書込みコマンドＷＴが入力されると、クロックＣＬＫの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）から書込み信号Ｗが‘ハイ’レベルのショートパルスを発生する。書込み信号Ｗは、ＲＳフリップフローップ部３６４をリセットさせて出力信号ＦＦＯＵＴを‘ハイ’レベルに保持させる。その後、書込みイネーブル信号／ＷＥＩが‘ハイ’レベルに遷移されると、ＲＳフリップフローップ部３６４の出力信号ＦＦＯＵＴは‘ロー’レベルに遷移される。そして、パルス発生部３６６によりテストモードプリチャージ制御信号ＴＰＲＥが‘ハイ’レベルのショートパルスとなり、コマンドデコーダ部２６から出力されたプリチャージ制御信号ＰＲＥも‘ハイ’レベルのショートパルスとなる。従って、従来のプリチャージ制御信号生成回路６０は、プリチャージコマンド＜ＰＲＥ＞によりクロック信号ＣＬＫの立ち上がりエッジに同期されたプリチャージ制御信号とテストモードプリチャージ制御信号ＴＰＲＥによりクロック信号ＣＬＫに非同期されたプリチャージ制御信号ＰＲＥを発生する。
【００１２】
【発明が解決しようとする課題】
しかし、上記の構成を有する従来のシンクロナスメモリデバイスにおいては、プリチャージ制御信号生成回路が書込みコマンドＷＴ以後に、テストモードのため、プリチャージ制御信号ＰＲＥを発生させなければならない場合、少なくとも書込みコマンドＷＴのホールド時間（ｈｏｌｄ ｔｉｍｅ）が経過した以後でなければ不可能であった（図６参照）。このように、コマンド信号によりプリチャージ制御信号ＰＲＥを発生させる従来のシンクロナスメモリデバイスは、メモリデバイスの動作速度より低い周波数を有するテスターを使用してテスト動作をするか、テスト動作に対するクロック信号の周期より以上にコマンド間の間隔をより早くするか、逆転されるように制御しなければならない場合、コマンドのホールド時間のため、コマンド間の間隔を調整することができないので、テストが可能でない場合がでるという問題点があった。また、従来のシンクロナスメモリデバイスは、コマンド毎にアクティブ回路及び書込み／読取り回路が全て必要であるので、付加的なレイアウト面積が必要であるという問題点があった。
【００１３】
そこで、本発明は、上記従来のシンクロナスメモリデバイスにおける問題点を解決するために案出したもので、メモリテスタ装備の性能に制限されないで必要なテスト動作を行うことができる非同期のプリチャージ機能を有するプリチャージ制御信号生成回路及びこれを用いた半導体メモリ装置を提供することを目的とする。
【００１４】
本発明の他の目的は、読取り（ＲＥＡＤ）や書込み（ＷＲＩＴＥ）コマンドの入力以後にテストモードのため、プリチャージ制御信号ＰＲＥを発生させなければならない場合、クロック信号ＣＬＫに同期されないクロックイネーブル信号ＣＫＥやチップセレクタバー信号／ＣＳ等を用いて外部から入力されたクロック信号に非同期されたプリチャージ制御信号ＰＲＥを発生させることにより、コマンドとコマンドとの間の間隔をクロック信号の周期に係わりなく入力させることができる非同期のプリチャージ機能を有するプリチャージ制御信号生成回路及びこれを用いた半導体メモリ装置を提供することにある。本発明のさらに他の目的は、クロック信号に非同期されたプリチャージ制御信号ＰＲＥを発生させることにより、コマンド毎に必要であった回路の構成を省くすることができ、レイアウト面積を低減した非同期のプリチャージ機能を有するプリチャージ制御信号生成回路及びこれを用いた半導体メモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明による半導体メモリ装置は、同期式（ｓｙｎｃｈｒｏｎｏｕｓ）メモリ装置において、多数のデータを貯蔵する多数のメモリセルからなるメモリセルアレイ部と、クロック信号及びクロックイネーブル信号を外部から受信して内部クロック信号及び内部クロックイネーブル信号ｉＣＫＥを発生するクロック信号／クロックイネーブル信号バッファ部と、チップセレクタバー信号、ラスバー信号、カスバー信号、ライトバー信号等の外部コマンドを受信するコマンドバッファ部と、外部アドレスを受信するアドレスバッファ部と、データ信号を入／出力するデータ入／出力バッファ部と、前記アドレスバッファ部から出力されたアドレス信号と、前記クロック信号／クロックイネーブル信号バッファ部から出力された内部クロック信号と、前記コマンドバッファ部の出力信号、及びプリチャージ制御信号生成回路から出力された内部クロックイネーブル信号ｉＣＫＥｎを受信し、各種内部動作を制御する制御信号を発生させるコマンド及びステート部と、前記アドレスバッファ部から出力されたアドレス信号及び前記コマンド及びステート部から出力されたモード選択信号を受信して動作モードを制御するための制御信号を出力するモードレジスタ部と、前記アドレスバッファ部から出力されたアドレス信号に従い、前記メモリセルアレイ部の所定の位置にアクセスし、読取り／書込み動作を制御するロー／カラムアドレス制御／デコーディング回路部と、前記コマンド及びステート部の出力信号により、読取り／書込み動作の際、データの入／出力動作を制御する入／出力データプロセッシング回路部と、前記コマンド及びステート部から出力された内部プリチャージ制御信号と前記クロック信号／クロックイネーブル信号バッファ部から出力された前記内部クロックイネーブル信号ｉＣＫＥ及び前記モードレジスタ部から出力されたテストモード信号を入力して、前記内部クロックイネーブル信号ｉＣＫＥｎ及びプリチャージ制御信号を発生させる非同期の前記プリチャージ制御信号生成回路を備え、通常モードとテストモードとを有し、テストモードにおいて、前記テストモード信号が内部的に‘ロー’や‘ハイ’レベルに固定されていても前記メモリセルアレイ部に貯蔵されたデータに対するアクセスに影響しない前記内部クロックイネーブル信号ｉＣＫＥを用いて、テストモードでの前記プリチャージ制御信号を生成することを特徴とする。
【００１６】
また、上記目的を達成するためになされた、本発明によるプリチャージ制御信号生成回路は、通常モードとテストモードとを有する半導体メモリ装置のプリチャージ制御信号生成回路において、前記内部クロックイネーブル信号ｉＣＫＥを受信し、テストモードでは、ハイレベルに固定された信号を出力し、通常モードでは、前記内部クロックイネーブル信号ｉＣＫＥと同一状態の信号を出力する内部制御信号生成部と、通常モードでプリチャージコマンドの入力から内部プリチャージ制御信号がセッティングされるのにかかる時間の分だけ、テストモードで前記内部クロックイネーブル信号ｉＣＫＥを遅延させる遅延部と、通常モードの前記内部プリチャージ制御信号と前記遅延部の出力信号とを論理和する論理ゲートを有するプリチャージ制御信号生成回路を備えることを特徴とする。
【００１７】
【発明の実施の形態】
次に、本発明にかかるプリチャージ制御信号生成回路及びこれを用いた半導体メモリ装置の実施の形態の具体例を図面を参照しながら説明する。図７は、本発明にかかる第１の実施例による同期式の半導体メモリ装置のブロック構成図である。図７に示すように、本発明にかかる第１の実施例による同期式の半導体メモリ装置は、外部からクロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥを受信してバッファリングした後、内部クロック信号ｉＣＬＫ及び内部クロックイネーブル信号ｉＣＫＥを発生させるＣＬＫ／ＣＫＥバッファ部１３０と、チップセレクタバー信号／ＣＳ、ラスバー信号／ＲＡＳ、カスバー信号／ＣＡＳ、ライトバー信号／ＷＥ等の外部コマンドを受信するコマンドバッファ部１２６と、外部アドレスＡ０〜Ａｊを受信するアドレスバッファ部１２２と、データ信号ＤＱ０〜ＤＱｉを入／出力するデータ入／出力バッファ部１２０とを備える。
【００１８】
また、本発明にかかる第１の実施例による同期式の半導体メモリ装置は、アドレスバッファ部１２２から出力されたアドレス信号とＣＬＫ／ＣＫＥバッファ部１３０から出力された内部クロック信号ｉＣＬＫとコマンドバッファ部１２６の出力信号及びプリチャージ制御信号生成回路１４０から出力された内部クロックイネーブル信号ｉＣＫＥｎとを受信して各種内部動作を制御する信号を発生させるコマンド及びステート部１２８と、アドレスバッファ部１２２の出力信号及びコマンド及びステート部１２８から出力されたモード選択信号ＭＳを受信して動作モードを制御するための制御信号ＣＬ、ＢＬ、ＴＥＳＴを出力するモードレジスタ部１２４と、コマンド及びステート部１２８から出力された内部プリチャージ制御信号ｉＰＲＥとＣＬＫ／ＣＫＥバッファ部１３０から出力された内部クロックイネーブル信号ｉＣＫＥ及びモードレジスタ部１２４から出力されるテストモード信号ＴＥＳＴとを受信してプリチャージ制御信号ＰＲＥ及び内部クロックイネーブル信号ｉＣＫＥｎを発生させる非同期のプリチャージ制御信号生成回路１４０を含む。
【００１９】
また、本発明にかかる第１の実施例による同期式の半導体メモリ装置は、データを貯蔵する多数のメモリセルからなるメモリセルアレイ部１００と、メモリセルアレイ部１００の特定位置にアクセスして読取り（Ｒｅａｄ）／書込み（Ｗｒｉｔｅ）が可能であるように制御するロー／カラムアドレス制御及びデコーディング回路部１６０と、読取り／書込みの際、データの入／出力可能に制御する入／出力データプロセッシング回路部１７０とを備える。ロー／カラムアドレス制御及びデコーディング回路部１６０は、アドレスバッファ部１２２から出力されたアドレス信号を受信してローアドレスラッチ信号を発生するローラッチ部１０６と、ローラッチ部１０６から出力されたローアドレスラッチ信号をプリデコーディングするロープリデコーダ部１０４と、ロープリデコーダ部１０４の出力信号をデコーディングしてメモリセルアレイ部１００のワードラインを選択するローデコーダ部１０２と、アドレスバッファ部１２２から出力されたカラムアドレス信号を受信してカラムアドレス信号をラッチさせて発生するカラムラッチ部１１０と、カラムラッチ部１１０から出力されたカラムアドレス信号をプリデコーディングするカラムプリデコーダ部１０８と、カラムプリデコーダ部１０８の出力信号をデコーディングしてメモリセルアレイ部１００のビットラインを選択するカラムデコーダ部１１２からなる。
【００２０】
入／出力データプロセッシング回路部１７０は、メモリセルアレイ部１００にアクセスしてデータを読取り／書込みする時に、ビットラインに載せられたデータを感知増幅するセンスアンプ部１１４と、センスアンプ部１１４から出力された読取りデータがデータ入／出力バッファ部１２０に伝送されることを制御する読取り制御部１１６と、データ入／出力バッファ部１２０から出力された書込みデータがセンスアンプ部１１４に伝送されることを制御する書込み制御部１１８とからなる。プリチャージ制御信号生成回路１４０は、図８に示すようにＣＬＫ／ＣＫＥバッファ部１３０から出力された内部クロックイネーブル信号ｉＣＫＥを一定時間遅延させて出力するディレイチェーン１４２と、モードレジスタ部１２４から出力されるプリチャージモードを制御する信号であるテストモード検出信号ＴＥＳＴとディレイチェーン１４２から出力される信号とをＡＮＤ演算して出力するＡＮＤゲート１４５と、コマンド及びステート部１２８から出力された内部プリチャージ制御信号ｉＰＲＥとＡＮＤゲート１４５から出力される信号とをＯＲ演算してプリチャージ制御信号ＰＲＥとして出力するＯＲゲート１４６と、テストモード検出信号ＴＥＳＴと内部クロックイネーブル信号ｉＣＫＥとをＯＲ演算して内部クロックイネーブル信号ｉＣＫＥｎを発生するＯＲゲート１４１とからなる。
【００２１】
図９は、図８に示しているプリチャージ制御信号生成回路１４０を備えた同期式の半導体メモリ装置のテストモードの際、（ＴＥＳＴ＝‘ハイ’）書込み動作タイミング図であって、クロック信号ＣＬＫに同期されたアクティブコマンドＡＣＴ、書込みコマンドＷＴ、プリチャージコマンド＜ＰＲＥ＞の入力とクロック信号ＣＬＫに同期されないクロックイネーブル信号ＣＫＥの入力によりセルアレイブロックのアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）がセット／リセットされる状態を示すものである。図９に示すように、セルアレイブロックがアクティブされることを示すアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）は、クロックイネーブル信号ＣＫＥの立ち上がりエッジによりリセットされるので、クロックイネーブル信号ＣＫＥの立ち上がりエッジの位置によりコマンド間の間隔がマイナス（ｍｉｎｕｓ）の条件でもテスト可能である。そして、テスト動作時、テストモード検出信号ＴＥＳＴが内部的に‘ロー’や‘ハイ’レベルに固定されていてもメモリセルデータのアクセスには問題がないクロックイネーブル信号ＣＫＥを用いてプリチャージ制御信号ＰＲＥを発生することにより、クロックに同期されていない非同期コマンド入力が可能である。
【００２２】
また、ディレイチェーン１４２は、通常動作の時の、プリチャージコマンド＜ＰＲＥ＞の入力によるプリチャージ制御信号ＰＲＥのセッティング（ｓｅｔｔｉｎｇ）とテストモードの際の、クロックイネーブル信号ＣＫＥの非同期入力によるプリチャージ制御信号ＰＲＥ間の時間差をモデルリング（ｍｏｄｅｌｉｎｇ）することができるので、相互間のテスト結果による補正を容易にすることができる。一方、クロックイネーブル信号ＣＫＥの立ち上がりエッジを用いるのは通常動作の際、コマンド入力がクロックＣＬＫの立ち上がりエッジで同期されて動作されることをモデルリングしたもので、低性能テストシステムで信号の立ち上がり／立ち下がり遷移時間の差が大きい場合を備えたものである。
【００２３】
プリチャージ制御信号生成回路１４０は、テストモード（ＴＥＳＴ Ｍｏｄｅ）でない場合、（ＴＥＳＴ＝‘ロー’）には内部クロックイネーブル信号ｉＣＫＥｎはＣＬＫ／ＣＫＥバッファ部１３０から出力された内部クロックイネーブル信号ｉＣＫＥと等化（ｅｑｕａｌｉｚｅ）される。テストモードの場合（ＴＥＳＴ＝‘ハイ’）には、内部クロックイネーブル信号ｉＣＫＥの状態に係わらず内部クロックイネーブル信号ｉＣＫＥｎが‘ハイ’レベルになる。従って、プリチャージ制御信号生成回路１４０は、クロック信号ＣＬＫに同期されたプリチャージコマンド＜ＰＲＥ＞で生成された内部プリチャージ制御信号ｉＰＲＥによりプリチャージ制御信号ＰＲＥを発生させるのみならず、クロック信号ＣＬＫと関係ないクロックイネーブル信号ＣＫＥによってもプリチャージ制御信号ＰＲＥを発生させることができる。
【００２４】
図１０は、本発明にかかる第２の実施例による同期式の半導体メモリ装置のブロック構成図であって、図７と比較して同一の機能を有するものは同一の符号を使用する。図１０に示すように、本発明にかかる第２の実施例による同期式の半導体メモリ装置は、外部からクロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥを受信してバッファリングした後、内部クロック信号ｉＣＬＫ及び内部クロックイネーブル信号ｉＣＫＥを発生するＣＬＫ／ＣＫＥバッファ部１３０と、チップセレクタバー信号／ＣＳ、ラスバー信号／ＲＡＳ、カスバー信号／ＣＡＳ、ライトバー信号／ＷＥ等の外部コマンドを受信するコマンドバッファ部１２６と、外部アドレスＡ０〜Ａｊを受信するアドレスバッファ部１２２と、データ信号ＤＱ０〜ＤＱｉを入／出力するデータ入／出力バッファ部１２０とを備える。
【００２５】
また、本発明にかかる第２の実施例による同期式の半導体メモリ装置は、アドレスバッファ部１２２から出力されたアドレス信号とＣＬＫ／ＣＫＥバッファ部１３０から出力された内部クロック信号ｉＣＬＫとコマンドバッファ部１２６の出力信号及びプリチャージ制御信号生成回路２４０から出力された内部チップセレクタバー信号／ｉＣＳｎを受信して各種内部動作を制御する信号を発生させるコマンド及びステート部２２８と、アドレスバッファ部１２２の出力信号及びコマンド及びステート部２２８から出力されたモード選択信号ＭＳを受信して動作モードを制御するための制御信号ＣＬ、ＢＬ、ＴＥＳＴを出力するモードレジスタ部１２４と、コマンド及びステート部２２８から出力された内部プリチャージ制御信号ｉＰＲＥとコマンドバッファ部１２６から出力された内部チップセレクタバー信号／ｉＣＳ及びモードレジスタ部１２４から出力されるテストモード信号ＴＥＳＴを受信してプリチャージ制御信号ＰＲＥ及び内部チップセレクタバー信号／ｉＣＳｎを発生させる非同期のプリチャージ制御信号生成回路２４０を含む。
【００２６】
また、本発明にかかる第２の実施例による同期式の半導体メモリ装置は、データを貯蔵する多数のメモリセルからなるメモリセルアレイ部１００と、メモリセルアレイ部１００の特定位置にアクセスして読取り／書込みが可能に制御するロー／カラムアドレス制御及びデコーディング回路部１６０と、読取り／書込みの際、データの入／出力可能に制御する入／出力データプロセッシング回路部１７０とを備える。ロー／カラムアドレス制御及びデコーディング回路部１６０は、アドレスバッファ部から出力されたアドレス信号を受信してローアドレスラッチ信号を発生するローラッチ部１０６と、ローラッチ部１０６から出力されたローアドレスラッチ信号をプリデコーディングするロープリデコーダ部１０４と、ロープリデコーダ部１０４の出力信号をデコーディングしてメモリセルアレイ部１００のワードラインを選択するローデコーダ部１０２と、アドレスバッファ部１２２から出力されたカラムアドレス信号を受信してカラムアドレス信号をラッチさせて発生するカラムラッチ部１１０と、カラムラッチ部１１０から出力されたカラムアドレス信号をプリデコーディングするカラムプリデコーダ部１０８と、カラムプリデコーダ部１０８の出力信号をデコーディングしてメモリセルアレイ部１００のビットラインを選択するカラムデコーダ部１１２とからなる。
【００２７】
入／出力データプロセッシング回路部１７０は、メモリセルアレイ部１００にアクセスしてデータを読取り／書込みする時に、ビットラインに載せられたデータを感知増幅するセンスアンプ部１１４と、センスアンプ部１１４から出力された読取りデータがデータ入／出力バッファ部１２０に伝送されることを制御する読取り制御部１１６と、データ入／出力バッファ部１２０から出力された書込みデータがセンスアンプ部１１４に伝送されることを制御する書込み制御部１１８とからなる。プリチャージ制御信号生成回路２４０は、図１１に示すように、コマンドバッファ部１２６から出力された内部チップセレクタバー信号／ｉＣＳを一定時間遅延させて出力するディレイチェーン２４２と、モードレジスタ部１２４から出力され、プリチャージモードを制御する信号であるテストモード検出信号ＴＥＳＴ及びディレイチェーン２４２の出力信号をＡＮＤ演算して出力するＡＮＤゲート２４８と、コマンド及びステート部２２８から出力された内部プリチャージ制御信号ｉＰＲＥ及びＡＮＤゲート２４８の出力信号をＯＲ演算してプリチャージ制御信号ＰＲＥとして出力するＯＲゲート２５０と、テストモード検出信号ＴＥＳＴ信号及び内部チップセレクタバー信号／ｉＣＳをＯＲ演算して内部チップセレクタバー信号／ｉＣＳｎに出力するＯＲゲート２５２からなる。
【００２８】
図１２は、図１０及び図１１に示したプリチャージ制御信号生成回路２４０を備えた同期式の半導体メモリ装置のテストモードの際、（ＴＥＳＴ＝‘ハイ’）書込み動作タイミング図であって、クロック信号ＣＬＫに同期されたプリチャージコマンド＜ＰＲＥ＞の立ち上がり区間とクロック信号ＣＬＫに同期されないチップセレクタバー信号／ＣＳの立ち上がり区間によりメモリセルアレイ部１００をアクティブさせるアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）がセット及びリセットされるのを示すものである。図１２に示すように、セルアレイブロックがアクティブされることを示すアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）はチップセレクタバー／ＣＳの立ち上がりエッジによりリセットされるので、チップセレクタバー／ＣＳの立ち上がりエッジの位置によりコマンド間の間隔がマイナス（ｍｉｎｕｓ）の条件でもテスト可能である。そして、テスト動作時、テストモード検出信号ＴＥＳＴが内部的に‘ロー’や‘ハイ’レベルに固定されていてもメモリセルデータのアクセスには問題がないチップセレクタバー信号／ＣＳを用いてプリチャージ制御信号ＰＲＥを発生することにより、クロックに同期されていない非同期コマンド入力が可能である。
【００２９】
また、ディレイチェーン２４２は通常動作の時のプリチャージコマンド＜ＰＲＥ＞の入力によるプリチャージ制御信号ＰＲＥのセッティングとテストモードの際の内部チップセレクタバー信号／ｉＣＳの非同期入力によるプリチャージ制御信号ＰＲＥ間の時間差をモデルリングすることができるので、相互間のテスト結果による補正を容易にすることができる。一方、内部チップセレクタバー信号／ｉＣＳの立ち上がりエッジを用いるのは通常動作の際、コマンド入力がクロックＣＬＫの立ち上がりエッジで同期されて動作されることをモデルリングしたもので、低性能テストシステムで信号の立ち上がり／立ち下がり遷移時間の差が大きい場合を備えたものである。
【００３０】
プリチャージ制御信号生成回路２４０は、テストモード（ＴＥＳＴ Ｍｏｄｅ）でない場合、（ＴＥＳＴ＝‘ロー’）には内部チップセレクタバー信号／ｉＣＳｎはコマンドバッファ部１２６から出力された内部チップセレクタバー信号／ｉＣＳと等化（ｅｑｕａｌｉｚｅ）される。テストモードの場合、（ＴＥＳＴ＝‘ハイ’）には内部チップセレクタバー信号／ｉＣＳの状態に係わらず内部チップセレクタバー信号／ｉＣＳｎが‘ハイ’レベルになる。従って、プリチャージ制御信号生成回路２４０は、クロック信号ＣＬＫに同期されたプリチャージコマンド＜ＰＲＥ＞で生成された内部プリチャージ制御信号ｉＰＲＥによりプリチャージ制御信号ＰＲＥを発生させるのみならず、クロック信号ＣＬＫと関係ないチップセレクタバー信号／ＣＳによってもプリチャージ制御信号ＰＲＥを発生させることができる。
【００３１】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００３２】
【発明の効果】
以上、説明したように、本発明による非同期のプリチャージ機能を有する同期式の半導体メモリ装置によれば、書込み動作の際、書込みコマンド信号ＷＲＩＴＥの入力以後にテストモード（ｔｅｓｔ ｍｏｄｅ）のため、プリチャージ制御信号ＰＲＥを発生させなければならない場合、クロック信号ＣＬＫに同期されないクロックイネーブル信号ＣＫＥやチップセレクタバー信号／ＣＳを用いてプリチャージ制御信号ＰＲＥを発生させることにより、コマンドとコマンドとの間の間隔をクロック信号の周期に係わらずに入力させることができる。特に、ハイ周波数（ｈｉｇｈ ｆｒｅｑｕｅｎｃｙ）同期式の半導体メモリ装置の特定動作パラメータをウエハレベルとかパッケージレベルで効果的にテストし、不良をスクリーニングしなければならない場合には、実際動作状況よりマージンを与えてテストする必要があるが、その場合、従来のプリチャージ制御信号発生回路を使用したシンクロナスＤＲＡＭメモリテスタの性能制限により充分のマージンテストが不可能であったが、本発明の非同期のプリチャージ機能を有する同期式の半導体メモリ装置ではメモリテスタの性能に制限を受けなく必要なテスト動作を行うことができる。
【００３３】
さらに、本発明の非同期のプリチャージ機能を有する同期式の半導体メモリ装置はウエハレベルでも充分のマージンを持つテストを行うことにより、発生する不良メモリセルをウエハレベルで冗長メモリセルを用いて対処することにより、歩留りの向上を図ることができ、パッケージング後も充分のマージンを持つテスト可能であるので、品質を改善することができる利点がある。
【図面の簡単な説明】
【図１】従来の技術にかかるシンクロナスメモリデバイスのブロック構成図である。
【図２】従来の一般のシンクロナスメモリアレイのブロック構成図である。
【図３】従来の技術にかかるシンクロナスメモリデバイスの動作タイミング図である。
【図４】従来の技術にかかるシンクロナスメモリデバイスの書込み動作タイミング図である。
【図５】従来の技術にかかるシンクロナスメモリデバイスのプリチャージ制御信号生成回路の回路図である。
【図６】図５に示されたプリチャージ制御信号生成回路の動作タイミング図である。
【図７】本発明にかかる第１の実施例による同期式の半導体メモリ装置のブロック構成図である。
【図８】図７に示されたプリチャージ制御信号生成回路の回路図である。
【図９】図８に示されたプリチャージ制御信号生成回路を備えた同期式の半導体メモリ装置のテストモードの際の書込み動作タイミング図である。
【図１０】本発明にかかる第２の実施例による同期式の半導体メモリ装置のブロック構成図である。
【図１１】図１０に示されたプリチャージ制御信号生成回路の回路図である。
【図１２】図１１に示されたプリチャージ制御信号生成回路を備えた同期式の半導体メモリ装置のテストモードの際の書込み動作タイミング図である。
【符号の説明】
１００ メモリセルアレイ部
１０２ ローデコーダ部
１０４ ロープリデコーダ部
１０６ ローラッチ部
１０８ カラムプリデコーダ部
１１０ カラムラッチ部
１１２ カラムデコーダ部
１１４ センスアンプ部
１１６ 読込み制御部
１１８ 書込み制御部
１２０ データ入／出力バッファ部
１２２ アドレスバッファ部
１２４ モードレジスタ部
１２６ コマンドバッファ部
１２８ コマンド及びステート部
１３０ クロック／クロックイネーブル信号バッファ部
１４０ プリチャージ制御信号生成回路
１４１ ＯＲゲート
１４２ ディレイチェーン
１４５ ＡＮＤゲート
１４６ ＯＲゲート
１６０ ロー／カラムアドレス制御及びデコーディング回路部
１７０ 入／出力データプロセッシング回路部
２２８ コマンド及びステート部
２４０ プリチャージ制御信号生成回路
２４２ ディレイチェーン
２４８ ＡＮＤゲート
２５０ ＯＲゲート
２５２ ＡＮＤゲート
【発明が属する技術分野】
本発明は、同期式の半導体メモリ装置に関し、特にクロック信号に同期されていないクロックイネーブル信号やチップセレクタバー信号等を用いてクロックに非同期されたプリチャージ制御信号を発生させることにより、コマンドとコマンドとの間の間隔をクロックの周期に拘わらず入力させることができる非同期のプリチャージ機能を有する同期式の半導体メモリ装置に関する。
【０００２】
【従来の技術】
従来の技術にかかるシンクロナス（ｓｙｎｃｈｒｏｎｏｕｓ）ＤＲＡＭについて、図１乃至図５を参照して説明する。まず、図１に示すように、従来のシンクロナスＤＲＡＭは外部からクロック信号ＣＬＫ、チップセレクタバー信号／ＣＳ、ラスバー信号／ＲＡＳ、カスバー信号／ＣＡＳ、ライトバー信号／ＷＥ等の外部コマンドが入力されるコマンドバッファ部２０と、外部アドレスＡ０〜Ａｉが入力されるアドレスバッファ部２２と、データ信号ＤＱ０〜ＤＱｊが入出力されるデータ入／出力バッファ部２４とを備える。また、従来のシンクロナスＤＲＡＭは、コマンドバッファ部２０から出力される／ＣＳＩ、／ＲＡＳＩ、／ＣＡＳＩ及び／ＷＥＩ信号等を受信して内部動作制御用のプリチャージ制御信号ＰＲＥＩ、書込み信号Ｗ、アクティブ信号ＡＣＴ、読取り信号Ｒ及びモード選択信号ＭＳを発生させるコマンドデコーダ部２６と、アドレスバッファ部２２の出力信号及びコマンドデコーダ部２６から出力されたモード選択信号ＭＳを受信して動作モードを制御するモードレジスタ部２８と、アドレス信号Ａ０及びモードレジスタ部２８の出力信号を受信してテストモード検出信号ＴＥＳＴを発生するテストモード検出部３４と、コマンドデコーダ部２６から出力された書込み信号Ｗ、コマンドバッファ部２０から出力された書込みイネーブル信号／ＷＥＩ及びテストモード検出部３４から出力された検出信号ＴＥＳＴを受信してテストモードプリチャージ制御信号ＴＰＲＥを発生するＴＰＲＥ信号発生部３６と、コマンドデコーダ部２６から出力されたプリチャージ制御信号ＰＲＥＩ及びＴＰＲＥ信号発生部３６から出力されるＴＰＲＥ信号をＯＲ演算してプリチャージ制御信号ＰＲＥを発生するＯＲゲート３８からなるプリチャージ制御信号生成回路６０を含む。
【０００３】
また、従来のシンクロナスＤＲＡＭは、アドレスバッファ部２２から出力されたアドレス信号をラッチしてカラムアドレスラッチ信号ＣＡを発生するカラムアドレスラッチ部３０と、カラムアドレスラッチ部３０から出力されたカラムアドレスラッチ信号ＣＡをデコーディングしてメモリセルアレイ部５０のビットラインを選択するカラムデコーダ部４０と、アドレスバッファ部２２から出力されたアドレス信号を受信してローアドレスラッチ信号ＲＡを発生するローアドレスラッチ部３２と、ローアドレスラッチ部３２から出力されたローアドレスラッチ信号ＲＡをデコーディングしてメモリセルアレイ部５０のワードラインを選択するローデコーダ部４２とからなる。また、従来のシンクロナスＤＲＡＭは、メモリセルアレイ部５０にデータを読取り／書込みしない時に、ＯＲゲート３８から出力されたプリチャージ制御信号ＰＲＥによりメモリセルアレイ部５０のビットライン電位を半電位（１／２Ｖｃｃ）にプリチャージ及びイコライズさせるプリチャージ／イコライズ部４４と、メモリセルアレイ部５０にデータを読取り／書込みしない時には、プリチャージ制御信号ＰＲＥＩによりビットライン電位を半電位（１／２Ｖｃｃ）にプリチャージ及びイコライズさせ、メモリセルアレイ部５０にデータを読取り／書込みする時には、ビットラインに載せられたデータを感知増幅するセンスアンプ部４６と、データバッファ部２４を通じて入出力されるデータをセンスアンプ部４６に連結させる入／出力（Ｉ／Ｏ）部４８とを備える。
【０００４】
図２は、従来の一般のシンクロナスメモリアレイのブロック構成図である。従来のシンクロナスメモリアレイは１つのＮＭＯＳトランジスタＮと１つのキャパシタＣｓからなるメモリセル５６と、ビットラインＢＬ及びビットラインバー／ＢＬに載せられたデータを感知増幅するセンスアンプ５３と、カラムデコーダ信号Ｙ＿ｓｗにより入出力ラインＩＯ及び／ＩＯとビットラインＢＬ及び／ＢＬをスイッチングするスイッチ回路部５１、５２と、ビットラインＢＬ及び／ＢＬをイコライズ信号ＥＱによりイコライジングさせるイコライジング回路部５４と、ビットラインＢＬ及び／ＢＬを制御信号ＩＳＯにより分離させる分離回路部５５とを含む。
【０００５】
図３は、従来技術にかかるシンクロナスメモリデバイスのアレイ動作を示す動作タイミング図である。従来のシンクロナスメモリデバイスは外部からのクロック信号ＣＬＫに同期されて入力されるコマンド信号ＣＭＤにより動作が制御される。まず、アクティブコマンドＡＣＴによりメモリアレイがアクセス（ａｃｃｅｓｓ）可能な状態に制御され（ＡＣＴＶＥ＿ｓｔａｔｅ＝‘ハイ’）、ローアドレスにより特定ワードライン（Ｗｏｒｄ Ｌｉｎｅ）が選択され（Ｗｏｒｄ Ｌｉｎｅ＝電源電圧（Ｖｃｃ）〜高電圧（Ｖｐｐ））、ワードラインの選択によりメモリセルのデータが電荷共有（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）によりビットラインＢＬ及びビットラインバー／ＢＬに伝達される。その際、ビットラインＢＬ及びビットラインバー／ＢＬにはメモリセルとビットラインのキャパシタンス比率（ｒａｔｉｏ）により小さい電位差が生じることになり、センスアンプの動作（ＳＡＥＮ＝‘ハイ’）により希望する動作電位にセンシングされる。
【０００６】
次に、外部からカラムコマンド信号Ｒ（ＲＥＡＤ）、または、Ｗ（ＷＲＩＴＥ）が入力されると、データバッファ部２４、センスアンプ部４６及びＩ／Ｏ部４８の動作によりＤＱピンを通してメモリデバイスの外部とのデータの入／出力が可能になる。その際、続くカラムコマンドが書込みコマンドＷで、入力されたデータがメモリアレイに貯蔵されたデータと異なると、ビットラインＢＬ、ビットラインバー／ＢＬ及びメモリセルＣＥＬＬは図３に破線で示されたような動作でメモリセルのデータを更新する。その際、メモリセルＣＥＬＬのデータの変化は、ビットラインＢＬ及びビットラインバー／ＢＬに比べて相対的に遅く更新されるが、これはメモリデバイスの集積度の増加によりメモリセルのトランジスタ及びコンタクトホール（ｃｏｎｔａｃｔ ｈｏｌｅ）のような寄生抵抗成分によりデータ更新が遅延されるためである。書込み及び読取り動作でのカラム動作後には、メモリセルのデータ貯蔵状態を正常に維持させ、別のローアクセス（ｒｏｗ Ａｃｃｅｓｓ）が遂行できるようにするため、プリチャージ制御信号（ｐｒｅｃｈａｒｇｅ：ＰＲＥ）が続くことになる。プリチャージ制御信号ＰＲＥが入力されるとメモリセルのデータを維持させて、ワードライン（Ｗｏｒｄ Ｌｉｎｅ）、センスアンプイネーブル信号ＳＡＥＮ、ビットラインＢＬ及びビットラインバー／ＢＬ等が順次ディスエーブル（ｄｉｓａｂｌｅ）され、メモリデバイスが次のローアクセスを遂行することができる状態になる。以上のように、従来のシンクロナスメモリデバイスの動作は、外部クロック信号ＣＬＫに同期されたコマンドＣＭＤ入力によりなされる。
【０００７】
図４は、従来技術にかかるシンクロナスメモリデバイスの書込み動作タイミング図である。クロック信号ＣＬＫのライジング区間に同期されてアクティブコマンド信号ＡＣＴが入力されると、メモリアレイはアクセス可能な状態に制御され（ＡＣＴＶＥ＿ｓｔａｔｅ＝‘ハイ’）。その後、メモリアレイのアクティブ状態（ＡＣＴＶＥ＿ｓｔａｔｅ＝‘ハイ’）において、書込みコマンド信号ＷＴが入力されるとＤＱピンを通じて書込みデータを入力して、メモリアレイに貯蔵する一連の動作を遂行する。その後、プリチャージ制御信号ＰＲＥが入力されると‘ハイ’レベルにアクティブされたメモリアレイのアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）は‘ロー’レベルにディスエーブルされる。このように、従来のシンクロナスメモリデバイスは書込み動作時、アクティブコマンド信号ＡＣＴによりメモリアレイのアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）が‘ハイ’ レベルにセットされ、プリチャージ制御信号ＰＲＥにより‘ロー’レベルにリセットされる。
【０００８】
図５は、従来技術にかかるシンクロナスメモリデバイスのプリチャージ制御信号生成回路の回路図である。従来のプリチャージ制御信号生成回路６０は、コマンドデコーダ部２６から出力された書込み信号Ｗと、テストモード検出部３４から出力されるテスト信号ＴＥＳＴ及びコマンドバッファ部２０から出力される書込みイネーブル信号／ＷＥＩを入力してテストモード（ＴＥＳＴ ｍｏｄｅ）状態を制御する制御部３６２と、制御部３６２の出力信号をラッチするＲＳフリップフローップ３６４と、ＲＳフリップフロップ３６４から出力される信号ＦＦＯＵＴの立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）を検出してショートパルス（ｓｈｏｒｔ ｐｕｌｓｅ）を発生し、テストモードプリチャージ制御信号ＴＰＲＥを発生するパルス発生部３６６と、パルス発生部３６６から出力されたテストモードプリチャージ制御信号ＴＰＲＥとコマンドデコーダ部２６から出力されたノーマルモード（ｎｏｒｍａｌ ｍｏｄｅ）のプリチャージ制御信号ＰＲＥＩをＯＲ演算してプリチャージ制御信号ＰＲＥを発生するＯＲゲート３８からなる。
【０００９】
制御部３６２は、コマンドデコーダ部２６から出力された書込み信号Ｗを受信して反転された信号を出力するインバータ３６８と、テストモード検出部３４から出力されるテスト信号ＴＥＳＴを受信して、反転された信号を出力するインバータ３６７と、インバータ３６７及び３６８から出力される信号をＯＲ演算するＯＲゲート３６９と、インバータ３６７から出力される信号とコマンドバッファ部２０から出力される書込みイネーブル信号／ＷＥＩをＮＯＲ演算するＮＯＲゲート３７０からなる。
【００１０】
ＲＳフリップフローップ３６４は、ＯＲゲート３６９の出力信号をリセット（Ｒｅｓｅｔ）信号として受信するＮＡＮＤゲート３７１と、ＮＯＲゲート３７０の出力信号をセット（Ｓｅｔ）信号として受信するＮＡＮＤゲート３７２からなる。また、ＮＡＮＤゲート３７１の出力段は、ＮＡＮＤゲート３７２の入力段に、ＮＡＮＤゲート３７２の出力段はＮＡＮＤゲート３７１の入力段に各々連結されている。パルス発生部３６６は、ＲＳフリップフローップ部３６４の出力信号ＦＦＯＵＴを一定時間遅延させるディレイ３７３と、ディレイ３７３の出力信号を受信するインバータ３７４と、ＲＳフリップフローップ部３６４の出力信号ＦＦＯＵＴとインバータ３７４から出力される信号をＮＯＲ演算しテストモードプリチャージ制御信号ＴＰＲＥを発生するＮＯＲゲート３７５からなる。
【００１１】
上記構成による従来のプリチャージ制御信号生成回路の動作を図６に示された動作タイミング図を参照しながら説明する。テストモードセッティング（ＴＥＳＴ ｍｏｄｅ ｓｅｔｔｉｎｇ）によりテストモード検出部３４の出力が‘ハイ’レベルの状態で書込みコマンドＷＴが入力されると、クロックＣＬＫの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）から書込み信号Ｗが‘ハイ’レベルのショートパルスを発生する。書込み信号Ｗは、ＲＳフリップフローップ部３６４をリセットさせて出力信号ＦＦＯＵＴを‘ハイ’レベルに保持させる。その後、書込みイネーブル信号／ＷＥＩが‘ハイ’レベルに遷移されると、ＲＳフリップフローップ部３６４の出力信号ＦＦＯＵＴは‘ロー’レベルに遷移される。そして、パルス発生部３６６によりテストモードプリチャージ制御信号ＴＰＲＥが‘ハイ’レベルのショートパルスとなり、コマンドデコーダ部２６から出力されたプリチャージ制御信号ＰＲＥも‘ハイ’レベルのショートパルスとなる。従って、従来のプリチャージ制御信号生成回路６０は、プリチャージコマンド＜ＰＲＥ＞によりクロック信号ＣＬＫの立ち上がりエッジに同期されたプリチャージ制御信号とテストモードプリチャージ制御信号ＴＰＲＥによりクロック信号ＣＬＫに非同期されたプリチャージ制御信号ＰＲＥを発生する。
【００１２】
【発明が解決しようとする課題】
しかし、上記の構成を有する従来のシンクロナスメモリデバイスにおいては、プリチャージ制御信号生成回路が書込みコマンドＷＴ以後に、テストモードのため、プリチャージ制御信号ＰＲＥを発生させなければならない場合、少なくとも書込みコマンドＷＴのホールド時間（ｈｏｌｄ ｔｉｍｅ）が経過した以後でなければ不可能であった（図６参照）。このように、コマンド信号によりプリチャージ制御信号ＰＲＥを発生させる従来のシンクロナスメモリデバイスは、メモリデバイスの動作速度より低い周波数を有するテスターを使用してテスト動作をするか、テスト動作に対するクロック信号の周期より以上にコマンド間の間隔をより早くするか、逆転されるように制御しなければならない場合、コマンドのホールド時間のため、コマンド間の間隔を調整することができないので、テストが可能でない場合がでるという問題点があった。また、従来のシンクロナスメモリデバイスは、コマンド毎にアクティブ回路及び書込み／読取り回路が全て必要であるので、付加的なレイアウト面積が必要であるという問題点があった。
【００１３】
そこで、本発明は、上記従来のシンクロナスメモリデバイスにおける問題点を解決するために案出したもので、メモリテスタ装備の性能に制限されないで必要なテスト動作を行うことができる非同期のプリチャージ機能を有するプリチャージ制御信号生成回路及びこれを用いた半導体メモリ装置を提供することを目的とする。
【００１４】
本発明の他の目的は、読取り（ＲＥＡＤ）や書込み（ＷＲＩＴＥ）コマンドの入力以後にテストモードのため、プリチャージ制御信号ＰＲＥを発生させなければならない場合、クロック信号ＣＬＫに同期されないクロックイネーブル信号ＣＫＥやチップセレクタバー信号／ＣＳ等を用いて外部から入力されたクロック信号に非同期されたプリチャージ制御信号ＰＲＥを発生させることにより、コマンドとコマンドとの間の間隔をクロック信号の周期に係わりなく入力させることができる非同期のプリチャージ機能を有するプリチャージ制御信号生成回路及びこれを用いた半導体メモリ装置を提供することにある。本発明のさらに他の目的は、クロック信号に非同期されたプリチャージ制御信号ＰＲＥを発生させることにより、コマンド毎に必要であった回路の構成を省くすることができ、レイアウト面積を低減した非同期のプリチャージ機能を有するプリチャージ制御信号生成回路及びこれを用いた半導体メモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明による半導体メモリ装置は、同期式（ｓｙｎｃｈｒｏｎｏｕｓ）メモリ装置において、多数のデータを貯蔵する多数のメモリセルからなるメモリセルアレイ部と、クロック信号及びクロックイネーブル信号を外部から受信して内部クロック信号及び内部クロックイネーブル信号ｉＣＫＥを発生するクロック信号／クロックイネーブル信号バッファ部と、チップセレクタバー信号、ラスバー信号、カスバー信号、ライトバー信号等の外部コマンドを受信するコマンドバッファ部と、外部アドレスを受信するアドレスバッファ部と、データ信号を入／出力するデータ入／出力バッファ部と、前記アドレスバッファ部から出力されたアドレス信号と、前記クロック信号／クロックイネーブル信号バッファ部から出力された内部クロック信号と、前記コマンドバッファ部の出力信号、及びプリチャージ制御信号生成回路から出力された内部クロックイネーブル信号ｉＣＫＥｎを受信し、各種内部動作を制御する制御信号を発生させるコマンド及びステート部と、前記アドレスバッファ部から出力されたアドレス信号及び前記コマンド及びステート部から出力されたモード選択信号を受信して動作モードを制御するための制御信号を出力するモードレジスタ部と、前記アドレスバッファ部から出力されたアドレス信号に従い、前記メモリセルアレイ部の所定の位置にアクセスし、読取り／書込み動作を制御するロー／カラムアドレス制御／デコーディング回路部と、前記コマンド及びステート部の出力信号により、読取り／書込み動作の際、データの入／出力動作を制御する入／出力データプロセッシング回路部と、前記コマンド及びステート部から出力された内部プリチャージ制御信号と前記クロック信号／クロックイネーブル信号バッファ部から出力された前記内部クロックイネーブル信号ｉＣＫＥ及び前記モードレジスタ部から出力されたテストモード信号を入力して、前記内部クロックイネーブル信号ｉＣＫＥｎ及びプリチャージ制御信号を発生させる非同期の前記プリチャージ制御信号生成回路を備え、通常モードとテストモードとを有し、テストモードにおいて、前記テストモード信号が内部的に‘ロー’や‘ハイ’レベルに固定されていても前記メモリセルアレイ部に貯蔵されたデータに対するアクセスに影響しない前記内部クロックイネーブル信号ｉＣＫＥを用いて、テストモードでの前記プリチャージ制御信号を生成することを特徴とする。
【００１６】
また、上記目的を達成するためになされた、本発明によるプリチャージ制御信号生成回路は、通常モードとテストモードとを有する半導体メモリ装置のプリチャージ制御信号生成回路において、前記内部クロックイネーブル信号ｉＣＫＥを受信し、テストモードでは、ハイレベルに固定された信号を出力し、通常モードでは、前記内部クロックイネーブル信号ｉＣＫＥと同一状態の信号を出力する内部制御信号生成部と、通常モードでプリチャージコマンドの入力から内部プリチャージ制御信号がセッティングされるのにかかる時間の分だけ、テストモードで前記内部クロックイネーブル信号ｉＣＫＥを遅延させる遅延部と、通常モードの前記内部プリチャージ制御信号と前記遅延部の出力信号とを論理和する論理ゲートを有するプリチャージ制御信号生成回路を備えることを特徴とする。
【００１７】
【発明の実施の形態】
次に、本発明にかかるプリチャージ制御信号生成回路及びこれを用いた半導体メモリ装置の実施の形態の具体例を図面を参照しながら説明する。図７は、本発明にかかる第１の実施例による同期式の半導体メモリ装置のブロック構成図である。図７に示すように、本発明にかかる第１の実施例による同期式の半導体メモリ装置は、外部からクロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥを受信してバッファリングした後、内部クロック信号ｉＣＬＫ及び内部クロックイネーブル信号ｉＣＫＥを発生させるＣＬＫ／ＣＫＥバッファ部１３０と、チップセレクタバー信号／ＣＳ、ラスバー信号／ＲＡＳ、カスバー信号／ＣＡＳ、ライトバー信号／ＷＥ等の外部コマンドを受信するコマンドバッファ部１２６と、外部アドレスＡ０〜Ａｊを受信するアドレスバッファ部１２２と、データ信号ＤＱ０〜ＤＱｉを入／出力するデータ入／出力バッファ部１２０とを備える。
【００１８】
また、本発明にかかる第１の実施例による同期式の半導体メモリ装置は、アドレスバッファ部１２２から出力されたアドレス信号とＣＬＫ／ＣＫＥバッファ部１３０から出力された内部クロック信号ｉＣＬＫとコマンドバッファ部１２６の出力信号及びプリチャージ制御信号生成回路１４０から出力された内部クロックイネーブル信号ｉＣＫＥｎとを受信して各種内部動作を制御する信号を発生させるコマンド及びステート部１２８と、アドレスバッファ部１２２の出力信号及びコマンド及びステート部１２８から出力されたモード選択信号ＭＳを受信して動作モードを制御するための制御信号ＣＬ、ＢＬ、ＴＥＳＴを出力するモードレジスタ部１２４と、コマンド及びステート部１２８から出力された内部プリチャージ制御信号ｉＰＲＥとＣＬＫ／ＣＫＥバッファ部１３０から出力された内部クロックイネーブル信号ｉＣＫＥ及びモードレジスタ部１２４から出力されるテストモード信号ＴＥＳＴとを受信してプリチャージ制御信号ＰＲＥ及び内部クロックイネーブル信号ｉＣＫＥｎを発生させる非同期のプリチャージ制御信号生成回路１４０を含む。
【００１９】
また、本発明にかかる第１の実施例による同期式の半導体メモリ装置は、データを貯蔵する多数のメモリセルからなるメモリセルアレイ部１００と、メモリセルアレイ部１００の特定位置にアクセスして読取り（Ｒｅａｄ）／書込み（Ｗｒｉｔｅ）が可能であるように制御するロー／カラムアドレス制御及びデコーディング回路部１６０と、読取り／書込みの際、データの入／出力可能に制御する入／出力データプロセッシング回路部１７０とを備える。ロー／カラムアドレス制御及びデコーディング回路部１６０は、アドレスバッファ部１２２から出力されたアドレス信号を受信してローアドレスラッチ信号を発生するローラッチ部１０６と、ローラッチ部１０６から出力されたローアドレスラッチ信号をプリデコーディングするロープリデコーダ部１０４と、ロープリデコーダ部１０４の出力信号をデコーディングしてメモリセルアレイ部１００のワードラインを選択するローデコーダ部１０２と、アドレスバッファ部１２２から出力されたカラムアドレス信号を受信してカラムアドレス信号をラッチさせて発生するカラムラッチ部１１０と、カラムラッチ部１１０から出力されたカラムアドレス信号をプリデコーディングするカラムプリデコーダ部１０８と、カラムプリデコーダ部１０８の出力信号をデコーディングしてメモリセルアレイ部１００のビットラインを選択するカラムデコーダ部１１２からなる。
【００２０】
入／出力データプロセッシング回路部１７０は、メモリセルアレイ部１００にアクセスしてデータを読取り／書込みする時に、ビットラインに載せられたデータを感知増幅するセンスアンプ部１１４と、センスアンプ部１１４から出力された読取りデータがデータ入／出力バッファ部１２０に伝送されることを制御する読取り制御部１１６と、データ入／出力バッファ部１２０から出力された書込みデータがセンスアンプ部１１４に伝送されることを制御する書込み制御部１１８とからなる。プリチャージ制御信号生成回路１４０は、図８に示すようにＣＬＫ／ＣＫＥバッファ部１３０から出力された内部クロックイネーブル信号ｉＣＫＥを一定時間遅延させて出力するディレイチェーン１４２と、モードレジスタ部１２４から出力されるプリチャージモードを制御する信号であるテストモード検出信号ＴＥＳＴとディレイチェーン１４２から出力される信号とをＡＮＤ演算して出力するＡＮＤゲート１４５と、コマンド及びステート部１２８から出力された内部プリチャージ制御信号ｉＰＲＥとＡＮＤゲート１４５から出力される信号とをＯＲ演算してプリチャージ制御信号ＰＲＥとして出力するＯＲゲート１４６と、テストモード検出信号ＴＥＳＴと内部クロックイネーブル信号ｉＣＫＥとをＯＲ演算して内部クロックイネーブル信号ｉＣＫＥｎを発生するＯＲゲート１４１とからなる。
【００２１】
図９は、図８に示しているプリチャージ制御信号生成回路１４０を備えた同期式の半導体メモリ装置のテストモードの際、（ＴＥＳＴ＝‘ハイ’）書込み動作タイミング図であって、クロック信号ＣＬＫに同期されたアクティブコマンドＡＣＴ、書込みコマンドＷＴ、プリチャージコマンド＜ＰＲＥ＞の入力とクロック信号ＣＬＫに同期されないクロックイネーブル信号ＣＫＥの入力によりセルアレイブロックのアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）がセット／リセットされる状態を示すものである。図９に示すように、セルアレイブロックがアクティブされることを示すアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）は、クロックイネーブル信号ＣＫＥの立ち上がりエッジによりリセットされるので、クロックイネーブル信号ＣＫＥの立ち上がりエッジの位置によりコマンド間の間隔がマイナス（ｍｉｎｕｓ）の条件でもテスト可能である。そして、テスト動作時、テストモード検出信号ＴＥＳＴが内部的に‘ロー’や‘ハイ’レベルに固定されていてもメモリセルデータのアクセスには問題がないクロックイネーブル信号ＣＫＥを用いてプリチャージ制御信号ＰＲＥを発生することにより、クロックに同期されていない非同期コマンド入力が可能である。
【００２２】
また、ディレイチェーン１４２は、通常動作の時の、プリチャージコマンド＜ＰＲＥ＞の入力によるプリチャージ制御信号ＰＲＥのセッティング（ｓｅｔｔｉｎｇ）とテストモードの際の、クロックイネーブル信号ＣＫＥの非同期入力によるプリチャージ制御信号ＰＲＥ間の時間差をモデルリング（ｍｏｄｅｌｉｎｇ）することができるので、相互間のテスト結果による補正を容易にすることができる。一方、クロックイネーブル信号ＣＫＥの立ち上がりエッジを用いるのは通常動作の際、コマンド入力がクロックＣＬＫの立ち上がりエッジで同期されて動作されることをモデルリングしたもので、低性能テストシステムで信号の立ち上がり／立ち下がり遷移時間の差が大きい場合を備えたものである。
【００２３】
プリチャージ制御信号生成回路１４０は、テストモード（ＴＥＳＴ Ｍｏｄｅ）でない場合、（ＴＥＳＴ＝‘ロー’）には内部クロックイネーブル信号ｉＣＫＥｎはＣＬＫ／ＣＫＥバッファ部１３０から出力された内部クロックイネーブル信号ｉＣＫＥと等化（ｅｑｕａｌｉｚｅ）される。テストモードの場合（ＴＥＳＴ＝‘ハイ’）には、内部クロックイネーブル信号ｉＣＫＥの状態に係わらず内部クロックイネーブル信号ｉＣＫＥｎが‘ハイ’レベルになる。従って、プリチャージ制御信号生成回路１４０は、クロック信号ＣＬＫに同期されたプリチャージコマンド＜ＰＲＥ＞で生成された内部プリチャージ制御信号ｉＰＲＥによりプリチャージ制御信号ＰＲＥを発生させるのみならず、クロック信号ＣＬＫと関係ないクロックイネーブル信号ＣＫＥによってもプリチャージ制御信号ＰＲＥを発生させることができる。
【００２４】
図１０は、本発明にかかる第２の実施例による同期式の半導体メモリ装置のブロック構成図であって、図７と比較して同一の機能を有するものは同一の符号を使用する。図１０に示すように、本発明にかかる第２の実施例による同期式の半導体メモリ装置は、外部からクロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥを受信してバッファリングした後、内部クロック信号ｉＣＬＫ及び内部クロックイネーブル信号ｉＣＫＥを発生するＣＬＫ／ＣＫＥバッファ部１３０と、チップセレクタバー信号／ＣＳ、ラスバー信号／ＲＡＳ、カスバー信号／ＣＡＳ、ライトバー信号／ＷＥ等の外部コマンドを受信するコマンドバッファ部１２６と、外部アドレスＡ０〜Ａｊを受信するアドレスバッファ部１２２と、データ信号ＤＱ０〜ＤＱｉを入／出力するデータ入／出力バッファ部１２０とを備える。
【００２５】
また、本発明にかかる第２の実施例による同期式の半導体メモリ装置は、アドレスバッファ部１２２から出力されたアドレス信号とＣＬＫ／ＣＫＥバッファ部１３０から出力された内部クロック信号ｉＣＬＫとコマンドバッファ部１２６の出力信号及びプリチャージ制御信号生成回路２４０から出力された内部チップセレクタバー信号／ｉＣＳｎを受信して各種内部動作を制御する信号を発生させるコマンド及びステート部２２８と、アドレスバッファ部１２２の出力信号及びコマンド及びステート部２２８から出力されたモード選択信号ＭＳを受信して動作モードを制御するための制御信号ＣＬ、ＢＬ、ＴＥＳＴを出力するモードレジスタ部１２４と、コマンド及びステート部２２８から出力された内部プリチャージ制御信号ｉＰＲＥとコマンドバッファ部１２６から出力された内部チップセレクタバー信号／ｉＣＳ及びモードレジスタ部１２４から出力されるテストモード信号ＴＥＳＴを受信してプリチャージ制御信号ＰＲＥ及び内部チップセレクタバー信号／ｉＣＳｎを発生させる非同期のプリチャージ制御信号生成回路２４０を含む。
【００２６】
また、本発明にかかる第２の実施例による同期式の半導体メモリ装置は、データを貯蔵する多数のメモリセルからなるメモリセルアレイ部１００と、メモリセルアレイ部１００の特定位置にアクセスして読取り／書込みが可能に制御するロー／カラムアドレス制御及びデコーディング回路部１６０と、読取り／書込みの際、データの入／出力可能に制御する入／出力データプロセッシング回路部１７０とを備える。ロー／カラムアドレス制御及びデコーディング回路部１６０は、アドレスバッファ部から出力されたアドレス信号を受信してローアドレスラッチ信号を発生するローラッチ部１０６と、ローラッチ部１０６から出力されたローアドレスラッチ信号をプリデコーディングするロープリデコーダ部１０４と、ロープリデコーダ部１０４の出力信号をデコーディングしてメモリセルアレイ部１００のワードラインを選択するローデコーダ部１０２と、アドレスバッファ部１２２から出力されたカラムアドレス信号を受信してカラムアドレス信号をラッチさせて発生するカラムラッチ部１１０と、カラムラッチ部１１０から出力されたカラムアドレス信号をプリデコーディングするカラムプリデコーダ部１０８と、カラムプリデコーダ部１０８の出力信号をデコーディングしてメモリセルアレイ部１００のビットラインを選択するカラムデコーダ部１１２とからなる。
【００２７】
入／出力データプロセッシング回路部１７０は、メモリセルアレイ部１００にアクセスしてデータを読取り／書込みする時に、ビットラインに載せられたデータを感知増幅するセンスアンプ部１１４と、センスアンプ部１１４から出力された読取りデータがデータ入／出力バッファ部１２０に伝送されることを制御する読取り制御部１１６と、データ入／出力バッファ部１２０から出力された書込みデータがセンスアンプ部１１４に伝送されることを制御する書込み制御部１１８とからなる。プリチャージ制御信号生成回路２４０は、図１１に示すように、コマンドバッファ部１２６から出力された内部チップセレクタバー信号／ｉＣＳを一定時間遅延させて出力するディレイチェーン２４２と、モードレジスタ部１２４から出力され、プリチャージモードを制御する信号であるテストモード検出信号ＴＥＳＴ及びディレイチェーン２４２の出力信号をＡＮＤ演算して出力するＡＮＤゲート２４８と、コマンド及びステート部２２８から出力された内部プリチャージ制御信号ｉＰＲＥ及びＡＮＤゲート２４８の出力信号をＯＲ演算してプリチャージ制御信号ＰＲＥとして出力するＯＲゲート２５０と、テストモード検出信号ＴＥＳＴ信号及び内部チップセレクタバー信号／ｉＣＳをＯＲ演算して内部チップセレクタバー信号／ｉＣＳｎに出力するＯＲゲート２５２からなる。
【００２８】
図１２は、図１０及び図１１に示したプリチャージ制御信号生成回路２４０を備えた同期式の半導体メモリ装置のテストモードの際、（ＴＥＳＴ＝‘ハイ’）書込み動作タイミング図であって、クロック信号ＣＬＫに同期されたプリチャージコマンド＜ＰＲＥ＞の立ち上がり区間とクロック信号ＣＬＫに同期されないチップセレクタバー信号／ＣＳの立ち上がり区間によりメモリセルアレイ部１００をアクティブさせるアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）がセット及びリセットされるのを示すものである。図１２に示すように、セルアレイブロックがアクティブされることを示すアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）はチップセレクタバー／ＣＳの立ち上がりエッジによりリセットされるので、チップセレクタバー／ＣＳの立ち上がりエッジの位置によりコマンド間の間隔がマイナス（ｍｉｎｕｓ）の条件でもテスト可能である。そして、テスト動作時、テストモード検出信号ＴＥＳＴが内部的に‘ロー’や‘ハイ’レベルに固定されていてもメモリセルデータのアクセスには問題がないチップセレクタバー信号／ＣＳを用いてプリチャージ制御信号ＰＲＥを発生することにより、クロックに同期されていない非同期コマンド入力が可能である。
【００２９】
また、ディレイチェーン２４２は通常動作の時のプリチャージコマンド＜ＰＲＥ＞の入力によるプリチャージ制御信号ＰＲＥのセッティングとテストモードの際の内部チップセレクタバー信号／ｉＣＳの非同期入力によるプリチャージ制御信号ＰＲＥ間の時間差をモデルリングすることができるので、相互間のテスト結果による補正を容易にすることができる。一方、内部チップセレクタバー信号／ｉＣＳの立ち上がりエッジを用いるのは通常動作の際、コマンド入力がクロックＣＬＫの立ち上がりエッジで同期されて動作されることをモデルリングしたもので、低性能テストシステムで信号の立ち上がり／立ち下がり遷移時間の差が大きい場合を備えたものである。
【００３０】
プリチャージ制御信号生成回路２４０は、テストモード（ＴＥＳＴ Ｍｏｄｅ）でない場合、（ＴＥＳＴ＝‘ロー’）には内部チップセレクタバー信号／ｉＣＳｎはコマンドバッファ部１２６から出力された内部チップセレクタバー信号／ｉＣＳと等化（ｅｑｕａｌｉｚｅ）される。テストモードの場合、（ＴＥＳＴ＝‘ハイ’）には内部チップセレクタバー信号／ｉＣＳの状態に係わらず内部チップセレクタバー信号／ｉＣＳｎが‘ハイ’レベルになる。従って、プリチャージ制御信号生成回路２４０は、クロック信号ＣＬＫに同期されたプリチャージコマンド＜ＰＲＥ＞で生成された内部プリチャージ制御信号ｉＰＲＥによりプリチャージ制御信号ＰＲＥを発生させるのみならず、クロック信号ＣＬＫと関係ないチップセレクタバー信号／ＣＳによってもプリチャージ制御信号ＰＲＥを発生させることができる。
【００３１】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００３２】
【発明の効果】
以上、説明したように、本発明による非同期のプリチャージ機能を有する同期式の半導体メモリ装置によれば、書込み動作の際、書込みコマンド信号ＷＲＩＴＥの入力以後にテストモード（ｔｅｓｔ ｍｏｄｅ）のため、プリチャージ制御信号ＰＲＥを発生させなければならない場合、クロック信号ＣＬＫに同期されないクロックイネーブル信号ＣＫＥやチップセレクタバー信号／ＣＳを用いてプリチャージ制御信号ＰＲＥを発生させることにより、コマンドとコマンドとの間の間隔をクロック信号の周期に係わらずに入力させることができる。特に、ハイ周波数（ｈｉｇｈ ｆｒｅｑｕｅｎｃｙ）同期式の半導体メモリ装置の特定動作パラメータをウエハレベルとかパッケージレベルで効果的にテストし、不良をスクリーニングしなければならない場合には、実際動作状況よりマージンを与えてテストする必要があるが、その場合、従来のプリチャージ制御信号発生回路を使用したシンクロナスＤＲＡＭメモリテスタの性能制限により充分のマージンテストが不可能であったが、本発明の非同期のプリチャージ機能を有する同期式の半導体メモリ装置ではメモリテスタの性能に制限を受けなく必要なテスト動作を行うことができる。
【００３３】
さらに、本発明の非同期のプリチャージ機能を有する同期式の半導体メモリ装置はウエハレベルでも充分のマージンを持つテストを行うことにより、発生する不良メモリセルをウエハレベルで冗長メモリセルを用いて対処することにより、歩留りの向上を図ることができ、パッケージング後も充分のマージンを持つテスト可能であるので、品質を改善することができる利点がある。
【図面の簡単な説明】
【図１】従来の技術にかかるシンクロナスメモリデバイスのブロック構成図である。
【図２】従来の一般のシンクロナスメモリアレイのブロック構成図である。
【図３】従来の技術にかかるシンクロナスメモリデバイスの動作タイミング図である。
【図４】従来の技術にかかるシンクロナスメモリデバイスの書込み動作タイミング図である。
【図５】従来の技術にかかるシンクロナスメモリデバイスのプリチャージ制御信号生成回路の回路図である。
【図６】図５に示されたプリチャージ制御信号生成回路の動作タイミング図である。
【図７】本発明にかかる第１の実施例による同期式の半導体メモリ装置のブロック構成図である。
【図８】図７に示されたプリチャージ制御信号生成回路の回路図である。
【図９】図８に示されたプリチャージ制御信号生成回路を備えた同期式の半導体メモリ装置のテストモードの際の書込み動作タイミング図である。
【図１０】本発明にかかる第２の実施例による同期式の半導体メモリ装置のブロック構成図である。
【図１１】図１０に示されたプリチャージ制御信号生成回路の回路図である。
【図１２】図１１に示されたプリチャージ制御信号生成回路を備えた同期式の半導体メモリ装置のテストモードの際の書込み動作タイミング図である。
【符号の説明】
１００ メモリセルアレイ部
１０２ ローデコーダ部
１０４ ロープリデコーダ部
１０６ ローラッチ部
１０８ カラムプリデコーダ部
１１０ カラムラッチ部
１１２ カラムデコーダ部
１１４ センスアンプ部
１１６ 読込み制御部
１１８ 書込み制御部
１２０ データ入／出力バッファ部
１２２ アドレスバッファ部
１２４ モードレジスタ部
１２６ コマンドバッファ部
１２８ コマンド及びステート部
１３０ クロック／クロックイネーブル信号バッファ部
１４０ プリチャージ制御信号生成回路
１４１ ＯＲゲート
１４２ ディレイチェーン
１４５ ＡＮＤゲート
１４６ ＯＲゲート
１６０ ロー／カラムアドレス制御及びデコーディング回路部
１７０ 入／出力データプロセッシング回路部
２２８ コマンド及びステート部
２４０ プリチャージ制御信号生成回路
２４２ ディレイチェーン
２４８ ＡＮＤゲート
２５０ ＯＲゲート
２５２ ＡＮＤゲート
Claims (5)
- 同期式（ｓｙｎｃｈｒｏｎｏｕｓ）メモリ装置において、
多数のデータを貯蔵する多数のメモリセルからなるメモリセルアレイ部と、
クロック信号及びクロックイネーブル信号を外部から受信して内部クロック信号及び内部クロックイネーブル信号ｉＣＫＥを発生するクロック信号／クロックイネーブル信号バッファ部と、
チップセレクタバー信号、ラスバー信号、カスバー信号、ライトバー信号等の外部コマンドを受信するコマンドバッファ部と、
外部アドレスを受信するアドレスバッファ部と、
データ信号を入／出力するデータ入／出力バッファ部と、
前記アドレスバッファ部から出力されたアドレス信号と、前記クロック信号／クロックイネーブル信号バッファ部から出力された内部クロック信号と、前記コマンドバッファ部の出力信号、及びプリチャージ制御信号生成回路から出力された内部クロックイネーブル信号ｉＣＫＥｎを受信し、各種内部動作を制御する制御信号を発生させるコマンド及びステート部と、
前記アドレスバッファ部から出力されたアドレス信号及び前記コマンド及びステート部から出力されたモード選択信号を受信して動作モードを制御するための制御信号を出力するモードレジスタ部と、
前記アドレスバッファ部から出力されたアドレス信号に従い、前記メモリセルアレイ部の所定の位置にアクセスし、読取り／書込み動作を制御するロー／カラムアドレス制御／デコーディング回路部と、
前記コマンド及びステート部の出力信号により、読取り／書込み動作の際、データの入／出力動作を制御する入／出力データプロセッシング回路部と、
前記コマンド及びステート部から出力された内部プリチャージ制御信号と前記クロック信号／クロックイネーブル信号バッファ部から出力された前記内部クロックイネーブル信号ｉＣＫＥ及び前記モードレジスタ部から出力されたテストモード信号を入力して、前記内部クロックイネーブル信号ｉＣＫＥｎ及びプリチャージ制御信号を発生させる非同期の前記プリチャージ制御信号生成回路を備え、
通常モードとテストモードとを有し、テストモードにおいて、前記テストモード信号が内部的に‘ロー’や‘ハイ’レベルに固定されていても前記メモリセルアレイ部に貯蔵されたデータに対するアクセスに影響しない前記内部クロックイネーブル信号ｉＣＫＥを用いて、テストモードでの前記プリチャージ制御信号を生成することを特徴とする半導体メモリ装置。 - 前記プリチャージ制御信号生成回路は、前記内部クロックイネーブル信号ｉＣＫＥを受信して、通常モードでは前記内部クロックイネーブル信号ｉＣＫＥと同一状態の信号を出力し、テストモードではハイレベルに固定された信号ｉＣＫＥｎを出力することを特徴とする請求項１記載の半導体メモリ装置。
- 前記プリチャージ制御信号生成回路は、通常モードでプリチャージコマンドの入力から前記プリチャージ制御信号がセッティングされるのにかかる時間と、テストモードで前記内部クロックイネーブル信号ｉＣＫＥの入力から前記プリチャージ制御信号がセッティングされるのにかかる時間が実質的に同一にする遅延部を更に備えることを特徴とする請求項１記載の半導体メモリ装置。
- 前記プリチャージ制御信号生成回路は、通常モードでは、プリチャージコマンドの入力がクロック信号の立ち上がりエッジに同期されて動作し、テストモードでは、前記内部クロックイネーブル信号ｉＣＫＥの立ち上がりエッジに同期されて前記プリチャージ制御信号を生成することを特徴とする請求項１記載の半導体メモリ装置。
- 通常モードとテストモードとを有する半導体メモリ装置のプリチャージ制御信号生成回路において、前記内部クロックイネーブル信号ｉＣＫＥを受信し、テストモードでは、ハイレベルに固定された信号を出力し、通常モードでは、前記内部クロックイネーブル信号ｉＣＫＥと同一状態の信号を出力する内部制御信号生成部と、通常モードでプリチャージコマンドの入力から内部プリチャージ制御信号がセッティングされるのにかかる時間の分だけ、テストモードで前記内部クロックイネーブル信号ｉＣＫＥを遅延させる遅延部と、通常モードの前記内部プリチャージ制御信号と前記遅延部の出力信号とを論理和する論理ゲートを有するプリチャージ制御信号生成回路を備えることを特徴とする請求項１記載の半導体メモリ装置。
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