JP3965699B2 - 情報処理装置および情報処理方法 - Google Patents

Description

本発明は、互いに独立して処理を実行する複数の装置を備える情報処理装置および情報処理方法に関し、とくに複数の装置を同期して動作させることができる情報処理装置および情報処理方法に関する。

複数のＣＰＵに互いに関連した処理をさせる場合、ＣＰＵ間でのデータのやり取りが必要となる。
特開平８−２２１２９０号公報

一般的に、複数のＣＰＵ間でデータをやり取りする方法として、ＲＡＭ（ランダムアクセスメモリ）を用いる方法が考えられる。

しかし、このような方法ではハードウェアとしてＲＡＭを用意する必要がある。また、インターフェースとしてアドレスバスやデータバスなどのハードウェア資源を必要とし、インターフェースが複雑化するため故障要因も増加する。とくに、ＣＰＵ間を絶縁したいような場合には、インターフェースに絶縁素子が必要となり複雑化、コストアップが避けられない。

図１２は、共有ＲＡＭ２０３に対し、マスターＣＰＵ２０１およびスレーブＣＰＵ２０２からアクセス可能に構成した場合の構成例を示している。例えば、処理の二重化を目的として２つのＣＰＵを用いる場合、それぞれのＣＰＵの情報を共有ＲＡＭに書込むとともに、相手方の情報を共有ＲＡＭから読み込む。そして、各ＣＰＵで自らの情報と、相手方の情報とを照合することで、同一の処理が正常に実行されているか否かを確認する。

しかし、各ＣＰＵの情報は、各ＣＰＵでの非同期による処理で生成されたものであるため、照合される情報に時間差が生じ、それが原因による情報の不一致が発生しやすい。また、２つのＣＰＵからアクセスするためのアービトレーション機能を外部のハードウェアにより実装する必要がある。また、ＣＰＵ間の処理を同期させるためには、共有ＲＡＭ２０３への書込みおよび共有ＲＡＭ２０３からの読み込みのタイミングを調整する必要があるため、処理のオーバヘッドが大きくなり処理パフォーマンスが低下する。

本発明の目的は、処理能力を低下させることなく複数の装置における処理の同期化を図ることができる情報処理装置および情報処理方法を提供することにある。

本発明の情報処理装置は、互いに独立して複数の処理フェイズを順次実行する第１の装置および第２の装置を備える情報処理装置において、前記第１の装置は、前記第２の装置に向けて、前記複数の処理フェイズのうち前記第１の装置において次に実行すべき処理フェイズを指定するフェイズ情報を送信する送信手段と、前記第２の装置から返信されるフェイズ情報が前記フェイズ情報で指定した処理フェイズを示しているか否かを判定する第１の判定手段と、前記第１の判定手段の判定が肯定されるのを待って、前記第１の装置において次に実行すべき前記処理フェイズを実行する第１の処理実行手段と、を具備し、前記第２の装置は、前記第１の装置から送信された前記フェイズ情報が、前記第２の装置において次に実行すべき処理フェイズを示しているか否かを判定する第２の判定手段と、前記第２の判定手段の判定が肯定されれば、前記第１の装置に向けて当該フェイズ情報を返信する返信手段と、前記第２の判定手段の判定が肯定されるのを待って、前記第２の装置において次に実行すべき処理フェイズとして予定されている前記処理フェイズを実行する第２の処理実行手段と、を具備することを特徴とする。

前記第１の処理実行手段および前記第２の処理実行手段は、それぞれ同一の情報処理を実行するとともに、前記第１の装置および前記第２の装置間でのデータ照合を実行してもよい。

前記送信手段は、前記第１の処理実行手段による処理フェイズの実行後、次の処理フェイズを指定するフェイズ情報を送信することで、処理フェイズを順次進行させてもよい。

前記第１の判定手段の判定が否定された場合には、前記第１の処理実行手段は当該処理フェイズを実行せず、前記送信手段は次の処理フェイズを指定するフェイズ情報を送信してもよい。

前記第２の判定手段の判定が否定された場合には、前記第２の処理実行手段は当該処理フェイズを実行せず、前記第２の判定手段は次の処理フェイズを指定するフェイズ情報を予定されたフェイズ情報として、前記第１の装置からの送信を待ってもよい。

前記第１の装置は、前記返信手段により返信された前記フェイズ情報の受信間隔に基づいて前記第２の処理実行手段が適正に処理フェイズを実行しているか否か判断する第１の判断手段を具備してもよい。

前記第２の装置は、前記送信手段により送信された前記フェイズ情報の受信間隔に基づいて前記第１の処理実行手段が適正に処理フェイズを実行しているか否か判断する第２の判断手段を具備してもよい。

通信異常の発生を検出する通信異常検出手段を備え、前記異常検出手段により通信異常の発生が検出された場合には、前記第１の処理実行手段および前記第２の処理実行手段は処理フェイズの実行を中止し、前記送信手段は次の処理フェイズを指定するフェイズ情報を送信し、前記第２の判定手段は次の処理フェイズを指定するフェイズ情報を予定されたフェイズ情報として、前記第１の装置からの送信を待ってもよい。

前記第１の装置および前記第２の装置は、それぞれ個々のＣＰＵとして構成されていてもよい。

本発明の情報処理方法は、互いに独立して複数の処理フェイズを順次実行する第１の装置および第２の装置を備える情報処理方法において、前記第１の装置は、前記第２の装置に向けて、前記複数の処理フェイズのうち前記第１の装置において次に実行すべき処理フェイズを指定するフェイズ情報を送信する送信ステップと、前記第２の装置から返信されるフェイズ情報が前記フェイズ情報で指定した処理フェイズを示しているか否かを判定する第１の判定ステップと、前記第１の判定ステップの判定が肯定されるのを待って、前記第１の装置において次に実行すべき前記処理フェイズを実行する第１の処理実行ステップと、を実行し、前記第２の装置は、前記第１の装置から送信された前記フェイズ情報が、前記第２の装置において次に実行すべき処理フェイズを示しているか否かを判定する第２の判定ステップと、前記第２の判定ステップの判定が肯定されれば、前記第１の装置に向けて当該フェイズ情報を返信する返信ステップと、前記第２の判定ステップの判定が肯定されるのを待って、前記第２の装置において次に実行すべき処理フェイズとして予定されている前記処理フェイズを実行する第２の処理実行ステップと、を実行することを特徴とする。

図１および図２は本発明による情報処理装置を機能的に示すブロック図である。

図１（ａ）において、非同期通信手段１０１は、第１の装置および第２の装置の間で非同期通信を実行する。第１の処理実行手段１０２は、非同期通信をトリガとして第１の装置における処理を実行する。第２の処理実行手段１０３は、非同期通信をトリガとして第２の装置における処理を実行する。

図１（ａ）において、トリガ信号送信手段１０１ａは、第１の装置から第２の装置に向けてトリガ信号を送信する。レスポンス信号返信手段１０１ｂは、第２の装置でトリガ信号を受信した場合、第２の装置から第１の装置に向けてレスポンス信号を返信する。

図１（ｂ）において、同期化手段１０５は、第１の装置および第２の装置の間で非同期通信を実行することにより第１の装置および第２の装置における処理を同期化する。データ通信手段１０６は、同期化手段１０５により処理が同期化された後、第１の装置および第２の装置の間で非同期通信を実行することによりデータの送受信を実行する。

判定手段１０７は、同期化手段１０５による同期化が成功したか否かを判定する。データ通信手段１０６は、判定手段１０７により同期化が成功したと判定された場合にデータの送受信を実行する。

図２において、第１の装置１５１は、第１の装置１５１の現在の処理段階を第２の装置１５２に通知する通知手段１０８と、第２の装置１５２からの通知を受け取ることで第２の装置の処理タイミングを監視する監視手段１０９と、を備える。第２の装置１５２は、第２の装置１５２の現在の処理段階を第１の装置１５１に通知する通知手段１１０と、第１の装置１５１からの通知を受け取ることで第１の装置１５１の処理タイミングを監視する監視手段１１１と、を備える。

以下、図３〜図９を参照して、本発明による情報処理装置の実施形態について説明する。

図３は本実施形態の情報処理装置が適用される安全システムの構成を示すブロック図である。安全システムは、プラントの安全を確保するために、フィールド機器に異常が認められた場合に、警報を通知するとともに必要な措置を実行するシステムである。この安全システムはプラント制御システムの一部として構成されている。

図３に示すように、プラント制御システムは、プラント各部に配置された電磁弁やセンサ等のフィールド機器１，１，・・・を統合的に管理、制御するコントローラ２と、コントローラ２およびフィールド機器１の間に介装される入出力装置３，３，・・・と、を備える。入出力装置３，３，・・・は、ネットワーク４を介してコントローラ２に接続されている。また、フィールド機器１，１，・・・は、ターミナルボード５を介して入出力装置３に接続されている。

図３に示すように、入出力装置３にはフィールド機器１とコントローラ２との間のインターフェース処理を実行する入出力ユニット３ａ，３ｂ，・・・が実装される。後述するように、これらの入出力ユニット３ａ，３ｂ，・・・では、信頼性向上を目的として同一処理を二重に実行している。

図４および図５は入出力ユニット３ａの構成の一部を示すブロック図である。本実施例では、下流工程であるフィールド機器１の側から入力された入力値を加工して、上流工程であるコントローラ２の側に向けてＰＶ値（プロセス値）を出力するユニットの例を示している。

図４はＣＰＵ間の同期化処理に関連する構成を、図５はデータ照合等の処理に関連する構成を、それぞれ示している。

図４および図５に示すように、入出力ユニット３ａは、マスターＣＰＵ１０と、スレーブＣＰＵ２０とを備え、それぞれのＣＰＵ１０およびＣＰＵ２０が互いに独立して同一処理を実行する。また、ＣＰＵ１０およびＣＰＵ２０は、それぞれその周囲に実装された周辺回路の診断を実行する。

（同期化処理のための構成）
図４に示すように、マスターＣＰＵ１０は、ＣＰＵ間の同期化のための処理を実行する同期化処理部１９と、スレーブＣＰＵ２０との間での非同期通信（ＵＡＲＴ）を実行する通信ブロック１３とを備える。スレーブＣＰＵ２０は、ＣＰＵ間の同期化のための処理を実行する同期化処理部２９と、マスターＣＰＵ１０との間での非同期通信（ＵＡＲＴ）を実行する通信ブロック２３とを備える。

マスターＣＰＵ１０およびスレーブＣＰＵ２０は、通信により同期を取りながら、それぞれの処理を実行する。同期化の処理手順については後述する。

（その他の処理のための構成）
図５に示すように、フィールド機器１からの入力値は、入力部７１および入力バッファ７２を介してマスターＣＰＵ１０に入力される。マスターＣＰＵ１０の周囲の周辺回路７４は診断回路７５により診断される。また、入力バッファ７２から出力された信号が診断回路７５に入力され、信号の異常の有無が診断される。周辺回路７４の異常の有無、および入力バッファ７２から出力された信号の異常の有無は、診断回路７５からの診断情報としてマスターＣＰＵ１０に入力される。

同様に、フィールド機器１からの同一の入力値は入力部７１および入力バッファ７３を介してスレーブＣＰＵ２０に入力される。スレーブＣＰＵ２０の周囲の周辺回路７６は診断回路７７により診断される。また、入力バッファ７３から出力された信号が診断回路７７に入力され、信号の異常の有無が診断される。周辺回路７６の異常の有無、および入力バッファ７３から出力された信号の異常の有無は、診断回路７７からの診断情報としてスレーブＣＰＵ２０に入力される。

図５に示すように、マスターＣＰＵ１０は、入力バッファ７２を経由して入力された入力値に対する演算処理を実行し、コントローラ２の側である上流工程で処理可能な形式のＰＶ値（プロセス値）に変換するＰＶ値処理部１１と、診断回路７５からの診断情報を受けて異常の検出および判定を実行し、診断結果であるステータスを生成する診断部１２とを備える。

また、マスターＣＰＵ１０は、スレーブＣＰＵ２０との間で通信を実行するための通信ブロック１３と、ＰＶ値およびステータスに、ＣＲＣ（Cyclic Redundancy Check；巡回冗長検査）コードおよび更新カウンタを付加するコード生成部１４とを備える。

また、スレーブＣＰＵ２０は、入力バッファ７３を経由して入力された入力値に対する演算処理を実行し、コントローラ２の側である上流工程で処理可能な形式のＰＶ値（プロセス値）に変換するＰＶ値処理部２１と、診断回路７７からの診断情報を受けて異常の検出および判定を実行し、診断結果であるステータスを生成する診断部２２とを備える。

また、スレーブＣＰＵ２０は、マスターＣＰＵ１０との間で通信を実行するための通信ブロック２３と、ＰＶ値およびステータスに、ＣＲＣ（Cyclic Redundancy Check；巡回冗長検査）コードおよび更新カウンタを付加するコード生成部２４とを備える。

次に、本ユニットの動作について説明する。

マスターＣＰＵ１０では、診断部１２で生成されたステータスと、スレーブＣＰＵ２０の診断部２４で生成され、通信ブロック２３および通信ブロック１３による通信を介して取得されたステータスとを、等値化部１５において、比較、等値化する。等値化はマスターＣＰＵ１０で取り扱うステータスと、スレーブＣＰＵ２０で取り扱うステータスとを同一にする処理である。等値化部１５ではステータスのＯＲ情報を生成する。すなわち、等値化部１５では、いずれかのステータスが異常を示す場合、その異常を取り込んだステータスに変更し、コード生成部１４に受け渡す。後述するように、スレーブＣＰＵ２０でも同様の処理を行うことで、マスターＣＰＵ１０およびスレーブＣＰＵ２０で取り扱うステータスを共通化する。

ＰＶ値処理部１１で生成されたＰＶ値は、コード生成部１４に与えられる。しかし、等値化部１５での処理に基づきステータスの異常が検出された場合には、遮断部１６によりコード生成部１４へのＰＶ値の入力が遮断される。

コード生成部１４では、入力されたＰＶ値および等値化部１５で生成されたステータスに基づいてＣＲＣコードを生成する。また、新たなＰＶ値およびステータスが入力されるたびにカウント番号を更新し、ＣＲＣコードに付加したコードを生成する。コード生成部１４では、このように生成したコードをＰＶ値およびステータスに付加することで、ＰＶ値、ステータス、ＣＲＣコードおよびカウント番号からなるフレームを生成する。カウント番号は、ＰＶ値およびステータスの更新ごとにインクリメントされる。

コード生成部１４で作成されたフレームと同様のフレームは、スレーブＣＰＵ２０のコード生成部２４で同様に生成され、通信ブロック２３および通信ブロック１３による通信を介して取得される。コード生成部１４で作成されたフレームと、コード生成部２４で作成されたフレームとは、比較部１７において照合される。比較部１７では、両フレームの不一致が検出されれば異常と判断する。後述するように、スレーブＣＰＵ２０でも同様の処理を行うことで、マスターＣＰＵ１０およびスレーブＣＰＵ２０は、互いに相手方の処理結果を自らの処理結果と照合し、不一致であれば異常と判断している。マスターＣＰＵ１０およびスレーブＣＰＵ２０におけるすべての処理が正常であれば、比較部１７における照合の結果、両フレームは一致することになる。

コード生成部１４で生成されたフレームは、上流工程である出力部７８に向けて出力される。しかし、比較部１７において両フレームの不一致が検出され、異常と判断されれば、遮断部１８によって、フレームの出力が遮断される。また、後述するように、スレーブＣＰＵ２０の比較部２７においてフレームの不一致が検出された場合には、フェイルセイフ部７９において、フレームの出力が遮断される。

一方、スレーブＣＰＵ２０では、診断部２２で生成されたステータスと、マスターＣＰＵ１０の診断部１４で生成され、通信ブロック１３および通信ブロック２３による通信を介して取得されたステータスとを、等値化部２５において、比較、等値化する。等値化部２５ではステータスのＯＲ情報を生成する。すなわち、等値化部２５では、いずれかのステータスが異常を示す場合、その異常を取り込んだステータスに変更し、コード生成部２４に受け渡す。

ＰＶ値処理部２１で生成されたＰＶ値は、コード生成部２４に与えられる。しかし、等値化部２５での処理に基づきステータスの異常が検出された場合には、遮断部２６によりコード生成部２４へのＰＶ値の入力が遮断される。

コード生成部２４では、入力されたＰＶ値および等値化部２５で生成されたステータスに基づいてＣＲＣコードを生成する。また、新たなＰＶ値およびステータスが入力されるたびにカウント番号を更新し、ＣＲＣコードに付加したコードを生成する。コード生成部２４では、このように生成したコードをＰＶ値およびステータスに付加することで、ＰＶ値、ステータス、ＣＲＣコードおよびカウント番号からなるフレームを生成する。カウント番号は、ＰＶ値およびステータスの更新ごとにインクリメントされる。

コード生成部２４で作成されたフレームは、マスターＣＰＵ１０のコード生成部１４で同様に生成され通信ブロック１３および通信ブロック２３による通信を介して取得されたフレームと、比較部２７において照合される。比較部２７において両フレームの不一致が検出されれば異常と判断する。

比較部２７においてフレームの不一致が検出された場合、比較部２７からリセット信号が出力され、マスターＣＰＵ１０に与えられる。この場合、マスターＣＰＵ１０は強制リセットされ、出力部７８への新たなフレームの出力が阻止される。

出力部７８への出力が阻止された場合、カウント番号の更新が停止するため、出力部７８以降の後段の上流工程では、カウント番号を参照するだけで情報の出力が停止したことを認識できる。

（同期化の処理手順）
次に、マスターＣＰＵ１０およびスレーブＣＰＵ２０間の同期化の処理手順について説明する。上記のように、マスターＣＰＵ１０およびスレーブＣＰＵ２０ではリアルタイムにデータを交換し、データの照合を行っている。このため、両者のＣＰＵにおける処理のタイミングがずれると、時間軸方向に異なる別々の処理結果を比較することになり、照合の不一致が発生する。このため、本実施例の装置では、両者のＣＰＵが常に同じ動作を実行している必要がある。そこで、マスターＣＰＵ１０の側から非同期通信（ＵＡＲＴ）を利用して一定周期でコマンドを送信し、スレーブＣＰＵ２０が同期して同一のシーケンスで処理を実行できるよう制御している。

図６は通信処理のシーケンスを示す図、図７および図８はマスターＣＰＵ１０およびスレーブＣＰＵ２０の処理手順を示すフローチャートである。

図６に示すように、コントロール権を持つマスターＣＰＵ１０が、自らが実行する処理フェイズを示すフェイズ情報を付加したコマンドを、一定周期でスレーブＣＰＵ２０に向けて送信する。後述するように、コマンドを受信したスレーブＣＰＵ２０は、コマンドの受信をトリガとしてフェイズ情報により指定された処理フェイズを実行する。また、スレーブＣＰＵ２０はコマンドに含まれるフェイズ情報を付加したレスポンスをマスターＣＰＵ１０に向けて返送する。

図７は、マスターＣＰＵ１０およびスレーブＣＰＵ２０における同期化処理の手順を示している。これらの手順は、マスターＣＰＵ１０の同期化処理部１９およびスレーブＣＰＵ２０の同期化処理部２９の制御に基づき実行される。

マスターＣＰＵ１０では、図７のステップＳ１において、スレーブＣＰＵ２０に向けてコマンドを送信する。ここでは、非同期通信（ＵＡＲＴ）により、通信ブロック１３を介してコマンドを一定周期で送信する。コマンドにはマスターＣＰＵが直後に実行する処理フェイズを示すフェイズ情報が付加されている。

次に、ステップＳ２ではスレーブＣＰＵ２０からのレスポンスの返信を待ち、レスポンスが返信されれば、ステップＳ３へ進む。ステップＳ３ではスレーブＣＰＵ２０の処理フェイズを監視する。すなわち、レスポンスに含まれるフェイズ情報を参照し、フェイズ情報がコマンドに示した正しいフェイズを示しているか否か判断する。この判断が肯定されればステップＳ４へ進み、否定されればステップＳ１へ戻る。

ステップＳ４では、スレーブＣＰＵ２０の処理タイミングを監視する。すなわち、ステップＳ２におけるレスポンスの受信間隔（前回の受信時点から今回の受信時点までの間隔）に基づき、スレーブＣＰＵ２０における処理が適正なタイミングで実行できているか否か判断する。ステップＳ４の判断が肯定されればステップＳ５へ進み、否定されればステップＳ１へ戻る。

ステップＳ５では、所定の処理フェイズ（ステップＳ１で送信したコマンドのフェイズ情報が示す処理フェイズ）を実行する。処理フェイズの実行には、全二重化通信の実行が含まれる。全二重化通信は、非同期通信（ＵＡＲＴ）を用いてマスターＣＰＵ１０およびスレーブＣＰＵ２０間の双方向通信を同時に行う処理である。マスターＣＰＵ１０における全二重化通信の処理には、通信ブロック１３を介して、上記のステータスおよびフレーム（ＰＶ値、ステータス、ＣＲＣコードおよびカウント番号からなるフレーム）をスレーブＣＰＵ２０に向けて送信する処理と、通信ブロック１３を介して、スレーブＣＰＵ２０から送信されてきた上記のステータスおよびフレームを受信する処理とが含まれる。

全二重化通信を含む処理フェイズの終了後、ステップＳ１へ戻り、次の処理フェイズについてステップＳ１〜ステップＳ５の処理が繰り返される。

一方、スレーブＣＰＵ２０では、図７のステップＳ１１において、マスターＣＰＵ１０から送信されてくるコマンドの受信を待ち、コマンドが受信されればステップＳ１２へ進む。このコマンドは、ステップＳ１においてマスターＣＰＵ１０から送信されるコマンドに対応する。

次に、ステップＳ１２ではパリティー異常、オーバーラン異常等の通信異常や、受信されたコマンドの通信データ異常が発生しているか否か判断する。この判断が肯定されればステップＳ１１へ戻り、否定されればステップＳ１３へ進む。

ステップＳ１３ではマスターＣＰＵ１０の処理フェイズを監視する。すなわち、コマンドに含まれるフェイズ情報を参照し、フェイズ情報が正しいフェイズを示しているか否か判断する。この判断が肯定されればステップＳ１４へ進み、否定されればステップＳ１１へ戻る。

ステップＳ１４では、マスターＣＰＵ１０の処理タイミングを監視する。すなわち、ステップＳ１１におけるコマンドの受信間隔（前回の受信時点から今回の受信時点までの間隔）に基づき、マスターＣＰＵ１０における処理が適正なタイミングで実行できているか否か判断する。ステップＳ１４の判断が肯定されればステップＳ１５へ進み、否定されればステップＳ１１へ戻る。

ステップＳ１５では、マスターＣＰＵ１０に向けてレスポンスを返信する。レスポンスは、非同期通信（ＵＡＲＴ）により通信ブロック２３を介して送信される。レスポンスには、スレーブＣＰＵ２０が直後に実行する処理フェイズ、すなわち受信されたコマンドにより指示された処理フェイズのフェイズ情報が付加される。このレスポンスはステップＳ２において受信されるレスポンスに対応する。

次に、ステップＳ１６では、ステップＳ１１で受信したコマンドのフェイズ情報が示す処理フェイズを実行する。処理フェイズの実行には、全二重化通信の実行が含まれる。スレーブＣＰＵ２０における全二重化通信の処理には、通信ブロック２３を介して、上記のステータスおよびフレーム（ＰＶ値、ステータス、ＣＲＣコードおよびカウント番号からなるフレーム）をマスターＣＰＵ１０に向けて送信する処理と、通信ブロック２３を介して、マスターＣＰＵ１０から送信されてきた上記のステータスおよびフレームを受信する処理とが含まれる。

全二重化通信を含む処理フェイズの終了後、ステップＳ１１へ戻り、次の処理フェイズについてステップＳ１１〜ステップＳ１６の処理が繰り返される。

以上の処理手順により、同期化処理と全二重化通信の処理とが、処理フェイズ単位で繰り返し実行される。

図９は通信フレームの構成を示すタイムチャートであり、図９（ａ）は個々の通信フレームの構成を、図９（ｂ）は通信状態が正常な場合の動作を、図９（ｃ）は通信異常の場合の動作を、それぞれ示す図である。

図９（ａ）に示すコマンドトリガ期間において、コマンドの送信（図７のステップＳ１）からレスポンスの返信（図７のステップＳ１５）までの一連の処理が実行される。その後、全二重化通信期間において、マスターＣＰＵ１０からデータＭＡが、スレーブＣＰＵ２０からデータＳＬが、それぞれ送受信される。上述したように、データＭＡおよびデータＳＬは、それぞれ上記のステータスおよびフレーム（ＰＶ値、ステータス、ＣＲＣコードおよびカウント番号からなるフレーム）を含んでいる。

通信状態が正常な場合、図９（ｂ）に示すように、処理フェイズ単位で設けられた、同期化のためのコマンドおよびレスポンスの交換処理と、その後の二重化通信の処理とが、交互に繰り返される。このようなフェイズ処理を順次繰り返すことで、マスターＣＰＵ１０およびスレーブＣＰＵ２０において同一処理が互いに同期して実行される。

コマンドおよびレスポンスの送受信に異常（通信異常）が発生した場合、図７のステップＳ１１、ステップＳ１３あるいはステップＳ１４の判断が否定され、またはステップＳ１２の判断が肯定される。このため、スレーブＣＰＵ２０はレスポンスの返信および当該処理フェイズの処理を実行せずに、次のコマンドを待機する状態（ステップＳ１１）となる。また、この場合、図７のステップＳ２、ステップＳ３あるいはステップＳ４の判断が否定されるため、マスターＣＰＵ１０も処理フェイズの処理に移行せず、次のコマンドを送信する（ステップＳ１）。

このため、図９（ｃ）に示すように、通信異常が認められる間、全二重化通信は実行されず、次の処理フェイズの同期化処理に移行する。図９（ｃ）ではフェイズ２およびフェイズ３で通信異常が認められ、フェイズ４で通信状態が復帰した場合を示している。

このように、本実施形態では、通信異常により同期化処理が成功しない場合には、全二重化通信によるデータの交換を中止し、次の処理フェイズの同期化処理に備えるようにしている。このため、異常状態から容易に復帰できる。

次に、通信異常が継続する場合の処理について説明する。

図８は同期化処理において通信異常が継続する場合、例えば、所定数以上の処理フェイズにわたり、コマンド、レスポンスの交換ができない場合の処理手順を示す。

マスターＣＰＵ１０では、ステップＳ２１において通信異常の状態か否か判断する。判断が肯定されればステップＳ２２へ進み、否定されればステップＳ２１の処理を繰り返す。ステップＳ２２では、通信異常が所定時間以上にわたり継続しているか否か判断する。この判断が肯定されればステップＳ２３へ進み、否定されればステップＳ２１へ戻る。

ステップＳ２３では、上流工程に異常を通知（図４）し、処理を終了する。

一方、スレーブＣＰＵ２０では、ステップＳ２１において通信異常の状態か否か判断する。判断が肯定されればステップＳ２２へ進み、否定されればステップＳ２１の処理を繰り返す。ステップＳ２２では、通信異常が所定時間以上にわたり継続しているか否か判断する。この判断が肯定されればステップＳ２３へ進み、否定されればステップＳ２１へ戻る。

ステップＳ２３では、上流工程に異常を通知する。次に、ステップＳ２４においてリセット信号を出力し（図４）、マスターＣＰＵ１０を強制リセットする。その後、処理を終了する。

以上説明したように、本実施形態では、マスターＣＰＵとスレーブＣＰＵ２０とが処理フェイズごとに同期化されるため、２つのＣＰＵ間で常に同一処理フェイズを実行させることができる。すなわち、マスターＣＰＵ１０から一定周期で送信されたコマンドの受信をトリガとして、スレーブＣＰＵ２０において処理フェイズが実行されるため、スレーブＣＰＵ２０に一定周期で処理フェイズを実行させることができる。また、非同期通信（ＵＡＲＴ）を用いて通信を行うことで同期化を行っているので、同期化のために別のハードウェア等を追加する必要がない。

また、スレーブＣＰＵ２０は、常にマスターＣＰＵ１０から送信されてくるコマンドに従って所定の処理フェイズを実行するので、例えば、一時的にマスターＣＰＵ１０から異常なデータが送信され、あるいは、スレーブＣＰＵ２０での処理フェイズの実行タイミングがずれた場合でも、通信状態が正常になれば迅速に復帰可能となる。さらに、通信異常時にはマスターＣＰＵ１０からはコマンドの送信、スレーブＣＰＵではコマンドの受信に特化した処理状態に移行するので、異常状態から容易に復帰できる。

なお、通信異常の有無を判断する前に、連続して処理フェイズを実行してもよい。この場合、通信異常が解消しない場合には、次の処理フェイズから実行を中止してもよい。

本実施形態では、同期化のためのコマンド、レスポンスの送受信をトリガとして利用し、マスターＣＰＵ１０およびスレーブＣＰＵ２０においてフェイズ処理に必要なデータ通信を実行している。このため、データ通信中に同期化のための処理が不要となり、全二重化通信によるデータ通信が可能となる。また、同期化とデータ通信とを時系列的に並べているため、共通の通信経路を使用しつつ全二重化通信が可能となる。

本実施形態では、非同期通信（ＵＡＲＴ）を用いて同期化を実行しているので、ハード的に２本の信号線のみのシリアル通信で実現可能であり、複雑な実装を供給されない。とくに、２つのＣＰＵ間が絶縁されたシステムであっても、接続ラインの本数が少ないため、低コストで実装上の困難もない。例えば、２つのＣＰＵを、プラント制御システムにおける互いに絶縁されたフィールド機器側と、コントローラ側とに分配することも容易に実現できる。

上記実施形態では、２つのＣＰＵに同一処理を実行させる例を示したが、上記同期化処理は、複数のＣＰＵを同期させて別々の処理を実行させる場合についても同様に適用できる。また、２つ以上のスレーブＣＰＵに対し、同期化を実行することができる。

図１０は、マスターＣＰＵから３つのスレーブＣＰＵにコマンドを送信することで、すべてのＣＰＵの同期化を図る場合の例を示すブロック図である。

この例では、図１１に示すように、処理フェイズの周期ごとに、１つのスレーブＣＰＵを割り当て、順次、対応するスレーブＣＰＵとの間で、マスターＣＰＵ１０Ａが主導する同期化処理およびデータ通信を実行している。図１１の例では、周期０では第１のスレーブＣＰＵ２１Ａに対し、周期１では第２のスレーブＣＰＵ２２Ａに対し、周期２では第１のスレーブＣＰＵ２３Ａに対し、それぞれ同期化処理およびデータ通信を実行している。そして、次の周期３では、再び第１のスレーブＣＰＵ２１Ａに対し同期化処理およびデータ通信を実行する。このように、繰り返し３つのスレーブＣＰＵに対しアクセスを行っている。

この場合、マスターＣＰＵ１０Ａと、それぞれのスレーブＣＰＵ間での同期を確立することで、スレーブＣＰＵ間の同期化も達成される。したがって、スレーブＣＰＵ間での同期化処理が不要となり、最小限度のハードウェアによって全ＣＰＵの同期化が容易に実現できる。

全ＣＰＵの同期化により、複数のＣＰＵが同期して実行する、リアルタイムポートによる入出力処理が可能となる。

本発明の適用範囲は上記実施形態に限定されることはない。また、本発明は、安全システムのみならず、各種情報を取り扱う情報処理システムに対し、広く適用することができる。

なお、上記の説明においては、第１の装置および第２の装置の間で実行される通信を非同期通信により実現した場合を例示したが、通信の形態は非同期通信に限定されるものではない。

本発明による情報処理装置を機能的に示すブロック図であり、（ａ）は一の発明を示すブロック図、（ｂ）は他の一の発明を示すブロック図。 本発明による情報処理装置を機能的に示すブロック図。 本実施形態の情報処理装置が適用される安全システムの構成を示すブロック図。 ＣＰＵ間の同期化処理に関連する構成を示すブロック図。 データ照合等の処理に関連する構成を示すブロック図。 通信処理のシーケンスを示す図。 マスターＣＰＵおよびスレーブＣＰＵにおける処理手順を示すフローチャート。 マスターＣＰＵおよびスレーブＣＰＵにおける処理手順を示すフローチャート。 通信フレームの構成を示す図であり、（ａ）は個々の通信フレームの構成を、（ｂ）は通信状態が正常な場合の動作を、（ｃ）は通信異常の場合の動作を、それぞれ示す図。 マスターＣＰＵから３つのスレーブＣＰＵにコマンドを送信する構成を示すブロック図。 ３つのスレーブＣＰＵにコマンドを送信する場合の通信フレームの構成を示す図。 マスターＣＰＵおよびスレーブＣＰＵを同期化する場合の従来の構成例を示すブロック図。

符号の説明

１０１ 非同期通信手段（通信ブロック１３、通信ブロック２３）
１０２ 第１の処理実行手段（同期化処理部１９）
１０３ 第２の処理実行手段（同期化処理部２９）
１０５ 同期化手段（同期化処理部１９、同期化処理部２９）
１０６ 判定手段（同期化処理部１９、同期化処理部２９）
１０７ データ通信手段（通信ブロック１３、通信ブロック２３）
１０８ 通知手段（同期化処理部１９）
１０９ 監視手段（同期化処理部１９）
１１０ 通知手段（同期化処理部２９）
１１１ 監視手段（同期化処理部２９）

Claims (10)

1. 互いに独立して複数の処理フェイズを順次実行する第１の装置および第２の装置を備える情報処理装置において、
   前記第１の装置は、
   前記第２の装置に向けて、前記複数の処理フェイズのうち前記第１の装置において次に実行すべき処理フェイズを指定するフェイズ情報を送信する送信手段と、
   前記第２の装置から返信されるフェイズ情報が前記フェイズ情報で指定した処理フェイズを示しているか否かを判定する第１の判定手段と、
   前記第１の判定手段の判定が肯定されるのを待って、前記第１の装置において次に実行すべき前記処理フェイズを実行する第１の処理実行手段と、
   を具備し、
   前記第２の装置は、
   前記第１の装置から送信された前記フェイズ情報が、前記第２の装置において次に実行すべき処理フェイズを示しているか否かを判定する第２の判定手段と、
   前記第２の判定手段の判定が肯定されれば、前記第１の装置に向けて当該フェイズ情報を返信する返信手段と、
   前記第２の判定手段の判定が肯定されるのを待って、前記第２の装置において次に実行すべき処理フェイズとして予定されている前記処理フェイズを実行する第２の処理実行手段と、
   を具備することを特徴とする情報処理装置。
2. 前記第１の処理実行手段および前記第２の処理実行手段は、それぞれ同一の情報処理を実行するとともに、前記第１の装置および前記第２の装置間でのデータ照合を実行することを特徴とする請求項１に記載の情報処理装置。
3. 前記送信手段は、前記第１の処理実行手段による処理フェイズの実行後、次の処理フェイズを指定するフェイズ情報を送信することで、処理フェイズを順次進行させることを特徴とする請求項１または２に記載の情報処理装置。
4. 前記第１の判定手段の判定が否定された場合には、前記第１の処理実行手段は当該処理フェイズを実行せず、前記送信手段は次の処理フェイズを指定するフェイズ情報を送信することを特徴とする請求項３に記載の情報処理装置。
5. 前記第２の判定手段の判定が否定された場合には、前記第２の処理実行手段は当該処理フェイズを実行せず、前記第２の判定手段は次の処理フェイズを指定するフェイズ情報を予定されたフェイズ情報として、前記第１の装置からの送信を待つことを特徴とする請求項３または４に記載の情報処理装置。
6. 前記第１の装置は、前記返信手段により返信された前記フェイズ情報の受信間隔に基づいて前記第２の処理実行手段が適正に処理フェイズを実行しているか否か判断する第１の判断手段を具備することを特徴とする請求項３〜５のいずれか１項に記載の情報処理装置。
7. 前記第２の装置は、前記送信手段により送信された前記フェイズ情報の受信間隔に基づいて前記第１の処理実行手段が適正に処理フェイズを実行しているか否か判断する第２の判断手段を具備することを特徴とする請求項３〜６のいずれか１項に記載の情報処理装置。
8. 通信異常の発生を検出する通信異常検出手段を備え、
   前記異常検出手段により通信異常の発生が検出された場合には、前記第１の処理実行手段および前記第２の処理実行手段は処理フェイズの実行を中止し、
   前記送信手段は次の処理フェイズを指定するフェイズ情報を送信し、
   前記第２の判定手段は次の処理フェイズを指定するフェイズ情報を予定されたフェイズ情報として、前記第１の装置からの送信を待つことを特徴とする請求項３〜７のいずれか１項に記載の情報処理装置。
9. 前記第１の装置および前記第２の装置は、それぞれ個々のＣＰＵとして構成されていることを特徴とする請求項１〜８のいずれか１項に記載の情報処理装置。
10. 互いに独立して複数の処理フェイズを順次実行する第１の装置および第２の装置を備える情報処理方法において、
    前記第１の装置は、
    前記第２の装置に向けて、前記複数の処理フェイズのうち前記第１の装置において次に実行すべき処理フェイズを指定するフェイズ情報を送信する送信ステップと、
    前記第２の装置から返信されるフェイズ情報が前記フェイズ情報で指定した処理フェイズを示しているか否かを判定する第１の判定ステップと、
    前記第１の判定ステップの判定が肯定されるのを待って、前記第１の装置において次に実行すべき前記処理フェイズを実行する第１の処理実行ステップと、
    を実行し、
    前記第２の装置は、
    前記第１の装置から送信された前記フェイズ情報が、前記第２の装置において次に実行すべき処理フェイズを示しているか否かを判定する第２の判定ステップと、
    前記第２の判定ステップの判定が肯定されれば、前記第１の装置に向けて当該フェイズ情報を返信する返信ステップと、
    前記第２の判定ステップの判定が肯定されるのを待って、前記第２の装置において次に実行すべき処理フェイズとして予定されている前記処理フェイズを実行する第２の処理実行ステップと、
    を実行することを特徴とする情報処理方法。

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