JP3941096B2 - Data transfer method in bus interface and bus interface - Google Patents

Description

【００５３】
図１２は、ＣＲＣの計算を行うための基本回路を示している。この基本回路は、マトリクス演算回路７１とシフトレジスタ７２とを備えて構成されている。シフトレジスタ７２の初期状態は、ｈＦＦである。マトリクス演算回路７１から出力されたデータＴは、シフトレジスタ７２を介してＯＤ（current data）として出力される。ＯＤは、マトリクス演算回路７１にも出力される。マトリクス演算回路７１では、ＩＤ（input data）とＯＤとに対して［数１］で示したような所定のマトリクス演算を施す。
【００５４】
ところで、本インタフェースにおいて、コマンド／データ・バス３１のバス幅は、標準で３２ビットであるが、１６ビット幅に設定することも可能である。データ転送の場合のパケット構成は、コマンド／データ・バス３１のバス幅とpayloadに格納されるデータの長さとに応じた構造となる。
【００５５】
図１０（Ａ）〜図１０（Ｄ）は、バス幅を３２ビットに設定してデータ転送を行う場合のパケット構造の例である。このうち、図１０（Ａ）は、payloadに８ビット幅のデータを１６バイト格納して転送する場合のデータの並びを示している。Ｄ１〜Ｄ１６が、payloadに格納されるデータである。Ｃ１〜Ｃ４は、ＣＲＣのデータを示す。図１０（Ｂ）は、payloadに８つの１６ビットデータ（Ｄ１〜Ｄ８）を格納して転送する場合のデータの並びを示している。図１０（Ｃ）は、payloadに５つの２４ビットデータ（Ｄ１〜Ｄ５）を格納して転送する場合のデータの並びを示している。この場合、最後のデータＤ５がバス幅に対して足りない長さとなるので、空き部分に‘０’が入る。図１０（Ｄ）は、payloadに４つの３２ビットデータ（Ｄ１〜Ｄ４）を格納して転送する場合のデータの並びを示している。
【００５６】
図１１（Ａ）〜図１１（Ｄ）は、バス幅を１６ビットに設定してデータ転送を行う場合のパケット構造の例である。このうち、図１１（Ａ）は、payloadに１６個の８ビットデータ（Ｄ１〜Ｄ１６）を格納して転送する場合のデータの並びを示している。図１１（Ｂ）は、payloadに８つの１６ビットデータ（Ｄ１〜Ｄ８）を格納して転送する場合のデータの並びを示している。図１１（Ｃ）は、payloadに５つの２４ビットデータ（Ｄ１〜Ｄ５）を格納して転送する場合のデータの並びを示している。この場合にも、図１０（Ｃ）の場合と同様、最後のデータＤ５の後に‘０’が入る。図１１（Ｄ）は、payloadに４つの３２ビットデータ（Ｄ１〜Ｄ４）を格納して転送する場合のデータの並びを示している。
【００５７】
図１０（Ａ）〜図１０（Ｄ）および図１１（Ａ）〜図１１（Ｄ）に示したパケット構造では、１つのパケット内に複数のデータが格納された構造となっているが、これら複数のデータは、同一種類のデータを分割したものであっても良いし、それぞれが異なる種類のデータであっても良い。このように、データ幅の設定を可変にし、１つのパケット内に同一または複数種類のデータを含めることで、同一または複数種類のデータを、複数個同時にバス上に出力することが可能になる。
【００５８】
また、図１０（Ａ）〜図１０（Ｄ）および図１１（Ａ）〜図１１（Ｄ）に示したパケット構造は、すべてバッファ・メモリ９１を利用して構築しても良いし、論理入出力チャンネルの設定に対応付けて構築するようにしても良い。例えば、図５（Ａ）に示したように論理入出力チャンネルの設定がなされていれば、図１０（Ａ）に示したパケット構造を簡単に実現できる。また例えば、図５（Ｃ）に示したように論理入出力チャンネルの設定がなされていれば、図１０（Ｂ）に示したパケット構造を簡単に実現できる。このように、論理入出力チャンネルの設定に応じて１つのパケット内に同一または複数種類のデータを含めることができる。
【００５９】
＜コマンドの概要＞
本インタフェースの制御は、バス・マスタ１０となるデバイスが制御コマンドを送り、各アプリケーション２０がそれを受け取り解釈・実行することで行われる。基本的な制御コマンドは、図１３に示したとおりである。図１３には、基本的な制御コマンドのみを示しているが、空いているコマンドのコードには他のものを定義することができる。
【００６０】
図１３に示したコマンドを大まかにグループ分けすると、初期化の場合に使用するコマンドとデータ転送のときに使用されていくコマンドとに分かれる。Initialize&Bus Control，PCR Control，Priority，Interruptのコマンドグループは、初期化の場合に使用する。また、Data Control，Statusは、データ転送のときに頻繁に使用する。
【００６１】
次に、以上のように構成されたバス・インタフェースの動作を説明する。
【００６２】
＜バス全体の基本動作＞
まず、図１の標準バスモードの接続例での基本的な動作について説明する。バス・マスタ１０からは、本インタフェース全体の基準となる基準クロック信号ＣＬＫがそれ用の信号線に出力されると共に、その基準クロック信号ＣＬＫに同期したバス制御コマンドがコマンド／データ・バス３１上に出力される。アプリケーション２０側は、入力された基準クロック信号ＣＬＫを基に、バス・マスタ１０から出力された制御コマンドを取り込み、そのコマンドに応じた処理を行う。制御コマンドの中には、アプリケーション２０側からコマンド／データ・バス３１上にデータを出力することを要求するものがある。その場合は、データ転送用クロック信号ＲＥＦに同期して、アプリケーション２０からコマンド／データ・バス３１上にデータが出力される。
【００６３】
バス・マスタ１０は、常時バス３０の占有状態などを監視しており、コマンド／データ・バス３１上でのデータ転送が終了しているか否かを確認して、制御コマンドの出力タイミングを見計らっている。この確認は、フレーム信号ＦＲＡＭＥを確認することにより行う。また、緊急時にバス制御を変更したい場合などには、アプリケーション２０側から割り込み信号ＴＩＮＴ，ＲＩＮＴ，ＢＥＲＲが出力される。この場合、バス・マスタ１０は、割り込み信号ＴＩＮＴ，ＲＩＮＴ，ＢＥＲＲに応じたバス制御を行う。
【００６４】
図２の拡張バスモードでは、さらに、バス３０の効率を上げるために、次のデータ転送の順番を決めるためのステータスデータＳＤＡＴＡが拡張ステータスデータ・バス４１上に出力される。この場合、バス・マスタ１０は、送信側のアプリケーション２０のステータスを読み込むためのコマンドを自動的に送出する。送信側のアプリケーション２０は、バス・マスタ１０からのコマンドに応答して、ステータスを拡張ステータスデータ・バス４１上に送出する。バス・マスタ１０は、拡張ステータスデータ・バス４１を介して読み込んだ送信側のアプリケーション２０のステータスから、優先度の情報を調べる。バス・マスタ１０は、最も優先度の高い送信側のアプリケーション２０からデータ転送を開始させるために、そのＭＩＤ，ＳＩＤを指定したActive ID Setコマンドをバス上に送出する。指定された送信側のアプリケーション２０は、Active ID Setコマンドに応答して、データをコマンド／データ・バス３１上に出力し始める。
【００６５】
ここで、本インタフェースの基本的な動作のアルゴリズムをまとめると、次のようになる。
【００６６】
動作１：各デバイスのリセット直後は、すべての信号出力は停止している。
動作２：バス・マスタ１０がコマンド信号ＣＭＤを出力する。
動作３：対応したアプリケーション２０がデータを出力する。もし、データがない場合は動作４に進む。
動作４：データの出力が終わったときには、動作２に戻る。
【００６７】
この基本動作は、３種類の割り込み信号ＴＩＮＴ，ＲＩＮＴ，ＢＥＲＲがアクティブになるか、バス・マスタ１０を強制的にとめる以外に変わらない。
【００６８】
＜タイミングチャート＞
次に、図１４〜図１８のタイミングチャートを参照して、バス・マスタ１０からのコマンド信号ＣＭＤとそれに対するデータ（ＤＡＴＡ，ＳＤＡＴＡ）の出力タイミングについて説明する。本インタフェースでは、データ転送に関し、バスを高速に使用するタイプ１（図１４、図１５）と安全性を考えたタイプ２（図１６、図１７）との２種類の転送方式がある。また、拡張バスモードにしたときのステータス転送に関しては、１種類（図１８）のみとなる。
【００６９】
図１４の例は、コマンド信号ＣＭＤに対して出力データが存在する場合である。最初のコマンド信号ＣＭＤ１（図１４（Ｄ））がコマンド／データ・バス３１を介してバス・マスタ１０から送られてきた場合、それに対するデータＤＡＴＡ１（図１４（Ｄ））は１クロックでアプリケーション２０から送られる。ＤＡＴＡ１は、例えば、標準的なバス幅である３２ビット幅なら３２ビット以下のデータ長ということになる。この最初のコマンド信号ＣＭＤ１からＤＡＴＡ１までは、コマンド／データ・バス３１に出力するデバイスがバス・マスタ１０からアプリケーション２０に切り替わるため、すなわち、コマンド信号ＣＭＤ１はバス・マスタ１０から出力され、ＤＡＴＡ１はアプリケーション２０から出力されるため、バスの切り替えの時間のために基準クロック信号ＣＬＫ（図１４（Ａ））で最低１クロックの間隔を空ける必要がある。同様に、最初のＤＡＴＡ１から次のコマンド信号ＣＭＤ２までも最低１クロックの間隔を空ける必要がある。
【００７０】
コマンド信号ＣＭＤ１およびＤＡＴＡ１に対応して、データ転送用クロック信号ＲＥＦ（図１４（Ｂ））は、一度ロー（Ｌ）レベルになってからハイ（Ｈ）レベルになる。また、データフレーム信号ＦＲＡＭＥ（図１４（Ｃ））は、コマンド信号ＣＭＤ１およびＤＡＴＡ１が出力されている期間ではローレベルになる。データ転送用クロック信号ＲＥＦならびにデータフレーム信号ＦＲＡＭＥは、信号を出力したデバイスから出力される。すなわち、バス・マスタ１０は、コマンド信号ＣＭＤ１と共に、信号ＲＥＦ，ＦＲＡＭＥを出力する。また、アプリケーション２０は、ＤＡＴＡ１と共に、信号ＲＥＦ，ＦＲＡＭＥを出力する。従って、各信号ＲＥＦ，ＦＲＡＭＥ，ＤＡＴＡを、同時刻に出力しているデバイス（アプリケーション２０）は一つであるということになる。
【００７１】
図１４において、２番目のコマンド信号ＣＭＤ２は、データ転送を１クロックでは送ることができなかったときの場合を示している。コマンド信号ＣＭＤ２とそれに対する最初のデータＤＡＴＡ２との間には、バスの切り替わり時間のため１クロック以上の間隔を空ける必要がある。ただし、この場合には、各データＤＡＴＡ２〜ＤＡＴＡ７の間には出力デバイスの切り替えはないため、アプリケーション２０は連続してＤＡＴＡの出力が可能となる。データ転送用クロック信号ＲＥＦならびにデータフレーム信号ＦＲＡＭＥに関しては、ＤＡＴＡの転送数が変化しても動作は変わらず、１クロック単位でＤＡＴＡに対して同じ動作を行う。
【００７２】
図１５の例は、コマンド信号ＣＭＤを連続して送る場合である。コマンド信号ＣＭＤはバス・マスタ１０しか出力しないため、連続して送ることができる。データ転送用クロック信号ＲＥＦならびにデータフレーム信号ＦＲＡＭＥに関しては、図１４の例と同様に動作する。すなわち、この例では、コマンド信号ＣＭＤが出力されている期間アクティブ（ローレベル）となるデータフレーム信号ＦＲＡＭＥがバス・マスタ１０から出力される。
【００７３】
図１６および図１７は、図１４および図１５のタイプ１に比べて若干データ転送のスピードは落ちるが、バスの転送を確実にするための転送方式である。図１６は、図１４の例と同様、コマンド信号ＣＭＤに対してＤＡＴＡが存在する場合であり、図１７は、図１５の例と同様、コマンド信号ＣＭＤを連続して送る場合である。この方式では、図１４および図１５のタイプ１に比べて、コマンド信号ＣＭＤならびにＤＡＴＡの転送の最後の部分に、１クロック分のデータフレーム信号ＦＲＡＭＥがハイレベルになるサイクルがある。このモードでは、データフレーム信号ＦＲＡＭＥがハイレベルで基準クロック信号ＣＬＫが供給されるときは、バス・インタフェースの初期化を行うようになっている。これにより、ノイズなどでバスの転送が一時的に乱れても、このパケットのみデータの転送の誤りが止まって、次の正常な処理を早急に行うことが可能となる。
【００７４】
図１８は、拡張バスモード（図２）でのステータス転送時のタイミングを示している。拡張バスモードでは、できるだけ高速な転送を心がけるために標準バスのタイプ２（図１６、図１７）のものはない。拡張バスモードでは、ステータスデータＳＤＡＴＡを非常に高速に転送するため、一度間違って転送されても再度読み込むことにより正確なステータスを読むことが可能となる。
【００７５】
拡張バスモードにおいて、バス・マスタ１０からのコマンド信号ＣＭＤとそれに応答するステータスデータＳＤＡＴＡ（図１８（Ｅ））は、基準クロック信号ＣＬＫ（図１８（Ａ））の１クロック単位で送られる。コマンド信号ＣＭＤからステータスデータＳＤＡＴＡまでの時間は、最低１クロック以上必要となる。ステータス転送クロック信号ＳＲＥＦ（図１８（Ｂ））およびステータス・フレーム信号ＳＦＲＡＭＥ（図１８（Ｃ））は、ＤＡＴＡ転送時におけるデータ転送用クロック信号ＲＥＦおよびデータフレーム信号ＦＲＡＭＥ（図１４（Ｂ），（Ｃ））の場合と同様、コマンド信号ＣＭＤおよびステータスデータＳＤＡＴＡが出力されている期間ではローレベルになる。
【００７６】
ステータス・コマンドＳＣＭＤ（図１８（Ｄ））は、拡張ステータスデータ・バス４１上にコマンド信号ＣＭＤが出力されている場合にはハイレベルとなり、ステータスデータＳＤＡＴＡが出力されている場合にはローレベルとなる。なお、他の信号の出力タイミングについては、図１４および図１５に示した標準バスモードと同様である。
【００７７】
＜クロック関連の動作＞
次に、クロック関連の処理について説明する。本インタフェースは、全体としては基準クロック信号ＣＬＫを基に動作している。このとき、データの転送が低速である場合には、基準クロック信号ＣＬＫとコマンド／データ・バス３１上に出力されるデータとの遅延の差は無視できる状態であるとみなされる。しかしながら、高速な転送である場合には、この遅延差は無視できなくなり、検討が必要になってくる。
【００７８】
まず、制御コマンドＣＭＤに関してであるが、これはバス・マスタ１０から出力される。また、基準クロック信号ＣＬＫも同じバス・マスタ１０から出力されるため、基準クロック信号ＣＬＫの信号線とコマンド／データ・バス３１とを平行に配線していけば、各アプリケーション２０に対しては基準クロック信号ＣＬＫとコマンドとが伝わっていく遅延量は、ほぼ等しくなってくる。このため、制御コマンドＣＭＤに関しては、基準クロック信号ＣＬＫを基準にしてアプリケーション２０に取り込んでも問題が生じないことになる。
【００７９】
一方、アプリケーション２０から出力されるデータに関しては、どのアプリケーション２０がデータを出力するかによって、バス・マスタ１０ならびに他のアプリケーション２０における、基準クロック信号ＣＬＫとデータとの遅延量が違ってきてしまう。これは、基準クロック信号ＣＬＫがバス・マスタ１０から出力されるのに対して、コマンド／データ・バス３１上のデータが任意のアプリケーション２０から出力されてしまうためである。このため、バスの物理的長さによっては基準クロック信号ＣＬＫの１周期以上のデータ遅延が生じてしまう場合も考えられる。本インタフェースでは、これを解決するために、任意のアプリケーション２０から出力されるデータに同期したデータ転送用のクロック信号ＲＥＦを作っている。これにより、コマンド／データ・バス３１上のデータに関してはデータ転送用クロック信号ＲＥＦを基準に取り込めば遅延に関する問題はなくなる。
【００８０】
以上のコマンド／データ・バス３１上に出力される制御コマンドＣＭＤおよびデータと、それを取り込むための基準となるクロック信号ＣＬＫ，ＲＥＦとの関係を、図１９にまとめて示す。
【００８１】
次に、図２０および図２１を参照して、各クロック信号の作用について説明する。
【００８２】
図２０（Ａ）に示したように、アプリケーション２０の送信側（Transmission）の回路２０Ｔにおいては、入力された基準クロック信号ＣＬＫを、ＤＡＴＡならびにフレーム信号ＦＲＡＭＥの最終段のＦ／Ｆ回路５１，５２のクロック信号とする。データ転送用クロック信号ＲＥＦは、基準クロック信号ＣＬＫにディレイ回路を通して作られる。このディレイ回路は、ＤＡＴＡとＦＲＡＭＥの出力端子までの遅延量とＲＥＦの遅延量とを合わせるためのものである。
【００８３】
図２０（Ｂ）に示したように、アプリケーション２０の受信側（Reception）の回路２０Ｒにおいては、入力されたデータ転送用クロック信号ＲＥＦを、初段のＦ／Ｆ回路５５，５６のクロック信号とする。Ｆ／Ｆ回路によりセットアップ時間のホールド時間を満足させる若干の調整が必要になってくるが、この時間は固定量であるため一定のディレイ回路で調整が可能である。
【００８４】
図２１に示したように、バス・マスタ１０においては、内部で発生した基準クロック信号ＣＬＫを、ＤＡＴＡとフレーム信号ＦＲＡＭＥの最終段のＦ／Ｆ回路６１，６２のクロック信号とする。また、バス・マスタ１０のデバイスをアプリケーション２０として使用する場合は、Receptionの回路が追加される。
【００８５】
割り込み信号ＴＩＮＴ，ＲＩＮＴ，ＢＥＲＲに関しては、基準クロック信号ＣＬＫと同期を取らなくても良いため、図２０（Ａ），（Ｂ）に示したように、アプリケーション２０では単純に、入力された基準クロック信号ＣＬＫを、最終段のＦ／Ｆ回路５３，５４，５７，５８のクロック信号として出力する。バス・マスタ１０においては、図２１に示したように、内部で発生した基準クロック信号ＣＬＫを、初段のＦ／Ｆ回路６５，６６，６７のクロック信号として入力信号をラッチする。
【００８６】
＜各機能によるデータ転送の例＞
次に、図２２〜図２４を参照して、図８（Ｂ）に示したMulti Width（複数のデータ幅）、Multi Cast（複数の受信）、Multiplex（多重化）の各機能を用いたデータ転送の例について説明する。ここでは、バス３０に、１つのバス・マスタ１０と、４つのアプリケーション20-1，20-2，20-3，20-4とが接続された構成の場合を例に説明する。バス・マスタ１０となるデバイスのＭＩＤ（Main ID）は０とする。アプリケーション20-1，20-2，20-3，20-4となるデバイスのＭＩＤはそれぞれ、ＭＩＤ１，ＭＩＤ２，ＭＩＤ３，ＭＩＤ４とする。各アプリケーション20-1，20-2，20-3，20-4は、複数の入出力ポートを有している。各アプリケーション20-1，20-2，20-3，20-4の入出力ポートには、その論理入出力チャンネルの設定（図５参照）に応じてＳＩＤが付されている。バス３０に接続しているデバイスの指定はＭＩＤによって行うことができる。また、ポートの指定はＳＩＤによって行うことができる。
【００８７】
図２２は、Multi Widthの機能を用いたデータ転送の例である。この例では、ＭＩＤ１のアプリケーション20-1のＳＩＤ０のポートから出力されたデータＤ１が、ＭＩＤ３のアプリケーション20-3のＳＩＤ０のポートへと転送される。また、アプリケーション20-1のＳＩＤ１のポートから出力されたデータＤ２が、ＭＩＤ４のアプリケーション20-4のＳＩＤ０のポートへと転送される。また、ＭＩＤ２のアプリケーション20-2のＳＩＤ０のポートから出力されたデータＤ３が、ＭＩＤ３のアプリケーション20-3のＳＩＤ２のポートへと転送される。また、アプリケーション20-2のＳＩＤ２のポートから出力されたデータＤ４が、ＭＩＤ４のアプリケーション20-4のＳＩＤ３のポートへと転送される。また、ＭＩＤ４のアプリケーション20-4のＳＩＤ２のポートから出力されたデータＤ５が、ＭＩＤ１のアプリケーション20-1のＳＩＤ３のポートへと転送される。
【００８８】
図２２の例において、アプリケーション20-1からは、２つのデータＤ１，Ｄ２が出力されているが、バス３０のコマンド／データ・バス３１が３２ビット幅であれば、データＤ１，Ｄ２のデータ幅をそれぞれ例えば１６ビットにすることにより、これらの２つのデータＤ１，Ｄ２を１つのパケットデータとして同時にバス上に出力することができる。これにより、バス幅を有効利用することができる。アプリケーション20-2から出力されるデータＤ３，Ｄ４についても同様である。
【００８９】
図２３は、Multi Castの機能を用いたデータ転送の例である。この例では、ＭＩＤ１のアプリケーション20-1のＳＩＤ１のポートから出力されたデータＤ１１が、ＭＩＤ３のアプリケーション20-3のＳＩＤ１のポートとＭＩＤ４のアプリケーション20-4のＳＩＤ３のポートとに転送される。また、ＭＩＤ２のアプリケーション20-2のＳＩＤ０のポートから出力されたデータＤ１２が、ＭＩＤ３のアプリケーション20-3のＳＩＤ２のポートとＭＩＤ４のアプリケーション20-4のＳＩＤ０のポートとに転送される。また、アプリケーション20-2のＳＩＤ２のポートから出力されたデータＤ１３が、ＭＩＤ３のアプリケーション20-3のＳＩＤ０のポートとＭＩＤ４のアプリケーション20-4のＳＩＤ２のポートとに転送される。
【００９０】
このように、Multi Castの機能により、１つのデバイスから出力されたデータを、複数のデバイスで受信することができる。この場合、送信側のデバイスは、転送データに自身のＩＤの情報を付加したパケットデータを送信する。受信側のデバイスは、送られてきたパケットデータに含まれる送信側のデバイスのＭＩＤ，ＳＩＤの情報に応じて、必要であればデータを受信する。不必要であればそのデータに関しては無視する。
【００９１】
図２４は、Multiplexの機能を用いたデータ転送の例である。この例では、ＭＩＤ３のアプリケーション20-3のＳＩＤ２のポートに、ＭＩＤ１のアプリケーション20-1のＳＩＤ０のポートから出力されたデータＤ１１と、アプリケーション20-1のＳＩＤ１のポートから出力されたデータＤ１２と、ＭＩＤ２のアプリケーション20-2のＳＩＤ２のポートから出力されたデータＤ２２とがバス上多重化されて転送される。また、ＭＩＤ４のアプリケーション20-4のＳＩＤ０のポートに、ＭＩＤ１のアプリケーション20-1のＳＩＤ２のポートから出力されたデータＤ１３と、ＭＩＤ２のアプリケーション20-2のＳＩＤ０のポートから出力されたデータＤ２１とがバス上で多重化されて転送される。また、ＭＩＤ４のアプリケーション20-4のＳＩＤ３のポートに、ＭＩＤ１のアプリケーション20-1のＳＩＤ０のポートから出力されたデータＤ１１と、アプリケーション20-1のＳＩＤ１のポートから出力されたデータＤ１２と、ＭＩＤ２のアプリケーション20-2のＳＩＤ２のポートから出力されたデータＤ２２と、アプリケーション20-2のＳＩＤ３のポートから出力されたデータＤ２３とが多重化されて転送される。
【００９２】
このように、Multiplexの機能により、複数のデータを、バス上で時分割的に多重化し、１または複数のデバイスで受信することができる。受信側のデバイスは、多重化されたデータの各パケットデータに含まれる送信側のデバイスのＭＩＤ，ＳＩＤの情報を見て、必要であればデータを受信する。不必要であればそのデータに関しては無視する。複数のデータは、バス・マスタ１０の制御により、優先度を示すステータス情報に基づいて、時分割的に各送信側のデバイスから出力される。このとき、各送信側のデバイスは、転送するデータと共に、そのデータを出力していることを示すフレーム信号ＦＲＡＭＥを同時に出力する。バス・マスタ１０は、フレーム信号ＦＲＡＭＥに基づいて、バス３０の占有状態を監視すると共に、バスの占有状態に応じて制御コマンドを出力し、バス上で転送データが時分割的に多重化されるよう、各送信側のデバイスの制御を行う。
【００９３】
＜バス初期化の手順＞
次に、図２５の流れ図に従って、本インタフェースの初期化動作について説明する。この初期化動作は原則として電源投入直後１回のみ実施される。
【００９４】
本インタフェースに電源が投入されると、まず、パワーオンリセット（ＩＤ取得）の処理が行われる（ステップＳ１）。電源投入後、各インタフェース・デバイスにはリセット信号が入り、各デバイスは初期状態になる。このとき、各デバイスのＩＤ（ＭＩＤ）が設定される。
【００９５】
次に、マスタ取得処理が行われる（ステップＳ２）。すなわち、外部ＣＰＵによって、バス３０に接続されているデバイスの一つが、バス・マスタ１０として設定される。次に、バスの転送方式の設定処理が行われる（ステップＳ３）。バス・インタフェースの初期化のためにバス・マスタ１０からResetコマンドが送られる場合がある。また、その次に、Transfer Protocol Setコマンドを送り、データ転送方式の決定を行う場合がある。
【００９６】
さらに、ＭＰＥＧ２−ＴＳ使用時には、システムＰＣＲの設定が行われる（ステップＳ４）。システム全体のＰＣＲを合わせるために、PCR，Time StampならびにTime Stamp Offsetを設定する。
【００９７】
＜データ転送の手順＞
図２６は、データ転送の基本的な手順の一例を示している。最初に、バス・マスタ１０は、送信側のデータの存在を調べるために、すべての送信側のアプリケーション２０のステータスを読み込み、そのステータスを調べる処理を行う。この処理を行うため、バス・マスタ１０は、まず、送信側のアプリケーション２０のステータスを読み込むためのコマンド（Status Senseコマンド）を自動的にバス上に送出する（ステップＳ１１）。送信側のアプリケーション２０は、このバス・マスタ１０からのコマンドに応答して、ステータスをバス３０（のコマンド／データ・バス３１または拡張ステータスデータ・バス４１）に送る。このステータスには、データの優先度を示す情報が入っている。
【００９８】
バス・マスタ１０は、送信側のアプリケーション２０から読み込んだステータスに含まれる優先度の情報を調べる（ステップＳ１２）。そして、バス・マスタ１０は、最も優先度の高い送信側のアプリケーション２０からデータ転送を開始させるために、そのＭＩＤ，ＳＩＤを指定したActive ID Setコマンドをバス上に送出する。指定されたＭＩＤ，ＳＩＤを持った送信側のアプリケーション２０は、データをコマンド／データ・バス３１に出力し始める（ステップＳ１３）。
【００９９】
受信側のアプリケーション２０は、送信側のアプリケーション２０から出力されたデータを内部に取り込む。このとき、受信側のアプリケーション２０は、パケット最後部のＣＲＣデータをチェックすることにより、データを正常に受信できたか否かをチェックする（ステップＳ１４）。ＣＲＣデータが正常な場合（ステップＳ１４；Ｙ）、１回目のデータ転送の処理は終了するが、送信側のアプリケーション２０は、次のデータ転送に備え、Active ID Setコマンドを待つ。また、バス・マスタ１０は、次のデータ転送を行うために、送信側のステータスを調べる処理を行う。
【０１００】
一方、エラーを検出した場合（ステップＳ１４；Ｎ）は、受信側のアプリケーション２０は、エラー割り込み信号ＢＥＲＲをアクティブにしてバス・マスタ１０にその旨を通知する。バス・マスタ１０は、エラー割り込み信号ＢＥＲＲを検出すると、前もって設定されているエラー復帰動作を開始する（ステップＳ１５）。このとき、場合によって再度データの読み込みが行われる。また、バス・マスタ１０は、送信側割り込み信号ＴＩＮＴを検出した場合、送信側のアプリケーション２０のステータスを読み出し、ステップＳ１２の処理に進む。
【０１０１】
以上のように、基本的には、バス・マスタ１０が送信側のアプリケーション２０のステータスを読み込んで優先度を調べ、データの転送を行わせる、という処理を繰り返す。これにより、順次データの転送が行われる。しかしながら、より高速なデータ転送を行う場合は、ステータスを読み込む時間が惜しまれる場合がある。その場合は、ステータスの情報を読み込んだものに対して、最優先のものだけではなく、２番目のもの、あるいは３番目のものについても調べておき、それらを順番に転送することによりステータスの読み込みの回数を減らすことができる。この場合、転送に問題が生じるエラーが発生したときには、ＴＩＮＴ，ＲＩＮＴならびにＢＥＲＲの割り込み信号により制御することになる。
【０１０２】
＜優先度に関するステータスデータ＞
転送データの優先度を決定するのは、各データのステータスを基に行う。ステータスは、例えば、以下のようなDevice Status，ＴＩＮＴ，Buffer Over，Priority StatusおよびData Existを含んで構成されている。
【０１０３】
・Device Status ……デバイスの有無を確認する。
・ＴＩＮＴ ……転送側の割り込みが発生したかどうかの状態を示す。
・Buffer Over（ＢＯ） ……バッファにデータが入りきれなくなったかどうかの状態を示す。
・Buffer Full（ＢＦ） ……バッファが満杯かどうかの状態を示す。
・Priority Status ……データの優先度を示す。
・Data Exist（ＤＥ） ……データがバッファにあるかどうかの状態を示す。
【０１０４】
Device Statusは、送られてきたステータスの有効性を示す。優先度としては、ＴＩＮＴが最も優先度が高く、次にBuffer Over、Buffer Fullの順となっている。Data Existでデータがあった場合、Priority Statusの優先度を比較して、優先度の高いものを先に転送する。
【０１０５】
図２７は、送信側のアプリケーション２０において行われる、上述の優先度を示すステータスの生成方法の例を示している。Data Existは、ＯＲ回路１０１にバッファ・メモリ９１（図４（Ｂ））内のパケット数を示すビットデータを入力することにより生成される。Data Existは、例えば１ビットのデータであり、フラグの状態は、データが存在すれば‘１’、データが存在しなければ‘０’となる。
【０１０６】
Priorityは、図示しない外部ＣＰＵまたはバス制御コマンドによって前もって設定された例えば８ビットのPriorityとバッファ・メモリ９１内に格納されたパケット数とを、乗算回路１０２によって乗算し、その結果得られた例えば下位８ビットのデータとする。
【０１０７】
Buffer Fullは、前もって設定されたValue of Buffer Fullの値とバッファ・メモリ９１内に格納されたパケット数とを、比較回路ＣＭＰ２によって比較することにより得られる。Buffer Fullは、例えば１ビットのデータであり、フラグの状態は、バッファが満杯とみなされれば‘１’、満杯でなければ‘０’となる。Buffer Overも、Buffer Fullと同様、例えば１ビットのデータであり、前もって設定されたValue of Buffer Overの値とバッファ・メモリ９１内に格納されたパケット数とを、比較回路ＣＭＰ１によって比較することにより得られる。
【０１０８】
ＴＩＮＴは、前もって設定されたＴＩＮＴ条件（割り込み条件）に基づいて生成される。ＴＩＮＴは、例えば１ビットのデータであり、フラグの状態は、割り込みがあれば‘１’、割り込みがなければ‘０’となる。
【０１０９】
図２７に示したステータス１１０のような構成にすることで、バス・マスタ１０において、各送信側のアプリケーション２０から得た複数のステータスデータの比較を行う場合、ＴＩＮＴ，Buffer Over，Priority StatusおよびData Existのすべてのビットをまとめて比較すれば良いことになる。これにより、バス・マスタ１０における比較用の回路の構成が非常に簡単になる。なお、あるステータスのすべてのビット値が‘０’である場合は、データがないと判断できる。
【０１１０】
＜個々の動作＞
次に、バス・マスタ１０およびアプリケーション２０の個々の動作についてより具体的に説明する。
【０１１１】
［バス・マスタの動作］
＜Status Senseコマンドの送出＞
図２８は、バス・マスタ１０によるStatus Senseコマンドの送出動作を示している。バス・マスタ１０は、送信側（データの転送元）のすべてのアプリケーション２０に対するStatus Senseコマンドを、コマンド／データ・バス３１上に送出する（ステップＳ２１）。拡張バスモードの場合には、拡張ステータスデータ・バス４１上に送出する。送信側のアプリケーション２０のＭＩＤ，ＳＩＤの情報は、初期化設定時にバス・マスタ１０内の所定のメモリ（ステータスセンスデータ・メモリ８１）に格納されている。
【０１１２】
バス・マスタ１０は、送信側のアプリケーション２０からステータスの応答が得られれば（ステップＳ２２；Ｙ）、この処理を終了する。一方、ステータスの応答が得られなかった場合（ステップＳ２２；Ｎ）には、バス・マスタ１０は、あらかじめ設定された回数だけ、Status Senseコマンドの送出処理を繰り返す処理を行う。すなわち、設定された回数内であれば（ステップＳ２３；Ｎ）、ステップＳ２１の処理に戻る。設定された回数を超えていれば（ステップＳ２３；Ｙ）、ステータスの読み込みに失敗したとみなし（ステップＳ２４）、その旨をエラー情報としてログ・メモリ８３（図４（Ａ））に記録する（ステップＳ２５）。
【０１１３】
Status Senseコマンドの送出によりステータスが得られたら、次に、送信側のアプリケーション２０に対してデータ転送を開始させるために、送信側のアプリケーション２０に対してActive ID Setコマンドを送出する。このActive ID Setコマンドの送出先を決定する処理には複数の方法がある。１つ目の方法としては、得られたステータスに基づいて優先順位を作成し、それをプライオリティセレクト・レジスタ８２に格納する。このプライオリティセレクト・レジスタ８２に格納された優先順位に基づいて、Active ID Setコマンドを送出する。他の方法として、優先順位によらないでする方法もある。この場合、ステータスセンスデータ・メモリ８１に格納されている順にStatus Senseコマンドを送出し、応答してきたステータス情報のＤＥフラグが１であれば、Active ID Setコマンドを送出する。さらに他の方法として、ステータスセンスデータ・メモリ８１に書き込まれている順にActive ID Setコマンドを送出する方法もある。この場合、Status Senseコマンドの送出は行わない。
【０１１４】
＜優先順位シーケンス＞
ここでは、優先順位に基づいて、Active ID Setコマンドを送出してデータ転送を開始させる方法について説明する。図２９に示したように、バス・マスタ１０は、常時、送信側割り込み信号ＴＩＮＴの監視を行っている。送信側割り込み信号ＴＩＮＴの検出がなされた場合（ステップＳ３１；Ｙ）には、後述するステップＳ４１以降の処理を行う。送信側割り込み信号ＴＩＮＴの検出がなされていない場合（ステップＳ３１；Ｎ）には、ステータスセンスデータ・メモリ８１から送信側のアプリケーション２０のＭＩＤ，ＳＩＤの情報を１つ得て（ステップＳ３２）、そのＭＩＤ，ＳＩＤのアプリケーション２０に対してStatus Senseコマンドを送出する（ステップＳ３３）。指定されたＭＩＤ，ＳＩＤを持つアプリケーション２０は、Status Senseコマンドに応答して、ステータスデータを送出する。
【０１１５】
応答してきたステータスデータのＤＥ（Data Exist）フラグ（図２７参照）が０であった場合（ステップＳ３４；Ｎ）、バス・マスタ１０は、ステータスセンスデータ・メモリ８１の次のアドレスに格納されているＭＩＤ，ＳＩＤの情報を得て、再びStatus Senseコマンドを送出する。より詳しくは、ステータスセンスデータ・メモリ８１のアドレスを示すポインタを＋１にし（ステップＳ３８）、次に、そのポインタの示すアドレスが最後のアドレスを超えているか否かの判断を行う（ステップＳ３９）。そのポインタの示すアドレスが最後のアドレスを超えておらず、有効なアドレス範囲内であれば（ステップＳ３９；Ｎ）、ステップＳ３２に戻り、ステータスセンスデータ・メモリ８１から、そのポインタの指し示すアドレスに格納されたＭＩＤ，ＳＩＤの情報を得て、再びStatus Senseコマンドを送出する。最後のアドレスを超えていれば（ステップＳ３９；Ｙ）、ステップＳ３１へ戻る。
【０１１６】
一方、応答してきたステータスデータのＤＥフラグが１であった場合（ステップＳ３４；Ｙ）は、転送すべきデータが存在しているということなので、バス・マスタ１０は、ステータスに含まれる優先度の情報に応じて、プライオリティセレクト・レジスタ８２の内容を更新する。この場合、バス・マスタ１０は、まず、プライオリティセレクト・レジスタ８２に格納されている他のＭＩＤ，ＳＩＤと優先順位を比較する（ステップＳ３５）。プライオリティセレクト・レジスタ８２は、優先度の高い４つの転送元の情報を格納しているので、優先順位の比較結果が４位以内であれば（ステップＳ３６；Ｙ）、プライオリティセレクト・レジスタ８２の順位（Ｏｒｄｅｒ）をあらたなものに変更し（ステップＳ３７）、ステップＳ３８の処理へ進む。優先順位の比較結果が４位以内でなければ（ステップＳ３６；Ｎ）、プライオリティセレクト・レジスタ８２の順位を変更することなく、ステップＳ３８の処理へ進む。
【０１１７】
以上のようにして、バス・マスタ１０は、ステータスセンスデータ・メモリ８１のメモリアドレスの最後に格納されているＭＩＤ，ＳＩＤになるまでStatus Senseコマンドを送出し、送信側の各アプリケーション２０のステータスを調べる。
【０１１８】
一方、送信側割り込み信号ＴＩＮＴが検出された場合（ステップＳ３１；Ｙ）、バス・マスタ１０は、ＴＩＮＴ処理要求（ＴＩＮＴ条件）のコマンドがオンであるか否かを調べる（ステップＳ４１）。ＴＩＮＴ処理要求のコマンドがオンである場合（ステップＳ４１；Ｙ）には、ステップＳ３２へ進む。ＴＩＮＴ処理要求のコマンドがオフであれば（ステップＳ４１；Ｎ）、どのアプリケーション２０からの割り込み要求であるのかを調べるための処理を行う。すなわち、まず、ステータスセンスデータ・メモリ８１のアドレスを示すポインタを０にし（ステップＳ４２）、ステータスセンスデータ・メモリ８１に格納されたＭＩＤ，ＳＩＤの情報を得て（ステップＳ４３）、Status Senseコマンドを送出する（ステップＳ４４）。
【０１１９】
応答してきたステータスデータの中のＴＩＮＴフラグが０であれば（ステップＳ４５；Ｎ）、バス・マスタ１０は、次のアドレスに格納されているＭＩＤ，ＳＩＤのステータスを調べるために、ステータスセンスデータ・メモリ８１のアドレスを示すポインタを＋１にし（ステップＳ４６）、ステップＳ４３に戻る。一方、応答してきたステータスデータの中のＴＩＮＴフラグが１であれば（ステップＳ４５；Ｙ）、バス・マスタ１０は、そのＭＩＤ，ＳＩＤに関して、ＴＩＮＴ処理要求のコマンドをオンにして（ステップＳ４７）、ステップＳ３１に戻る。
【０１２０】
図３０は、図２９の処理によって決定され、プライオリティセレクト・レジスタ８２に格納された優先度の情報に基づいて、送信側のアプリケーション２０に対してデータ転送を行わせる手順を示している。バス・マスタ１０は、プライオリティセレクト・レジスタ８２の中に、まだデータ転送を開始させていないものがあるか否かを調べる（ステップＳ５１）。未送出のデータがなければ（ステップＳ５１；Ｎ）、この判断を繰り返す。未送出のデータがあれば（ステップＳ５１；Ｙ）、プライオリティセレクト・レジスタ８２に格納されているもののうち、最も優先度の高いＭＩＤ，ＳＩＤの情報を得て（ステップＳ５２）、その得られたＭＩＤ，ＳＩＤのアプリケーション２０に対してActive ID Setコマンドを送出する（ステップＳ５３）。
【０１２１】
Active ID Setコマンドを送出後、所定の時間内に、指定されたＭＩＤ，ＳＩＤのアプリケーション２０からデータが転送開始されなければ（ステップＳ５４；Ｎ）、バス・マスタ１０は、あらかじめ設定された回数を超えるまで、Active ID Setコマンドを再送出する処理（リトライ）を繰り返す（ステップＳ５６；Ｎ）。データの転送が開始された場合（ステップＳ５４；Ｙ）であっても、データの受信側からエラー割り込み信号ＢＥＲＲの出力があれば（ステップＳ５５；Ｙ）、バス・マスタ１０は、リトライを行う。リトライの回数が設定回数を超えた場合（ステップＳ５６；Ｙ）には、ステップＳ５１に戻る。エラー割り込み信号ＢＥＲＲの出力がなければ（ステップＳ５５；Ｎ）、ステップＳ５１に戻る。以上の処理を繰り返すことにより、プライオリティセレクト・レジスタ８２に格納されたもののうち、優先度の高いＭＩＤ，ＳＩＤを持つアプリケーション２０から順にデータ転送が行われる。
【０１２２】
＜エラー処理＞
次に、伝送エラー対策としてバス・マスタ１０が行うエラー処理について説明する。ここでは伝送エラーとして、Status Senseコマンドに対する無応答およびActive ID Setコマンドに対する無応答、ならびにバス・エラー割り込み信号ＢＥＲＲが検出された場合のエラー処理について説明する。
【０１２３】
（１）Status Senseコマンドに対する無応答の場合のエラー処理
バス・マスタ１０は、Status Senseコマンドを送出しても、アプリケーション２０からそれに対するステータス応答がなかった場合、設定された回数までStatus Senseコマンドの送出処理に関してリトライを行う。そして、設定されたリトライ回数に達した場合は、以後そのＭＩＤ，ＳＩＤにはStatus Senseコマンドを送出しない。ただし、その後もStatus Senseコマンドを送出できるモードに設定することも可能である。また、リトライした状況はログ・メモリ８３に記憶しておく。ログ・メモリ８３の内容は、外部ＣＰＵから読み出すことが可能である。
【０１２４】
（２）Active ID Setコマンドに対する無応答の場合のエラー処理
バス・マスタ１０は、Active ID Setコマンドを送出してもアプリケーション２０からそれに対する応答がなかった場合、設定された回数までActive ID Setコマンドの送出処理に関してリトライを行う。そして、設定されたリトライ回数に達した場合は、以後そのＭＩＤ，ＳＩＤにはStatus SenseコマンドおよびActive ID Setコマンドを送出しない。ただし、その後もそれらのコマンドを送出できるモードに設定することも可能である。また、リトライした状況はログ・メモリ８３に記憶しておく。ログ・メモリ８３の内容は、外部ＣＰＵから読み出すことが可能である。
【０１２５】
（３）バス・エラー割り込み信号ＢＥＲＲが検出された場合のエラー処理
例えば、送信側のアプリケーション２０にActive ID Setコマンドを送出した後、受信側のアプリケーション２０でＣＲＣエラーが検出され、受信側のアプリケーション２０からバス・エラー割り込み信号ＢＥＲＲが送出されたとする。この場合、バス・マスタ１０は、設定された回数までActive ID Setコマンドの送出処理に関してリトライを行い、送信側のアプリケーション２０に再度、データ転送を行わせる。設定されたリトライ回数に達した場合は、以後そのＭＩＤ，ＳＩＤにはStatus SenseコマンドおよびActive ID Setコマンドを送出しない。ただし、その後もそれらのコマンドを送出できるモードに設定することも可能である。また、リトライした状況はログ・メモリ８３に記憶しておく。ログ・メモリ８３の内容は、外部ＣＰＵから読み出すことが可能である。
【０１２６】
［アプリケーションの動作］
＜コマンド処理＞
アプリケーション２０は、バス・マスタ１０からのコマンドを検出し、その処理を実行する。Active ID Setコマンドの場合は、コマンド／データ・バス３１上にデータの送信を開始する。Status Senseコマンドを受け付けた場合は、要求に応じたステータスデータをコマンド／データ・バス３１上に出力する。なお、拡張ステータスデータ・バス４１でStatus Senseコマンドを受け付けた場合は拡張ステータスデータ・バス４１へステータスデータを出力する。その他のコマンドを受け付けた場合は、即座に実行する。デバイス内に設定のないＳＩＤを指定したコマンドなど無効なコマンドを受け取った場合は、そのコマンドを無視する。
【０１２７】
＜受信パケット制御＞
レシーブドPIDメモリ９４（図４（Ｂ））に、受信すべき送信側のアプリケーション２０のＭＩＤ，ＳＩＤの情報をあらかじめ格納する。受信すべきＭＩＤ，ＳＩＤの情報は、例えば初期化設定時にバス・マスタ１０からコマンドに従って書き込まれる。コマンド／データ・バス３１上のパケットデータの受信は、このレシーブドPIDメモリ９４に格納されたＭＩＤ，ＳＩＤの情報とそのパケットデータに含まれるＭＩＤ，ＳＩＤとを比較して一致した場合に実行する。
【０１２８】
パケットデータの受信中はパケットデータに付加されているＣＲＣデータに基づいてＣＲＣ演算を実施する。データ受信終了直後、ＣＲＣエラーがなければ正常にデータを受信したものとする。ＣＲＣエラーが生じた場合は、バス・エラー割り込み信号ＢＥＲＲをアクティブにし、そのときのデータは受信しなかったものとする。また、正しくパケットデータを受信した場合、受信パケットデータの存在を示すため、PIDメモリ９２にそのパケットデータの情報を記録する。PIDメモリ９２に記録する情報としては、データサイズやTime Stamp値などである。
【０１２９】
［タイムスタンプ・ジェネレータを利用した転送時間の計測］
本インタフェースは、タイムスタンプ・ジェネレータ９３（図４（Ｂ））を利用することにより、転送データの送受信を行うのに要した時間を計測する機能を有している。次に、この転送時間の計測の機能について説明する。タイムスタンプ・ジェネレータ９３のリセットは、バス・マスタ１０からのリセット信号で行われる。バス・インタフェース全体として、Time Stampの値は同時刻で同じ値となる。すなわち、バス・マスタ１０のタイムスタンプ・ジェネレータ８４と各アプリケーション２０のタイムスタンプ・ジェネレータ９３は、互いに同期して動作し、それぞれ、同時刻において同一のタイムカウント値を出力する。
【０１３０】
以下、図３１を参照して、転送時間の計測の方法を具体的に説明する。ここでは、ＭＰＥＧ２−ＴＳ規格のパケットデータを転送する場合を例に説明する。送信側のアプリケーション２０Ｔは、外部からのパケットデータの入力が開始された時点におけるタイムスタンプ・ジェネレータ９３のTime Stampの値を、PIDメモリ９２に保存する。この値をTMinとする。この時、入力されたパケットデータのpayloadにはＭＰＥＧ規格での時刻管理情報であるＰＣＲが入っている。このＰＣＲの値をPCRinとする。送信側のアプリケーション２０Ｔは、これらTMinとPCRinとの値が含まれるパケットデータをコマンド／データ・バス３１上に出力する。
【０１３１】
受信側のアプリケーション２０Ｒは、受信したパケットデータを外部に出力するとき、その時点での自身のタイムスタンプ・ジェネレータ９３の値（TMgen）とパケットデータに付加されてきたTime Stampの値TMinとを比較し、その差（TMdiff＝TMgen−TMin）を求める。この求められた値TMdiffが、本インタフェースにおいてデータの送受信に要した時間、すなわち、データが送信側のアプリケーション２０Ｔに入力されてから、受信側のアプリケーション２０Ｒに転送され、出力されるまでの時間ということになる。
【０１３２】
受信側のアプリケーション２０Ｒはまた、パケットデータに含まれる時刻管理情報であるＰＣＲ値PCRinの補正を行う。すなわち、前述の計測時間TMdiffを、ＰＣＲ値PCRinに加算した値PCRoutを求める。
PCRout＝PCRin＋TMdiff
【０１３３】
最後に、バス全体のディレイ量を調整するために、あらかじめ設定されたTime Stamp Offset値（TMoffset）を、値PCRoutに加算する。これにより求められた値PCRrealが、実際に出力されるＰＣＲの値となる。
PCRreal＝PCRout＋TMoffset
【０１３４】
以上説明したように、本実施の形態に係るバス・インタフェースおよびそのデータ転送方法によれば、コマンド／データ・バス３１（および拡張ステータスデータ・バス４１）上での制御コマンドの出力と転送データの送受信とをパケット形式で行うようにしたので、例えばＰＣＩでのバースト転送と比較して、データの効率的な転送を行うことができる。
【０１３５】
また、制御コマンドと転送データとを、共にコマンド／データ・バス３１上で転送するようにしたので、例えばＰＣＩと比較して制御線の数を減らしたバス構成にすることができる。これにより、各デバイスの回路構成も含めてバス全体の構成をコンパクト化することが可能となると共に、バス制御の簡単化を図ることができる。
【０１３６】
また、バス・マスタ１０による制御コマンドの出力と、各アプリケーション２０における転送データの送受信とを別々のクロック信号ＣＬＫ，ＲＥＦに基づいて行うようにしたので、ＰＣＩのように単一のクロック信号のみに基づいて転送データの送受信を行う場合に比べて、データ転送の高速化と安定化を図ることができる。また、バスの物理的な延長も容易になる。
【０１３７】
また、１つのアプリケーション２０から送信された転送データを、複数の受信側のアプリケーション２０で受信する機能（Multi Cast機能）を有しているので、受信側のアプリケーション２０が複数ある場合であっても適切なデータ転送が可能となる。さらに、複数の送信側のアプリケーション２０から出力されたデータを、バス上で時分割的に多重化して転送する機能（Multiplex）を有しているので、特に、送信側のアプリケーション２０が複数ある場合であっても適切なデータ転送が可能となる。
【０１３８】
また、制御コマンドの出力処理または転送データの送受信処理にエラーが生じた場合に、伝送エラー対策として、それらの処理の再試行（リトライ）を行うようにしたので、データ転送のエラーに適切に対処することができる。
【０１３９】
また、送信側のアプリケーション２０から得たステータスデータに含まれる各転送データの優先度の情報に基づいて、バス・マスタ１０が、各転送データの転送の順番を決定し、その順番に従ってデータ転送が行われるよう、送信側のアプリケーション２０を制御するようにしたので、複数の転送データが存在する場合であっても、その優先度を考慮した適切なデータ転送を行うことができる。さらに、拡張バスモードでは、優先度を示す情報が含まれるステータスデータの送受信を、専用の拡張ステータスデータ・バス４１によって行うようにしたので、優先度の情報を効率的に転送することができ、転送データの送受信をより効率的に行うことができる。
【０１４０】
また、タイムスタンプ・ジェネレータ９３（図４（Ｂ））を利用することにより、転送データの送受信を行うのに要した時間を計測する機能を有しているので、リアルタイム性が要求されるデータ転送にも容易に対応できる。特に、その計測した時間に基づいて、ＭＰＥＧ２−ＴＳ規格のデータに含まれる時刻管理情報ＰＣＲの補正を行う機能をも有しているので、ＭＰＥＧ２−ＴＳ規格のデータに関して適切にデータ転送を行うことができる。
【０１４１】
また、データ幅の設定を可変にし、１つのパケット内に同一または複数種類のデータを複数含めることで、同一または複数種類のデータを、複数個同時にバス上に出力する機能（Multi Width）を有しているので、バス幅を有効利用して、データを効率的に転送することができる。例えば、個々の転送データの幅がバス幅より小さい場合などには、複数のデータを同時にバス上に出力することが可能になるので、ＰＣＩに比べて効率的なデータ転送を行うことができる。
【０１４２】
以上のことにより、映像信号、音声信号、圧縮信号、データ信号など、さまざまなデータを効率良く高速に転送することができ、また、転送時のエラーにも適切に対処できるなど、優れた機能を持つ汎用バスインタフェースを実現できる。
【０１４３】
【発明の効果】
以上説明したように、請求項１ないし３のいずれか１項に記載のバス・インタフェースにおけるデータ転送方法または請求項４記載のバス・インタフェースによれば、制御用デバイスと複数の転送用デバイスとにおいて、制御コマンドの出力と転送データの送受信とを異なるクロック信号に基づいて行うようにしたので、単一のクロック信号に基づいて転送データの送受信を行う場合に比べて、データ転送の高速化と安定化を図ることができると共に、バスの物理的な延長が容易になる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るバス・インタフェースの標準的な構成例を示すブロック図である。
【図２】本発明の一実施の形態に係るバス・インタフェースの拡張された構成例を示すブロック図である。
【図３】本発明の一実施の形態に係るバス・インタフェースにおける信号線の一覧を示す説明図である。
【図４】本発明の一実施の形態に係るバス・インタフェースにおけるバス・マスタおよびアプリケーションの内部構成を示すブロック図である。
【図５】アプリケーションにおける論理入出力チャンネルの設定について示す説明図である。
【図６】各種バスドライバの特性を比較して示す説明図である。
【図７】ＢＬＶＤＳを用いたバスドライバの構成例を示す回路図である。
【図８】本発明の一実施の形態に係るバス・インタフェースの特性および機能を、ＰＣＩと比較して示す説明図である。
【図９】本発明の一実施の形態に係るバス・インタフェースにおいて転送されるコマンドおよびデータのパケット構造を示す説明図である。
【図１０】データバスを３２ビット幅に設定した場合の転送データのパケット構成の例を示す説明図である。
【図１１】データバスを１６ビット幅に設定した場合の転送データのパケット構成の例を示す説明図である。
【図１２】ＣＲＣの計算を行うための基本回路を示す回路図である。
【図１３】本発明の一実施の形態に係るバス・インタフェースにおいて使用される制御コマンドの概要を示した説明図である。
【図１４】バスを高速に使用する場合において、コマンドに対してデータが存在するときの各信号の出力タイミングを示すタイミングチャートである。
【図１５】バスを高速に使用する場合において、コマンドのみを連続して送る場合の各信号の出力タイミングを示すタイミングチャートである。
【図１６】データ転送の安全性を重視した場合において、コマンドに対してデータが存在するときの各信号の出力タイミングを示すタイミングチャートである。
【図１７】データ転送の安全性を重視した場合において、コマンドのみを連続して送る場合の各信号の出力タイミングを示すタイミングチャートである。
【図１８】拡張バスモードでの各信号の出力タイミングを示すタイミングチャートである。
【図１９】コマンド／データ・バス上に出力されるコマンドおよびデータと、それを取り込むための基準となるクロック信号との関係を示す説明図である。
【図２０】アプリケーションの送信側および受信側のクロック関連の処理回路の構成例を示す回路図である。
【図２１】バス・マスタにおけるクロック関連の処理回路の構成例を示す回路図である。
【図２２】 Multi Widthの機能について説明するためのブロック図である。
【図２３】 Multi Castの機能について説明するためのブロック図である。
【図２４】 Multiplexの機能について説明するためのブロック図である。
【図２５】本発明の一実施の形態に係るバス・インタフェースにおける初期化の手順を示す流れ図である。
【図２６】本発明の一実施の形態に係るバス・インタフェースにおけるデータ転送の基本的な手順を示す流れ図である。
【図２７】優先度を表すステータスの生成方法の例を示すブロック図である。
【図２８】 Status Senseコマンドの送出するときのバス・マスタの動作を示す流れ図である。
【図２９】データ転送の優先順位を決定するためのバス・マスタの動作を示す流れ図である。
【図３０】図２９の処理によって決定された優先順位に基づいて各アプリケーションにデータ転送を行わせるためのバス・マスタの動作を示す流れ図である。
【図３１】タイムスタンプ・ジェネレータを用いた転送時間の計測の機能について説明するためのブロック図である。
【符号の説明】
１０…バス・マスタ、１１，２１…制御回路部、２０（20-1，…20-N）…アプリケーション、２２…入出力ポート、３０…バス、３１…コマンド／データ・バス、４０…拡張バス、４１…拡張ステータスデータ・バス、８１…ステータスセンスデータ・メモリ、８２…プライオリティセレクト・レジスタ、８３…ログ・メモリ、８４，９３…タイムスタンプ・ジェネレータ、９１…バッファ・メモリ、９２…PIDメモリ、９４…レシーブドPIDメモリ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a bus interface for transferring various data such as a video signal, an audio signal, a compressed signal, or a data signal, and a data transfer method in the bus interface.
[0002]
[Prior art]
For example, in a computer, devices such as a CPU (Central Processing Unit) and an input / output control device are connected to each other via a common transmission path called a bus, and data is transmitted between the devices via the bus. As a typical bus, a PCI (Peripheral Component Interconnect) standard bus (PCI bus) is known. Data transfer by PCI is performed between the master and the target. In general, a CPU serves as a master and designates an address of a target device to transfer data. On the PCI bus, data is basically transferred via the CPU.
[0003]
[Problems to be solved by the invention]
However, in PCI, data transfer is performed based on a single clock signal for the entire bus, so that a delay difference in the clock signal between devices tends to occur. This delay difference of the clock signal becomes a problem particularly when physical extension is performed and when high-speed data transfer is performed with a high clock. For this reason, in PCI, there are difficulties in performing physical extension of the bus and stably performing high-speed data transfer.
[0004]
SUMMARY OF THE INVENTION The present invention has been made in view of such problems, and an object of the present invention is to provide a data transfer method in a bus interface that can increase the speed and stability of data transfer and can easily perform physical extension of the bus. And providing a bus interface.
[0005]
[Means for Solving the Problems]
  A data transfer method in a bus interface according to the present invention includes a plurality of transfer devices that transmit and receive transfer data, a control device that controls a plurality of transfer devices, a control device, and a plurality of transfer devices. A bus interconnected by a plurality of signal lines, and in accordance with a control command from the control device, a bus that transmits and receives transfer data between the plurality of transfer devices designated by the control command via the bus In the interface data transfer method, the control device and the plurality of transfer devices perform control command output and transfer data transmission / reception based on different clock signals.
More specifically, a reference clock signal serving as a reference for the entire bus is output from the control device to the bus, and a control command is output to the bus in synchronization with the reference clock signal. , Generates another clock signal for data transfer based on the reference clock signal, and transmits / receives transfer data between the plurality of transfer devices in synchronization with the generated other clock signal for data transfer It is what I did.
[0006]
  The bus interface according to the present invention includes a plurality of transfer devices that transmit and receive transfer data, a control device that controls a plurality of transfer devices, and a control device and each transfer device connected to each other by a plurality of signal lines. Interconnected buses, and in accordance with control commands from the control device, transfer data is transmitted and received between the multiple transfer devices specified by the control command via the bus. The control device outputs the control command and transmits / receives the transfer data based on different clock signals.
More specifically, the control device outputs a reference clock signal serving as a reference for the entire bus to the bus, and outputs a control command to the bus in synchronization with the reference clock signal. Generates another clock signal for data transfer based on the reference clock signal, and transmits / receives transfer data between a plurality of transfer devices in synchronization with the generated other clock signal for data transfer It is comprised as follows.
[0007]
In the data transfer method and bus interface in the bus interface according to the present invention, control command output and transfer data transmission / reception are performed based on different clock signals in the control device and the plurality of transfer devices.
[0008]
  Different clock signals,The output is as follows. The control device outputs a reference clock signal that serves as a reference for the entire bus. In synchronization with this reference clock signal, a control command is output on the bus. In each transfer device, GroupAnother clock signal for data transfer is generated based on the quasi-clock signal. In synchronization with the other clock signals, transfer data is transmitted and received between a plurality of transfer devices.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0010]
The bus interface according to the present embodiment is a versatile interface particularly suitable for transferring large-capacity and high-speed data such as image data and communication data. The name of this interface is assumed to be “SMASH Bus” (SMASH is an abbreviation for Sundry Material Associated Shower & Harvester).
[0011]
<Basic structure>
FIG. 1 shows a standard configuration example (standard bus mode) of this interface. This interface has a configuration in which a plurality of interface devices are interconnected to the bus 30. Each interface device is configured by an LSI (Large Scale Integration) or the like. Each interface device is set as a bus master 10 or an application 20 (20-1, 20-2,... 20-N; (N is an integer of 1 or more)) at the time of initialization. The The bus master 10 controls the entire bus. Of the plurality of interface devices, only one device is set as the bus master 10. The application 20 is intended for data transfer, and a plurality of devices other than the bus master 10 among the plurality of interface devices are set as the application 20. The application 20 is connected to a data transfer device or a data recording device (not shown) so that data can be input / output to / from these devices.
[0012]
The bus master 10 and the application 20 have an input / output interface for communicating with an external CPU (not shown). Each of the devices serving as the bus master 10 and the application 20 is set with a unique MID (Main ID) for identifying each device when the bus interface is initialized. As will be described later with reference to FIG. 5, a plurality of logical input / output channels can be set in the application 20. Each logical input / output channel is set with a unique SID (Sub ID) according to its configuration.
[0013]
FIG. 2 shows a configuration (extended bus mode) obtained by extending the standard bus mode shown in FIG. This configuration is obtained by adding an expansion bus 40 to the bus configuration in the standard bus mode. In this extended bus mode, in order to increase the efficiency of the bus interface, status information for determining the order (priority) of the next data transfer is set as status data SDATA in the extended bus 40 (the extended status data bus 41). It is supposed to transfer.
[0014]
Here, in the present embodiment, the bus master 10 corresponds to a specific example of “control device” in the present invention. The application 20 corresponds to a specific example of “transfer device” in the present invention.
[0015]
FIG. 3 shows a list of signal lines of this interface. In FIG. 3, “in” in the M (Master) column of “Direction” indicates that a signal on the signal line is input to the bus master 10 side. Further, “out” in the M (Master) column of “direction” indicates that a signal on the signal line is output from the bus master 10 side. “In / out” indicates that signal input / output is bidirectional. Similarly, “in” in the A (Application) column of “direction” indicates that the signal on the signal line is input to the application 20 side, and “out” indicates that the signal on the signal line is on the application 20 side. Indicates that it is output from. For example, the reference clock signal CLK is output (out) from the bus master 10 side and input (in) to the application 20 side.
[0016]
As shown in FIGS. 1 and 3, the bus 30 in the standard bus mode is provided with seven types of signal lines. That is, a command / data bus 31 which is a common signal line for a control command CMD and data (DATA), which will be described later, three signal lines for each control signal CLK, REF, and FRAME, and each interrupt signal TINT , RINT, BERR and three types of signal lines are provided. The command / data bus 31 is a 32-bit data bus as a standard. The command / data bus 31 can be set as a 16-bit bus.
[0017]
The signals input / output to / from each signal line in the standard bus mode will be briefly described. First, the reference clock signal CLK is a clock serving as a reference of the bus 30 and is output from the bus master 10 to the application 20. Is. The data transfer clock signal REF is a clock for data transfer, and data is output onto the command / data bus 31 in synchronization with this clock. The clock cycles of these clock signals CLK and REF are basically the same. The frame signal FRAME indicates the valid output time of data on the command / data bus 31, and is used as a signal for confirming whether or not the command / data bus 31 is used for data transfer. The three types of interrupt signals TINT, RINT, and BERR are used when it is desired to change the bus control in an emergency, and are output from the application 20 to the bus master 10. Among these, the transmission side interrupt signal TINT is an interrupt signal output from the application 20 on the transmission side. The reception-side interrupt signal RINT is an interrupt signal output from the reception-side application 20. The bus error interrupt signal BERR is an interrupt signal for informing a data transfer error, and is output from the receiving-side application 20.
[0018]
On the other hand, as shown in FIGS. 2 and 3, the extended bus 40 in the extended bus mode has an extended status data bus 41 which is a common signal line for the control command and status data SDATA related to the priority of data transfer. There are four types of signal lines including three signal lines for the control signals SREF, SFRAME, and SCMD in the expansion bus 40.
[0019]
The signals input / output to / from each signal line in the expansion bus mode will be briefly described. The status transfer clock signal SREF is a clock for data transfer in the expansion bus 40, and the expansion status data is synchronized with this clock. Data is output on the bus 41. The status frame signal SFRAME indicates the effective output time of data on the extended status data bus 41. The status command SCMD is used to determine whether the signal on the extended status data bus 41 is the status data SDATA or the command signal CMD.
<Internal structure>
[0020]
As shown in FIG. 4A, the device serving as the bus master 10 includes a control circuit unit 11 formed as an IC (Integrated Circuit). The control circuit unit 11 includes a status sense data memory 81, a priority select register 82, and a log memory 83. The control circuit unit 11 also has a time stamp generator 84.
[0021]
The status sense data memory 81 is a memory for storing information on MID and SID of the application 20 serving as all transfer sources (transmission side). MID and SID information is written, for example, by an external CPU when initialization is set. The priority select register 82 is a memory that holds data transfer priority information to be described later. The log memory 83 is a memory for recording various error information. The error information is recorded when there is no status response to a Status Sense command and an Active ID Set command to be described later, or when a CRC error to be described later is detected. The time stamp generator 84 is, for example, a 32-bit counter.
[0022]
As shown in FIG. 4B, the device serving as the application 20 includes a control circuit unit 21 formed as an IC and an input / output port 22 through which transfer data is input / output. The control circuit unit 21 includes a buffer memory 91 and a PID memory 92. The control circuit unit 21 also includes a time stamp generator 93 and a received PID memory 94.
[0023]
The buffer memory 91 is a memory for temporarily storing packet data to be transmitted / received. The PID memory 92 is a memory for storing packet data information stored in the buffer memory 91, and stores information such as the size of packet data and a time stamp value, for example. The received PID memory 94 is a memory for storing MID and SID information of the transmission-side application 20 to be received. Information on MID and SID to be received is written, for example, at the initialization setting. Similar to the time stamp generator 84 of the bus master 10, the time stamp generator 93 is a 32-bit counter, for example. The time stamp value (TM) generated by the time stamp generator 93 is used when calculating the time required for bus transfer and calculating the relative time difference between the data. The TM is used when transferring transfer data that requires real-time properties, for example, MPEG (Moving Picture Experts Group) standard data, particularly MPEG2-TS (Transport Stream) standard data.
[0024]
One device serving as the application 20 is provided with four physical input / output ports (ports 1 to 4) as input / output ports 22. Further, by combining these four physical input / output ports, it is possible to set a plurality of patterns of logical input / output channels having different bus widths. Each port is set with an SID serving as an identifier according to the configuration of the logical input / output channel.
[0025]
That is, as shown in FIGS. 5A to 5D, for example, four types of logical input / output channels can be set. First, a configuration of four logical input / output channels having an 8-bit bus width set for each physical input / output port (FIG. 5A). Next, one 16-bit bus width logical input / output channel constituted by two physical input / output ports and two 8-bit bus width logical inputs / outputs constituted by the other two physical input / output ports, respectively. Configuration with channel (FIG. 5B). Also, the configuration of two 16-bit bus width logical input / output channels each composed of two physical input / output ports (FIG. 5C). Also, a configuration of one logical input / output channel having a 32-bit bus width configured by four physical input / output ports (FIG. 5D). In each configuration, the SID is set corresponding to each logical input / output channel as shown.
[0026]
20 and 21 show clock-related processing circuits in the application 20 and the bus master 10, respectively. In these drawings, only the circuit of the last stage or the first stage is shown in a simplified manner.
[0027]
As shown in FIG. 20A, the processing circuit 20T on the transmission side of the application 20 has F / F circuits (flip-flop circuits) 51, 52, 53, and 54. The F / F circuits 51, 52, 53, and 54 are provided as processing circuits for FRAME, DATA, TINT, and BERR signals, respectively. The reference clock signal CLK is input to the clock terminals of the F / F circuits 51, 52, 53, and 54. The processing circuit 20T on the transmission side also has a delay circuit for delaying the data transfer clock signal REF.
[0028]
As illustrated in FIG. 20B, the processing circuit 20R on the reception side (Reception) of the application 20 includes F / F circuits 55, 56, 57, and 58. The F / F circuits 55 and 56 are provided as processing circuits for FRAME and DATA signals, respectively. A data transfer clock signal REF is input to clock terminals of the F / F circuits 55 and 56. The F / F circuits 57 and 58 are provided as processing circuits for RINT and BERR signals, respectively. A reference clock signal CLK is input to clock terminals of the F / F circuits 57 and 58.
[0029]
As shown in FIG. 21, the bus master 10 includes F / F circuits 61 to 67. The F / F circuits 61 and 62 are provided as final stage processing circuits for the FRAME and DATA signals, respectively. The F / F circuits 63 and 64 are provided as processing circuits for the input stages of FRAME and DATA signals, respectively. The F / F circuits 65, 66, and 67 are provided as processing circuits for TINT, RINT, and BERR signals, respectively.
[0030]
<Drive characteristics>
Conventionally, characteristics such as C-MOS (Complementary Metal-Oxide Semiconductor) and LVTTL (Low Voltage TTL) have been used as drivers in general buses such as PCI, but these operate as high as this interface. Frequency (100MH_ZThe above bus configuration is inappropriate in terms of drive drive capability and noise characteristics. In this interface, 100MH_ZLVDS (Low Voltage Differential Signaling) or BLVDS (Bus LVDS) is employed as a bus driver.
[0031]
FIG. 6 shows a comparison of main characteristics of LVDS, BLVDS, and C-MOS. As shown in FIG. 6, LVDS and BLVDS have advantages such as lower power and lower noise than C-MOS. For example, by using BLVDS as a driver, a transfer rate of at least 200 Mbps per channel can be maintained. Also, the number of drivers that can be connected is 20 or more.
[0032]
FIG. 7B shows a configuration example of a bus using BLVDS. In this example, a plurality of pairs of drivers 111 and receivers 112 are connected to the bus 113. Both ends of the bus 113 are resistors R_TTerminated by The driver 111 receives the input signal D as shown in FIG._IN, DE to output signals DO + and DO−. The receiver 112 is a differential input circuit. The receiver 112 receives the signal R in response to the inputs of the signals RI +, RI−, and RE._OUTIs output. The outputs of the driver 111 and the receiver 112 are both tristate (three states). The configuration shown in FIG. 7B enables bidirectional data communication between multipoints.
[0033]
<Main specifications>
8A and 8B show the characteristics and functions of this interface in comparison with the PCI bus.
[0034]
As shown in FIG. 8A, in contrast to the standard 17 signal control lines in the PCI, this interface has only 3 control lines, thereby simplifying the control. This is because both the control command and data are output on the command / data bus 31. The operating frequency (bus clock) is 100 MHz or higher, which is higher than that of PCI. Regarding the transfer rate, it has a transfer rate of 3 Gbps or more. Therefore, this interface has a bus width of 32 bits and a clock frequency of 33 MH, which are used as standard in PCI._ZThe transfer rate is more than three times the transfer rate. This spec has room for faster data transfer. The data transfer method is burst transfer (a method of transferring a block of data of a plurality of bytes continuously at a stroke) in PCI, but this interface is a packet method.
[0035]
This interface has the function shown in FIG. 8B so that mainly image and communication data can be transferred optimally. Hereinafter, an outline of each function will be described.
[0036]
・ Multiple reception
In this interface, the data existing on the command / data bus 31 at a certain time is only data from one application 20 on the transmission side. However, the output data can be received by a plurality of receiving-side applications 20. Therefore, the receiving-side application 20 has a function of receiving only necessary data and ignoring unnecessary data. The receiving-side application 20 receives data, if necessary, according to the MID and SID information of the transmitting-side application 20 included in the transmitted packet data. In PCI, data transmission / reception is one-to-one between devices, and a plurality of receptions are not supported.
[0037]
・ Multiplex
In this interface, data output from a plurality of transmission-side applications 20 can be multiplexed and transferred on a bus in a time division manner. The receiving-side application 20 can selectively receive only specified data with respect to a plurality of separate transmitting-side data.
[0038]
・ Multi data width (Multi Width)
In this interface, the data width is not fixed and is variable. Therefore, when the command / data bus 31 is, for example, 32 bits wide, if the data width is 8 bits, four data can be transferred simultaneously. Similarly, if the data width is 16 bits, two data can be transferred. In PCI, for example, when the bus width is 32 bits and there are a plurality of 16-bit data, a plurality of data cannot be transferred simultaneously. In this case, it is necessary to add “null” data to 16-bit data to form 32-bit data in the form, and perform data transfer a plurality of times.
[0039]
-Transfer priority specification (Data Priority)
When there is data to be sent by a plurality of applications 20, priority can be given to each data. As a result, if a high priority is given to data that would not be too late, the data can be preferentially transferred. The priority information is generated in each application 20 and sent to the bus master 10 as status data. As will be described later with reference to FIG. 27, the priority information is generated based on the storage status of data in the buffer memory 91 (FIG. 4B).
[0040]
・ MPEG2-TS compatible
This interface also supports MPEG standard, especially MPEG2-TS data transfer. The data transfer of MPEG2-TS is required to be real time, and it is necessary to manage the time of data transfer. For this time management, a Time Stamp function is provided.
[0041]
・ Measures against transmission errors
For example, when there is no response to various control commands (such as a Status Sense command and an Active ID Set command described later) from the bus master 10, and when a CRC error occurs during data transfer, the command or data is transmitted again. There is a function to perform processing (retry) to try. In addition, there is a function of recording the retry status in the log memory 83. Note that PCI has a function of detecting and notifying a transmission error, but has no function of retrying.
[0042]
<Packet configuration>
In this interface, a packet format is adopted as a data structure at the time of transfer, and an arbitrary data length can be transferred if the transfer rate is allowed. FIGS. 9A and 9B show the packet configuration. The packet configuration differs between command transfer (FIG. 9A) and data transfer (FIG. 9B).
[0043]
In the case of command transfer, the packet as a whole is 32 bits or 64 bits. The constituent elements include a CMD field in which a control command is entered, and PR1 and PR2 fields in which parameters associated with the control command are entered. PR2 is provided for a 64-bit configuration, and is not provided for a 32-bit configuration.
[0044]
・ CMD
The control command is defined by 8 bits. However, the usable address range is h00 to hBF (0 to 1111). hC0 to hFF are used for data transfer packets. The upper 6 bits indicate the type of command, and the lower 2 bits indicate the range of devices that execute the command. The meaning of the lower 2 bits is as follows.
b00: Execute for all devices and ports.
b01: Execute only for the device specified by MID in PR1.
b02: Executed for the port specified by the SID of the device specified by the MID in PR1.
b03: Undefined
・ PR1, PR2
Parameters associated with the command. PR1 is composed of 24 bits and PR2 is composed of 32 bits. In the basic configuration of PR1, the upper 7 bits indicate MID, the 5 bits indicate SID, and the lower 12 bits indicate substantial parameters. However, the contents of PR1 and PR2 vary depending on the type of command.
[0045]
The packet structure in the case of data transfer is roughly classified into a header part indicating the type of packet, a payload part for storing data, and a CRC part for confirming whether or not the packet has been normally transferred. It is divided into.
[0046]
As will be described below, a TM field is added to the header portion in the case of a 64-bit configuration.
[0047]
・ Header
CD: Command / Data (2 bits): A code for determining whether a packet is command transfer or data transfer. In the case of data transfer, b11 is assigned.
MD: Header Mode (2 bits): A code that determines the mode of the header format of the packet. There are the following four codes.
0: LN + MID + SID (32 bits)... Minimum header format. The minimum parameters required for transfer are set.
1: LN + MID + SID + TM (64 bits)... Additional header format in which TM is added to the minimum header format. Use this when you want to synchronize input and output, such as MPEG2-TS data.
2, 3: Undefined
LN: Length of Payload (13 bits): Sets the length of the payload portion. The unit can be set from 0 to 81111 in bytes.
MID: Main ID (7 bits)... Sets the Main ID of the device connected to the bus that has output this data. As a result, it is determined from which device the data comes.
SID: Sub ID (5 bits): Sets the Sub ID of the device connected to the bus that has output this data. By combining with the Main ID, it is determined from which port of which device.
TM: Time Stamp (32 bits)... Basically used when transferring MPEG2-TS data. The time stamp indicates the same value at the same time in the system, and sets the time when data is input to the device connected to the bus 30. When used for MPEG2-TS, the lower 23 bits of base of PCR (program clock reference) of MPEG2-TS and 9 bits of extension are set.
[0048]
・ Payload
An area for storing data to be transferred. The length of the data is specified by LN of the header. Although the basic unit is 8 bits, the data configuration can be arbitrarily set as shown in FIGS. 10 and 11, for example. If the last data is not long enough for the bus width, ‘0’ is inserted in the vacant part and transferred.
[0049]
CRC
This is data for confirming whether or not data transfer has been performed normally. CRC can detect bit errors in transmission. The data generation method is performed in units of 8 bits. When a 32-bit bus is used as the command / data bus 31, four CRC data are generated and are independent of each other. For this reason, the CRC length is determined by the bus width, and can be expanded in units of 8 bits.
[0050]
The CRC calculation method is performed as shown in [Equation 1] using the generator polynomial G (X) represented by the equation (1) as follows. If “0” is entered in payload, the calculation is performed including that.
[0051]
G (X) = X⁸+ X⁶+ X^Five+ X^Three+1 (1)
[0052]
[Expression 1]

[0053]
FIG. 12 shows a basic circuit for calculating the CRC. This basic circuit includes a matrix operation circuit 71 and a shift register 72. The initial state of the shift register 72 is hFF. Data T output from the matrix operation circuit 71 is output as OD (current data) via the shift register 72. The OD is also output to the matrix operation circuit 71. The matrix calculation circuit 71 performs a predetermined matrix calculation as shown in [Equation 1] on ID (input data) and OD.
[0054]
By the way, in this interface, the bus width of the command / data bus 31 is 32 bits as a standard, but can be set to 16 bits. The packet configuration in the case of data transfer has a structure corresponding to the bus width of the command / data bus 31 and the length of data stored in the payload.
[0055]
FIGS. 10A to 10D are examples of packet structures when data transfer is performed with the bus width set to 32 bits. Among these, FIG. 10A shows the arrangement of data when 16 bytes of 8-bit data is stored and transferred in the payload. D1 to D16 are data stored in the payload. C1 to C4 indicate CRC data. FIG. 10B shows an arrangement of data when eight 16-bit data (D1 to D8) are stored and transferred in the payload. FIG. 10C shows an arrangement of data when five 24-bit data (D1 to D5) are stored and transferred in the payload. In this case, since the last data D5 has an insufficient length with respect to the bus width, “0” is entered in the empty portion. FIG. 10D shows an arrangement of data when four 32-bit data (D1 to D4) are stored and transferred in the payload.
[0056]
FIGS. 11A to 11D are examples of packet structures when data transfer is performed with the bus width set to 16 bits. Among these, FIG. 11A shows an arrangement of data when 16 pieces of 8-bit data (D1 to D16) are stored and transferred in the payload. FIG. 11B shows an arrangement of data when eight 16-bit data (D1 to D8) are stored and transferred in the payload. FIG. 11C shows an arrangement of data when five 24-bit data (D1 to D5) are stored and transferred in the payload. In this case, as in the case of FIG. 10C, “0” is inserted after the last data D5. FIG. 11D shows an arrangement of data when four 32-bit data (D1 to D4) are stored and transferred in the payload.
[0057]
In the packet structures shown in FIGS. 10A to 10D and 11A to 11D, a plurality of data is stored in one packet. The plurality of data may be obtained by dividing the same type of data, or may be different types of data. In this way, by setting the data width to be variable and including the same or multiple types of data in one packet, it is possible to simultaneously output a plurality of the same or multiple types of data onto the bus.
[0058]
The packet structures shown in FIGS. 10A to 10D and FIGS. 11A to 11D may all be constructed using the buffer memory 91, or may be logically input. It may be constructed in association with the setting of the output channel. For example, if the logical input / output channel is set as shown in FIG. 5A, the packet structure shown in FIG. 10A can be easily realized. Further, for example, if the logical input / output channel is set as shown in FIG. 5C, the packet structure shown in FIG. 10B can be easily realized. Thus, the same or plural types of data can be included in one packet according to the setting of the logical input / output channel.
[0059]
<Summary of command>
Control of this interface is performed by a device serving as the bus master 10 sending a control command, and each application 20 receiving, interpreting and executing it. Basic control commands are as shown in FIG. FIG. 13 shows only basic control commands, but other codes can be defined for the free command codes.
[0060]
When the commands shown in FIG. 13 are roughly grouped, they are divided into commands used for initialization and commands used for data transfer. The Initialize & Bus Control, PCR Control, Priority, and Interrupt command groups are used for initialization. Data Control and Status are frequently used during data transfer.
[0061]
Next, the operation of the bus interface configured as described above will be described.
[0062]
<Basic operation of the entire bus>
First, the basic operation in the standard bus mode connection example of FIG. 1 will be described. The bus master 10 outputs a reference clock signal CLK serving as a reference for the entire interface to a signal line for the reference, and a bus control command synchronized with the reference clock signal CLK is input to the command / data bus 31. Is output. The application 20 side takes in a control command output from the bus master 10 based on the input reference clock signal CLK, and performs processing according to the command. Some control commands require the application 20 to output data on the command / data bus 31. In this case, data is output from the application 20 onto the command / data bus 31 in synchronization with the data transfer clock signal REF.
[0063]
The bus master 10 constantly monitors the occupied state of the bus 30, etc., confirms whether or not the data transfer on the command / data bus 31 has been completed, and estimates the output timing of the control command. Yes. This confirmation is performed by confirming the frame signal FRAME. Further, when it is desired to change the bus control in an emergency, interrupt signals TINT, RINT, and BERR are output from the application 20 side. In this case, the bus master 10 performs bus control according to the interrupt signals TINT, RINT, and BERR.
[0064]
In the extended bus mode of FIG. 2, status data SDATA for determining the order of the next data transfer is further output on the extended status data bus 41 in order to increase the efficiency of the bus 30. In this case, the bus master 10 automatically sends a command for reading the status of the application 20 on the transmission side. In response to the command from the bus master 10, the transmission-side application 20 sends a status onto the extended status data bus 41. The bus master 10 checks priority information from the status of the application 20 on the transmission side read via the extended status data bus 41. In order to start data transfer from the application 20 on the transmission side with the highest priority, the bus master 10 sends an Active ID Set command specifying the MID and SID on the bus. The designated transmission-side application 20 starts outputting data on the command / data bus 31 in response to the Active ID Set command.
[0065]
Here, the basic operation algorithm of this interface is summarized as follows.
[0066]
Operation 1: Immediately after resetting each device, all signal outputs are stopped.
Operation 2: The bus master 10 outputs a command signal CMD.
Operation 3: The corresponding application 20 outputs data. If there is no data, go to operation 4.
Operation 4: When the output of data is completed, the operation returns to Operation 2.
[0067]
This basic operation is the same except that the three types of interrupt signals TINT, RINT, and BERR become active or the bus master 10 is forcibly stopped.
[0068]
<Timing chart>
Next, the output timing of the command signal CMD from the bus master 10 and the data (DATA, SDATA) corresponding thereto will be described with reference to the timing charts of FIGS. In this interface, there are two types of data transfer methods, Type 1 (FIGS. 14 and 15) using the bus at high speed and Type 2 (FIGS. 16 and 17) considering safety. Further, there is only one type of status transfer (FIG. 18) regarding status transfer when the expansion bus mode is set.
[0069]
The example of FIG. 14 is a case where output data exists for the command signal CMD. When the first command signal CMD1 (FIG. 14 (D)) is sent from the bus master 10 via the command / data bus 31, the data DATA1 (FIG. 14 (D)) corresponding to the first command signal CMD1 (FIG. 14 (D)) is applied to the application 20 in one clock. Sent from. For example, DATA1 has a data length of 32 bits or less if the standard bus width is 32 bits. From the first command signal CMD1 to DATA1, the device output to the command / data bus 31 is switched from the bus master 10 to the application 20, that is, the command signal CMD1 is output from the bus master 10, and DATA1 is the application. Therefore, the reference clock signal CLK (FIG. 14A) needs to be at least one clock interval for the bus switching time. Similarly, it is necessary to provide an interval of at least one clock from the first DATA1 to the next command signal CMD2.
[0070]
Corresponding to the command signals CMD1 and DATA1, the data transfer clock signal REF (FIG. 14B) once becomes a low (L) level and then becomes a high (H) level. Further, the data frame signal FRAME (FIG. 14C) is at a low level during the period in which the command signals CMD1 and DATA1 are output. The data transfer clock signal REF and the data frame signal FRAME are output from the device that output the signals. That is, the bus master 10 outputs signals REF and FRAME together with the command signal CMD1. The application 20 outputs signals REF and FRAME together with DATA1. Therefore, one device (application 20) outputs each signal REF, FRAME, and DATA at the same time.
[0071]
In FIG. 14, the second command signal CMD2 shows a case where data transfer could not be sent in one clock. It is necessary to leave an interval of 1 clock or more between the command signal CMD2 and the first data DATA2 corresponding thereto for bus switching time. However, in this case, since there is no output device switching between the data DATA2 to DATA7, the application 20 can continuously output DATA. Regarding the data transfer clock signal REF and the data frame signal FRAME, the operation does not change even if the number of transfer of DATA changes, and the same operation is performed on DATA in units of one clock.
[0072]
The example of FIG. 15 is a case where the command signal CMD is continuously sent. Since only the bus master 10 outputs the command signal CMD, it can be sent continuously. The data transfer clock signal REF and the data frame signal FRAME operate in the same manner as in the example of FIG. In other words, in this example, the data frame signal FRAME that is active (low level) while the command signal CMD is output is output from the bus master 10.
[0073]
FIGS. 16 and 17 are transfer systems for ensuring bus transfer, although the data transfer speed is slightly lower than that of type 1 of FIGS. 14 and 15. 16 shows a case where DATA exists for the command signal CMD as in the example of FIG. 14, and FIG. 17 shows a case where the command signal CMD is sent continuously, as in the example of FIG. In this system, as compared with Type 1 in FIGS. 14 and 15, there is a cycle in which the data frame signal FRAME for one clock is at a high level at the last part of the transfer of the command signal CMD and DATA. In this mode, when the data frame signal FRAME is at a high level and the reference clock signal CLK is supplied, the bus interface is initialized. As a result, even if the bus transfer is temporarily disturbed due to noise or the like, an error in the data transfer of only this packet stops, and the next normal processing can be performed immediately.
[0074]
FIG. 18 shows the timing at the time of status transfer in the extended bus mode (FIG. 2). In the extended bus mode, there is no standard bus type 2 (FIGS. 16 and 17) in order to keep the transfer as fast as possible. In the extended bus mode, since the status data SDATA is transferred at a very high speed, it is possible to read the correct status by reading it again even if it is erroneously transferred once.
[0075]
In the extended bus mode, the command signal CMD from the bus master 10 and the status data SDATA (FIG. 18E) corresponding thereto are sent in units of one clock of the reference clock signal CLK (FIG. 18A). The time from the command signal CMD to the status data SDATA requires at least one clock. The status transfer clock signal SREF (FIG. 18B) and the status frame signal SFRAME (FIG. 18C) are the data transfer clock signal REF and the data frame signal FRAME (FIG. 14B, FIG. As in the case of C)), the level is low during the period when the command signal CMD and the status data SDATA are output.
[0076]
The status command SCMD (FIG. 18D) is at a high level when the command signal CMD is output on the extended status data bus 41, and is at a low level when the status data SDATA is output. Become. The output timing of other signals is the same as in the standard bus mode shown in FIGS.
[0077]
<Clock related operations>
Next, clock-related processing will be described. This interface operates as a whole based on the reference clock signal CLK. At this time, if the data transfer is slow, the difference in delay between the reference clock signal CLK and the data output on the command / data bus 31 is considered to be negligible. However, in the case of high-speed transfer, this delay difference cannot be ignored and needs to be studied.
[0078]
First, regarding the control command CMD, this is output from the bus master 10. Since the reference clock signal CLK is also output from the same bus master 10, if the signal line of the reference clock signal CLK and the command / data bus 31 are wired in parallel, the reference for each application 20 is provided. The delay amount through which the clock signal CLK and the command are transmitted becomes substantially equal. For this reason, regarding the control command CMD, no problem occurs even if the control command CMD is taken into the application 20 with reference to the reference clock signal CLK.
[0079]
On the other hand, regarding the data output from the application 20, the delay amount between the reference clock signal CLK and the data in the bus master 10 and the other applications 20 differs depending on which application 20 outputs the data. This is because the data on the command / data bus 31 is output from an arbitrary application 20 while the reference clock signal CLK is output from the bus master 10. For this reason, depending on the physical length of the bus, a data delay of one cycle or more of the reference clock signal CLK may occur. In this interface, in order to solve this problem, a clock signal REF for data transfer synchronized with data output from an arbitrary application 20 is generated. As a result, with respect to the data on the command / data bus 31, if the data transfer clock signal REF is taken in as a reference, there will be no delay problem.
[0080]
FIG. 19 shows the relationship between the control command CMD and data output on the command / data bus 31 and the clock signals CLK and REF serving as a reference for fetching them.
[0081]
Next, the operation of each clock signal will be described with reference to FIGS.
[0082]
As shown in FIG. 20A, in the transmission-side (Transmission) circuit 20T of the application 20, the input reference clock signal CLK is used as the final stage F / F circuits 51 and 52 of the DATA and frame signal FRAME. Clock signal. The data transfer clock signal REF is generated through a delay circuit with respect to the reference clock signal CLK. This delay circuit is for matching the delay amount to the output terminals of DATA and FRAME with the delay amount of REF.
[0083]
As shown in FIG. 20B, in the circuit 20R on the reception side (Reception) of the application 20, the input data transfer clock signal REF is used as the clock signal of the F / F circuits 55 and 56 in the first stage. . The F / F circuit needs some adjustment to satisfy the hold time of the setup time, but since this time is a fixed amount, it can be adjusted with a fixed delay circuit.
[0084]
As shown in FIG. 21, in the bus master 10, the internally generated reference clock signal CLK is used as the clock signal for the F / F circuits 61 and 62 at the final stage of the DATA and frame signal FRAME. In addition, when the device of the bus master 10 is used as the application 20, a reception circuit is added.
[0085]
Since the interrupt signals TINT, RINT, and BERR need not be synchronized with the reference clock signal CLK, the application 20 simply receives the input reference clock as shown in FIGS. The signal CLK is output as a clock signal for the final stage F / F circuits 53, 54, 57, 58. As shown in FIG. 21, the bus master 10 latches the input signal using the internally generated reference clock signal CLK as the clock signal of the first stage F / F circuits 65, 66, and 67.
[0086]
<Example of data transfer by each function>
Next, referring to FIGS. 22 to 24, data using the functions of Multi Width (multiple data widths), Multi Cast (multiple receptions), and Multiplex (multiplexing) shown in FIG. 8B. An example of transfer will be described. Here, a case in which one bus master 10 and four applications 20-1, 20-2, 20-3, and 20-4 are connected to the bus 30 will be described as an example. The MID (Main ID) of the device that becomes the bus master 10 is set to 0. The MIDs of the devices that are the applications 20-1, 20-2, 20-3, and 20-4 are MID1, MID2, MID3, and MID4, respectively. Each application 20-1, 20-2, 20-3, 20-4 has a plurality of input / output ports. The input / output ports of the applications 20-1, 20-2, 20-3, and 20-4 are assigned SIDs according to the logical input / output channel settings (see FIG. 5). The device connected to the bus 30 can be specified by MID. The port can be specified by SID.
[0087]
FIG. 22 shows an example of data transfer using the Multi Width function. In this example, data D1 output from the SID0 port of the MID1 application 20-1 is transferred to the SID0 port of the MID3 application 20-3. Further, the data D2 output from the SID1 port of the application 20-1 is transferred to the SID0 port of the MID4 application 20-4. The data D3 output from the SID0 port of the MID2 application 20-2 is transferred to the SID2 port of the MID3 application 20-3. Also, the data D4 output from the SID2 port of the application 20-2 is transferred to the SID3 port of the MID4 application 20-4. The data D5 output from the SID2 port of the MID4 application 20-4 is transferred to the SID3 port of the MID1 application 20-1.
[0088]
In the example of FIG. 22, two data D1 and D2 are output from the application 20-1, but if the command / data bus 31 of the bus 30 is 32 bits wide, the data width of the data D1 and D2 By setting each of these to 16 bits, for example, these two data D1 and D2 can be simultaneously output onto the bus as one packet data. Thereby, the bus width can be used effectively. The same applies to the data D3 and D4 output from the application 20-2.
[0089]
FIG. 23 shows an example of data transfer using the Multi Cast function. In this example, the data D11 output from the SID1 port of the MID1 application 20-1 is transferred to the SID1 port of the MID3 application 20-3 and the SID3 port of the MID4 application 20-4. The data D12 output from the SID0 port of the MID2 application 20-2 is transferred to the SID2 port of the MID3 application 20-3 and the SID0 port of the MID4 application 20-4. Also, the data D13 output from the SID2 port of the application 20-2 is transferred to the SID0 port of the MID3 application 20-3 and the SID2 port of the MID4 application 20-4.
[0090]
Thus, the data output from one device can be received by a plurality of devices by the Multi Cast function. In this case, the transmitting device transmits packet data in which information of its own ID is added to the transfer data. The receiving device receives data, if necessary, according to the MID and SID information of the transmitting device included in the transmitted packet data. Ignore the data if unnecessary.
[0091]
FIG. 24 shows an example of data transfer using the Multiplex function. In this example, the data D11 output from the SID0 port of the application 20-1 of the MID1, the data D12 output from the SID1 port of the application 20-1 to the SID2 port of the application 20-3 of MID3, The data D22 output from the SID2 port of the MID2 application 20-2 is multiplexed and transferred on the bus. The data D13 output from the SID2 port of the MID1 application 20-1 and the data D21 output from the SID0 port of the MID2 application 20-2 to the SID0 port of the MID4 application 20-4. Multiplexed and transferred on the bus. Further, the data D11 output from the SID0 port of the MID1 application 20-1, the data D12 output from the SID1 port of the application 20-1, and the MID2 Data D22 output from the SID2 port of the application 20-2 and data D23 output from the SID3 port of the application 20-2 are multiplexed and transferred.
[0092]
As described above, with the function of Multiplex, a plurality of data can be multiplexed on a bus in a time division manner and received by one or a plurality of devices. The receiving device looks at the MID and SID information of the transmitting device included in each packet data of the multiplexed data, and receives data if necessary. Ignore the data if unnecessary. A plurality of data is output from each transmission-side device in a time-sharing manner based on status information indicating priority under the control of the bus master 10. At this time, each transmitting device simultaneously outputs a frame signal FRAME indicating that the data is output together with the data to be transferred. The bus master 10 monitors the occupied state of the bus 30 based on the frame signal FRAME, and outputs a control command according to the occupied state of the bus, and the transfer data is multiplexed on the bus in a time division manner. In this way, control of each transmitting device is performed.
[0093]
<Bus initialization procedure>
Next, the initialization operation of this interface will be described with reference to the flowchart of FIG. In principle, this initialization operation is performed only once immediately after the power is turned on.
[0094]
When power is turned on to this interface, first, a power-on reset (ID acquisition) process is performed (step S1). After power-on, each interface device receives a reset signal and each device is in the initial state. At this time, the ID (MID) of each device is set.
[0095]
Next, a master acquisition process is performed (step S2). That is, one of the devices connected to the bus 30 is set as the bus master 10 by the external CPU. Next, bus transfer system setting processing is performed (step S3). A reset command may be sent from the bus master 10 for initialization of the bus interface. In addition, a Transfer Protocol Set command may be sent next to determine the data transfer method.
[0096]
Further, when using MPEG2-TS, the system PCR is set (step S4). In order to match the PCR of the entire system, PCR, Time Stamp and Time Stamp Offset are set.
[0097]
<Data transfer procedure>
FIG. 26 shows an example of a basic procedure for data transfer. First, the bus master 10 reads the statuses of all the transmitting side applications 20 and checks the statuses in order to check the existence of data on the transmitting side. In order to perform this process, the bus master 10 first automatically sends a command (Status Sense command) for reading the status of the application 20 on the transmission side onto the bus (step S11). In response to the command from the bus master 10, the transmitting-side application 20 sends the status to the bus 30 (the command / data bus 31 or the extended status data bus 41). This status contains information indicating the priority of data.
[0098]
The bus master 10 checks the priority information included in the status read from the transmission-side application 20 (step S12). Then, the bus master 10 sends an Active ID Set command specifying the MID and SID on the bus in order to start data transfer from the application 20 on the transmission side having the highest priority. The transmitting-side application 20 having the designated MID and SID starts to output data to the command / data bus 31 (step S13).
[0099]
The receiving-side application 20 takes in the data output from the transmitting-side application 20 inside. At this time, the receiving-side application 20 checks whether the data has been normally received by checking the CRC data at the end of the packet (step S14). When the CRC data is normal (step S14; Y), the first data transfer process is completed, but the transmitting-side application 20 waits for an Active ID Set command in preparation for the next data transfer. Further, the bus master 10 performs processing for checking the status on the transmission side in order to perform the next data transfer.
[0100]
On the other hand, when an error is detected (step S14; N), the receiving-side application 20 activates the error interrupt signal BERR and notifies the bus master 10 of the fact. When the bus master 10 detects the error interrupt signal BERR, the bus master 10 starts an error recovery operation set in advance (step S15). At this time, data is read again in some cases. When the bus master 10 detects the transmission interrupt signal TINT, the bus master 10 reads the status of the application 20 on the transmission side, and proceeds to the process of step S12.
[0101]
As described above, basically, the bus master 10 repeats the process of reading the status of the application 20 on the transmission side, checking the priority, and causing the data to be transferred. As a result, data is sequentially transferred. However, when performing faster data transfer, it may take time to read the status. In that case, the status information is read by checking not only the one with the highest priority but also the second or third one, and transferring them in order. The number of times can be reduced. In this case, when an error that causes a problem in transfer occurs, control is performed by the TINT, RINT, and BERR interrupt signals.
[0102]
<Status data regarding priority>
The priority of the transfer data is determined based on the status of each data. The status includes, for example, the following Device Status, TINT, Buffer Over, Priority Status, and Data Exist.
[0103]
・ Device Status ...... Check if there is a device.
TINT: Indicates whether or not a transfer-side interrupt has occurred.
• Buffer Over (BO): Indicates whether or not data cannot be stored in the buffer.
• Buffer Full (BF): Indicates whether the buffer is full.
・ Priority Status: Indicates the priority of data.
Data Exist (DE): Indicates whether data is in the buffer.
[0104]
Device Status indicates the validity of the sent status. As a priority, TINT has the highest priority, followed by Buffer Over and Buffer Full. When there is data in Data Exist, the priority of Priority Status is compared, and the one with higher priority is transferred first.
[0105]
FIG. 27 illustrates an example of a status generation method indicating the above-described priority, which is performed in the application 20 on the transmission side. Data Exist is generated by inputting bit data indicating the number of packets in the buffer memory 91 (FIG. 4B) to the OR circuit 101. Data Exist is, for example, 1-bit data, and the state of the flag is ‘1’ if there is data, and ‘0’ if there is no data.
[0106]
Priority is obtained by multiplying, for example, 8-bit Priority set in advance by an external CPU (not shown) or a bus control command by the number of packets stored in the buffer memory 91 by the multiplication circuit 102, for example, a lower order obtained as a result. It is assumed to be 8-bit data.
[0107]
Buffer Full is obtained by comparing the value of Value of Buffer Full set in advance with the number of packets stored in the buffer memory 91 by the comparison circuit CMP2. Buffer Full is, for example, 1-bit data, and the flag state is ‘1’ if the buffer is considered full, and ‘0’ if the buffer is not full. Similarly to Buffer Full, Buffer Over is, for example, 1-bit data, and the value of Buffer Over set in advance and the number of packets stored in the buffer memory 91 are compared by the comparison circuit CMP1. can get.
[0108]
The TINT is generated based on a preset TINT condition (interrupt condition). TINT is, for example, 1-bit data, and the state of the flag is “1” if there is an interrupt, and “0” if there is no interrupt.
[0109]
27, when the bus master 10 compares a plurality of status data obtained from the applications 20 on the transmitting side, the TINT, Buffer Over, Priority Status, and Data You can compare all the bits of Exist together. This greatly simplifies the configuration of the comparison circuit in the bus master 10. If all bit values of a certain status are “0”, it can be determined that there is no data.
[0110]
<Individual operation>
Next, the individual operations of the bus master 10 and the application 20 will be described more specifically.
[0111]
[Bus master operation]
<Send Status Sense command>
FIG. 28 shows the operation of sending a Status Sense command by the bus master 10. The bus master 10 sends Status Sense commands for all the applications 20 on the transmission side (data transfer source) onto the command / data bus 31 (step S21). In the extended bus mode, the data is transmitted on the extended status data bus 41. Information on the MID and SID of the application 20 on the transmission side is stored in a predetermined memory (status sense data memory 81) in the bus master 10 at the time of initialization.
[0112]
If the status response is obtained from the transmission-side application 20 (step S22; Y), the bus master 10 ends this processing. On the other hand, if the status response is not obtained (step S22; N), the bus master 10 performs processing for repeating the sending process of the Status Sense command as many times as set in advance. That is, if it is within the set number of times (step S23; N), the process returns to step S21. If the set number of times has been exceeded (step S23; Y), it is considered that the status reading has failed (step S24), and that fact is recorded in the log memory 83 (FIG. 4A) as error information ( Step S25).
[0113]
When the status is obtained by sending the Status Sense command, an Active ID Set command is sent to the transmitting-side application 20 in order to start data transfer to the transmitting-side application 20. There are a plurality of methods for determining the transmission destination of this Active ID Set command. As a first method, a priority order is created based on the obtained status and stored in the priority select register 82. Based on the priority stored in the priority select register 82, an Active ID Set command is transmitted. As another method, there is a method that does not depend on the priority order. In this case, the Status Sense command is sent in the order stored in the status sense data memory 81. If the DE flag of the status information that has responded is 1, an Active ID Set command is sent. As another method, there is also a method of sending an Active ID Set command in the order written in the status sense data memory 81. In this case, the Status Sense command is not sent.
[0114]
<Priority sequence>
Here, a method for starting data transfer by sending an Active ID Set command based on priority will be described. As shown in FIG. 29, the bus master 10 always monitors the transmission side interrupt signal TINT. If the transmission interrupt signal TINT is detected (step S31; Y), the processing after step S41 described later is performed. If the transmission side interrupt signal TINT is not detected (step S31; N), one piece of MID and SID information of the transmission side application 20 is obtained from the status sense data memory 81 (step S32). A Status Sense command is sent to the MID / SID application 20 (step S33). The application 20 having the specified MID and SID sends status data in response to the Status Sense command.
[0115]
When the DE (Data Exist) flag (see FIG. 27) of the status data that has responded is 0 (step S34; N), the bus master 10 is stored at the next address of the status sense data memory 81. Obtain the information of the MID and SID, and send the Status Sense command again. More specifically, the pointer indicating the address of the status sense data memory 81 is incremented by 1 (step S38), and then it is determined whether or not the address indicated by the pointer exceeds the last address (step S39). If the address indicated by the pointer does not exceed the last address and is within the valid address range (step S39; N), the process returns to step S32 and is stored in the address indicated by the pointer from the status sense data memory 81. Obtained MID and SID information and send a Status Sense command again. If it exceeds the last address (step S39; Y), the process returns to step S31.
[0116]
On the other hand, if the DE flag of the status data that has been responded is 1 (step S34; Y), this means that there is data to be transferred, so the bus master 10 determines the priority included in the status. The contents of the priority select register 82 are updated according to the information. In this case, the bus master 10 first compares priorities with other MIDs and SIDs stored in the priority select register 82 (step S35). Since the priority select register 82 stores information of four transfer sources with high priorities, if the priority comparison result is within the fourth place (step S36; Y), the priority select register 82 ranks. (Order) is changed to a new one (step S37), and the process proceeds to step S38. If the priority comparison result is not within 4th place (step S36; N), the process proceeds to step S38 without changing the order of the priority select register 82.
[0117]
As described above, the bus master 10 sends a Status Sense command until the MID and SID stored at the end of the memory address of the status sense data memory 81 are reached, and the status of each application 20 on the transmission side is transmitted. Investigate.
[0118]
On the other hand, when the transmission interrupt signal TINT is detected (step S31; Y), the bus master 10 checks whether or not the TINT processing request (TINT condition) command is on (step S41). If the TINT processing request command is ON (step S41; Y), the process proceeds to step S32. If the TINT processing request command is off (step S41; N), processing for checking which application 20 is the interrupt request is performed. That is, first, the pointer indicating the address of the status sense data memory 81 is set to 0 (step S42), the MID and SID information stored in the status sense data memory 81 is obtained (step S43), and the Status Sense command is issued. It is sent out (step S44).
[0119]
If the TINT flag in the responding status data is 0 (step S45; N), the bus master 10 checks the status sense data, SID, in order to check the status of the MID and SID stored in the next address. The pointer indicating the address of the memory 81 is incremented by 1 (step S46), and the process returns to step S43. On the other hand, if the TINT flag in the returned status data is 1 (step S45; Y), the bus master 10 turns on the TINT processing request command for the MID and SID (step S47). The process returns to step S31.
[0120]
FIG. 30 shows a procedure for causing the transmitting-side application 20 to perform data transfer based on the priority information determined by the processing of FIG. 29 and stored in the priority select register 82. The bus master 10 checks whether there is any data in the priority select register 82 that has not yet started data transfer (step S51). If there is no unsent data (step S51; N), this determination is repeated. If there is unsent data (step S51; Y), information on the highest priority MID and SID among those stored in the priority select register 82 is obtained (step S52), and the obtained MID is obtained. , An Active ID Set command is sent to the SID application 20 (step S53).
[0121]
If data transfer is not started from the application 20 of the designated MID and SID within a predetermined time after sending the Active ID Set command (step S54; N), the bus master 10 sets the preset number of times. Until it exceeds, the process of retransmitting the Active ID Set command (retry) is repeated (step S56; N). Even when data transfer is started (step S54; Y), if there is an output of the error interrupt signal BERR from the data receiving side (step S55; Y), the bus master 10 performs a retry. If the number of retries exceeds the set number (step S56; Y), the process returns to step S51. If there is no output of the error interrupt signal BERR (step S55; N), the process returns to step S51. By repeating the above processing, data transfer is performed in order from the application 20 having the MID and SID having the highest priority among those stored in the priority select register 82.
[0122]
<Error handling>
Next, error processing performed by the bus master 10 as a countermeasure against transmission errors will be described. Here, as a transmission error, no response to the Status Sense command, no response to the Active ID Set command, and error processing when the bus error interrupt signal BERR is detected will be described.
[0123]
(1) Error handling when there is no response to the Status Sense command
Even if the bus master 10 sends a Status Sense command, if there is no status response from the application 20, the bus master 10 retries the sending process of the Status Sense command up to a set number of times. When the set number of retries is reached, the Status Sense command is not transmitted to the MID and SID thereafter. However, it is also possible to set the mode to send the Status Sense command after that. The retry status is stored in the log memory 83. The contents of the log memory 83 can be read from the external CPU.
[0124]
(2) Error handling when there is no response to the Active ID Set command
Even if the bus master 10 sends an Active ID Set command and no response is received from the application 20, the bus master 10 retries the sending process of the Active ID Set command up to the set number of times. When the set number of retries is reached, the Status Sense command and the Active ID Set command are not transmitted to the MID and SID thereafter. However, it is also possible to set the mode in which those commands can be sent afterwards. The retry status is stored in the log memory 83. The contents of the log memory 83 can be read from the external CPU.
[0125]
(3) Error handling when the bus error interrupt signal BERR is detected
For example, suppose that after sending an Active ID Set command to the application 20 on the transmission side, a CRC error is detected in the application 20 on the reception side, and the bus error interrupt signal BERR is sent from the application 20 on the reception side. In this case, the bus master 10 retries the Active ID Set command transmission processing up to the set number of times, and causes the transmitting-side application 20 to perform data transfer again. When the set number of retries is reached, the Status Sense command and Active ID Set command are not transmitted to the MID and SID thereafter. However, it is also possible to set the mode in which those commands can be sent afterwards. The retry status is stored in the log memory 83. The contents of the log memory 83 can be read from the external CPU.
[0126]
[Application behavior]
<Command processing>
The application 20 detects a command from the bus master 10 and executes the processing. In the case of an Active ID Set command, transmission of data on the command / data bus 31 is started. When a Status Sense command is received, status data corresponding to the request is output on the command / data bus 31. When a Status Sense command is received on the extended status data bus 41, status data is output to the extended status data bus 41. If any other command is accepted, it is executed immediately. If an invalid command such as a command specifying an SID that is not set in the device is received, the command is ignored.
[0127]
<Receive packet control>
Information on the MID and SID of the transmitting-side application 20 to be received is stored in advance in the received PID memory 94 (FIG. 4B). Information of MID and SID to be received is written in accordance with a command from the bus master 10 at the time of initialization setting, for example. The reception of the packet data on the command / data bus 31 is executed when the MID and SID information stored in the received PID memory 94 and the MID and SID included in the packet data are compared and matched.
[0128]
During reception of packet data, CRC calculation is performed based on CRC data added to the packet data. If there is no CRC error immediately after the end of data reception, it is assumed that data has been received normally. When a CRC error occurs, the bus error interrupt signal BERR is activated and data at that time is not received. When packet data is correctly received, the packet data information is recorded in the PID memory 92 to indicate the presence of the received packet data. Information recorded in the PID memory 92 includes a data size, a time stamp value, and the like.
[0129]
[Measure transfer time using a time stamp generator]
This interface has a function of measuring the time required to transmit / receive transfer data by using the time stamp generator 93 (FIG. 4B). Next, the function of measuring the transfer time will be described. The time stamp generator 93 is reset by a reset signal from the bus master 10. As a whole bus interface, the value of Time Stamp is the same value at the same time. That is, the time stamp generator 84 of the bus master 10 and the time stamp generator 93 of each application 20 operate in synchronization with each other, and output the same time count value at the same time.
[0130]
Hereinafter, a method for measuring the transfer time will be described in detail with reference to FIG. Here, a case where packet data of the MPEG2-TS standard is transferred will be described as an example. The application 20T on the transmission side stores the value of Time Stamp of the time stamp generator 93 at the time when input of external packet data is started in the PID memory 92. This value is TMin. At this time, the payload of the input packet data contains PCR which is time management information in the MPEG standard. Let this PCR value be PCRin. The transmitting-side application 20T outputs packet data including the values of TMin and PCRin on the command / data bus 31.
[0131]
When the application 20R on the receiving side outputs the received packet data to the outside, it compares the value (TMgen) of its own time stamp generator 93 with the value TMin of the time stamp added to the packet data. Then, the difference (TMdiff = TMgen−TMin) is obtained. The obtained value TMdiff is a time required for data transmission / reception in this interface, that is, a time from when data is input to the transmission-side application 20T until it is transferred to the reception-side application 20R and output. It will be.
[0132]
The receiving-side application 20R also corrects the PCR value PCRin, which is time management information included in the packet data. That is, a value PCRout obtained by adding the above-described measurement time TMdiff to the PCR value PCRin is obtained.
PCRout = PCRin + TMdiff
[0133]
Finally, in order to adjust the delay amount of the entire bus, a preset Time Stamp Offset value (TMoffset) is added to the value PCRout. The value PCRreal thus obtained is the PCR value that is actually output.
PCRreal = PCRout + TMoffset
[0134]
As described above, according to the bus interface and the data transfer method thereof according to the present embodiment, the output of the control command and the transfer data on the command / data bus 31 (and the extended status data bus 41). Since transmission / reception is performed in a packet format, data can be transferred more efficiently than, for example, burst transfer by PCI.
[0135]
Further, since both the control command and the transfer data are transferred on the command / data bus 31, for example, a bus configuration in which the number of control lines is reduced as compared with the PCI can be achieved. As a result, the entire bus configuration including the circuit configuration of each device can be made compact, and the bus control can be simplified.
[0136]
Further, since the output of the control command by the bus master 10 and the transmission / reception of the transfer data in each application 20 are performed based on the separate clock signals CLK and REF, only a single clock signal such as PCI is used. Based on this, it is possible to increase the speed and stability of the data transfer as compared to the case of transmitting / receiving the transfer data. In addition, physical extension of the bus is facilitated.
[0137]
Further, since the transfer data transmitted from one application 20 is received by a plurality of receiving applications 20 (Multi Cast function), even when there are a plurality of receiving applications 20 Appropriate data transfer is possible. Furthermore, since it has a function (Multiplex) for multiplexing and transferring data output from a plurality of transmission side applications 20 on a bus in a time division manner, particularly when there are a plurality of transmission side applications 20. Even so, appropriate data transfer is possible.
[0138]
In addition, when an error occurs in the output process of the control command or the transmission / reception process of the transfer data, the process is retried as a countermeasure against the transmission error. can do.
[0139]
Also, based on the priority information of each transfer data included in the status data obtained from the transmission-side application 20, the bus master 10 determines the transfer order of the transfer data, and the data transfer is performed according to the order. As described above, since the transmission-side application 20 is controlled, it is possible to perform appropriate data transfer in consideration of the priority even when there are a plurality of transfer data. Furthermore, in the extended bus mode, status data including priority information is transmitted and received by the dedicated extended status data bus 41, so that priority information can be transferred efficiently, Transmission / reception of transfer data can be performed more efficiently.
[0140]
In addition, since the time stamp generator 93 (FIG. 4B) is used, it has a function of measuring the time required to transmit / receive transfer data, so that data transfer requiring real-time performance is possible. Can be easily accommodated. In particular, since it also has a function of correcting the time management information PCR included in the data of the MPEG2-TS standard based on the measured time, it is necessary to appropriately transfer the data regarding the data of the MPEG2-TS standard. Can do.
[0141]
In addition, by setting the data width to be variable and including multiple data of the same or multiple types in one packet, there is a function (Multi Width) to output the same or multiple types of data simultaneously on the bus. Therefore, data can be efficiently transferred by effectively using the bus width. For example, when the width of individual transfer data is smaller than the bus width, a plurality of data can be output onto the bus at the same time, so that data transfer can be performed more efficiently than PCI.
[0142]
As a result, various functions such as video signals, audio signals, compressed signals, and data signals can be transferred efficiently and at high speed, and errors such as transfer errors can be dealt with appropriately. A universal bus interface can be realized.
[0143]
【The invention's effect】
As described above, according to the data transfer method in the bus interface according to any one of claims 1 to 3 or the bus interface according to claim 4, in the control device and the plurality of transfer devices, Since the output of control commands and transmission / reception of transfer data are performed based on different clock signals, the data transfer is made faster and more stable than when transfer data is transmitted / received based on a single clock signal. And the physical extension of the bus is facilitated.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a standard configuration example of a bus interface according to an embodiment of the present invention.
FIG. 2 is a block diagram illustrating an extended configuration example of a bus interface according to an embodiment of the present invention.
FIG. 3 is an explanatory diagram showing a list of signal lines in a bus interface according to an embodiment of the present invention.
FIG. 4 is a block diagram showing an internal configuration of a bus master and an application in a bus interface according to an embodiment of the present invention.
FIG. 5 is an explanatory diagram showing setting of logical input / output channels in an application.
FIG. 6 is an explanatory diagram showing a comparison of characteristics of various bus drivers.
FIG. 7 is a circuit diagram showing a configuration example of a bus driver using BLVDS.
FIG. 8 is an explanatory diagram showing the characteristics and functions of a bus interface according to an embodiment of the present invention in comparison with PCI.
FIG. 9 is an explanatory diagram showing a packet structure of commands and data transferred in the bus interface according to the embodiment of the present invention.
FIG. 10 is an explanatory diagram showing an example of a packet structure of transfer data when a data bus is set to a 32-bit width.
FIG. 11 is an explanatory diagram showing an example of a packet structure of transfer data when the data bus is set to a 16-bit width.
FIG. 12 is a circuit diagram showing a basic circuit for calculating CRC.
FIG. 13 is an explanatory diagram showing an overview of control commands used in the bus interface according to the embodiment of the present invention.
FIG. 14 is a timing chart showing the output timing of each signal when data exists for a command when the bus is used at high speed.
FIG. 15 is a timing chart showing the output timing of each signal when only a command is sent continuously when the bus is used at high speed.
FIG. 16 is a timing chart showing the output timing of each signal when data is present with respect to a command when the safety of data transfer is emphasized.
FIG. 17 is a timing chart showing the output timing of each signal when only the command is continuously sent when the safety of data transfer is emphasized.
FIG. 18 is a timing chart showing output timing of each signal in the extended bus mode.
FIG. 19 is an explanatory diagram showing a relationship between a command and data output on a command / data bus and a clock signal serving as a reference for capturing the command and data;
FIG. 20 is a circuit diagram illustrating a configuration example of a processing circuit related to a clock on a transmission side and a reception side of an application.
FIG. 21 is a circuit diagram showing a configuration example of a clock-related processing circuit in the bus master.
FIG. 22 is a block diagram for explaining the function of Multi Width.
FIG. 23 is a block diagram for explaining the function of Multi Cast.
FIG. 24 is a block diagram for explaining functions of Multiplex.
FIG. 25 is a flowchart showing an initialization procedure in the bus interface according to the embodiment of the present invention.
FIG. 26 is a flowchart showing a basic procedure of data transfer in the bus interface according to the embodiment of the present invention.
FIG. 27 is a block diagram illustrating an example of a method for generating a status indicating priority.
FIG. 28 is a flowchart showing the operation of the bus master when a Status Sense command is sent.
FIG. 29 is a flowchart showing the operation of the bus master for determining the priority order of data transfer.
30 is a flowchart showing the operation of the bus master for causing each application to perform data transfer based on the priority order determined by the processing of FIG. 29. FIG.
FIG. 31 is a block diagram for explaining a transfer time measurement function using a time stamp generator;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Bus master, 11, 21 ... Control circuit part, 20 (20-1, ... 20-N) ... Application, 22 ... I / O port, 30 ... Bus, 31 ... Command / data bus, 40 ... Expansion bus 41 ... Extended status data bus, 81 ... Status sense data memory, 82 ... Priority select register, 83 ... Log memory, 84, 93 ... Time stamp generator, 91 ... Buffer memory, 92 ... PID memory, 94: Received PID memory.

Claims (3)

A plurality of transfer devices that transmit and receive transfer data; and
A control device for controlling the plurality of transfer devices;
A bus for interconnecting the control device and the transfer devices with each other by a plurality of signal lines,
A data transfer method in a bus interface configured to transmit / receive transfer data via the bus between the plurality of transfer devices instructed by the control command according to a control command from the control device. ,
From the control device, a reference clock signal serving as a reference for the entire bus is output on the bus, and the control command is output on the bus in synchronization with the reference clock signal.
Each of the transfer devices generates another clock signal for data transfer based on the reference clock signal, and synchronizes with the generated other clock signal for data transfer between the plurality of transfer devices. A data transfer method in a bus interface, characterized in that the transfer data is transmitted / received by The data transfer method in the bus interface according to claim 1, wherein the output of the control command and the transmission / reception of the transfer data are performed in a packet format. A plurality of transfer devices that transmit and receive transfer data; and
A control device for controlling the plurality of transfer devices;
A bus for interconnecting the control device and the transfer devices with each other by a plurality of signal lines,
According to a control command from the control device, transfer data is transmitted and received via the bus between the plurality of transfer devices designated by the control command.
The control device outputs a reference clock signal serving as a reference for the entire bus on the bus, and outputs the control command on the bus in synchronization with the reference clock signal.
Each of the transfer devices generates another clock signal for data transfer based on the reference clock signal, and synchronizes with the generated other clock signal for data transfer between the plurality of transfer devices. A bus interface configured to transmit and receive the transfer data .

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