JP3879671B2 - 画像表示装置および画像表示パネル - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、駆動回路にいわゆる点順次クロックドライブ方式を採用した画像表示装置および画像表示パネルに関する。
【０００２】
【従来の技術】
図１および図２は、点順次クロックドライブ方式を採用した画像表示パネルの構成例を示すブロック図である。
画像表示パネル１Ａおよび１Ｂは、図１および図２に示すように、画素がマトリクス状に配置されている画素部２と、画素部２に接続された各種回路として、垂直駆動回路（Ｖ．ＤＲＶ）３、水平駆動回路（Ｈ．ＤＲＶ）４およびプリチャージ回路（Ｐ．ＣＨＧ）５と、を有する。
【０００３】
画素部２は、例えば液晶セルを、画像の表示エレメント（画素）に用いている。各液晶セルに、液晶素子と、その表示時にオンし映像信号Ｖｉｄｅｏを液晶素子の一方の電極（画素電極）に供給するＴＦＴ(Thin Film Transistor)と、が設けられている。特に図示しないが、ＴＦＴのゲートが行（１表示ライン）ごとにゲート線に接続され、各列のＴＦＴのソースまたはドレインの一方がデータ線に接続されている。垂直駆動回路（Ｖ．ＤＲＶ）３は画像表示の際にゲート線を走査（所定時間おきに順次駆動）し、水平駆動回路（Ｈ．ＤＲＶ）４はゲート線の駆動時間（水平走査期間）内に、データ線に１表示ライン分の表示データを点順次で供給する（水平走査）。この水平走査と垂直走査とを組み合わせることにより画素部２に１画面を表示させる。
【０００４】
点順次クロックドライブ方式では、水平駆動が水平クロックにより制御される。
図１に示す構成例では、パネル内部のクロック生成部６により、外部から入力された互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを基に、よりデューティ比が小さいパルス幅を有し互いに逆相の水平クロック（以下、ドライブクロックという）ＤＣＫ１，ＤＣＫ２、および、それらの反転ドライブクロックＤＣＫ１Ｘ，ＤＣＫ２Ｘを生成する。水平駆動回路（Ｈ．ＤＲＶ）４は、外部またはクロック生成部６から水平スタートパルス（ＨＳＴ：不図示）が与えられると、入力された互いに逆相の水平クロックＨＣＫ，ＨＣＫＸにより駆動される内蔵のシフトレジスタで水平スタートパルス（ＨＳＴ）をシフトさせ、そのシフト後のパルスを基にドライブクロックＤＣＫ１，ＤＣＫ２を抜き取って、データサンプリングスイッチ（ＨＳＷ）を駆動するドライブパルスを生成する。データサンプリングスイッチ（ＨＳＷ）は、特に図示しないが、水平駆動回路（Ｈ．ＤＲＶ）４の出力段または画素部２の映像信号入力部に設けられ、水平ドライブパルスによって、入力した映像信号を点順次でサンプリングする。なお、図１において、必要に応じてクロックバッファ回路７を設けることがある。この場合、クロックバッファ回路７は、水平クロックＨＣＫＸを用いて水平クロックＨＣＫを調整し、ドライブクロックＤＣＫ１Ｘを用いてドライブクロックＤＣＫ１を調整し、ドライブクロックＤＣＫ２Ｘを用いてドライブクロックＤＣＫ２を調整し、調整後のドライブクロックＤＣＫ１およびＤＣＫ２を出力する。また、クロックバッファ回路７は、各種クロックの電圧レベルをパネル駆動に適した電圧に変換する。
【０００５】
一方、図２に示す構成例では、水平駆動回路（Ｈ．ＤＲＶ）４を駆動する水平クロックＨＣＫ、および、その反転クロックＨＣＫＸ、並びに、ドライブクロックＤＣＫ１，ＤＣＫ２、および、それらの反転ドライブクロックＤＣＫ１Ｘ，ＤＣＫ２Ｘが全てパネル外部から与えられる。
なお、垂直駆動回路（Ｖ．ＤＲＶ）３を駆動するスタートパルスおよびクロックは図示を省略している。この場合においても、図１と同様な機能のクロックバッファ回路７を必要に応じて設けることがある。
【０００６】
これらのパネルに内蔵された各種回路のアクティブ素子は、画素部２と同一基板に形成された多くのＴＦＴから構成されている。これらＴＦＴはバルク形トランジスタと比較すると特性のバラツキが大きく、またエージングなどの熱処理で特性が変動しやすい。ＴＦＴの特性が変化すると、特にデータサンプリングスイッチ（ＨＳＷ）によるサンプリングタイミングのずれが生じる。このサンプリングタイミングのずれは、いわゆるゴーストと称され、本来の画像が表示画面上で所定のドット数ずれて生じる望ましくない画像が、本来の画像と重なって見える現象を引き起こす。
【０００７】
ゴーストを防止するために、トランジスタの特性変動によるサンプリングパルスのずれを検出して、水平クロックのタイミング生成にフィードバックするサンプリング動作のタイミング調整技術が知られている。
【０００８】
図９に、水平駆動回路４内に設けられた検出回路の構成例を示す。
本例の検出回路１００は、実際に画素に映像信号を送出するデータサンプリングスイッチＨＳＷが高速なＣＭＯＳトランスファゲートから構成されていることに対応している。つまり、検出回路１００は、水平駆動回路４内で画素に映像信号Ｖｉｄｅｏを送出するデータサンプリングスイッチＨＳＷに隣接する位置に設けられたＣＭＯＳトランスファゲート１０１を有し、このトランスファゲート１０１は、データサンプリングスイッチＨＳＷを構成するＣＭＯＳトランスファゲートと同じサイズを有し一括形成されるＴＦＴにより構成されている。
【０００９】
ＣＭＯＳトランスファゲート１０１は、ソース同士、ドレイン同士が相互に接続されたＰＭＯＳトランジスタ１０１ＰとＮＭＯＳトランジスタ１０１Ｎとからなる。相互接続された一方の端子は、データサンプリングスイッチＨＳＷにおいて映像信号Ｖｉｄｅｏの供給線に接続されるのに対し、ここでは接地されている。
入力されるドライブクロックＤＣＫ１（またはＤＰ２）を基に、互いに逆相の水平ドライブパルスＤＰ，ＤＰｘの対を生成するための回路１０２が、２つのトランジスタ１０１Ｐおよび１０１Ｎのゲートに接続されている。
【００１０】
２つのトランジスタの相互接続された他方の端子は配線を介してパネル外部に取り出され、いわゆるフィードバックＩＣ１１０の入力に接続されている。配線途中のノードがプルアップ抵抗１１１を介して電源電圧Ｖｄｄの供給線に接続されている。
【００１１】
水平ドライブパルスＤＰ，ＤＰｘが印加されたときにＣＭＯＳトランスファゲート１０１がオンすると、その出力の電位が電源電圧Ｖｄｄにプルアップされていた状態から接地電位ＧＮＤに変化する。パルス印加が終了すると、ＣＭＯＳトランスファゲート１０１がオフするため、配線の抵抗ＲＬおよび容量ＣＬ等で決まる時定数に応じて、配線の電位が上昇する。
フィードバックＩＣ１１０は、このハイレベルからローレベルに変化する電位変化を検出して、電位変化量から水平ドライブパルスの位相のずれを検出する。より詳細には、位相ずれがないときはＣＭＯＳトランスファゲート１０１の出力は最大限（または最大限に近い一定の値）に変化するが、位相ずれがあると、そのずれ量に応じて電位変化量が小さくなる。フィードバックＩＣ１１０は、この電位変化量から位相のずれ量を見積もり、位相のずれが生じないように、水平クロックＨＣＫ，ＨＣＫＸのパルスの発生タイミングを調整し、再び画像表示パネルに戻す制御を行う。
【００１２】
【発明が解決しようとする課題】
ところが、ＴＦＴの特性の低下が原因で、検出信号の特にローレベルが接地電位ＧＮＤまで低下しきれないことがある。この場合、ローレベルの電位はＴＦＴの特性低下の仕方によってばらつくため、一定にならない。もともとフィードバックＩＣ１１０は、電源電圧Ｖｄｄと接地電位ＧＮＤとの電位差（あるいは、それに近い一定の値）を基準にして位相のずれ量を見積もるため、その基準がばらつくことになる。その結果、フィードバック制御の精度が低下し、誤った値にクロックのタイミング調整がなされてしまう。
このフィードバック制御の精度低下は、画像表示パネルの水平画素数が増大し、サンプリングパルスの周期が短くなるに従って顕著となる。
【００１３】
また、特性低下によりＴＦＴのオフリークが増大すると、画面の非表示状態でも定常的に、オフ状態のＣＭＯＳトランスファゲート１０１を介して電源電圧Ｖｄｄから接地電位に電流が流れ、これにより画像表示装置または画像表示パネルの消費電力が増大する。
【００１４】
本発明の目的は、映像信号のサンプリングタイミング調整の精度を向上させ、かつ、定常的な無駄な電力消費を防止した画像表示装置および画像表示パネルを提供することにある。
【００１５】
【課題を解決するための手段】
本発明に係る画像表示装置は、画素がマトリックス状に配置された画素部と、前記画素部の各列の画素間で共有されたデータ線のそれぞれに接続され映像信号をサンプリングしてデータ線に順次出力するスイッチ回路を含む駆動回路と、前記スイッチ回路が前記映像信号を送出するごとに、第２のレベルから第１のレベルに変化するタイミング検出信号を生成するタイミング検出回路と、前記タイミング検出信号の所定の検出ポイントにおける前記第２のレベルを基準とする電圧値により位相ずれを検出し、検出結果に基づいて前記スイッチ回路の動作タイミングを調整するタイミング調整回路とを有し、前記タイミング検出回路は、前記タイミング検出信号の出力端子に対し、前記スイッチ回路の映像信号送出動作にそれぞれ同期して前記第１のレベル側の電流経路を閉じる手段と前記第２のレベル側の電流経路を開く手段を含む。
【００１６】
本発明に係る画像表示パネルは、画素がマトリックス状に配置された画素部と、前記画素部の各列の画素間で共有されたデータ線のそれぞれに接続され映像信号をサンプリングしてデータ線に順次出力するスイッチ回路を含む駆動回路と、前記スイッチ回路が前記映像信号を送出するごとに、第２のレベルから第１のレベルに変化し、パネル外部に出力され、所定の検出ポイントで前記第２のレベルを基準とする電圧値により位相ずれを検出するためのタイミング検出信号を生成するタイミング検出回路と、を有し、前記タイミング検出回路は、前記タイミング検出信号の出力端子に対し、前記スイッチ回路の映像信号送出動作にそれぞれ同期して前記第１のレベル側の電流経路を閉じる手段と前記第２のレベル側の電流経路を開く手段を含む。
【００１７】
このような構成を有する画像表示装置および画像表示パネルにおいて、画像表示動作時に、駆動回路により映像信号がサンプリングされデータ線に送出される水平走査が実行される。このとき、駆動回路内に設けられたスイッチ回路が映像信号をデータ線に送出するごとに、タイミング検出回路から出力されるタイミング検出信号の電位が、第２のレベルから第１のレベルに変化する。
タイミング検出回路は、スイッチ回路の映像信号送出動作にそれぞれ同期して第１のレベル側の電流経路を閉じる手段と第２のレベル側の電流経路を開く手段が設けられている。このため、第２のレベルから第１のレベルに変化した後、次のタイミング検出信号に備えて、第１のレベルから第２のレベルへの電位変化が速やかに行われる。これらの手段がトランジスタからなる場合、その特性低下の影響を受けるが、この２つの手段を設けることによって、電位変化の駆動能力が格段に向上しているため、トランジスタ等の特性低下があっても電位変化後の電位が短い時間で第２のレベル、あるいは第２のレベルに極めて近いレベルとなる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を、液晶表示装置（ＬＣＤ）を例に図面を参照して説明する。液晶表示パネル全体としては、図１または図２に示す構成と共通する。
【００１９】
図３は、点順次クロックドライブ方式を採用した液晶パネル１の構成例を示す回路図である。図４は、各信号波形のタイミングチャートである。なお、図３は、図１に対応し内部でクロックを生成する場合を示す。
画素部２は、例えばＸＧＡ仕様では１０２４×７６８個の画素２１をマトリクス状に配置した構成を有する。各画素２１は、スイッチング用のＴＦＴ２２、保持容量Ｃｓおよび液晶素子（不図示）を有する。保持容量Ｃｓは、ＴＦＴ２２のソースまたはドレインの一方に接続された画素電極と共通電位ＶＣＯＭの供給線との間に形成されている。ＴＦＴ２２のソースまたはドレインの他方は、対応するデータ線ＤＬに接続されている。画素２１は、ＴＦＴ２２を介して供給され画素電極に保持される電荷の量に応じて光の透過率が変わる光変調素子として機能する。
【００２０】
画素２１が水平方向に偶数Ｍ、例えば６または１２の数で繰り返され、これにより一度に画像が表示される単位（以下、単に“段”という）が、構成される。図３には奇数、即ち（２Ｎ−１）の段（Ｎ：自然数）と、偶数、即ち２Ｎの段を示す。
【００２１】
水平駆動回路４は、段ごとに設けられたスキャナーと称されるユニットにより構成されている。奇数（２Ｎ−１）段のスキャナーは、パネル外部から供給される水平クロックＨＣＫ，ＨＣＫＸにより駆動されるシフトレジスタユニット（Ｓ／Ｒ）４０ｏ、パルス抜き取りスイッチ４１ｏ、位相調整回路（ＰＡＣ）４２ｏ、および、データサンプリングスイッチＨＳＷを有する。同様に、偶数（２Ｎ）段のスキャナーは、シフトレジスタユニット（Ｓ／Ｒ）４０ｅ、パルス抜き取りスイッチ４１ｅ、位相調整回路（ＰＡＣ）４２ｅ、および、データサンプリングスイッチＨＳＷを有する。
【００２２】
図示した奇数（２Ｎ−１）段を初段とした場合、初段のスキャナー内のシフトレジスタユニット４０ｏに、水平スタートパルスＨＳＴが入力されるようになっている。また、スキャナーのシフトレジスタユニット４０ｏと４０ｅが段間で順次接続され、これにより全体で１つのシフトレジスタが構成されている。
各シフトレジスタユニット４０ｏ（または４０ｅ）は、図４（Ｂ）〜図４（Ｈ）に示すように、水平クロックＨＣＫ，ＨＣＫＸが立ち上がるタイミングで、スタートパルスＨＳＴと同じパルス幅の転送中のパルスを、パルス抜き取りスイッチ４１ｏ（または４１ｅ）の制御端子に出力する。この抜き取ったパルスを、以下、クロック・サンプリングパルスと称する。図４（Ｆ）〜図４（Ｈ）に示すように、クロック・サンプリングパルスＣＰ１，ＣＰ２，ＣＰ３，…は、水平クロックＨＣＫの１パルス幅ずつ順次遅れたパルス群となる。
【００２３】
奇数（２Ｎ−１）段において、パルス抜き取りスイッチ４１ｏはドライブクロックＤＣＫ２の供給線と位相調整回路４２ｏとの間に接続されている。このため、奇数段のパルス抜き取りスイッチ４１ｏは、そのオン期間にドライブクロックＤＣＫ２の供給線に現出するパルスＤＰｏｄｄ（ＤＰ１，ＤＰ３，…）をオン期間ごとに１つだけ抜き取り、位相調整回路４２ｏに送る。
同様に、偶数（２Ｎ）段において、パルス抜き取りスイッチ４１ｅがドライブクロックＤＣＫ１の供給線と位相調整回路４２ｅとの間に接続されている。このため、偶数段のパルス抜き取りスイッチ４１ｅは、そのオン期間にドライブクロック線ＤＣＫ１に現出するパルスＤＰｅｖｅｎ（ＤＰ２，ＤＰ４，…）をオン期間ごとに１つだけ抜き取り、位相調整回路４２ｅに送る。
このようにして抜き取られたドライブクロックのパルスはドライブパルスと称される。図４（Ｉ）〜図４（Ｋ）に、ドライブパルスＤＰ１，ＤＰ２，ＤＰ３を示す。
【００２４】
ところで、ドライブクロックＤＣＫ１，ＤＣＫ２は、クロック生成部（ＣＫ．ＧＥＮ）６により、周期が水平クロックＨＣＫ，ＨＣＫＸと等しいが、デューティ比が、より小さいクロックとして生成されている。したがって、ドライブクロックＤＣＫ１，ＤＣＫ２を抜き取ることにより生成されたドライブパルスＤＰ１，ＤＰ２，ＤＰ３，…は、隣り合うパルス間で上記デューティ比の違いに応じた間隔が開いた点順次のサンプリングパルスとなる。
このサンプリングパルスは、位相調整回路４２ｏまたは４２ｅにおいて互いに逆位相で位相差が半周期で揃った対のドライブパルスＤＰ，ＤＰｘに調整され、データサンプリングスイッチＨＳＷに順次印加される。その結果、ゲート線ＧＬが選択された１表示ライン内において、Ｍ個の画素ごとに映像信号Ｖｉｄｅｏがデータ線に供給され、画像表示の高速な水平駆動が実行される。
この水平駆動を、選択するゲート線ＧＬを順次繰り返すことにより、１画面（１フィールド）が表示される。
【００２５】
本実施の形態では、図３に示すように、スキャナーの隣接箇所に、いわゆるダミースキャナーと称されるサンプリングタイミング検出用のスキャナー５０が形成されている。本例では、図３に示す奇数（２Ｎ−１）段を初段とすると、その初段のスキャナーの、例えば走査開始側（図３の左側）にダミースキャナー５０が設けられている。
タイミング検出用スキャナー５０は、データ線ごとのスキャナーと共通した構成として、シフトレジスタユニット４０ｄ、パルス抜き取りスイッチ４１ｄ、および、位相調整回路４２ｄを有し、それらの接続関係も初段のスキャナーとほぼ同じである。これは、タイミング検出用スキャナー５０を、初段のスキャナーと同じように動作させるためである。ただし、シフトレジスタユニット４０ｄと初段のシフトレジスタユニット４０ｏとの段間は、シフトレジスタ動作に影響を与えないように切り離されている。
【００２６】
本実施の形態では、タイミング検出用スキャナー５０において、データサンプリングスイッチ（ＨＳＷ）に代えて、カレントミラー形のスイッチング回路（ＣＭ．ＳＷ：以下、カレントミラースイッチという）５１が形成されている。カレントミラースイッチ５１は、本発明の“タイミング検出回路”の実施形態を構成する。
カレントミラースイッチ５１に電源電圧Ｖｄｄと接地電位ＧＶＤが供給され、その出力がフィードバックＩＣ１１０に入力されている。フィードバックＩＣ１１０は、本発明の“タイミング調整回路”の実施形態を構成する。なお、図９の場合と異なり、本実施の形態では、フィードバック経路が抵抗によりプルアップされていない。
【００２７】
図５および図６は、カレントミラースイッチ５１の構成例を示す回路図である。
図５に示すカレントミラースイッチ５１Ａは、２つのＮＭＯＳトランジスタＮ１，Ｎ２と、３つのＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３とから構成されている。これらは全てＴＦＴからなる。
トランジスタＮ１とＰ１からＣＭＯＳトランスファゲートＴＧが構成され、トランスファゲートＴＧとトランジスタＰ２が、接地電位ＧＮＤと電源電圧Ｖｄｄとの間に縦続接続されている。また、トランジスタＮ２とＰ３が、接地電位ＧＮＤと電源電圧Ｖｄｄとの間に縦続接続されている。トランジスタＰ２とＰ３のゲートが相互に接続され、その接続中点がトランジスタＰ２のドレインに接続され、これによりカレントミラー回路が形成されている。
【００２８】
トランスファゲートＴＧのＮＭＯＳトランジスタＮ１のゲートにドライブパルスＤＰが印加され、その逆相の反転ドライブパルスＤＰｘがＰＭＯＳトランジスタＰ１に印加される。反転ドライブパルスＤＰｘは、他のＮＭＯＳトランジスタＮ２のゲートにも印加される。トランジスタＮ２とＰ３との接続中点からタイミング検出信号としてのフィードバック出力Ｖｆｂが取り出される。
【００２９】
図６に示すカレントミラースイッチ５１Ｂにおいて、トランスファゲートＴＧに代えて、ゲートに入力されるドライブパルスＤＰにより制御されるＮＭＯＳトランジスタＮ１が設けられている。他の構成は、図５に示す第１の構成と共通する。
【００３０】
図７（Ａ）〜図７（Ｃ）に、これらのカレントミラースイッチに入力されるドライブパルスＤＰ，ＤＰｘとフィードバック出力Ｖｆｂとの波形を示す。
ドライブパルスＤＰが印加されていない初期状態では、反転ドライブパルスＤＰｘがハイレベルであることから、出力側のトランジスタＮ２がオンし、フィードバック出力Ｖｆｂの電位が接地電位ＧＮＤをとる。
時刻ｔ１において、ドライブパルスＤＰがローレベルからハイレベルに変化し、反転ドライブパルスＤＰｘがハイレベルからローレベルに変化すると、入力側のトランジスタＮ１（およびＰ１）がオンし、これに電流Ｉが流れる。電流Ｉとほぼ同じ値のミラー電流ＩＭが出力側に流れ、フィードバック出力Ｖｆｂの電位が上昇する。ところが、出力側では時刻ｔ１を境にトランジスタＮ２がオンからオフに変化しようとするので、フィードバック出力Ｖｆｂの電位は、所定のハイレベルの値Ｖｈに到達した時点で、それ以上は上昇しない。
時刻ｔ２において、ドライブパルスＤＰがハイレベルからローレベルに変化し、反転ドライブパルスＤＰｘがローレベルからハイレベルに変化すると、入力側のトランジスタＮ１（およびＰ１）がオフし、出力側のトランジスタＮ２がオンする。このとき、カレントミラー部を構成するＰＭＯＳトランジスタＰ３がオフするので、電源電圧Ｖｄｄの供給経路が遮断される。このため、時刻ｔ２からｔ３の短い期間内に、フィードバック出力Ｖｆｂの電位が速やかに接地電位ＧＮＤまで引き下げられる。ここで、ＰＭＯＳトランジスタＰ３が本発明の“第１のレベル側の電流経路を閉じる手段”、ＮＭＯＳトランジスタが本発明の“第２のレベル側の電流経路を開く手段”の実施形態をそれぞれ構成する。
カレントミラースイッチ５１は、この動作をドライブパルスＤＰが印加されるたびに繰り返す。
【００３１】
ところで、前述したドライブクロックＤＣＫ１，ＤＣＫ２は、例えば、クロック生成部６内で、入力された水平クロックＨＣＫ，ＨＣＫＸを幾段ものインバータ等のゲート回路を通すことによって生成される。このため、ＴＦＴ特性が低下すると、得られたドライブクロックＤＣＫ１，ＤＣＫ２の位相がずれることがある。
【００３２】
フィードバックＩＣ１１０は、カレントミラースイッチ５１から出力されるフィードバック出力Ｖｆｂを入力し、フィードバック出力Ｖｆｂに基づいてドライブクロックＤＣＫ１，ＤＣＫ２の位相ずれ量を検出する。ドライブクロックＤＣＫ１，ＤＣＫ２が位相ずれを起こすと、これを基に生成されたドライブパルスＤＰ，ＤＰｘも位相ずれを起こす。このため、カレントミラースイッチ５１の出力Ｖｆｂの位相もずれる。したがって、カレントミラースイッチ５１の出力Ｖｆｂの位相ずれ量を基に、ドライブクロックＤＣＫ１，ＤＣＫ２の位相ずれ量を検出することができる。
【００３３】
図８は、位相ずれが生じたフィードバック出力の波形図である。
図８中に示す破線は位相ずれがない場合を示し、フィードバックＩＣ１１０は、その最大値付近の振幅Ｖｈを検出するものと仮定する。このとき位相ずれが生じると、検出しているフィードバック出力の振幅がＶｈからＶｈ’に低下し、その電圧差ΔＶが検出される。この電圧差ΔＶから位相ずれ量が分かるので、フィードバックＩＣ１１０は、おおもとの水平クロックＨＣＫ，ＨＣＫＸの位相を調整して、この電圧差ΔＶを補正する。
【００３４】
本実施の形態では、ＴＦＴの特性低下が生じても、この振幅ＶｈおよびＶｈ’を決めるローレベルＶｌが０Ｖで安定しているため、位相調整の精度が向上する。
また、ＴＦＴ特性が低下し、サンプリングスイッチの出力のローレベルが０Ｖに下がりきらない場合、従来の図９の構成では、パネルをオフした状態でも定常的に電流が流れて無駄な電力消費の要因となっていた。これに対し、本実施の形態では、トランジスタＰ３がオフするため、無駄な電力消費がない。なお、ＴＦＴの特性低下が著しい場合、トランジスタＰ３も完全にオフできないこともあるが、その場合でも、トランジスタＰ３とＮ２の相互作用によって無駄な消費電力を従来に比べると格段に少なくすることができる。
【００３５】
ここで、フィードバック出力Ｖｆｂの振幅自体は、カレントミラー部のＰＭＯＳトランジスタＰ２およびＰ３のサイズを変えることで調整することができる。
また、フィードバック出力波形の立下り時間（ｔ３−ｔ２）については出力側のＮＭＯＳトランジスタＮ２の大きさを変えることで調整することができる。
さらに、図５に示すＣＭＯＳトランスファゲートＴＧを有する場合、その入力側のＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のサイズを変えることにより、フィードバック出力Ｖｆｂの立ち上がり時間を変えることが可能である。これに対し、図６に示すように、入力側のトランジスタがＮＭＯＳトランジスタＮ１のみの構成では、その出力側のトランジスタＮ２のサイズを変えることによって、フィードバック出力Ｖｆｂの立下り時間のみ調整することが可能である。
【００３６】
本実施の形態では、従来のようにパネル外部にてプルアップする必要がないため外部回路構成を簡略化することができる。その結果、回路構成が簡易であるため設計時のレイアウトが容易になる。
【００３７】
【発明の効果】
本発明の画像表示装置および画像表示パネルによれば、映像信号のサンプリングタイミング調整の精度を向上させ、定常的な無駄な電力消費を防止した画像表示装置および画像表示パネルを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る点順次クロックドライブ方式を採用した画像表示パネルの第１の構成例を示すブロック図である。
【図２】本発明の実施の形態に係る点順次クロックドライブ方式を採用した画像表示パネルの第２の構成例を示すブロック図である。
【図３】液晶パネルの詳細な構成を示す回路図である。
【図４】液晶パネルの水平駆動時の各信号波形のタイミングチャートである。
【図５】カレントミラースイッチの第１の構成例を示す回路図である。
【図６】カレントミラースイッチの第２の構成例を示す回路図である。
【図７】カレントミラースイッチに入力されるドライブパルスとフィードバック出力の波形を示すタイミングチャートである。
【図８】位相ずれが生じたフィードバック出力の波形図である。
【図９】従来の水平駆動回路内に設けられた検出回路の構成例を示す回路図である。
【符号の説明】
１，１Ａ，１Ｂ…画像表示パネル、２…画素部、３…垂直駆動回路、４…水平駆動回路、５…プリチャージ回路、６…クロック生成部、２１…画素、２２…画素のスイッチング用ＴＦＴ、４０ｏ等…シフトレジスタユニット、４１ｏ等…パルス抜き取りスイッチ、４２ｏ等…位相調整回路、５０…サンプリングタイミング検出用スキャナー、５１，５１Ａ，５１Ｂ…タイミング検出回路としてのカレントミラースイッチ、ＤＬ…データ線、ＧＬ…ゲート線、Ｃｓ…保持容量、ＨＳＷ…スイッチ回路としてのデータサンプリングスイッチ、ＨＣＫ等…水平クロック、ＤＣＫ１等…ドライブクロック、ＤＰ等…ドライブパルス、Ｖｆｂ…サンプリング検出信号としてのフィードバック出力、Ｐ３…電流経路を閉じる手段としてのＰＭＯＳトランジスタ、Ｎ２…電流経路を開く手段としてのＮＭＯＳトランジスタ。
【発明の属する技術分野】
本発明は、駆動回路にいわゆる点順次クロックドライブ方式を採用した画像表示装置および画像表示パネルに関する。
【０００２】
【従来の技術】
図１および図２は、点順次クロックドライブ方式を採用した画像表示パネルの構成例を示すブロック図である。
画像表示パネル１Ａおよび１Ｂは、図１および図２に示すように、画素がマトリクス状に配置されている画素部２と、画素部２に接続された各種回路として、垂直駆動回路（Ｖ．ＤＲＶ）３、水平駆動回路（Ｈ．ＤＲＶ）４およびプリチャージ回路（Ｐ．ＣＨＧ）５と、を有する。
【０００３】
画素部２は、例えば液晶セルを、画像の表示エレメント（画素）に用いている。各液晶セルに、液晶素子と、その表示時にオンし映像信号Ｖｉｄｅｏを液晶素子の一方の電極（画素電極）に供給するＴＦＴ(Thin Film Transistor)と、が設けられている。特に図示しないが、ＴＦＴのゲートが行（１表示ライン）ごとにゲート線に接続され、各列のＴＦＴのソースまたはドレインの一方がデータ線に接続されている。垂直駆動回路（Ｖ．ＤＲＶ）３は画像表示の際にゲート線を走査（所定時間おきに順次駆動）し、水平駆動回路（Ｈ．ＤＲＶ）４はゲート線の駆動時間（水平走査期間）内に、データ線に１表示ライン分の表示データを点順次で供給する（水平走査）。この水平走査と垂直走査とを組み合わせることにより画素部２に１画面を表示させる。
【０００４】
点順次クロックドライブ方式では、水平駆動が水平クロックにより制御される。
図１に示す構成例では、パネル内部のクロック生成部６により、外部から入力された互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを基に、よりデューティ比が小さいパルス幅を有し互いに逆相の水平クロック（以下、ドライブクロックという）ＤＣＫ１，ＤＣＫ２、および、それらの反転ドライブクロックＤＣＫ１Ｘ，ＤＣＫ２Ｘを生成する。水平駆動回路（Ｈ．ＤＲＶ）４は、外部またはクロック生成部６から水平スタートパルス（ＨＳＴ：不図示）が与えられると、入力された互いに逆相の水平クロックＨＣＫ，ＨＣＫＸにより駆動される内蔵のシフトレジスタで水平スタートパルス（ＨＳＴ）をシフトさせ、そのシフト後のパルスを基にドライブクロックＤＣＫ１，ＤＣＫ２を抜き取って、データサンプリングスイッチ（ＨＳＷ）を駆動するドライブパルスを生成する。データサンプリングスイッチ（ＨＳＷ）は、特に図示しないが、水平駆動回路（Ｈ．ＤＲＶ）４の出力段または画素部２の映像信号入力部に設けられ、水平ドライブパルスによって、入力した映像信号を点順次でサンプリングする。なお、図１において、必要に応じてクロックバッファ回路７を設けることがある。この場合、クロックバッファ回路７は、水平クロックＨＣＫＸを用いて水平クロックＨＣＫを調整し、ドライブクロックＤＣＫ１Ｘを用いてドライブクロックＤＣＫ１を調整し、ドライブクロックＤＣＫ２Ｘを用いてドライブクロックＤＣＫ２を調整し、調整後のドライブクロックＤＣＫ１およびＤＣＫ２を出力する。また、クロックバッファ回路７は、各種クロックの電圧レベルをパネル駆動に適した電圧に変換する。
【０００５】
一方、図２に示す構成例では、水平駆動回路（Ｈ．ＤＲＶ）４を駆動する水平クロックＨＣＫ、および、その反転クロックＨＣＫＸ、並びに、ドライブクロックＤＣＫ１，ＤＣＫ２、および、それらの反転ドライブクロックＤＣＫ１Ｘ，ＤＣＫ２Ｘが全てパネル外部から与えられる。
なお、垂直駆動回路（Ｖ．ＤＲＶ）３を駆動するスタートパルスおよびクロックは図示を省略している。この場合においても、図１と同様な機能のクロックバッファ回路７を必要に応じて設けることがある。
【０００６】
これらのパネルに内蔵された各種回路のアクティブ素子は、画素部２と同一基板に形成された多くのＴＦＴから構成されている。これらＴＦＴはバルク形トランジスタと比較すると特性のバラツキが大きく、またエージングなどの熱処理で特性が変動しやすい。ＴＦＴの特性が変化すると、特にデータサンプリングスイッチ（ＨＳＷ）によるサンプリングタイミングのずれが生じる。このサンプリングタイミングのずれは、いわゆるゴーストと称され、本来の画像が表示画面上で所定のドット数ずれて生じる望ましくない画像が、本来の画像と重なって見える現象を引き起こす。
【０００７】
ゴーストを防止するために、トランジスタの特性変動によるサンプリングパルスのずれを検出して、水平クロックのタイミング生成にフィードバックするサンプリング動作のタイミング調整技術が知られている。
【０００８】
図９に、水平駆動回路４内に設けられた検出回路の構成例を示す。
本例の検出回路１００は、実際に画素に映像信号を送出するデータサンプリングスイッチＨＳＷが高速なＣＭＯＳトランスファゲートから構成されていることに対応している。つまり、検出回路１００は、水平駆動回路４内で画素に映像信号Ｖｉｄｅｏを送出するデータサンプリングスイッチＨＳＷに隣接する位置に設けられたＣＭＯＳトランスファゲート１０１を有し、このトランスファゲート１０１は、データサンプリングスイッチＨＳＷを構成するＣＭＯＳトランスファゲートと同じサイズを有し一括形成されるＴＦＴにより構成されている。
【０００９】
ＣＭＯＳトランスファゲート１０１は、ソース同士、ドレイン同士が相互に接続されたＰＭＯＳトランジスタ１０１ＰとＮＭＯＳトランジスタ１０１Ｎとからなる。相互接続された一方の端子は、データサンプリングスイッチＨＳＷにおいて映像信号Ｖｉｄｅｏの供給線に接続されるのに対し、ここでは接地されている。
入力されるドライブクロックＤＣＫ１（またはＤＰ２）を基に、互いに逆相の水平ドライブパルスＤＰ，ＤＰｘの対を生成するための回路１０２が、２つのトランジスタ１０１Ｐおよび１０１Ｎのゲートに接続されている。
【００１０】
２つのトランジスタの相互接続された他方の端子は配線を介してパネル外部に取り出され、いわゆるフィードバックＩＣ１１０の入力に接続されている。配線途中のノードがプルアップ抵抗１１１を介して電源電圧Ｖｄｄの供給線に接続されている。
【００１１】
水平ドライブパルスＤＰ，ＤＰｘが印加されたときにＣＭＯＳトランスファゲート１０１がオンすると、その出力の電位が電源電圧Ｖｄｄにプルアップされていた状態から接地電位ＧＮＤに変化する。パルス印加が終了すると、ＣＭＯＳトランスファゲート１０１がオフするため、配線の抵抗ＲＬおよび容量ＣＬ等で決まる時定数に応じて、配線の電位が上昇する。
フィードバックＩＣ１１０は、このハイレベルからローレベルに変化する電位変化を検出して、電位変化量から水平ドライブパルスの位相のずれを検出する。より詳細には、位相ずれがないときはＣＭＯＳトランスファゲート１０１の出力は最大限（または最大限に近い一定の値）に変化するが、位相ずれがあると、そのずれ量に応じて電位変化量が小さくなる。フィードバックＩＣ１１０は、この電位変化量から位相のずれ量を見積もり、位相のずれが生じないように、水平クロックＨＣＫ，ＨＣＫＸのパルスの発生タイミングを調整し、再び画像表示パネルに戻す制御を行う。
【００１２】
【発明が解決しようとする課題】
ところが、ＴＦＴの特性の低下が原因で、検出信号の特にローレベルが接地電位ＧＮＤまで低下しきれないことがある。この場合、ローレベルの電位はＴＦＴの特性低下の仕方によってばらつくため、一定にならない。もともとフィードバックＩＣ１１０は、電源電圧Ｖｄｄと接地電位ＧＮＤとの電位差（あるいは、それに近い一定の値）を基準にして位相のずれ量を見積もるため、その基準がばらつくことになる。その結果、フィードバック制御の精度が低下し、誤った値にクロックのタイミング調整がなされてしまう。
このフィードバック制御の精度低下は、画像表示パネルの水平画素数が増大し、サンプリングパルスの周期が短くなるに従って顕著となる。
【００１３】
また、特性低下によりＴＦＴのオフリークが増大すると、画面の非表示状態でも定常的に、オフ状態のＣＭＯＳトランスファゲート１０１を介して電源電圧Ｖｄｄから接地電位に電流が流れ、これにより画像表示装置または画像表示パネルの消費電力が増大する。
【００１４】
本発明の目的は、映像信号のサンプリングタイミング調整の精度を向上させ、かつ、定常的な無駄な電力消費を防止した画像表示装置および画像表示パネルを提供することにある。
【００１５】
【課題を解決するための手段】
本発明に係る画像表示装置は、画素がマトリックス状に配置された画素部と、前記画素部の各列の画素間で共有されたデータ線のそれぞれに接続され映像信号をサンプリングしてデータ線に順次出力するスイッチ回路を含む駆動回路と、前記スイッチ回路が前記映像信号を送出するごとに、第２のレベルから第１のレベルに変化するタイミング検出信号を生成するタイミング検出回路と、前記タイミング検出信号の所定の検出ポイントにおける前記第２のレベルを基準とする電圧値により位相ずれを検出し、検出結果に基づいて前記スイッチ回路の動作タイミングを調整するタイミング調整回路とを有し、前記タイミング検出回路は、前記タイミング検出信号の出力端子に対し、前記スイッチ回路の映像信号送出動作にそれぞれ同期して前記第１のレベル側の電流経路を閉じる手段と前記第２のレベル側の電流経路を開く手段を含む。
【００１６】
本発明に係る画像表示パネルは、画素がマトリックス状に配置された画素部と、前記画素部の各列の画素間で共有されたデータ線のそれぞれに接続され映像信号をサンプリングしてデータ線に順次出力するスイッチ回路を含む駆動回路と、前記スイッチ回路が前記映像信号を送出するごとに、第２のレベルから第１のレベルに変化し、パネル外部に出力され、所定の検出ポイントで前記第２のレベルを基準とする電圧値により位相ずれを検出するためのタイミング検出信号を生成するタイミング検出回路と、を有し、前記タイミング検出回路は、前記タイミング検出信号の出力端子に対し、前記スイッチ回路の映像信号送出動作にそれぞれ同期して前記第１のレベル側の電流経路を閉じる手段と前記第２のレベル側の電流経路を開く手段を含む。
【００１７】
このような構成を有する画像表示装置および画像表示パネルにおいて、画像表示動作時に、駆動回路により映像信号がサンプリングされデータ線に送出される水平走査が実行される。このとき、駆動回路内に設けられたスイッチ回路が映像信号をデータ線に送出するごとに、タイミング検出回路から出力されるタイミング検出信号の電位が、第２のレベルから第１のレベルに変化する。
タイミング検出回路は、スイッチ回路の映像信号送出動作にそれぞれ同期して第１のレベル側の電流経路を閉じる手段と第２のレベル側の電流経路を開く手段が設けられている。このため、第２のレベルから第１のレベルに変化した後、次のタイミング検出信号に備えて、第１のレベルから第２のレベルへの電位変化が速やかに行われる。これらの手段がトランジスタからなる場合、その特性低下の影響を受けるが、この２つの手段を設けることによって、電位変化の駆動能力が格段に向上しているため、トランジスタ等の特性低下があっても電位変化後の電位が短い時間で第２のレベル、あるいは第２のレベルに極めて近いレベルとなる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を、液晶表示装置（ＬＣＤ）を例に図面を参照して説明する。液晶表示パネル全体としては、図１または図２に示す構成と共通する。
【００１９】
図３は、点順次クロックドライブ方式を採用した液晶パネル１の構成例を示す回路図である。図４は、各信号波形のタイミングチャートである。なお、図３は、図１に対応し内部でクロックを生成する場合を示す。
画素部２は、例えばＸＧＡ仕様では１０２４×７６８個の画素２１をマトリクス状に配置した構成を有する。各画素２１は、スイッチング用のＴＦＴ２２、保持容量Ｃｓおよび液晶素子（不図示）を有する。保持容量Ｃｓは、ＴＦＴ２２のソースまたはドレインの一方に接続された画素電極と共通電位ＶＣＯＭの供給線との間に形成されている。ＴＦＴ２２のソースまたはドレインの他方は、対応するデータ線ＤＬに接続されている。画素２１は、ＴＦＴ２２を介して供給され画素電極に保持される電荷の量に応じて光の透過率が変わる光変調素子として機能する。
【００２０】
画素２１が水平方向に偶数Ｍ、例えば６または１２の数で繰り返され、これにより一度に画像が表示される単位（以下、単に“段”という）が、構成される。図３には奇数、即ち（２Ｎ−１）の段（Ｎ：自然数）と、偶数、即ち２Ｎの段を示す。
【００２１】
水平駆動回路４は、段ごとに設けられたスキャナーと称されるユニットにより構成されている。奇数（２Ｎ−１）段のスキャナーは、パネル外部から供給される水平クロックＨＣＫ，ＨＣＫＸにより駆動されるシフトレジスタユニット（Ｓ／Ｒ）４０ｏ、パルス抜き取りスイッチ４１ｏ、位相調整回路（ＰＡＣ）４２ｏ、および、データサンプリングスイッチＨＳＷを有する。同様に、偶数（２Ｎ）段のスキャナーは、シフトレジスタユニット（Ｓ／Ｒ）４０ｅ、パルス抜き取りスイッチ４１ｅ、位相調整回路（ＰＡＣ）４２ｅ、および、データサンプリングスイッチＨＳＷを有する。
【００２２】
図示した奇数（２Ｎ−１）段を初段とした場合、初段のスキャナー内のシフトレジスタユニット４０ｏに、水平スタートパルスＨＳＴが入力されるようになっている。また、スキャナーのシフトレジスタユニット４０ｏと４０ｅが段間で順次接続され、これにより全体で１つのシフトレジスタが構成されている。
各シフトレジスタユニット４０ｏ（または４０ｅ）は、図４（Ｂ）〜図４（Ｈ）に示すように、水平クロックＨＣＫ，ＨＣＫＸが立ち上がるタイミングで、スタートパルスＨＳＴと同じパルス幅の転送中のパルスを、パルス抜き取りスイッチ４１ｏ（または４１ｅ）の制御端子に出力する。この抜き取ったパルスを、以下、クロック・サンプリングパルスと称する。図４（Ｆ）〜図４（Ｈ）に示すように、クロック・サンプリングパルスＣＰ１，ＣＰ２，ＣＰ３，…は、水平クロックＨＣＫの１パルス幅ずつ順次遅れたパルス群となる。
【００２３】
奇数（２Ｎ−１）段において、パルス抜き取りスイッチ４１ｏはドライブクロックＤＣＫ２の供給線と位相調整回路４２ｏとの間に接続されている。このため、奇数段のパルス抜き取りスイッチ４１ｏは、そのオン期間にドライブクロックＤＣＫ２の供給線に現出するパルスＤＰｏｄｄ（ＤＰ１，ＤＰ３，…）をオン期間ごとに１つだけ抜き取り、位相調整回路４２ｏに送る。
同様に、偶数（２Ｎ）段において、パルス抜き取りスイッチ４１ｅがドライブクロックＤＣＫ１の供給線と位相調整回路４２ｅとの間に接続されている。このため、偶数段のパルス抜き取りスイッチ４１ｅは、そのオン期間にドライブクロック線ＤＣＫ１に現出するパルスＤＰｅｖｅｎ（ＤＰ２，ＤＰ４，…）をオン期間ごとに１つだけ抜き取り、位相調整回路４２ｅに送る。
このようにして抜き取られたドライブクロックのパルスはドライブパルスと称される。図４（Ｉ）〜図４（Ｋ）に、ドライブパルスＤＰ１，ＤＰ２，ＤＰ３を示す。
【００２４】
ところで、ドライブクロックＤＣＫ１，ＤＣＫ２は、クロック生成部（ＣＫ．ＧＥＮ）６により、周期が水平クロックＨＣＫ，ＨＣＫＸと等しいが、デューティ比が、より小さいクロックとして生成されている。したがって、ドライブクロックＤＣＫ１，ＤＣＫ２を抜き取ることにより生成されたドライブパルスＤＰ１，ＤＰ２，ＤＰ３，…は、隣り合うパルス間で上記デューティ比の違いに応じた間隔が開いた点順次のサンプリングパルスとなる。
このサンプリングパルスは、位相調整回路４２ｏまたは４２ｅにおいて互いに逆位相で位相差が半周期で揃った対のドライブパルスＤＰ，ＤＰｘに調整され、データサンプリングスイッチＨＳＷに順次印加される。その結果、ゲート線ＧＬが選択された１表示ライン内において、Ｍ個の画素ごとに映像信号Ｖｉｄｅｏがデータ線に供給され、画像表示の高速な水平駆動が実行される。
この水平駆動を、選択するゲート線ＧＬを順次繰り返すことにより、１画面（１フィールド）が表示される。
【００２５】
本実施の形態では、図３に示すように、スキャナーの隣接箇所に、いわゆるダミースキャナーと称されるサンプリングタイミング検出用のスキャナー５０が形成されている。本例では、図３に示す奇数（２Ｎ−１）段を初段とすると、その初段のスキャナーの、例えば走査開始側（図３の左側）にダミースキャナー５０が設けられている。
タイミング検出用スキャナー５０は、データ線ごとのスキャナーと共通した構成として、シフトレジスタユニット４０ｄ、パルス抜き取りスイッチ４１ｄ、および、位相調整回路４２ｄを有し、それらの接続関係も初段のスキャナーとほぼ同じである。これは、タイミング検出用スキャナー５０を、初段のスキャナーと同じように動作させるためである。ただし、シフトレジスタユニット４０ｄと初段のシフトレジスタユニット４０ｏとの段間は、シフトレジスタ動作に影響を与えないように切り離されている。
【００２６】
本実施の形態では、タイミング検出用スキャナー５０において、データサンプリングスイッチ（ＨＳＷ）に代えて、カレントミラー形のスイッチング回路（ＣＭ．ＳＷ：以下、カレントミラースイッチという）５１が形成されている。カレントミラースイッチ５１は、本発明の“タイミング検出回路”の実施形態を構成する。
カレントミラースイッチ５１に電源電圧Ｖｄｄと接地電位ＧＶＤが供給され、その出力がフィードバックＩＣ１１０に入力されている。フィードバックＩＣ１１０は、本発明の“タイミング調整回路”の実施形態を構成する。なお、図９の場合と異なり、本実施の形態では、フィードバック経路が抵抗によりプルアップされていない。
【００２７】
図５および図６は、カレントミラースイッチ５１の構成例を示す回路図である。
図５に示すカレントミラースイッチ５１Ａは、２つのＮＭＯＳトランジスタＮ１，Ｎ２と、３つのＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３とから構成されている。これらは全てＴＦＴからなる。
トランジスタＮ１とＰ１からＣＭＯＳトランスファゲートＴＧが構成され、トランスファゲートＴＧとトランジスタＰ２が、接地電位ＧＮＤと電源電圧Ｖｄｄとの間に縦続接続されている。また、トランジスタＮ２とＰ３が、接地電位ＧＮＤと電源電圧Ｖｄｄとの間に縦続接続されている。トランジスタＰ２とＰ３のゲートが相互に接続され、その接続中点がトランジスタＰ２のドレインに接続され、これによりカレントミラー回路が形成されている。
【００２８】
トランスファゲートＴＧのＮＭＯＳトランジスタＮ１のゲートにドライブパルスＤＰが印加され、その逆相の反転ドライブパルスＤＰｘがＰＭＯＳトランジスタＰ１に印加される。反転ドライブパルスＤＰｘは、他のＮＭＯＳトランジスタＮ２のゲートにも印加される。トランジスタＮ２とＰ３との接続中点からタイミング検出信号としてのフィードバック出力Ｖｆｂが取り出される。
【００２９】
図６に示すカレントミラースイッチ５１Ｂにおいて、トランスファゲートＴＧに代えて、ゲートに入力されるドライブパルスＤＰにより制御されるＮＭＯＳトランジスタＮ１が設けられている。他の構成は、図５に示す第１の構成と共通する。
【００３０】
図７（Ａ）〜図７（Ｃ）に、これらのカレントミラースイッチに入力されるドライブパルスＤＰ，ＤＰｘとフィードバック出力Ｖｆｂとの波形を示す。
ドライブパルスＤＰが印加されていない初期状態では、反転ドライブパルスＤＰｘがハイレベルであることから、出力側のトランジスタＮ２がオンし、フィードバック出力Ｖｆｂの電位が接地電位ＧＮＤをとる。
時刻ｔ１において、ドライブパルスＤＰがローレベルからハイレベルに変化し、反転ドライブパルスＤＰｘがハイレベルからローレベルに変化すると、入力側のトランジスタＮ１（およびＰ１）がオンし、これに電流Ｉが流れる。電流Ｉとほぼ同じ値のミラー電流ＩＭが出力側に流れ、フィードバック出力Ｖｆｂの電位が上昇する。ところが、出力側では時刻ｔ１を境にトランジスタＮ２がオンからオフに変化しようとするので、フィードバック出力Ｖｆｂの電位は、所定のハイレベルの値Ｖｈに到達した時点で、それ以上は上昇しない。
時刻ｔ２において、ドライブパルスＤＰがハイレベルからローレベルに変化し、反転ドライブパルスＤＰｘがローレベルからハイレベルに変化すると、入力側のトランジスタＮ１（およびＰ１）がオフし、出力側のトランジスタＮ２がオンする。このとき、カレントミラー部を構成するＰＭＯＳトランジスタＰ３がオフするので、電源電圧Ｖｄｄの供給経路が遮断される。このため、時刻ｔ２からｔ３の短い期間内に、フィードバック出力Ｖｆｂの電位が速やかに接地電位ＧＮＤまで引き下げられる。ここで、ＰＭＯＳトランジスタＰ３が本発明の“第１のレベル側の電流経路を閉じる手段”、ＮＭＯＳトランジスタが本発明の“第２のレベル側の電流経路を開く手段”の実施形態をそれぞれ構成する。
カレントミラースイッチ５１は、この動作をドライブパルスＤＰが印加されるたびに繰り返す。
【００３１】
ところで、前述したドライブクロックＤＣＫ１，ＤＣＫ２は、例えば、クロック生成部６内で、入力された水平クロックＨＣＫ，ＨＣＫＸを幾段ものインバータ等のゲート回路を通すことによって生成される。このため、ＴＦＴ特性が低下すると、得られたドライブクロックＤＣＫ１，ＤＣＫ２の位相がずれることがある。
【００３２】
フィードバックＩＣ１１０は、カレントミラースイッチ５１から出力されるフィードバック出力Ｖｆｂを入力し、フィードバック出力Ｖｆｂに基づいてドライブクロックＤＣＫ１，ＤＣＫ２の位相ずれ量を検出する。ドライブクロックＤＣＫ１，ＤＣＫ２が位相ずれを起こすと、これを基に生成されたドライブパルスＤＰ，ＤＰｘも位相ずれを起こす。このため、カレントミラースイッチ５１の出力Ｖｆｂの位相もずれる。したがって、カレントミラースイッチ５１の出力Ｖｆｂの位相ずれ量を基に、ドライブクロックＤＣＫ１，ＤＣＫ２の位相ずれ量を検出することができる。
【００３３】
図８は、位相ずれが生じたフィードバック出力の波形図である。
図８中に示す破線は位相ずれがない場合を示し、フィードバックＩＣ１１０は、その最大値付近の振幅Ｖｈを検出するものと仮定する。このとき位相ずれが生じると、検出しているフィードバック出力の振幅がＶｈからＶｈ’に低下し、その電圧差ΔＶが検出される。この電圧差ΔＶから位相ずれ量が分かるので、フィードバックＩＣ１１０は、おおもとの水平クロックＨＣＫ，ＨＣＫＸの位相を調整して、この電圧差ΔＶを補正する。
【００３４】
本実施の形態では、ＴＦＴの特性低下が生じても、この振幅ＶｈおよびＶｈ’を決めるローレベルＶｌが０Ｖで安定しているため、位相調整の精度が向上する。
また、ＴＦＴ特性が低下し、サンプリングスイッチの出力のローレベルが０Ｖに下がりきらない場合、従来の図９の構成では、パネルをオフした状態でも定常的に電流が流れて無駄な電力消費の要因となっていた。これに対し、本実施の形態では、トランジスタＰ３がオフするため、無駄な電力消費がない。なお、ＴＦＴの特性低下が著しい場合、トランジスタＰ３も完全にオフできないこともあるが、その場合でも、トランジスタＰ３とＮ２の相互作用によって無駄な消費電力を従来に比べると格段に少なくすることができる。
【００３５】
ここで、フィードバック出力Ｖｆｂの振幅自体は、カレントミラー部のＰＭＯＳトランジスタＰ２およびＰ３のサイズを変えることで調整することができる。
また、フィードバック出力波形の立下り時間（ｔ３−ｔ２）については出力側のＮＭＯＳトランジスタＮ２の大きさを変えることで調整することができる。
さらに、図５に示すＣＭＯＳトランスファゲートＴＧを有する場合、その入力側のＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のサイズを変えることにより、フィードバック出力Ｖｆｂの立ち上がり時間を変えることが可能である。これに対し、図６に示すように、入力側のトランジスタがＮＭＯＳトランジスタＮ１のみの構成では、その出力側のトランジスタＮ２のサイズを変えることによって、フィードバック出力Ｖｆｂの立下り時間のみ調整することが可能である。
【００３６】
本実施の形態では、従来のようにパネル外部にてプルアップする必要がないため外部回路構成を簡略化することができる。その結果、回路構成が簡易であるため設計時のレイアウトが容易になる。
【００３７】
【発明の効果】
本発明の画像表示装置および画像表示パネルによれば、映像信号のサンプリングタイミング調整の精度を向上させ、定常的な無駄な電力消費を防止した画像表示装置および画像表示パネルを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る点順次クロックドライブ方式を採用した画像表示パネルの第１の構成例を示すブロック図である。
【図２】本発明の実施の形態に係る点順次クロックドライブ方式を採用した画像表示パネルの第２の構成例を示すブロック図である。
【図３】液晶パネルの詳細な構成を示す回路図である。
【図４】液晶パネルの水平駆動時の各信号波形のタイミングチャートである。
【図５】カレントミラースイッチの第１の構成例を示す回路図である。
【図６】カレントミラースイッチの第２の構成例を示す回路図である。
【図７】カレントミラースイッチに入力されるドライブパルスとフィードバック出力の波形を示すタイミングチャートである。
【図８】位相ずれが生じたフィードバック出力の波形図である。
【図９】従来の水平駆動回路内に設けられた検出回路の構成例を示す回路図である。
【符号の説明】
１，１Ａ，１Ｂ…画像表示パネル、２…画素部、３…垂直駆動回路、４…水平駆動回路、５…プリチャージ回路、６…クロック生成部、２１…画素、２２…画素のスイッチング用ＴＦＴ、４０ｏ等…シフトレジスタユニット、４１ｏ等…パルス抜き取りスイッチ、４２ｏ等…位相調整回路、５０…サンプリングタイミング検出用スキャナー、５１，５１Ａ，５１Ｂ…タイミング検出回路としてのカレントミラースイッチ、ＤＬ…データ線、ＧＬ…ゲート線、Ｃｓ…保持容量、ＨＳＷ…スイッチ回路としてのデータサンプリングスイッチ、ＨＣＫ等…水平クロック、ＤＣＫ１等…ドライブクロック、ＤＰ等…ドライブパルス、Ｖｆｂ…サンプリング検出信号としてのフィードバック出力、Ｐ３…電流経路を閉じる手段としてのＰＭＯＳトランジスタ、Ｎ２…電流経路を開く手段としてのＮＭＯＳトランジスタ。
Claims (9)
- 画素がマトリックス状に配置された画素部と、
前記画素部の各列の画素間で共有されたデータ線のそれぞれに接続され映像信号をサンプリングしてデータ線に順次出力するスイッチ回路を含む駆動回路と、
前記スイッチ回路が前記映像信号を送出するごとに、第２のレベルから第１のレベルに変化するタイミング検出信号を生成するタイミング検出回路と、
前記タイミング検出信号の所定の検出ポイントにおける前記第２のレベルを基準とする電圧値により位相ずれを検出し、検出結果に基づいて前記スイッチ回路の動作タイミングを調整するタイミング調整回路と、
を有し、
前記タイミング検出回路は、前記タイミング検出信号の出力端子に対し、前記スイッチ回路の映像信号送出動作にそれぞれ同期して前記第１のレベル側の電流経路を閉じる手段と前記第２のレベル側の電流経路を開く手段を含む
画像表示装置。 - 前記タイミング調整回路は、前記第２のレベルを基準とする前記タイミング検出信号の電圧値を所定の検出ポイントで測定し、当該測定した電圧値と既知の電圧値との電圧差を求め、当該電圧差が補正されるように前記スイッチ回路の動作タイミングを調整する
請求項１に記載の画像表示装置。 - 前記タイミング検出回路はカレントミラー型の回路構成を有し、
前記第１のレベル側の電流経路を閉じる手段は、前記第２のレベル側の電流経路を開く手段と逆相で動作するカレントミラー回路内のＰチャネル型トランジスタからなる
請求項１に記載の画像表示装置。 - 前記スイッチ回路が、ソース同士、ドレイン同士が相互接続され、逆相の２つのドライブパルスで駆動される逆導電型の２つのトランジスタからなり、
前記タイミング検出回路は、前記スイッチ回路を駆動する前記ドライブパルスと同じ回路構成により生成された逆相の２つのドライブパルスにより駆動される
請求項１に記載の画像表示装置。 - 前記タイミング検出回路は、前記スイッチ回路が前記映像信号を送出するごとに、前記スイッチ回路を駆動する信号と比べ緩やかな傾きをもって前記第２のレベルから前記第１のレベルに変化するタイミング検出信号を生成し、
前記タイミング調整回路は、前記タイミング検出信号の前記緩やかな傾きの信号部分で前記位相ずれを検出する
請求項１に記載の画像表示装置。 - 画素がマトリックス状に配置された画素部と、
前記画素部の各列の画素間で共有されたデータ線のそれぞれに接続され映像信号をサンプリングしてデータ線に順次出力するスイッチ回路を含む駆動回路と、
前記スイッチ回路が前記映像信号を送出するごとに、第２のレベルから第１のレベルに変化し、パネル外部に出力され、所定の検出ポイントで前記第２のレベルを基準とする電圧値により位相ずれを検出するためのタイミング検出信号を生成するタイミング検出回路と、を有し、
前記タイミング検出回路は、前記タイミング検出信号の出力端子に対し、前記スイッチ回路の映像信号送出動作にそれぞれ同期して前記第１のレベル側の電流経路を閉じる手段と前記第２のレベル側の電流経路を開く手段を含む
画像表示パネル。 - 前記タイミング検出回路はカレントミラー型の回路構成を有し、
前記第１のレベル側の電流経路を閉じる手段は、前記第２のレベル側の電流経路を開く手段と逆相で動作するカレントミラー回路内のＰチャネル型トランジスタからなる
請求項６に記載の画像表示パネル。 - 前記スイッチ回路が、ソース同士、ドレイン同士が相互接続され、逆相の２つのドライブパルスで駆動される逆導電型の２つのトランジスタからなり、
前記タイミング検出回路は、前記スイッチ回路を駆動する前記ドライブパルスと同じ回路構成により生成された逆相の２つのドライブパルスにより駆動される
請求項６に記載の画像表示パネル。 - 前記タイミング検出回路は、前記スイッチ回路が前記映像信号を送出するごとに、前記スイッチ回路を駆動する信号と比べ緩やかな傾きをもって前記第２のレベルから前記第１のレベルに変化するタイミング検出信号を生成する
請求項６に記載の画像表示パネル。
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