JP3878019B2 - トレンチコンデンサと選択トランジスタとを有するメモリおよびその製造方法 - Google Patents

Description

本発明は、選択トランジスタを有するトレンチコンデンサとその製造方法に関するものである。
【０００１】
本発明を、ＤＲＡＭメモリセルに使用されるトレンチコンデンサに関連して説明する。本発明は、論議対象として、個々のメモリセルの構造に関して記述する。
【０００２】
集積回路（ＩＣ）、またはチップは、データ保持のためにデータの再書き込みが常に必要なタイプのメモリ（ＤＲＡＭ）などの、充電蓄積を目的とするコンデンサを有している。コンデンサの充電状態は、データビットを示す。
【０００３】
ＤＲＡＭチップは、メモリセルのマトリックスを含む。このメモリセルは、列と行とに配列されており、ワード線とビット線とにより制御される。適切なワード線とビット線とを活性化することによって、メモリセルからのデータ読み込み、またはメモリセルへのデータ書き込みを行う。
【０００４】
ＤＲＡＭメモリセルは、トランジスタと接続されたコンデンサを通常含んでいる。このトランジスタは、特に２つの拡散領域から構成されており、２つの領域は、チャネルによりそれぞれ分離されている。このチャネルは、ゲートから制御される。電流の方向により、一方の拡散領域はドレイン、他方の拡散領域はソースと呼ばれる。ソース領域はビット線と、ドレイン領域はトレンチコンデンサと、そしてゲートはワード線と接続されている。ゲートに適切な電圧を供給することにより、トランジスタを、ドレイン領域とソース領域との間の電流をチャネル経由でＯＮ/ＯＦＦするように制御する。
【０００５】
コンデンサに蓄積された充電は、漏電のため時間が経つにつれ減少する。充電がある閾値未満のレベルに減少する前に、メモリコンデンサを回復しなければならないので、メモリは、ダイナミックＲＡＭ（ＤＲＡＭ）と呼ばれる。
【０００６】
トレンチコンデンサを基礎とする従来のＤＲＡＭの改良型における重要な問題は、十分に大きな容量のトレンチコンデンサを形成することである。この問題は、将来、半導体構造素子の小型化が進むにつれより激化するだろう。集積密度の上昇により、１つのメモリセルの使用面、およびトレンチコンデンサの容量はますます減少する。
【０００７】
読み取り増幅器は、メモリセルに蓄積された情報を確実に読み取るために、十分な信号レベルが必要である。メモリ容量対ビット線容量の比率は、信号レベルの決定において重要である。メモリ容量が小さすぎると、上記比率は十分な信号を発生するのに小さすぎることもある。
【０００８】
同様に、低いメモリ容量は、高い回復周波数を必要とする。なぜなら、トレンチコンデンサに蓄積された充電量は、その容量により制限されており、漏電によりさらに減少するからである。メモリコンデンサの最小充電量を下回ると、メモリコンデンサに蓄積された情報を、接続された読み取り増幅器により読み取ることはもはや不可能である。情報は失われ、読み取りエラーとなる。
【０００９】
読み取りエラーを回避するために、漏電流を減少することが考えられる。一方ではトランジスタにより、他方ではコンデンサ絶縁体などの絶縁体により漏電流を減少することである。この処置により、不適当に短縮された保持時間（retention time）を延長することができる。
【００１０】
通常、ＤＲＡＭには、堆積コンデンサ、またはトレンチコンデンサが使用される。トレンチコンデンサを有するＤＲＡＭメモリセルの例は、米国特許公報第５,６５８,８１６号、４,６４９,６２５号、５,５１２,７６７号、５,６４１,６９４号、５,６９１,５４９号、５,０６５,２７３号、５,７３６,７６０号、５,７４４,３８６号、および５,８６９,８６８号に示されている。トレンチコンデンサは、たとえばシリコン基板に形成されている三次元構造である。コンデンサ電極面の拡大と、これによるトレンチコンデンサの容量の拡大は、たとえば基板のより深エッチングと、これによる深いトレンチとによって実現される。このとき、トレンチコンデンサの容量が拡大しても、メモリセルが必要とする基板表面が拡大することはない。しかしこの方法も制限されている。なぜなら、トレンチコンデンサの達成できるエッチングの深さは、トレンチの直径次第であり、製造時には、トレンチの深さとトレンチの直径との間で、特定な最終形式比率（Aspektverhaeltnisse）が達成できるだけだからである。
【００１１】
集積密度の上昇が進むと、１つのメモリセルが自由に使用できる基板表面は徐々に減少する。これに関連したトレンチの直径の減少は、トレンチコンデンサの容量の減少に繋がる。トレンチコンデンサの容量が小さく量られると、蓄積できる充電は、問題のない読み取りのために、下流に接続された読み取り増幅器では不十分であり、読み取りエラーとなる。
【００１２】
上記の問題は、たとえば刊行物N．C．C．Lou、電子デバイス国際会議（ＩＥＤＭ）１９８８、５８８頁以下で記載されているように、通常トレンチコンデンサの近くにあるトランジスタを、トレンチコンデンサの上部に移転することで解決される。これにより、トレンチが、従来、トランジスタのために空いていた基板表面の一部を占める。この配列により、トレンチコンデンサと、トランジスタとが、基板表面の一部を分担する。この配列は、トレンチコンデンサの上半分に成長するエピタキシャル層により実現できる。
【００１３】
なにより問題なのは、トレンチコンデンサのトランジスタへの電気的接続である。このためにN．C．C．Lou，ＴＥＤＭ１９８８、５８８頁以下で示される方法では、個々のリソグラフィ面のリソグラフィ整合が、それぞれトレンチコンデンサとトランジスタとの最小間隔を必要とする。これにより、メモリセルアレイのメモリセルは、比較的大きな表面を必要とし、高集積メモリアレイでの集積には不適格である。
【００１４】
さらに、特開平１０-３２１８１３号公報（ＪＰ１０−３２１８１３Ａ）は、トレンチコンデンサの直上において、選択トランジスタが引き続き成長するエピタキシャルシリコン層内に選択トランジスタが配置された周知のＤＲＡＭメモリセルを開示している。いわゆる”表面ストラップ”拡散層３５が、内側のコンデンサ電極２５をソース／ドレイン領域３４と電気的に接続するためにある。
【００１５】
さらに、米国特許公報第５８４３８２０号（ＵＳ５８４３８２０）に開示されているように、ＤＲＡＭメモリセルは周知であり、選択トランジスタは、水平なトレンチコンデンサ上において、補充的に成長したエピタキシャルシリコン層にある。
【００１６】
さらに、米国特許公報第５４１０５０３号（ＵＳ５４１０５０３）から、選択トランジスタと、トレンチコンデンサとを有するメモリセルは周知である。ここでは、選択トランジスタは、補充で成長したエピタキシャルシリコン層に配置されており、水平にトレンチコンデンサと境界しているので、ソース電極は、外側のコンデンサ電極と電気的、伝導的に接続されている。
【００１７】
本発明の課題は、高集積セルアレイに適当な方法でトレンチコンデンサを、トランジスタと電気的に接続することである。
【００１８】
本発明により、この課題は、請求項１に記載のメモリで解決される。さらに、提示された課題は、請求項７に記載の方法により解決される。
【００１９】
各従属項の項目は、好ましい更なる改造である。
【００２０】
本発明の基本的概念は、自己整合接続の使用である。この接続が、トレンチコンデンサをトランジスタと電気的に接続する。自己整合接続を構成するために、基板上の既存の構造が使用される。
【００２１】
このとき、ワード線をその絶縁被覆（Isolationshuellen）と共に、エッチングマスクとして接触トレンチの構成に使用するのが好ましい。接触トレンチでは自己整合接続が続いて構成される。
【００２２】
本発明の実施例では、トレンチ絶縁剤（STI）を、エッチングマスクとして、接触トレンチの構成に使用するのがさらに好ましい。このとき、自己整合接続が続いて構成される。
【００２３】
本発明の実施例では、接触トレンチの下の領域に１つの絶縁カラーがあるのがさらに好ましい。
【００２４】
本発明の実施例では、接触トレンチに、トレンチコンデンサとトランジスタとの間の電気的接続のために役立つ導電性材料があることがさらに好ましい。
【００２５】
本発明の実施例では、導電性材料の上の接触トレンチに導電性キャップがあるのがさらに好ましい。このキャップは、同様に、トレンチコンデンサとトランジスタとの電気的接続に役立つ。
【００２６】
絶縁カラーは、絶縁被覆層から、トランジスタのドレイン領域まで延びるのが好ましい。これにより、導電性材料と導電性キャップは、トレンチコンデンサを放電する漏電を減少するように絶縁されている。
【００２７】
本発明の構造において、トレンチ絶縁剤が少なくとも絶縁被覆層の深さまで達しているのがさらに好ましい。
【００２８】
各メモリセルには、トランジスタとトレンチコンデンサとがある。このトランジスタは、ドレイン領域、ソース領域、チャネル、およびソース領域とドレイン領域との間に配列された第１のワード線を、トレンチコンデンサは内部電極、外部電極、および誘電層を有している。本発明による、上記メモリセルを備えたメモリの構造方法は、次のステップを含む；トレンチのある基板を用意し、このトレンチに、トレンチコンデンサの内部電極を構成するための導電性材料を充填する。そして、絶縁被覆層を導電性のトレンチ充填剤の上に形成し、エピタキシャル層を基板の表面に成長させ、エピタキシャル層が、絶縁被覆層を少なくとも部分的に覆う。そして、隣接し合うメモリセルを絶縁するために、トレンチ絶縁剤を少なくともエピタキシャル層の中に構成し、エピタキシャル層の上半分に第１のワード線を、トレンチコンデンサの上半分に第２のワード線を構成する。このとき、第１のワード線は、第１の絶縁被覆に、第２のワード線は第２の絶縁被覆に囲まれている。エピタキシャル層の中のソース領域とドレイン領域とを決定し、エピタキシャル層と、絶縁被覆層により接触トレンチを導電性トレンチ充填剤までエッチングする。このとき、第１のワード線は、第１の絶縁被覆と共に、第２のワード線は、第２の絶縁被覆と共に、エッチングマスクとして、接触トレンチのエッチングに使用される。接触トレンチの中に自己整合された接続を用意し、この接触トレンチが、導電性トレンチ充填剤をドレイン領域と電気的に接続する。
【００２９】
本発明により、接触トレンチは第１および第２のワード線の間に自己整合して形成される。つまり、第１、および第２のワード線は、第１、もしくは第２の絶縁被覆と共にエッチングマスクとして接触トレンチの形成のために使用される。
【００３０】
更なる構成では、トレンチ絶縁剤がエッチングマスクとして接触トレンチを構成するために形成されている。
【００３１】
絶縁カラーが接触トレンチに形成されているのが好ましい。さらに、接触トレンチには、少なくとも１つの導電性材料が充填されてトレンチコンデンサとトランジスタとの間の電気的接触に役立つ。
【００３２】
製造方法のさらに好ましい実施例において、導電性材料の上半分と絶縁カラーの上半分に、導電性キャップが形成されていることが望ましく、このキャップは、同様に電気的接続のために役立つ。
【００３３】
絶縁カラーは、導電性材料と、導電性キャップがドレイン領域の上だけでエピタキシャル層と電気的に接続されるように形成されているのが好ましい。これにより、トレンチコンデンサを放電する漏電が減少される。
【００３４】
さらに好ましい方法は、エピタキシャル層を原位置にてドーピングする。これにより、トランジスタのチャネルのドーピング、および穴のドーピングは、エピタキシャル層の成長においてまず使用される。さらに、急峻なドーピング側面の構成が可能で、小さな漏電に繋がり、構造素子を等級付けできるようになる。
【００３５】
本発明による方法のさらに好ましい構成では、エピタキシャル閉鎖継ぎ目（Schliessfuge）がエピタキシャル層に形成されている。エピタキシャル層は、トレンチ絶縁剤、および/または接触トレンチにより少なくとも部分的に取り除かれている。トレンチのレイアウトを、エピタキシャル閉鎖継ぎ目ができる限り小さいように、基板の結晶定位に調節することがさらに好ましい。
【００３６】
さらに好ましい方法の変形は絶縁被覆層を、トレンチを形成したハードマスクの除去前に形成することがさらに好ましい。このことにより、トレンチに絶縁被覆層を選択的に、導電性トレンチ充填剤の上へ形成することが可能である。
【００３７】
エピタキシャル層を加熱工程で処理するのがさらに好ましい。この工程は、エピタキシャル層における欠陥を減少し、エピタキシャル閉鎖継ぎ目をアニール処理する。このとき、エピタキシャル閉鎖継ぎ目の結晶構造は、可能な限り完全に再形成される。
【００３８】
さらにエピタキシャル層を平坦化工程で処理するこがさらに好ましい。この工程は、エピタキシャル層の表面を平坦にし、部分的にエッチバックする。
【００３９】
好ましい構成では、ワード線とその絶縁封止を側面のへり板（スペーサ）としてトレンチ絶縁剤の側面に形成する。これはワード線が、最小リソグラフィ寸法Ｆ未満の幅であるという利点がある。
【００４０】
本発明の実施例を図に示し、詳述する。
【００４１】
図面において、同一の参照番号は、同一あるいは機能的に同一の部材を示している。
【００４２】
本発明の第１の実施形態を図１に示す。メモリセル１００は、トレンチコンデンサ１１０と、トランジスタ１６０とからなる。トレンチコンデンサ１１０は、表面１０６を備える基板１０５内に形成される。埋込ウェル１５５は、たとえば、基板１０５がｐドープドシリコンで形成されていれば、ｎドープドシリコンで形成される。ホウ素、ヒ素、あるいはリンが、シリコンをドープするドーパントとして適している。トレンチコンデンサ１１０は、上部領域１２０と下部領域１２５とを備えているトレンチ１１５を備えている。大きな絶縁カラー１５０が、トレンチ１１５の上部領域１２０に配置されている。トレンチの下部領域１２５は、少なくとも部分的に埋込ウェル１５５を貫通する。埋込プレート１４５は、トレンチ１１５の下部領域１２５の周りに配置されており、トレンチコンデンサ１１０の外側コンデンサ電極を形成する。隣接するメモリセルの埋込プレートは、埋込ウェル１５５により相互に電気的に接続されている。埋込プレート１４５は、たとえば、ｎドープドシリコンにより形成される。
【００４３】
トレンチ１１５の下部領域１２５には、誘電層１４０が配列され、トレンチコンデンサ１１０の誘電蓄電（storage dielectric）を形成している。誘電層１４０は、酸化シリコン、窒化シリコンあるいは酸化窒素シリコンにより形成することができる。高誘電定数を持つ誘電蓄電を用いることも可能であり、たとえば、酸化タンタル、酸化チタニウム、ＢＳＴ（チタン酸ストロンチウムバリウム）、および他の好適な誘電体を用いることができる。
【００４４】
トレンチ１１５は、導電性のトレンチ充填剤１３０により充填されており、内部コンデンサ電極を形成するとともに、たとえばドープされたポリシリコンにより形成される。絶縁被覆層１３５は、たとえば酸化シリコンにより形成されており、導電性のトレンチ充填剤１３０の上に配置されている。さらに、自己整合接続２２０は、導電性のトレンチ充填剤１３０の上に配置されており、上部領域２１５と下部領域２１０とを有する接触トレンチ２０５の中に配置されている。接触トレンチ２０５の下部領域は、絶縁カラー２３５が並んで形成されていると同時に、導電性のトレンチ充填剤１３０上に配置された導電性材料２２５を囲んでいる。導電性キャップ２３０は、絶縁カラー２３５と、接触トレンチ２０５の導電性材料２２５との上に配置されている。
【００４５】
導電性材料２２５および導電性キャップ２３０は、たとえばドープされたポリシリコンにより形成される。絶縁カラー２３５は、たとえば酸化シリコンにより形成される。
【００４６】
エピタキシャル層２４５は、絶縁被覆層１３５と基板１０５との上に配置されている。トランジスタ１６０は、導電性キャップ２３０に接続されたドレイン領域１６５を備えている。さらに、トランジスタ１６０は、ソース領域１７０とチャネル１７５とを備えており、これらは同様にエピタキシャル層２４５内に形成される。ソース領域１７０およびドレイン領域１６５は、たとえばドープされたシリコンより形成される。
【００４７】
トランジスタ１６０のチャネル１７５の上に形成されているのは、第１のワード線１８０であり、たとえば窒化シリコンにより形成されている第１の絶縁被覆１８５に沿うように形成されている。トレンチ絶縁剤２５０は、本実施の形態では酸化シリコンにより形成される。トレンチ絶縁剤の配置は、図２により詳細に示されている。第２のワード線１９０は、第２の絶縁被覆が沿うように形成されており、トレンチ絶縁剤２５０の上に配置されている。第３のワード線２００は、第１のワード線１８０の隣に配置されている。阻止層２４０は、上記ワード線およびソース領域１７０の上に配置されており、第１と第２のワード線との間の層は除去されている。阻止層は、第１のワード線１８０と第３のワード線２００との間の領域を保護している。
【００４８】
アクティブ領域２７０は、トレンチ絶縁剤２５０により全周囲を囲まれており、エピタキシャル層２４５内に配置されている。
【００４９】
図２は、図１に示す本発明のメモリセルの一実施形態を示す平面図である。アクティブ領域２７０はトレンチ絶縁剤２５０全周を囲むように形成される。トレンチ１１５はアクティブ領域２７０の端部に配置される。
【００５０】
さらに、図３には、図１に示すメモリセルの平面図を示す。明瞭さを期すため、トレンチ１１５は図示していないが、図２に示したような位置に配置されている。図３では、第１の絶縁被覆１８５を備える第１のワード線１８０がアクティブ領域２７０に配置されている。第２の絶縁被覆を備える第２のワード線１９０は、トレンチ絶縁剤２５０に配置されている。自己整合接続２２０は、第１の絶縁被覆１８５を備える第１のワード線１８０、第２の絶縁被覆１９５を備える第２のワード線１９０、およびトレンチ絶縁剤２５０により区切られている。さらに、ソース領域１７０は、トレンチ絶縁剤２５０と、第１のワード線１８０と、第３のワード線２００との間に配置されている。
【００５１】
図４は、図１に示すメモリセルの平面図である。図３とは対照的に、トレンチ１１５の位置を示している。
【００５２】
図５は、図１に示すメモリセルの平面図である。メモリセル１００の大きさがフレームにより示されている。これは、８Ｆ²セルであり、Ｆは実現可能なリトグラフィ次元の最小値である。メモリセル１００を示すフレーム内では、基板表面１０６の大部分がトレンチ１１５により用いられている。図４と比較すると、絶縁被覆層１３５上に形成されたエピタキシャル閉鎖継ぎ目２７５の位置が示されている。
【００５３】
第１のワード線１８０により制御されるトランジスタ１６０と、第３のワード線２００により制御される隣接トランジスタとは、これら２つのワード線の間に配置された共通ソース領域１７０を用いる。
【００５４】
図５の上部領域においては、明瞭さを期すべく、トレンチ絶縁剤２５０に配置されるワード線を除いて、トレンチ絶縁剤２５０を示している。
【００５５】
図１〜５を参照しつつ、本発明のメモリセルを製造する方法を説明する。ＤＲＡＭメモリセルが内部あるいは上部に製造される基板１０５が提供されている。現在の変形例では、基板１０５は、たとえばホウ素であるｐ型ドーパントによりわずかにドープされている。ｎドープドである埋込ウェル１５５は、基板１０５内における好適な深さに形成されている。たとえば、リンあるいはヒ素を、埋込ウェル１５５をドープするドーパントとして用いることができる。埋込ウェル１５５は、たとえば、注入によっても製造することが可能であり、隣接するコンデンサの埋込プレートの間における導電的な接続を形成する。他には、埋込ウェル１５５は、エピタキシャル成長、ドープドシリコン層、あるいは結晶成長（エピタキシャル成長）と注入法とを組み合わせることによっても形成することができる。この技術は、ブロナーらによる米国特許5,250,829号に開示されている。
【００５６】
トレンチ１１５は、好適な硬度の被覆層を用いつつ、反応イオンエッチングステップ（ＲＩＥ）のためのエッチングマスクとして形成される。引き続き、大きな絶縁カラー１５０は、たとえば酸化シリコンで形成されていれば、トレンチ１１５の上部領域１２０に形成される。埋込プレート１４５は、たとえば、ヒ素あるいはリンであるｎ型ドーパントを用いて、外側コンデンサ電極として引き続き形成される。この場合、大きな絶縁カラー１５０は、トレンチ１０８の下部領域１２５にドープするのを制限するドーピングマスクとしての役割を果たす。気相ドーピング、プラズマドーピング、あるいはプラズマ浸漬イオン注入（ＰＩＩＩ）により埋込プレート１４５を形成することができる。これらの技術は、たとえば、ランソムらによる「J Electrochemical. Soc., Volume 141, No.5(1994)」の１３７８頁からの部分、米国特許第5,344,381号、米国特許第4,937,205号に記載されている。ドーピングマスクとして大きな絶縁カラー１５０を用いるイオン注入も同様に可能である。他に、埋込プレート１４５は、たとえばＡＳＧ（ヒ素珪酸ガラス）であるドープされた珪酸ガラスをドーパント源として用いることで形成される。変化物は、たとえばベッカーらによる「J Electrochemical. Soc., Volume 136(1989)」の３０３３頁からの部分に記載されている。ドープされた珪酸ガラスがドーピングに用いられる場合、埋込プレート１４５の製造後に除去される。
【００５７】
その後、誘電層１４０は形成されるとともに、トレンチ１１５の下部領域１２５の層を形成する。誘電層１４０は、コンデンサ電極を分離する蓄電誘電（Speicherdielektrikum）としての役割を果たす。誘電層１４０は、たとえば、酸化シリコン、窒化シリコン、オキシニトリド、あるいは酸化シリコンと窒化シリコンとの層からなる積層とすることができる。高誘電定数を有する材料、たとえば酸化タンタルあるいはＢＳＴを用いることができる。
【００５８】
導電性のトレンチ充填剤１３０は、たとえばドープされたポリシリコンあるいはアモルファスシリコンで形成することができ、その後、トレンチ１１５を充填するために成長される。たとえば、ＣＶＤあるいは他の公知のプロセス技術をこの目的のために用いることができる。
【００５９】
絶縁被覆層１３５は、導電性のトレンチ充填剤１３０に形成される。これは、たとえば導電性のトレンチ充填剤１３０を熱酸化することによって実現することができる。導電性のトレンチ充填剤１３０の上に絶縁被覆層１３５を堆積することも可能である。たとえば、ＣＶＤ堆積法をこの目的のために用いることができる。導電性のトレンチ充填剤１３０の上に選択的に絶縁被覆層１３５を形成することが特に有利である。この時点において、トレンチ１１５をエッチングするために用いられる硬い被覆層は、現在基板表面上にあり、絶縁被覆層１３５が形成される領域を残しているのみであるため、絶縁被覆層１３５を製造することは実現可能である
【００６０】
選択的なエピタキシャル成長は、たとえばＮ．Ｃ．Ｃロウらによる「ＩＥＤＭ１９８８」の５８８頁からに記載されているが、エピタキシャル層はエピタキシャルの中断を伴う２つのステップにより成長される。中断中において、酸化層にウィンドウをエッチングするようなプロセスステップは実行される。プロセス中においてエッチングによるダメージが発生するとともに、エピタキシャル層を欠損する危険性が高まり、漏電流が発生する。さらに、第２エピタキシャルステップのパフォーマンスにおいても、成長がモノクリスタルシリコンとポリシリコンとの両方に影響を受けるという問題がある。これは、ポリクリスタル領域からモノクリスタル領域へと伝播する。エピタキシャルは、モノクリスタルシリコンと、ポリクリスタルシリコンとの両方により実行されるので、クリスタルの欠陥が生じる。なお、ここでは、成長したポリクリスタルの”ネック”は、メモリセル構造で機能的な部分となるので、クリスタルの欠陥は避けることができない。本発明に係る欠点は、エピタキシャル閉鎖継ぎ目２７５を少なくとも部分的に除去することにより解決される。
【００６１】
その後、成長したエピタキシャル層２４５は、それぞれ、エッチバックされるとともに、エッチバック方法およびＣＭＰ（化学機械研磨：Chemical Mechanical Polishing）法により平坦化（planarisiert）される。
【００６２】
その後、トレンチ絶縁剤２５０が形成される。この目的のため、図２に示されたトレンチ絶縁剤の領域は、エッチングされるとともに、たとえば酸化シリコンである誘電材料により充填され、その後平坦化される。この場合、アクティブ領域２７０は、トランジスタ１６０の製造後においても残存している。トレンチ絶縁剤２５０は、好ましくはエピタキシャル閉鎖継ぎ目２７５の一部が除去されるような方法で形成されることが好ましい。
【００６３】
ゲート酸化物の製造後、その後の露出工程とエッチングステップとにおいてワード線が形成されたものから、ドープされたポリシリコン層が堆積される。この場合、第１のワード線１８０はアクティブ領域２７０に形成され、第２のワード線１９０がトレンチ絶縁剤２５０に形成される。第１のワード線１８０は第１の絶縁被覆１８５により囲まれ、一方で第２のワード線１９０は第２の絶縁被覆１９５により囲まれている。これらの絶縁被覆は、たとえば窒化シリコンにより形成することができる。
【００６４】
その後、ドレイン領域１６５とソース領域１７０とが、イオン注入により形成される。この場合、ワード線は、注入マスクとしての絶縁被覆とともにポリシリコンから形成される。第１のワード線１８０は、絶縁被覆層１３５の上を直角に走るように配置されるので、トランジスタ１６０のチャネル１７５の一部は、絶縁被覆層１３５の直上に配置され、その結果、トランジスタ１６０は部分ＳＯＩトランジスタとして形成される。
【００６５】
その後、阻止層２４０が等角的に堆積され、その結果、ワード線の絶縁被覆を覆うこととなる。阻止層２４０はたとえば窒化シリコンから形成される。その後、阻止層２４０の位置まで酸化層が堆積されるとともに平坦化され、たとえば第１のワード線１８０と第３のワード線２００との間における絶縁性充填剤２８０を形成する。その後、フォトリソグラフィとエッチングとにより阻止層２４０に窓が開かれる。この場合、阻止層２４０は、第１のワード線１８０と第２のワード線１９０との間、ドレイン領域１６５の上において除去される。酸化シリコンより形成されたトレンチ絶縁剤２５０と、窒化シリコンからなる第１の絶縁被覆１８５と第２の絶縁被覆１９５とに関して選択である異方性プラズマエッチングにより、ドレイン領域１６５とエピタキシャル層２４５とは、絶縁被覆層１３５の位置までエッチングされる。エッチングは、選択的であるので、絶縁被覆層１３５の位置において停止する。さらに、エッチングは、ワードラインの絶縁被覆とトレンチ絶縁剤２５０とによって外部を区切られており、自己整合(selbstjustiert)される。エピタキシャル閉鎖継ぎ目２７５の残留物がこのエッチング仮定において好ましくは除去される。
【００６６】
その後、絶縁被覆層１３５における被覆されていない部分が除去される。これは、酸化シリコンからなる絶縁被覆層１３５を選択的に除去する選択的なエッチングによって実行される。この選択性は、ドープされたシリコンからなる導電性のトレンチ充填剤１３０に関するものであるとともに、シリコンからなるエピタキシャル層２４５に関するものであり、窒化シリコンからなる第１および第２の絶縁被覆１８５および１９５に関するものである。
【００６７】
その後、絶縁カラー２３５は接触トレンチ２０５の下部領域２１０に形成される。このため、異方性エッチングバック（スペーサ技術）により形成された絶縁カラー２３５から、熱酸化が実行され、酸化シリコン層が堆積される。その後、導電性材料２２５が絶縁カラー２３５に形成される。導電性材料はドープされたポリシリコンからなり、たとえばＣＶＤ方法を用いて堆積される。
【００６８】
絶縁カラー２３５は、ドレイン領域１６５の深さまで選択的にエッチバックされる。清掃工程の後、導電性キャップ２３０が堆積されて、ドレイン領域１６５と導電性材料２２５との間を接続する。その結果、導電性のトレンチ充填剤１３０は導電性材料２２５を介してドレイン領域１６５と電気的に接続される。この構成により、導電性キャップ２３０と導電性材料２２５とは、絶縁カラー２３５により、エピタキシャル層２４５から絶縁されるので、その結果、トレンチコンデンサは漏電流によっては放電されない。
【００６９】
第１の実施例にかかる自己整合接続２２０を備えるメモリの製造方法は上記した通りである。後述するプロセスステップは、通常の方法における従来技術に対して公知の機能的要素を備えるメモリを完成させる。
【００７０】
図６は、自己整合接続を備えるメモリのさらなる変更態様を図示している。これは、トレンチコンデンサと部分ＳＯＩトランジスタとを備えるオープンビットライン構造を有する４Ｆ²セルレイアウトを備える単一トランジスタメモリセル構成である。図示されたメモリセル１００は、トレンチコンデンサ１１０とトランジスタ１６０とを備える。トレンチコンデンサ１１０は、基板１０５上および基板１０５内に形成される。埋込ウェル１５５は、たとえばｎドープドシリコンからなり、基板１０５に導入される。トレンチコンデンサ１１０は、上部領域１２０と下部領域１２５とを有するトレンチ１１５を備えている。大きな絶縁カラー１５０は、トレンチ１１５の上部領域１２０に配置されている。トレンチ１１５の下部領域１２５は、埋込ウェル１５５を少なくとも部分的に貫通する。埋込プレート１４５は、トレンチ１１５の下部領域１２５の周りに配置され、該プレートは外側コンデンサ電極を形成する。隣接するメモリセルの埋込プレート１４５は埋込ウェル１５５により相互に電機的に接続されている。
【００７１】
トレンチ１１５の下部領域１２５は、誘電層１４０に沿うように配置されており、トレンチコンデンサの蓄電誘電を形成する。誘電層１４０は、複数の層あるいは積層から形成され、酸化シリコン、窒化シリコンあるいは酸化窒素シリコンにより形成することができる。トレンチ１１５は、導電性のトレンチ充填剤１３０により充填され、内部コンデンサ電極を形成する。絶縁被覆層１３５は導電性トレンチ充填剤１３０の上で、大きな絶縁カラー１５０の内部に配置される。
【００７２】
エピタキシャル層２４５は、絶縁被覆層１３５の上であって、大きな絶縁カラー１５０の上であって、基板１０１の上に配置されている。トランジスタ１６０は、エピタキシャル層２４５内に形成されるとともに、ソース領域１７０と、ドレイン領域１６５と、チャネル１７５とを備えている。さらに、トランジスタ１６０は、チャネル１７５を制御する第１のワード線１８０を備えている。第１のワード線１８０は、第１の絶縁被覆１８５に沿うように配置されており、たとえば窒化シリコンからなるものである。ドレイン領域１６５は、自己整合接続２２０により導電性のトレンチ充填剤１３０に電気的に接続されている。自己整合接続２２０は、絶縁カラー２３５と、絶縁カラー２３５の内部に配置された導電性材料２２５と、導電性材料２２５をドレイン領域１６５に接続する導電性キャップ２３０とを備えている。絶縁カラー２３５は、導電性トレンチ充填剤１３０、導電性材料２２５、あるいは導電性キャップ２３０からエピタキシャル層２４５に漏電流が流れないような方法で配置される。
【００７３】
トレンチ絶縁剤２５０は、隣接するメモリセルの間に配置され、上記メモリセルを互いに電気的に絶縁する。トレンチ絶縁剤２５０の構成は、図８を参照しつつ、より詳細に説明する。
【００７４】
図７において、図６によるセル配列の初期プロセス工程を示す。図示されているトレンチ絶縁剤２５０は、すなわちワード線の方向に延びる第２のトレンチ絶縁剤２６０である。エピタキシャル層２４５の表面では終わらないトレンチ絶縁剤２６０の両側には、酸化シリコンなどから構成される犠牲間隔板（Opferabstandsstege）２６５がある。
【００７５】
図８において、図６によるメモリセル配列の平面図を示す。本実施例において、メモリセル１００の寸法は４Ｆ²である。メモリセル１００は、特にトレンチコンデンサ１１０のあるトレンチ１１５から構成されている。トレンチ１１５の上に、第１の絶縁被覆１８５に囲まれた第１のワード線１８０が延びる。第１のワード線の一方の側にソース領域１７０が、他方の側にドレイン領域１６５が、そして接触トレンチ２０５に自己整合接続２２０が配列されている。トレンチ絶縁剤２５０は、隣接し合うメモリセルの間に延びる。アクティブ領域２７０は、トランジスタの処理に使用される。本実施例において、トレンチ絶縁剤２５０は、ビット線に平行に延びる第１トレンチ絶縁剤２５５から構成されている。この第１トレンチ絶縁剤２５５は、ワード線に平行に延びる第２のトレンチ絶縁剤２６０から構成されている。
【００７６】
エピタキシャル層２４５の中には、トレンチ１１５上の中央にエピタキシャル閉鎖継ぎ目２７５がある。
【００７７】
図７を参照して、図６によるメモリの製造を説明する。本発明によるメモリセル配列の製造は、トレンチコンデンサ１１０を４Ｆ²レイアウトに実現することから始まる。このとき、トレンチ１１５を基板１０５にまずエッチングする。トレンチ１１５の上部領域１２０には、大きな絶縁カラー１５０が形成される。そして、トレンチ１１５の周りの下部領域に埋込プレート１４５を形成するようにドープする。トレンチ１１５の下部領域１２５には、誘電層１４０が続いて形成される。トレンチを、導電性のトレンチ充填剤１３０で充填し、そして、埋込ウェル１５５をドーピング剤の使用により形成する。続いて導電性のトレンチ充填剤１３０を、熱酸化によって酸化し、絶縁被覆層１３５をトレンチ１１５の開口部上に形成する。これは自己整合的に行われる。なぜなら、基板表面の残留物は、トレンチ１１５の形成に使用されたハードマスクによってこの時機に覆われるからである。
【００７８】
続いて、ハードマスクを除去すると、基板１０５の表面１０６が、絶縁被覆層１３５、大きな絶縁カラー１５０、および基板１０５からこの時機に構成される。拡散酸化層の酸化の後、埋込ウェル１５５がドーピング剤の埋め込みによって形成され、隣接し合うメモリセルの埋込プレートを接続する。
【００７９】
拡散酸化層を除去した後、基板表面１０６は洗浄され、エピタキシャル層２４５が選択的に成長する。このとき、エピタキシャル層２４５の成長は、露出した基板１０５上で始まり、絶縁被覆層１３５で閉鎖されたトレンチ１１５へ全ての方向から側面に完全に成長する。このとき、エピタキシャル閉鎖継ぎ目２７５が、絶縁被覆層１３５の中央上に形成される。
【００８０】
続いてトレンチ絶縁剤２５０を、２つの別々の工程で製造する。まず、ビット線の方向に延びる第１トレンチ絶縁剤２５５を、エピタキシャル層２４５とその表面で平坦に接続するように従来技術で製造する。
【００８１】
続いて第２のトレンチ絶縁剤２６０を、ワード線の方向に形成する。このため、比較的厚いマスク堆積が形成され、選択的プラズマエッチングによりエピタキシャル層２４５と基板１０５とに転移される。続いて、形成されたトレンチを、酸化シリコンで充填されたマスク堆積の表面まで平坦にエッチバックする。そして、マスク堆積を選択的に取り除き、図７に示す第２のトレンチ絶縁剤２６０が残る。トレンチコンデンサ１１０は、このとき第２のトレンチ絶縁剤２６０から絶縁被覆層１３５まで重複し、エピタキシャル層２４５を、この領域で除去する。続いて、酸化シリコンから犠牲間隔板２６５を第２のトレンチ絶縁剤２６０の側面に構成する。そして、第１のワード線１８０は、その第１の絶縁被覆１８５と共に、側面のへり板（スペーサ）として間隔板２６５に生成される。このことは、等方性層析出と異方性選択的エッチバック（スペーサ技術）とによって行われる。
【００８２】
このとき、第１のワード線１８０は、絶縁被覆層１３５の上に垂直に形成されるので、トランジスタ１６０は、部分的なＳＯＩトランジスタとして形成されている。続いて、ソース領域１７０を、埋め込みによって形成する。第１のワード線１８０と第３のワード線２００との間隙が、ソース領域１７０の上にあり、絶縁性充填剤２８０で充填されている。第２のワード線１９０は、第１のワード線に対して平行に第２のトレンチ絶縁剤２６０の隣接するする構造に形成されている。
【００８３】
続いて、表面的に露出したワード線１８０、１９０、および２００を、選択的にエッチバックする。第１の絶縁被覆１８５、および第２の絶縁被覆１９５とを完成するために、エッチバックによって生じるトレンチを、層析出と、平坦化とによって、窒化シリコンからなる絶縁体で充填する。
【００８４】
図６を参照すると、後に続くフォトリソグラフィ工程で、犠牲間隔板２６５が露出し、エピタキシャル層２４５の表面までプラズマエッチングにより選択的にエッチバックする。このとき、ソース領域１７０がある領域は被覆される。低いエッチング率のため、第２のトレンチ絶縁剤２６０がこのとき同時に部分的にエッチバックされる。続いて、ドレイン領域１６５をドーピング剤の埋め込みにより形成する。
【００８５】
自己整合接続２２０は、第１トレンチ絶縁剤２５５、第２のトレンチ絶縁剤２６０、および第１のワード線の第１の絶縁被覆の間に形成される。自己整合接続２２０は、まず既存の構造を使用することで形成される。このため、自己整合と呼ばれる。このとき、ソース領域１７０がある領域は、阻止層２４０で被覆される。
【００８６】
このため、接触トレンチ２０５を、異方性エッチングによりエッチングし、ドレイン領域の一部と、エピタキシャル層２４５の一部とをこの領域で除去する。選択的エッチングは、窒化シリコンから形成されている絶縁被覆層１３５の上で停止する。接触トレンチ２０５のエッチングによって、エピタキシャル閉鎖継ぎ目２７５を除去する。
【００８７】
絶縁被覆層１３５は、接触トレンチ２０５の底で除去される。このエッチング工程を、第１の絶縁被覆１８５とトレンチ絶縁剤２５０とに対して選択的に行う。続いて、絶縁カラー２３５を、酸化、酸化シリコンの析出、および異方性エッチバック（スペーサ技術）によって形成する。絶縁カラー２３５に、ドープされたポリシリコンから導電性材料２２５が析出される。
【００８８】
続いて、絶縁カラー２３５をドレイン領域１６５までエッチバックする。洗浄工程の後、導電性キャップ２３０が析出される。本実施例の導電性キャップ２３０は、ドープされたポリシリコンから形成される。このことにより、導電性のトレンチ充填剤１３０は、導電性材料２２５と導電性キャップ２３０とを経由してドレイン領域１６５へ電気的に接続される。さらに絶縁カラー２３５は、導電性のトレンチ充填剤１３０、導電性材料２２５、および導電性キャップ２３０がエピタキシャル層２４５に対して電気的接点を持たないように形成されている。この配列により、トレンチコンデンサ１１０を放電させる漏電が防止される。
【００８９】
これにより、自己整合接続２２０の形成が終了し、メモリセル配列は、通常の機能素子で従来技術から周知のように完成される。
【図面の簡単な説明】
【図１】 本発明に係るＤＲＡＭメモリセルの一実施例であり、本発明に係る方法の第１の実施形態に係る。
【図２】 図１のＤＲＡＭメモリセルアレイの一実施例の平面図である。
【図３】 図１のＤＲＡＭメモリセルアレイのさらに他の実施例の平面図である。
【図４】 図１のＤＲＡＭメモリセルアレイのさらに他の実施例の平面図である。
【図５】 図１のＤＲＡＭメモリセルアレイのさらに他の実施例の平面図である。
【図６】 本発明に係るＤＲＡＭメモリセルの第２の実施例であり、本発明に係る方法の第２の実施形態に係る。
【図７】 図６の実施例に係る初期プロセス段階を示す。
【図８】 図６に係るＤＲＡＭメモリセルアレイの実施例に係る平面図である。

Claims (14)

1. 基板（１０５）に少なくとも部分的に配置されている一方で、ドレイン領域（１６５）と、ソース領域（１７０）と、ソース領域（１７０）とドレイン領域（１６５）との間に配置されたチャネル（１７５）および第１のワード線（１８０）とを有するトランジスタ（１６０）を有しているとともに、外部電極（１４５）および誘電層（１４０）に挟まれた導電性トレンチ充填材（１３０）からなるトレンチコンデンサ（１１０）を有しているメモリセル（１００）を備えているメモリにおいて、
   トレンチコンデンサ（１１０）の内部電極を構成するための導電性トレンチ充填材（１３０）により充填されることにより、トレンチコンデンサ（１１０）の内部電極を形成するトレンチ（１１５）を基板（１０５）内に備えているとともに、
   導電性トレンチ充填材（１３０）の上に配置される絶縁性被覆層（１３５）と、
   基板（１０５）上および絶縁被覆層（１３５）上に少なくとも部分的に配置され、内部にトランジスタのソース領域（１７０）と、ドレイン領域（１６５）と、チャネル（１７５）とが形成されたエピタキシャル層（２４５）と、
   基板およびエピタキシャル層（２４５）内に形成され、内部電極に接触するトレンチ絶縁材（２５０）と、
   エピタキシャル層（２４５）上に配置され、トレンチ（１１５）を部分的に被覆し、第１の絶縁被覆（１８５）により囲まれている第１のワード線（１８０）と、
   トレンチ絶縁材（２５０）上に配置され、第２の絶縁被覆（１９５）により囲まれている第２のワード線（１９０）と、
   導電性トレンチ充填材（１３０）をドレイン領域（１６５）に電気的に接続する自己整合接続（２２０）が、導電性トレンチ充填材（１３０）の上面において絶縁性被覆層（１３５）と並ぶように配置されるとともに、第１の絶縁被覆（１８５）を有する第１のワード線（１８０）と第２の絶縁被覆（１９５）を有する第２のワード線（１９５）との間に形成されている接触トレンチ（２０５）とを備えていることを特徴とするメモリ。
2. 絶縁カラー（２３５）は、接触トレンチ（２０５）の下部領域（２１０）内に配置されていることを特徴とする請求項１に記載のメモリ。
3. 導電性材料（２２５）は、接触トレンチ（２０５）内に配置されており、
   接触トレンチ（２０５）は、トレンチ（１１５）内のトレンチ充填材（１３０）上に配置されていることを特徴とする請求項１または２に記載のメモリ。
4. 導電性キャップ（２３０）は、接触トレンチ（２０５）の導電性材料（２２５）上に配置されていることを特徴とする請求項３に記載のメモリ。
5. 絶縁カラー（２３５）は、エピタキシャル層（２４５）およびエピタキシャル層（２４５）内に形成されたドレイン領域（１６５）に沿うように、導電性トレンチ充填材（１３０）の上面から延びるとともに、導電性材料（２２５）とエピタキシャル層（２４５）との間に配置されており、
   導電性キャップ（２３０）は、絶縁カラー（２３５）の上に配置されているとともに、ドレイン領域（１６５）とトレンチ絶縁材（２５０）との間に配置されていることを特徴とする請求項４に記載のメモリ。
6. トレンチ絶縁材（２５０）は、絶縁被覆層（１３５）の深さよりも深い位置まで基板（１０５）内に延びていることを特徴とする請求項１ないし５のいずれか１項に記載のメモリ。
7. ドレイン領域（１６５）と、ソース領域（１７０）と、ソース領域（１７０）とドレイン領域（１６５）との間に配置されたチャネル（１７５）および第１のワード線（１８０）とを有するトランジスタ（１６０）を有しているとともに、外部電極（１４５）および誘電層（１４０）に挟まれた導電性トレンチ充填材（１３０）とからなるトレンチコンデンサ（１１０）を有している複数のメモリセル（１００）を備えているメモリを形成するための方法において、
   基板（１０５）にトレンチ（１１５）を設けるステップと、
   トレンチコンデンサの内部電極を構成するための導電性トレンチ充填材（１３０）によりトレンチ（１１５）を充填することによりトレンチコンデンサ（１１０）の内部電極を形成するステップと、
   導電性トレンチ充填材（１３０）上に絶縁性被覆層（１３５）を形成するステップと、
   基板（１０５）の表面（１０６）上にエピタキシャル層（２４５）を成長させることにより、絶縁被覆層（１３５）を少なくとも部分的にエピタキシャル層（２４５）で覆うステップと、
   少なくともエピタキシャル層（２４５）内で、内部電極に接触するように、トレンチ絶縁材（２５０）を形成するステップと、
   第１の絶縁被覆（１８５）により囲まれている第１のワード線（１８０）をエピタキシャル層（２４５）上に形成し、第２の絶縁被覆（１９５）により囲まれている第２のワード線（１９０）をトレンチ絶縁材（２５０）上に形成するステップと、
   エピタキシャル層（２４５）内にソース領域（１７０）とドレイン領域（１６５）とを画定するステップと、
   第１の絶縁被覆（１８５）を有する第１のワード線（１８０）と第２の絶縁被覆（１９５）を有する第２のワード線（１９５）とを接触トレンチのエッチングのためのエッチングマスクとして用いて、エピタキシャル層（２４５）および絶縁被覆層（１３５）を導電性トレンチ充填材（１３０）の位置までエッチングすることで、接触トレンチ（２０５）をエッチングするステップと、
   導電性トレンチ充填材（１３０）をドレイン領域（１６５）に電気的に接続する自己整合接続（２２０）を、導電性トレンチ充填材（１３０）の上面において絶縁性被覆層（１３５）と並ぶように設けるステップとを備えていることを特徴とする方法。
8. 接触トレンチ（２０５）の自己整合を形成するためのエッチングマスクとしてトレンチ絶縁材（２５０）を用いることを特徴とする請求項７に記載の方法。
9. 絶縁カラー（２３５）が、接触トレンチ（２０５）の下部領域（２１０）内に形成されていることを特徴とする請求項７または８に記載の方法。
10. 少なくとも１つの導電性材料（２２５）が、接触トレンチ（２０５）に注入されていることを特徴とする請求項７ないし９のいずれか１項に記載の方法。
11. 導電性キャップ（２３０）が、導電性材料（２２５）上および絶縁カラー（２３５）上の接触トレンチ（２０５）内に形成されていることを特徴とする請求項１０に記載の方法。
12. 導電性材料（２２５）および導電性キャップ（２３０）が、ドレイン領域（１６５）を介してのみエピタキシャル層（２４５）と電気的に接続されるように、絶縁カラー（２３５）が形成されていることを特徴とする請求項１１に記載の方法。
13. エピタキシャル層（２４５）の処理後に、加熱ステップが実行されることを特徴とする請求項７ないし１２のいずれか１項に記載の方法。
14. エピタキシャル層（２４５）の処理後に、エピタキシャル層（２４５）を平坦化する平坦化ステップが実行されることを特徴とする請求項７ないし１３のいずれか１項に記載の方法。

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