JP3860215B2 - 単一チャンネル双方向無線通信用半二重ｕａｒｔ制御 - Google Patents

Description

１．発明の技術分野
本発明は無線通信に関わり、更に詳細には唯１つの通信チャンネルを使用する双方向通信に関する。
２．関連技術の説明
無線単一チャンネル通信に関連して知られている１つの問題は、同一機器または同一システムの送信機で送信された信号が受信機部分において望みに反して受信されることである。この望みに反する受信問題を回避するために使用されてきた１つの方法は、信号を１つのチャンネルで送信して異なるチャンネルで受信する事である。しかしながらこの技術に基づいて、送信と受信信号に対して異なるチャンネルを使用することが、実際的でなかったりまたは不可能である場合がある。
望みに反する受信信号処理を防止するための別の方法は、データの一部を送信しそのデータ送信の極短時間の後に受信された同量のデータを削除することである。しかしながらこの様な方法は非常に複雑となり、それはどの受信データを消去またはフラッシュする必要があるかを判断できるように、装置がデータ送信のタイミングを追跡しなければならないためである。
送信データ用にディジタル信号フォーマットを使用するとデータフラッシングの問題が簡略化される。その理由はもちろん送信されたデータの正確な量が知られるため、等しい量を消去出来るからである。例えば、装置はＮバイトが送信されたことを判定する。従って別の装置からの応答を受信する前に現装置は最後に受信したＮバイトを消去しなければならない。理解されるようにこの実施例では装置はこれが送信したデータを受信することが可能であるが、注意深くデータを管理することでその様なデータは正しいデータが他の装置から受信される前に消去される。しかしながらこのシステムを実現する際の課題は、受信されたデータを迅速に消去し他の装置で送信された実際の信号の受信を妨げないようにしなければならない事である。
上記の問題を被る装置の１つの型式は、赤外線送信機／受信機でありこれは非コヒーレント光、すなわち直進経路を進むよりむしろ拡散傾向にある光を発生する。既知の赤外線ディジタル信号プロトコルを使用する装置、例えば赤外線ディジタル連合（INFRARED DIGITAL ASSOCIATI0N（IrDA））、に於いて送信および受信は同一”チャンネル”上で生じるが、それは空間周波数領域内を送信される信号を、その他の例えばＶＨＦまたはＵＨＦの様な電磁信号をその他のスペクトルから分離するように簡単には複数のチャンネルに分離することがではないためである。従って、非コヒーレント光が信号媒体として使用される際には、送信された信号が同一システムまたは装置の光ファイバーで頻繁に受信される。従って単一チャンネル赤外線システムは送信の度、その後に受信されたデータを廃棄するように適合されているが、それはその受信された信号が送信された信号そのものであるからである。
しかしながら先に説明したように、同一装置の赤外線送信機で送信され、望みに反して受信された信号を廃棄する際の難しさは、その受信機が別の装置から直ちに応答される信号を受信する準備をしなければならないため、データ廃棄のための応答時間が非常に短いことである。
従って発光ダイオード（ＬＥＤ）を使用して受信機として光検出器を含んでいたり、または別の型式の無線信号チャンネル通信のシステムでは、自分の装置の送信を受信してしまう問題が現実に存在する。従って必要なことは、装置の受信機が自分が送信した信号を受信することを防止する装置及び方法を、少ない処理資源で実施時間も短いやり方、従って、別の装置による応答で送信されたデータのブロックの初期部分を損失する危険を減らした方法で提供することである。
発明の概要
１つの装置と方法とが開示されており、ここで双方向通信が単一通信チャンネルで実施されており、これは不必要な処理を回避し単一チャンネル環境でのより効率的なデータ通信処理を可能としている。本発明による装置はＵＡＲＴ内の受信機部分を自動的に不能化および可能化するための論理回路を含み、これはＵＡＲＴが装置自身の送信機で送信されたデータを受信することを回避する。この様な回路を採用することにより、少なくとも２つの優れた特長が認められる。
第一に、ＵＡＲＴの受信機部分でデータが受信される度に発生し、かつ処理されなければならないソフトウェア割り込み処理が、そのＵＡＲＴ自身の送信機で送信されたデータを不必要に受信したものによっては、もはや発生されないし処理もされない。これにより、処理されなければならない不必要なソフトウェア割り込みの数を劇的に削減する。第二に、ＵＡＲＴが頻繁に他のシステムからの直近の応答を短い有限の時間内で繰り返し受信する準備をしなければならないので、実時間の制約の内で望みに反するデータを廃棄するということが、もはやその様なデータを廃棄する必要が無くなるので問題とはならないことである。此処に開示された装置並びに方法は実時間システムのタイミング制約を解決しており、ここで、送信中は受信機を不能化し送信が中断している際には受信機を受信可能と自動的にする回路並びに方法を用いて望まないデータを迅速に廃棄している。
１つの実施例に於いて、ＵＡＲＴ内のＵＡＲＴ制御回路が開示されており、その中でＵＡＲＴ制御回路は半二重モード信号を受信するための入力を含む。このＵＡＲＴ制御回路は半二重動作モード指示が受信された際にはＵＡＲＴを半二重動作モードで動作させる。半二重動作モード中は、ＵＡＲＴはこのＵＡＲＴが送信するためのデータが存在することを示す少なくとも１つの信号が少なくとも１つの入力で受信される度毎にその受信機を不能化する。
１つの実施例に於けるＵＡＲＴ制御回路は、ＦＩＦＯレジスタセットからの入力およびデータ格納器からの入力を含み、それぞれＵＡＲＴで送信するためのデータがその中に存在するか否かを示している。論理ユニットもまた処理ユニットからの入力を含み、これは標準ＵＡＲＴ受信機可能化フラグがセットされているか否かを示す。ＵＡＲＴ制御回路はまた先に説明した半二重可能化モード信号を受信するための入力を含む。半二重動作モードが指定され、送信機ＦＩＦＯおよび送信機データ格納器が共に空となるとＵＡＲＴは可能化される。受信機はまた半二重動作モードが指定されない場合もまた可能化される。それ以外の場合は受信機は不能化される。
本発明の方法は受信機可能化フラグが処理ユニットでセットされない場合は受信機を不能化することを含む。もしも受信機可能化フラグがセットされた場合は、受信機は可能化されこれは半二重動作モードが外部処理装置で指定されないかまたは送信機データ格納器およびＦＩＦＯレジスタセットが共に空の場合のいずれかである。それ以外の場合受信機は不能化され、これは半二重動作モードが指定されるか、送信機データ格納器またはＦＩＦＯレジスタセットのいずれかが空でない場合である。
【図面の簡単な説明】
本発明の方法及びシステムの更に完全な理解は、添付図を参照ながら提出された実施例の下記の詳細な説明を参照することにより得られるであろう。ここで、
図１は、ＵＡＲＴの例示実施例を表すブロック図である。
図２は、論理回路を含むＵＡＲＴの例示実施例を表すブロック図である。
図３は、本発明の論理回路の１つの実施例の論理構成部品とそれらの接続を図示する論理回路図である。
図４は、本発明による方法の論理フローの１つの実施例を図示する流れ図である。
実施例の詳細な説明
図１を参照すると、此処にはＵＡＲＴ１００の例としてあげる実施例が示されており、これはデータバス１０２でＣＰＵ１１０に結合されている。見て分かるように送信データ格納器１２０は送信機１４０で送信されるデータ用のデータ待ち行列として動作する。送信ＦＩＦＯ１３０は送信データ格納器１２０と送信機１４０との間にそれぞれ配線１０４および１０６で接続されている。ＦＩＦＯ１３０はＵＡＲＴ処理ユニット１５０にＦＩＦＯ１３０が送信用データを含むか否かを反映する信号を配線１０８経由で提供する。送信機１４０が信号１６０を送信する度にこの信号は受信機１７０で受信され、受信機１７０はその信号を格納器１８０に配線１１２経由で送信する。続いて格納器１８０は処理ユニット１５０に対して配線１１４経由で、受信機１７０からデータブロックを受信したことを示す。続いて処理ユニット１５０は応答して、格納器１８０に対して配線１１６経由でその様なデータブロックを削除するように指令する。典型的に１５０は格納器１８０に対して、送信機１４０が信号１６０を送信した極わめて直ぐ後でその様なデータブロックが信号として受信されると、常にデータブロックを削除するように指示する。更に詳細には送信機１４０は信号１６０を送信する毎に割り込みを生成しこれは処理ユニット１５０に配線１１８経由で送信される。同様に受信機１７０は信号１６０を受信する度に割り込みを生成しこれは処理ユニット１５０に配線１２２経由で送信される。従って理解されるように、処理ユニット１５０は送信機１４０が信号１６０を送信する度に受信機１７０から受信された割り込みを処理しなければならないが、それは同一の信号が受信機１７０で受信されるからである。これも説明しておかなければならないが、処理ユニット１５０は受信機１７０に対して受信機可能化フラグを配線１２４経由で送り、これは受信機１７０が信号を受信できるようにする。一般的にこの受信機可能化フラグは送信機１４０が送信中および同様に送信機１４０が送信していないがシステムの電源が投入されている時に配線１２４上にセットされる。
ディジタル信号フォーマットを使用すると、先に説明したように信号をフラッシングする際の問題が簡単化される。その理由はもちろん、送信されたデータの正確な量を知ることが出来るので、等しい量を削除出来ることにある。例としてあげると、装置はＮバイトが送信されたと判断する。従って他の装置からの応答を受信する前に、当該装置は受信された最新のＮバイトを削除しなければならない。理解できるように本実施例では、装置は送信されたデータを受信することは可能であるが、慎重にデータ管理することにより他の装置から実データが受信される前にその様なデータは削除される。しかしながらこのシステムを実施する際の問題は、他の装置で送信された実際の信号の受信を妨げないように、受信データを迅速に削除しなければならない点である。
図２は論理回路を含むＵＡＲＴのブロック図を示す。特に、ＵＡＲＴ２００は、外部ＣＰＵ２１０にデータバス２０２およびモード制御配線２０４で接続されている。送信データ格納器２２０は、送信ＦＩＦＯ２３０に配線２０６で接続されている。送信ＦＩＦＯ２３０はまた、送信機２４０に配線２０８で接続されている。従ってＵＡＲＴ２００が送信用データをＣＰＵ２１０からデータバス２０２経由で受信すると、送信データ格納器２２０は最初送信用データを格納するためのデータ待ち行列として動作する。続いて送信データ格納器２２０は、送信ＦＩＦＯ２３０に送信機２４０で送信されるデータを送信する。送信ＦＩＦＯ２３０は、当該技術分野で知られているように、送信機２４０でのデータ送信のタイミングを補助するように動作する。理解されるように、送信機２４０は、送信ＦＩＦＯ２３０から配線２０８経由で１バイトデータを受信する度に、この様なデータのバイトを信号２５０として送信する。また、送信機２４０は処理ユニット２６０に配線２１２で結合されており、処理ユニット２６０に対してソフトウェア割り込みを配線２１２経由で送信し、データバイトが送信されたことを指示する。
同様に受信機２７０は信号２５０を受信する度にソフトウェア割り込みを生成し、このソフトウェア割り込みは処理ユニット２６０に配線２１４経由で送信される。受信機２７０はまた受信信号を受信データ格納器２８０に配線２１６経由で送信する。
図１のＵＡＲＴの中で、先に説明したように処理ユニット１５０は受信機可能化フラグを受信機１７０に配線１２４経由で送信する。この受信機可能化フラグは受信機を可能化または不能化するために使用される。一般的に、受信機は、ＵＡＲＴが信号を送信しているか受信しているかに関わらず、フラグを論理１にセットする事が可能である。しかしながら、図２に示される本発明の実施例に於いて、受信機可能化フラグは、従来技術の様に受信機に送信される代わりに、論理ユニット２９０に配線２１８経由で送信される。論理ユニット２９０はまた、配線２２２経由で１つの信号を入力として受信し、これは送信データ格納器２２０が空であるか否かを示し、また１つの信号を配線２２４経由で受信し、これは送信ＦＩＦＯ２３０が空であるか否かを示す。配線２２２，２２４，２１８及びモード制御配線２０４経由で受信された各信号の論理状態に応じて、論理ユニット２９０は、受信機２７０を配線２２６経由で可能化するか不能化するかを判断する。
図２の実施例に於いて、論理ユニット２９０が受信機２７０の信号２５０の受信を可能とするのは、受信機可能化フラグが配線２１８上で真にセットされ、同様にモード制御配線２０４が半二重ではなくて全二重動作モードを反映しているか、または、もしもそれが半二重動作モードを反映している場合は、配線２２２および２２４上で受信された信号が送信データ格納器２２０および送信ＦＩＦＯ２３０がそれぞれ空であることを示している場合のみである。従って、例としてあげると、もしも配線２１８上で受信された受信機可能化フラグが真にセットされ、モード制御配線２０４が半二重動作モードが可能化されたことを反映している場合には、送信データ格納器２２０と送信ＦＩＦＯ２３０とが共に空であることを配線２２２および２２４経由で示されるときはいつでも、受信機２７０が信号２５０を受信することを論理ユニット２９０により配線２２６経由で可能とされる。従って、ＵＡＲＴ２００が送信動作モードにあることを、データ格納器２２０または送信ＦＩＦＯ２３０が直ちに送信すべきデータを有することで示されているときはいつでも、半二重動作モードが外部ＣＰＵ２１０によって配線２０４経由で指定されると受信機２７０が自動的に不能化される。
図２のＵＡＲＴ２００は、ＵＡＲＴ２００内に含まれている処理ユニット２６０を示す。この様な処理ユニット２６０はその機能を容易にＣＰＵ２１０で実行させることが出来る。この様な実施例に於いて、処理ユニット２６０に信号を搬送する各々の配線は単にそれらの信号を外部ＣＰＵ２１０に搬送してそこで処理させるだけである。
次に図３を参照すると、此処には図２の論理ユニット２９０の１つの実施例の論理図が示されている。理解されるように、図３の論理ユニット３００はＡＮＤゲート３１０，ＯＲゲート３２０、および第二ＡＮＤゲート３３０を含む。ＡＮＤゲート３１０の２つの入力は図２の送信データ格納器２２０および送信ＦＩＦＯ２２０からの配線２２２および２２４上を搬送される信号を受信し、これらの信号はそれぞれ送信データ格納器２２０および送信ＦＩＦＯ２３０が空であるか否かを反映している。ＡＮＤゲート３１０の論理出力はＯＲゲート３２０の１つの入力に配線３１２で送信される。図２の配線２０４経由でＣＰＵ２１０からＵＡＲＴ２００に搬送される半二重動作モード信号は反転器３４０に結合され、これは信号の状態をその信号がＯＲゲート３２０の第二入力に送信される前に反転させる。ＯＲゲート３２０の論理出力は続いてＡＮＤゲート３３０の１つの入力に配線３１４経由で送信される。見て分かるように、ＡＮＤゲート３３０は２つの入力を含み、その１つはＯＲゲート３２０の出力でもう一つの入力は図２の配線２１８であり、これはＲｘ可能化フラグを受信する。ＡＮＤゲート３３０の出力、即ちＲｘ可能化信号は、図２の配線２２６上を受信機２７０に対して送信され、受信機２７０を可能化または不能化する。理解されるように、受信機２７０は、下記の論理表現に基づく図３に示される論理ユニットによってのみ可能化される。
Rx Enable=((Data Store Empty AND Transmit FIFO Empty) OR Half Duplex Disable) AND Rx Enable Flag
もちろん、理解されるように、上記の表現また同様に図３の回路は同様の結果を実現するために多くの等価の論理を取りうる。例えば半二重不能化信号は半二重可能化信号の反対である。当業者は、ここに教示する本発明及び等価の論理回路および表現をどの様に導き出すかを容易に理解できるであろう。
次に、図４を参照すると、ここには本発明の方法の１つの実施例が示されている。ステップ４１０は、Ｒｘ可能化フラグがセットされているか否かの判定を含む。もしもセットされていない場合は、ステップ４２０で示されるように受信機は不能化される。もしもＲｘ可能化フラグがセットされている場合は、次にステップ４３０は半二重動作モードが指定されているか否かの判定を含む。指定されていない場合はステップ４４０で示されるように受信機は可能化される。しかしながらもしも半二重動作モードが指定されている場合は、本発明の方法はステップ４５０で示すように、送信データ格納器が空であるか否かの判定を含む。もしもデータ格納器が空で無い場合は、受信機はステップ４６０で不能化される。しかしながら、もしも送信データ格納器が空の場合は、本発明の方法はステップ４７０に示すように送信ＦＩＦＯが空であるか否かの判定を含む。もしも送信ＦＩＦＯが空でない場合は、受信機はステップ４６０で示されるように不能化される。しかしながらもしも送信ＦＩＦＯが空の場合は、送信機はステップ４４０で示されるように可能化される。しかしながら、当業者には容易に理解されるであろうが、上記のステップは本発明の趣旨から乖離することなく異なる順序に並べることが可能である。例えば、ステップ４７０をステップ４５０の前に置くことが出来る。別の例としては、ステップ４１０を最後に処理することも可能である。
以上に基づき、当業者は本発明がソフトウェア割り込み処理を著しく削減し、また処理装置の負荷を削減する装置並びに方法を提供していることを完全に理解できるであろう。上記の説明に基づく本発明の特長はまた、ＵＡＲＴが他のシステムからの応答を受信するために迅速に待機出来ることを含み、従って入力信号が受信できなくなる可能性を低下させている。
本発明の方法および装置の提出された実施例を添付図に図示し先の詳細説明の中で説明してきたが、本発明が開示された実施例によって制限されるものではなく、多数の再構成、修正変更および代替を以下の特許請求の範囲で規定された本発明の精神から逸脱することなく実施できることは理解されよう。

Claims (8)

1. ＵＡＲＴ内の制御回路であって、
   前記ＵＡＲＴを半二重動作モードおよび全二重動作モードとさせる、半二重モード可能化信号を受信するための１つの入力であって、前記少なくとも１つの入力がＦＩＦＯレジスタセットからのＦＩＦＯ空信号を搬送するための入力を含み、受信された信号はＦＩＦＯレジスタセット内にはＵＡＲＴで送信するためのデータが存在しないことを示す、前記１つの入力と、
   ＵＡＲＴが送信するデータが存在するか否かを示す少なくとも１つの信号を受信するための少なくとも１つの入力と、
   前記ＵＡＲＴの受信機ポートを不能化するための回路で、前記半二重モード可能化信号を受信するために前記入力に結合され、また少なくとも１つの信号を受信するために前記少なくとも１つの入力に結合され、そして前記ＵＡＲＴの前記受信機ポートに結合され、前記受信機ポートが受信可能とさせる１つの出力とを有する前記回路と、を含み、
   前記出力が前記ＵＡＲＴの前記受信機が受信可能とするのが、半二重モード可能化信号が受信されていない場合及び半二重モード信号が受信されていて前記ＦＩＦＯ空信号が前記ＦＩＦＯレジスタセットから受信されてそのＦＩＦＯ内に送信すべきデータが存在していないことを示している場合のみである、
   前記制御回路。
2. 請求項１記載のＵＡＲＴ制御回路であって、前記少なくとも１つの入力がデータ格納器から、データ格納器内にはＵＡＲＴで送信するためのデータが存在しないことを示すデータ格納器空信号を搬送するための入力を含む、前記ＵＡＲＴ制御回路。
3. 請求項２記載のＵＡＲＴ制御回路であって、前記出力が前記ＵＡＲＴの前記受信機を可能化するのが、前記半二重モード可能化信号が受信されていない場合及び前記半二重モード信号が受信されていて前記ＦＩＦＯレジスタセットからの前記ＦＩＦＯ空信号がそのＦＩＦＯ内に送信すべきデータが存在していないことを示し、そして前記データ格納器から受信された前記ＦＩＦＯ空信号がそのデータ格納器内にＵＡＲＴで送信すべきデータが存在していないことを示している場合のみである、前記ＵＡＲＴ制御回路。
4. 請求項３記載のＵＡＲＴ制御回路であって、ＵＡＲＴ受信機可能化フラグが既にセットされているか否かを示す処理ユニットからの入力をさらに含み、此処で前記ＵＡＲＴ制御回路出力が前記受信機を可能化するのが、前記処理ユニットからの前記入力が前記ＵＡＲＴ受信機可能化フラグが既にセットされていることを示している場合のみである、前記ＵＡＲＴ制御回路。
5. 単一チャンネル通信用ＵＡＲＴであって、
   前記ＵＡＲＴで信号として送信するためのデータを格納するために、外部発信源からデータを受信するように結合された送信データ格納器と、
   信号を送信するための送信機ポートと、
   前記送信機ポートで送信するために予め定められた量のデータを一時的に保持するための送信データレジスタセットであって、前記送信データ格納器からデータを受信するために結合されまた前記送信機ポートにデータを送信するために結合されている前記送信データレジスタセットと、
   送信された信号を受信するための受信機ポートと、
   前記受信された送信信号を表すデータを受信するために前記受信機ポートに結合されている受信機データ格納器と、
   ＵＡＲＴ動作を制御するための処理ユニットと、
   前記受信機ポートと前記送信データ格納器と送信データレジスタセットとに結合され、前記送信データ格納器及び前記送信データレジスタセットにデータが格納されているか否かに基づいて前記受信機ポートを不能化および可能化するための論理ユニットと、
   を含む前記ＵＡＲＴ。
6. 請求項５記載のＵＡＲＴであって、前記論理ユニットが更に半二重モード可能化信号を受信するための入力を含み、この入力が１つの外部装置に結合されている、前記ＵＡＲＴ。
7. 請求項６記載のＵＡＲＴであって、ＵＡＲＴ受信機可能化フラグを受信するための入力をさらに含み、この入力は前記処理ユニットに結合されている、前記ＵＡＲＴ。
8. ＦＩＦＯを送信するためのデータ格納器、送信機、受信機、受信用データ格納器、データ入出力配線、及び制御モード用入力を含むＵＡＲＴ内の１つの方法であって、
   動作モード制御用前記入力が半二重動作モードを指定しているか否かを判定するステップと、
   前記送信機ＦＩＦＯが空であるか否かを判定するステップと、
   前記送信データ格納器が空であるか否かを判定するステップと、
   前記半二重モードが指定され、前記送信ＦＩＦＯとデータ格納器の両方が空である場合に前記受信機が受信できるように可能化するステップと、
   前記半二重動作モードが指定されていない場合に、前記受信機が受信できるように可能化するステップと、
   前記半二重モードが指定されかつ前記送信ＦＩＦＯが空で無い時に前記受信機を不能化し、また前記半二重モードが指定されかつ前記データ格納器が空で無い時に前記受信機を不能化するステップと、
   を含む前記方法。

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