JP3723775B2

JP3723775B2 - Data processing device

Info

Publication number: JP3723775B2
Application number: JP2002003754A
Authority: JP
Inventors: 勝彦上田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-01-10
Filing date: 2002-01-10
Publication date: 2005-12-07
Anticipated expiration: 2022-01-10
Also published as: JP2003208305A

Description

【０００１】
【産業上の利用分野】
本発明は再構成可能なロジック回路を用いたデータ処理装置に関するものである。
【０００２】
【従来の技術】
データ処理装置の演算性能の向上を図るための一方法として、再構成可能なロジック回路の利用がある。
【０００３】
このような再構成可能ロジック回路を使った従来のデータ処理装置の一例として、特開平１０−２５４６９６号公報に示されている構成を、図４に示す。図４に示す従来のデータ処理装置は、その機能が固定的なファンクションユニット（Function Unit：以下、ＦＵと略称する）４０１と、これを制御する命令をデコードする命令デコーダ４０２の他に、処理を加速したい機能を実現するためのリコンフィギュラブルファンクションユニット（Reconfigurable Function Unit：以下、ＲＦＵと略称する）４０３と、これを制御するリコンフィギュラブル回路４０４とを備えている。そして、予め、ＲＦＵ４０３とこれを制御するリコンフィギュラブル回路４０４の内部構成を、加速したい処理を実現できるよう構成しておき、この機能を使用したい場合に制御線４０５を能動にする。
【０００４】
以上の構成により、命令キャッシュ４０６に格納された命令が命令デコーダ４０２およびリコンフィギュラブル回路４０４でデコードされ、制御信号４０７が出力される。そしてこの制御信号４０７による制御の下で、ＦＵ４０１、ＲＦＵ４０３、レジスタファイル４０８、およびデータ・キャッシュ４０９によって、演算が行われる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のような従来の構成では、再構成可能な機能を動的に変更できないため、加速したい機能が多数ある場合には、各機能に対応するＲＦＵ４０３を複数設けておく必要があり、回路増加を招く。これを防ぐために、リコンフィギュラブル回路４０４およびＲＦＵ４０３を動的に構成する方法が考えられる。しかし、単純な方法では構成に要する時間が陽に現れ、結果として処理性能の向上を図ることが出来ないという問題がある。
【０００６】
本発明は上記問題点に鑑み、回路の動的再構成に要する時間が処理性能に及ぼす影響を小さく抑えることにより、優れた処理性能を有するデータ処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明にかかる第１のデータ処理装置は、命令コードおよびデータを保持する第１の記憶部と、前記第１の記憶部に接続された中央処理装置と、再構成可能なロジック回路と、前記ロジック回路の構成情報を保持する再構成情報記憶部と、前記中央処理装置の指示のもとに前記ロジック回路および前記再構成情報記憶部を制御する制御手段と、前記ロジック回路が使用するデータを保持する第２の記憶部と、前記中央処理装置および前記ロジック回路で共有するデータを保持する第３の記憶部とを備え、前記中央処理装置による前記第１および第３の記憶部を用いた処理と並行して、前記制御手段が前記再構成情報記憶部の内容に従って前記ロジック回路を構成する処理を行い、前記ロジック回路の構成終了後に、前記中央処理装置に代わって前記ロジック回路が前記第２および第３の記憶部を用いて処理を行うことを特徴とする。
【０００８】
この構成によれば、前記ロジック回路の構成が終了するまで、これと並行して中央処理装置と前記第１および第３の記憶部で処理を続行することができる。これにより、中央処理装置と再構成可能なロジック回路の両方を用いることにより処理性能が向上し、しかも、前記制御手段が前記ロジック回路を構成する処理が、前記中央処理装置による処理と並行して行われるので、ロジック回路の構成に要する時間が全体の処理時間に遅延をもたらすことを抑制できる。
【０００９】
また、上記の目的を達成するために、本発明にかかる第２のデータ処理装置は、命令コードおよびデータを保持する第１の記憶部と、前記第１の記憶部に接続された中央処理装置と、再構成可能なロジック回路と、前記ロジック回路の構成情報を保持する再構成情報記憶部と、前記中央処理装置の指示のもとに前記ロジック回路および前記再構成情報記憶部を制御する制御手段と、前記ロジック回路が使用するデータを保持する第２の記憶部と、前記中央処理装置及び前記ロジック回路で共有するデータを保持する第３の記憶部とを備え、前記中央処理装置が、所望の処理を前記中央処理装置と前記ロジック回路のどちらで処理した方が早く終了するかを予め動的に判定し、前記ロジック回路で処理した方が早く終了すると判定した場合には、前記中央処理装置が前記ロジック回路での処理に要する所望のデータの準備処理を行うと共に、前記データの準備処理と並行して前記制御手段が前記再構成情報記憶部の内容に従って前記ロジック回路の構成を行い、前記所望のデータの準備処理が終了した後に、前記ロジック回路が前記第２および第３の記憶部を用いて処理を行うことを特徴とする。
【００１０】
この構成によれば、所望の処理を中央処理装置よりもロジック回路で処理した方が早く終了すると判定した場合には、中央処理装置でのデータ準備処理と並行して、制御手段がロジック回路の構成処理を行うことで、処理能力を向上させることができる。これにより、中央処理装置と再構成可能なロジック回路の両方を用いることにより処理性能が向上し、しかも、前記制御手段が前記ロジック回路を構成する処理が、前記中央処理装置による処理と並行して行われるので、ロジック回路の構成に要する時間が全体の処理時間に遅延をもたらすことを抑制できる。
【００１１】
【発明の実施の形態】
（実施の形態１）
以下、本発明にかかるデータ処理装置の一実施形態について、図面を参照しながら説明する。図１は、本実施形態のデータ処理装置の構成を示すブロック図である。図２は、図１のデータ処理装置の動作を示す説明図である。
【００１２】
図１に示すように、本実施形態のデータ処理装置は、中央処理装置（ＣＰＵ）１０１、再構成可能ロジックブロック１２０、第１のメモリ１０２、第２のメモリ１０８、第３のメモリ１０９を備えている。再構成可能ロジックブロック１２０は、再構成情報用メモリ１０４、再構成可能ロジック回路１０３、および制御部１０５を備えている。
【００１３】
第１のメモリ１０２は、ＣＰＵ１０１のプログラム及びデータを記憶する。再構成可能ロジック回路１０３は、ＦＰＧＡ（Field Programable Logic）に代表されるような、外部から与えられるデータに基づき内部構成が変更できる回路である。再構成情報用メモリ１０４は、再構成可能ロジック回路１０３の構成を決めるデータ（再構成情報）を保持する。再構成情報は、構成の種類毎に固有の識別番号が付与された状態で、再構成情報用メモリ１０４に記憶されている。制御部１０５は、ＣＰＵ１０１の指示に従い、再構成情報用メモリ１０４の再構成情報を用いて再構成可能ロジック回路１０３の構成を変更し、また構成の変更が終了したことをＣＰＵ１０１に伝える。第２のメモリ１０８は、再構成可能ロジック回路１０３が使用するデータを保持する。第３のメモリ１０９は、ＣＰＵ１０１および再構成可能ロジック回路１０３で共有されるデータを保持する。
【００１４】
信号線１１０は、ＣＰＵ１０１と、第１のメモリ１０２および第３のメモリ１０９のそれぞれとを接続する信号線である。信号線１１１は、再構成可能ロジック回路１０３と、第２のメモリ１０８および第３のメモリ１０９のそれぞれとを接続する。また、図１において、１０６は、制御部１０５に対し、再構成可能ロジック回路１０３の再構成を指示する制御信号であり、再構成情報用メモリ１０４にあるどの再構成情報を使用するかを示すために、前記の識別番号を含む。１０７は、制御信号１０６を受けて行った再構成可能ロジック回路１０３の構成変更が終了したことを示す状態信号である。
【００１５】
以上のように構成されたデータ処理装置の動作について、図１および図２を用いて説明する。
【００１６】
ＣＰＵ１０１は、その内部に保有するプログラムカウンタ（図示せず）に従い、第１のメモリ１０２に記憶されているプログラムに従って処理を進めるが、再構成可能ロジック回路１０３を使用することを指示する命令があると、制御信号１０６を能動にし、再構成に使用するデータの識別情報を制御部１０５に与え、再構成を指示する（図２のＳ２０１）。
【００１７】
これを受けて、再構成可能ロジックブロック１２０の制御部１０５は、前記識別情報に基づき再構成情報用メモリ１０４から再構成用データを取り出し、取り出した再構成用データにより再構成可能ロジック回路１０３を再構成する（Ｓ２０２）。またＣＰＵ１０１は、この構成と並行して、第１のメモリ１０２を用いて処理を進める（Ｓ２０３）。再構成可能ロジック回路１０３での構成が終了すると、制御部１０５は、状態信号１０７を用いてＣＰＵ１０１にその旨を伝える（Ｓ２０４）。
【００１８】
ＣＰＵ１０１は、状態信号１０７を受けて処理を中断し、第３のメモリ１０９に必要なデータを格納し、格納が終了すると、制御部１０５に対し制御信号１０６によりデータ処理を指示する（Ｓ２０５）。制御部１０５は、再構成可能ロジック回路１０３に対して、第２のメモリ１０８および第３のメモリ１０９を用いて処理を行うよう指示し、処理が行われる（Ｓ２０６）。
【００１９】
ＣＰＵ１０１は、以上の処理により、Ｓ２０３を再構成可能ロジック回路１０３に任せることが出来たので、再構成可能ロジック回路１０３の処理と並行して別の処理を実行する（Ｓ２０７）。
【００２０】
再構成可能ロジック回路１０３は、その処理が終了すると、その結果を第３のメモリ１０９に格納すると共に、処理が終了した旨を制御部１０５経由で状態信号１０７を通してＣＰＵ１０１に伝える（Ｓ２０８）。
【００２１】
ＣＰＵ１０１は、第３のメモリ１０９に格納してある処理完了データを用いて、次のデータ処理を行う（Ｓ２０９）。
【００２２】
以上のように、本実施形態のデータ処理装置では、制御部１０５が再構成情報用メモリ１０４の内容で再構成可能ロジック回路１０３を構成している間は、ＣＰＵ１０１で所望の処理を行い、再構成可能ロジック回路１０３の構成が終了した後は、ＣＰＵ１０１で行っていた処理の結果を第３のメモリ１０９に格納し、再構成可能ロジック回路１０３で処理を継続して行うことが出来る。これにより、処理能力の向上を図ると共に、再構成可能ロジック回路１０３の構成に要する時間が一般のデータ処理時間に与える影響を少なくすることが出来る。
【００２３】
（実施の形態２）
以下、本発明にかかるデータ処理装置の他の実施形態について、図面を参照しながら説明する。
【００２４】
本実施形態にかかるデータ処理装置の構成は実施の形態１で図１に示した構成と同じであり、その動作のみが異なる。以下、図１および図３を参照しながら、本実施形態にかかるデータ処理装置の動作について説明する。
【００２５】
ＣＰＵ１０１はその内部に保有するプログラムカウンタ（図示せず）に従って第１のメモリ１０２に記憶されているプログラムに従った処理を進めるが、その処理過程で、ＣＰＵ１０１で処理するか再構成可能ロジック回路１０３で処理するかの判断を、予め動的に行う（図３のＳ３０１）。
【００２６】
すなわち、以下のとおりに定義される時間ｔ１，ｔ２を計算し、ｔ１，ｔ２の大小関係を判定する。
【００２７】

この場合、実現したい処理の繰り返し実行回数、再構成可能ロジック回路１０３で構成する回路の複雑度（複雑性が増せば構成に要する時間が長くなる）などが主なパラメータとなる。前記の繰り返し実行回数はＣＰＵ１０１による別のデータ処理により決められ動的に変化するので、Ｓ３０１の判断が必要となる。
【００２８】
ｔ１＞ｔ２の場合は、ＣＰＵ１０１及び第１のメモリ１０２で処理を行う（Ｓ３０３）。
【００２９】
ｔ１＜ｔ２の場合は、ＣＰＵ１０１は、以下の処理を行う。まず、制御部１０５に対して再構成に使用するデータの識別情報を与え、再構成可能ロジック回路１０３の再構成を指示する（Ｓ３０２）。次に、第１のメモリ１０２を用いたデータ処理を行うと共に、再構成可能ロジック回路１０３で処理させるデータの準備を行う（Ｓ３０４）。データ準備が終了すると、データを第３のメモリ１０９に格納すると共に、その旨を制御部１０５に伝える（Ｓ３０５）。
【００３０】
一方、再構成可能ロジックブロック１２０において、制御部１０５は、ＣＰＵ１０１によるＳ３０４の処理と並行して、再構成可能ロジック回路１０３の構成を行う（Ｓ３０６）。Ｓ３０５とＳ３０６が終了すると、再構成可能ロジック回路１０３は、第２のメモリ１０８および第３のメモリ１０９を用いたデータ処理を行う（Ｓ３０７）。一方、ＣＰＵ１０１は、再構成可能ロジックブロック１２０によるＳ３０７と並行して、他のデータ処理を行う（Ｓ３０８）。
【００３１】
再構成可能ロジック回路１０３でのＳ３０７の処理が終了すると、再構成可能ロジック回路１０３がその結果を第３のメモリ１０９に格納し、制御部１０５が状態信号１０７によりその旨をＣＰＵ１０１に伝える（Ｓ３０９）。これにより、ＣＰＵ１０１は、第３のメモリ１０９に格納されている処理結果を用いて、次のデータ処理を行う（Ｓ３１０）。
【００３２】
以上のように、本実施形態によれば、ＣＰＵ１０１または再構成可能ロジック回路１０３のどちらで処理すればトータルの処理時間が短くなるかを、ＣＰＵ１０１が予めかつ動的に判断し、再構成可能ロジック回路１０３で処理した方が処理時間が短くなると判断した場合には、ＣＰＵ１０１でのＳ３０４およびＳ３０５の処理と並行して、再構成可能ロジックブロック１０３を再構成する処理（Ｓ３０６）を行う。この処理手順によれば、処理能力の向上が図れると共に、Ｓ３０４およびＳ３０５の処理とＳ３０６の処理とが並行して実行されるので、再構成可能ロジック回路１０３の構成に要する時間が処理全体の所要時間に遅延をもたらすことを抑制できる。
【００３３】
なお、上述の各実施形態では、第２のメモリおよび第３のメモリのそれぞれとして独立したメモリデバイスを用いる構成を例示したが、第２のメモリと第３のメモリを、例えば一つのメモリチップ上に設ける等、物理的に一つのメモリデバイスで実現することも可能である。さらに、２ポートメモリ化を図ることにより、第１のメモリと、第２／第３のメモリとを、物理的に一つのメモリデバイスで実現することも可能である。
【００３４】
【発明の効果】
以上のように、本発明によれば、回路の動的再構成に要する時間が処理性能に及ぼす影響を小さく抑えることにより、優れた処理性能を有するデータ処理装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態としてのデータ処理装置の概略構成を示すブロック図
【図２】前記データ処理装置の動作の一例を示すフローチャート
【図３】前記データ処理装置の動作の他の例を示すフローチャート
【図４】従来のデータ処理装置の概略構成を示すブロック図
【符号の説明】
１０１中央処理装置（ＣＰＵ）
１０２第１のメモリ
１０３再構成可能ロジック回路
１０４再構成情報用メモリ
１０５制御部
１０６制御信号
１０７状態信号
１０８第２のメモリ
１０９第３のメモリ
１１０信号線
１１１信号線
１２０再構成可能ロジックブロック[0001]
[Industrial application fields]
The present invention relates to a data processing apparatus using a reconfigurable logic circuit.
[0002]
[Prior art]
One method for improving the computing performance of a data processing apparatus is to use a reconfigurable logic circuit.
[0003]
As an example of a conventional data processing apparatus using such a reconfigurable logic circuit, a configuration shown in Japanese Patent Laid-Open No. 10-254696 is shown in FIG. The conventional data processing apparatus shown in FIG. 4 performs processing in addition to a function unit (Function Unit: hereinafter abbreviated as FU) 401 whose function is fixed and an instruction decoder 402 that decodes an instruction that controls the function unit. A reconfigurable function unit (Reconfigurable Function Unit: hereinafter abbreviated as RFU) 403 for realizing a function to be accelerated and a reconfigurable circuit 404 for controlling the function are provided. Then, the internal configuration of the RFU 403 and the reconfigurable circuit 404 that controls the RFU 403 is configured so as to realize processing that is desired to be accelerated, and the control line 405 is activated when it is desired to use this function.
[0004]
With the above configuration, the instruction stored in the instruction cache 406 is decoded by the instruction decoder 402 and the reconfigurable circuit 404, and the control signal 407 is output. Then, under the control of the control signal 407, the calculation is performed by the FU 401, the RFU 403, the register file 408, and the data cache 409.
[0005]
[Problems to be solved by the invention]
However, in the conventional configuration as described above, since the reconfigurable function cannot be dynamically changed, when there are a large number of functions to be accelerated, it is necessary to provide a plurality of RFUs 403 corresponding to the respective functions. Incurs an increase. In order to prevent this, a method of dynamically configuring the reconfigurable circuit 404 and the RFU 403 can be considered. However, the simple method has a problem that the time required for the configuration appears explicitly, and as a result, the processing performance cannot be improved.
[0006]
In view of the above problems, an object of the present invention is to provide a data processing apparatus having excellent processing performance by minimizing the influence of time required for dynamic circuit reconfiguration on processing performance.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, a first data processing apparatus according to the present invention includes a first storage unit that holds an instruction code and data, a central processing unit connected to the first storage unit, A configurable logic circuit; a reconfiguration information storage unit that holds configuration information of the logic circuit; and a control unit that controls the logic circuit and the reconfiguration information storage unit under instructions of the central processing unit; A second storage unit that holds data used by the logic circuit; and a third storage unit that holds data shared by the central processing unit and the logic circuit. In parallel with the process using the third storage unit, the control unit performs the process of configuring the logic circuit according to the contents of the reconfiguration information storage unit, and after the configuration of the logic circuit is completed Wherein said logic circuit instead of the central processing unit and performs a process using the second and third storage unit.
[0008]
According to this configuration, processing can be continued in the central processing unit and the first and third storage units in parallel with the configuration of the logic circuit. As a result, the processing performance is improved by using both the central processing unit and the reconfigurable logic circuit, and the process in which the control unit configures the logic circuit is performed in parallel with the processing by the central processing unit. As a result, it is possible to suppress the time required for the configuration of the logic circuit from causing a delay in the overall processing time.
[0009]
In order to achieve the above object, a second data processing apparatus according to the present invention includes a first storage unit for holding an instruction code and data, and a central processing unit connected to the first storage unit. A reconfigurable logic circuit, a reconfiguration information storage unit for holding configuration information of the logic circuit, and a control for controlling the logic circuit and the reconfiguration information storage unit under instructions of the central processing unit Means, a second storage unit that holds data used by the logic circuit, and a third storage unit that holds data shared by the central processing unit and the logic circuit, the central processing unit comprising: When it is determined in advance dynamically whether the desired processing is processed earlier by the central processing unit or the logic circuit, and when it is determined that the processing by the logic circuit is completed earlier The central processing unit performs preparation processing of desired data required for processing in the logic circuit, and in parallel with the data preparation processing, the control unit configures the logic circuit according to the contents of the reconfiguration information storage unit. The logic circuit performs processing using the second and third storage units after the preparation processing of the desired data is completed.
[0010]
According to this configuration, when it is determined that the desired processing is completed earlier by the logic circuit than by the central processing unit, the control means is connected to the logic circuit in parallel with the data preparation processing in the central processing unit. By performing the configuration process, the processing capability can be improved. As a result, the processing performance is improved by using both the central processing unit and the reconfigurable logic circuit, and the process in which the control unit configures the logic circuit is performed in parallel with the processing by the central processing unit. As a result, it is possible to suppress the time required for the configuration of the logic circuit from causing a delay in the overall processing time.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
Hereinafter, an embodiment of a data processing apparatus according to the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of the data processing apparatus of this embodiment. FIG. 2 is an explanatory diagram showing the operation of the data processing apparatus of FIG.
[0012]
As shown in FIG. 1, the data processing apparatus according to the present embodiment includes a central processing unit (CPU) 101, a reconfigurable logic block 120, a first memory 102, a second memory 108, and a third memory 109. ing. The reconfigurable logic block 120 includes a reconfiguration information memory 104, a reconfigurable logic circuit 103, and a control unit 105.
[0013]
The first memory 102 stores a program and data for the CPU 101. The reconfigurable logic circuit 103 is a circuit whose internal configuration can be changed based on data given from the outside, as represented by FPGA (Field Programmable Logic). The reconfiguration information memory 104 holds data (reconfiguration information) that determines the configuration of the reconfigurable logic circuit 103. The reconfiguration information is stored in the reconfiguration information memory 104 with a unique identification number assigned to each type of configuration. The control unit 105 changes the configuration of the reconfigurable logic circuit 103 using the reconfiguration information in the reconfiguration information memory 104 in accordance with an instruction from the CPU 101, and notifies the CPU 101 that the configuration change has been completed. The second memory 108 holds data used by the reconfigurable logic circuit 103. The third memory 109 holds data shared by the CPU 101 and the reconfigurable logic circuit 103.
[0014]
The signal line 110 is a signal line that connects the CPU 101 to each of the first memory 102 and the third memory 109. The signal line 111 connects the reconfigurable logic circuit 103 to each of the second memory 108 and the third memory 109. In FIG. 1, reference numeral 106 denotes a control signal that instructs the control unit 105 to reconfigure the reconfigurable logic circuit 103 and indicates which reconfiguration information in the reconfiguration information memory 104 is to be used. Therefore, the identification number is included. Reference numeral 107 denotes a status signal indicating that the configuration change of the reconfigurable logic circuit 103 performed in response to the control signal 106 is completed.
[0015]
The operation of the data processing apparatus configured as described above will be described with reference to FIGS.
[0016]
The CPU 101 proceeds in accordance with a program stored in the first memory 102 according to a program counter (not shown) held therein, but there is an instruction instructing to use the reconfigurable logic circuit 103. Then, the control signal 106 is activated, identification information of data used for reconfiguration is given to the control unit 105, and reconfiguration is instructed (S201 in FIG. 2).
[0017]
In response to this, the control unit 105 of the reconfigurable logic block 120 extracts the reconfiguration data from the reconfiguration information memory 104 based on the identification information, and uses the extracted reconfiguration data to reconfigure the reconfigurable logic circuit 103. Reconfiguration is performed (S202). In parallel with this configuration, the CPU 101 proceeds with the process using the first memory 102 (S203). When the configuration in the reconfigurable logic circuit 103 is completed, the control unit 105 notifies the CPU 101 of the fact using the status signal 107 (S204).
[0018]
In response to the status signal 107, the CPU 101 interrupts the processing, stores necessary data in the third memory 109, and when the storage ends, instructs the control unit 105 to perform data processing using the control signal 106 (S205). The control unit 105 instructs the reconfigurable logic circuit 103 to perform processing using the second memory 108 and the third memory 109, and processing is performed (S206).
[0019]
The CPU 101 can leave S203 to the reconfigurable logic circuit 103 by the above processing, and therefore executes another process in parallel with the processing of the reconfigurable logic circuit 103 (S207).
[0020]
When the processing is completed, the reconfigurable logic circuit 103 stores the result in the third memory 109 and notifies the CPU 101 via the control unit 105 via the status signal 107 that the processing is completed (S208).
[0021]
The CPU 101 performs the next data processing using the processing completion data stored in the third memory 109 (S209).
[0022]
As described above, in the data processing apparatus according to the present embodiment, while the control unit 105 configures the reconfigurable logic circuit 103 with the contents of the reconfiguration information memory 104, the CPU 101 performs a desired process, After the configuration of the configurable logic circuit 103 is completed, the result of the process performed by the CPU 101 can be stored in the third memory 109, and the process can be continuously performed by the reconfigurable logic circuit 103. As a result, the processing capability can be improved and the influence of the time required for the configuration of the reconfigurable logic circuit 103 on the general data processing time can be reduced.
[0023]
(Embodiment 2)
Hereinafter, another embodiment of the data processing apparatus according to the present invention will be described with reference to the drawings.
[0024]
The configuration of the data processing apparatus according to the present embodiment is the same as that shown in FIG. 1 in the first embodiment, and only the operation thereof is different. Hereinafter, the operation of the data processing apparatus according to the present embodiment will be described with reference to FIGS. 1 and 3.
[0025]
The CPU 101 proceeds with processing according to the program stored in the first memory 102 in accordance with a program counter (not shown) held therein. In the process, the CPU 101 performs processing or reconfigurable logic circuit 103. The determination as to whether or not to process is performed dynamically in advance (S301 in FIG. 3).
[0026]
That is, times t1 and t2 defined as follows are calculated, and the magnitude relationship between t1 and t2 is determined.
[0027]

In this case, the main parameters are the number of repeated executions of the processing desired to be realized, the complexity of the circuit configured by the reconfigurable logic circuit 103 (the time required for the configuration increases as the complexity increases), and the like. The number of repeated executions is determined by another data process by the CPU 101 and changes dynamically, so the determination in S301 is necessary.
[0028]
When t1> t2, the CPU 101 and the first memory 102 perform processing (S303).
[0029]
When t1 <t2, the CPU 101 performs the following processing. First, identification information of data used for reconfiguration is given to the control unit 105, and reconfiguration of the reconfigurable logic circuit 103 is instructed (S302). Next, data processing using the first memory 102 is performed, and data to be processed by the reconfigurable logic circuit 103 is prepared (S304). When the data preparation is completed, the data is stored in the third memory 109 and the fact is notified to the control unit 105 (S305).
[0030]
On the other hand, in the reconfigurable logic block 120, the control unit 105 configures the reconfigurable logic circuit 103 in parallel with the processing of S304 by the CPU 101 (S306). When S305 and S306 are completed, the reconfigurable logic circuit 103 performs data processing using the second memory 108 and the third memory 109 (S307). On the other hand, the CPU 101 performs other data processing in parallel with S307 by the reconfigurable logic block 120 (S308).
[0031]
When the process of S307 in the reconfigurable logic circuit 103 is completed, the reconfigurable logic circuit 103 stores the result in the third memory 109, and the control unit 105 notifies the CPU 101 of the fact by the status signal 107 (S309). ). Thus, the CPU 101 performs the next data processing using the processing result stored in the third memory 109 (S310).
[0032]
As described above, according to this embodiment, the CPU 101 dynamically determines in advance whether the CPU 101 or the reconfigurable logic circuit 103 performs processing to shorten the total processing time, and reconfigurable logic. If it is determined that the processing time is shorter when the processing is performed by the circuit 103, in parallel with the processing of S304 and S305 in the CPU 101, processing of reconfiguring the reconfigurable logic block 103 is performed (S306). According to this processing procedure, the processing capability can be improved and the processing of S304 and S305 and the processing of S306 are executed in parallel, so that the time required for the configuration of the reconfigurable logic circuit 103 is required for the entire processing. The delay in time can be suppressed.
[0033]
In each of the above-described embodiments, the configuration in which independent memory devices are used as the second memory and the third memory has been exemplified. However, the second memory and the third memory are arranged on, for example, one memory chip. For example, it can be realized by a single memory device. Further, by realizing a 2-port memory, the first memory and the second / third memory can be physically realized by one memory device.
[0034]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a data processing apparatus having excellent processing performance by minimizing the influence of the time required for dynamic circuit reconfiguration on processing performance.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of a data processing apparatus as an embodiment of the present invention. FIG. 2 is a flowchart showing an example of operation of the data processing apparatus. FIG. 3 is another example of operation of the data processing apparatus. FIG. 4 is a block diagram showing a schematic configuration of a conventional data processing apparatus.
101 Central processing unit (CPU)
102 First Memory 103 Reconfigurable Logic Circuit 104 Reconfiguration Information Memory 105 Control Unit 106 Control Signal 107 Status Signal 108 Second Memory 109 Third Memory 110 Signal Line 111 Signal Line 120 Reconfigurable Logic Block

Claims

A first storage unit that holds an instruction code and data, a central processing unit connected to the first storage unit, a reconfigurable logic circuit, and a reconfiguration information storage that holds configuration information of the logic circuit A control unit that controls the logic circuit and the reconfiguration information storage unit under the instruction of the central processing unit, a second storage unit that holds data used by the logic circuit, and the central processing unit A third storage unit for holding data shared by the device and the logic circuit,
In parallel with the processing using the first and third storage units by the central processing unit, the control means performs processing to configure the logic circuit according to the contents of the reconfiguration information storage unit,
A data processing apparatus, wherein after the configuration of the logic circuit is completed, the logic circuit performs processing using the second and third storage units instead of the central processing unit.

A first storage unit that holds an instruction code and data, a central processing unit connected to the first storage unit, a reconfigurable logic circuit, and a reconfiguration information storage that holds configuration information of the logic circuit A control unit that controls the logic circuit and the reconfiguration information storage unit under the instruction of the central processing unit, a second storage unit that holds data used by the logic circuit, and the central processing unit A third storage unit for holding data shared by the device and the logic circuit,
The central processing unit dynamically determines in advance which one of the central processing unit and the logic circuit performs a desired process and ends earlier,
If it is determined that the processing by the logic circuit is completed earlier, the central processing unit performs a preparation process of desired data required for the processing by the logic circuit, and in parallel with the data preparation process, The control means configures the logic circuit according to the contents of the reconfiguration information storage unit,
A data processing apparatus, wherein the logic circuit performs processing using the second and third storage units after the preparation processing of the desired data is completed.

The data processing apparatus according to claim 2, wherein the central processing unit makes a determination in consideration of the number of repeated executions of the desired process in the determination.

The data processing apparatus according to claim 2, wherein the central processing unit performs determination in consideration of complexity of a circuit to be configured in a logic circuit in order to perform the desired processing.