JP3763664B2 - テスト回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板を個々のチップに切断するために半導体基板に設けられたスクライブレーン上に形成される、製造プロセスモニター用のテスト回路に関する。
【０００２】
【従来の技術】
半導体集積回路のプロセス条件管理や特性不良原因の解析、集積回路本体の特性とそれを構成するトランジスタなど個々の素子特性との対応をとるなどを目的として、通常、半導体基板の上に素子特性を容易に測定できるテスト回路が形成される。
【０００３】
最近は、こうしたテスト回路はチップ本体内ではなく、半導体基板を個々のチップに切断するために半導体基板に設けられたスクライブレーン上に形成されることが多い。これはテスト回路をチップから省いて面積を低減し、半導体基板からのチップの取れ数を最大限確保して低コスト化に寄与するためである。
【０００４】
スクライブレーン上に形成される従来のテスト回路のパターン配置の例を図５に示す。このテスト回路は特にＭＯＳ型集積回路用のものである。
図５においてスクライブレーン１の表面上には下記のようなテスト回路が形成され、その両側の領域２は集積回路本体が形成される領域である。
【０００５】
スクライブレーン１は標準的に 150μｍ程度の幅であり狭いため、電圧印加と測定用パッド３〜７と、トランジスタ領域８とは１列に並べられている。ここではトランジスタ領域８のＭＯＳトランジスタの具体的パターンは省略したが実際には形成されている。
【０００６】
詳しくは、ソース電極パッド６は、延長された配線１０によってトランジスタ領域８の各トランジスタのソースに接続されている。ゲート電極パッド７は、配線１１と半導体基板に設けられた拡散層１２とを介してトランジスタ領域８の各トランジスタのゲートに接続されている。電圧印加用パッド３は、そこから延長された配線９によりトランジスタ領域８の各トランジスタ付近に設けられたコンタクト部から基板あるいはウエル拡散層に接続されている。ドレイン電極パッド４，５は、それぞれ対応するトランジスタ領域８のトランジスタのドレインに独立に接続されている。
【０００７】
すなわち、各トランジスタのソース、ゲート、基板（ウエル）に電圧供給、あるいはそれらの測定を行うためのパッドは１つに共通化され、ドレインパッドは独立とする配置となっている。
【０００８】
この図５のテスト回路のＣ−Ｃ’断面の構造を図６に示す。
図６に示すように、図５は２層のアルミ配線構造をもつ集積回路に対応するテスト回路であって、２１は半導体基板、２２はいわゆるＬＯＣＯＳ法で形成された絶縁分離用酸化膜、２３は層間絶縁膜である。２４は第１層アルミ配線からなる前記ドレイン電極パッド５の下部となる下部アルミパッド部である。
【０００９】
配線９，１０，１１はすべて第１層目アルミ配線層を用いて形成されている。そして２５は層間絶縁膜、２６は第２層目アルミ配線層から形成された前記ドレイン電極パッド５の上部となる上部アルミパッド部、２７はパシベーション膜、開口１３は電圧印加または測定用プローブ針２８をパッドに接触させるためにパシベーション膜２７に設けられている。
【００１０】
【発明が解決しようとする課題】
しかしながら、このような従来のテスト回路には次のような問題点がある。
半導体基板からのチップ収量をさらに高め、コスト低減を図ろうとする場合にはスクライブレーンの幅を縮小しなければならない。
【００１１】
従来のテスト回路の配置では、図５から明らかなように共通パッドを持つ配線９，１０，１１をスクライブレーンが延びる方向に並列に３本設けるための領域が必要なため、スクライブレーン１の幅を効果的に縮めることが困難である。
【００１２】
また、図６において、プローブ針２８を上部アルミパッド部２６の上に接触させようとするとき、針の圧力が大きすぎる場合は、プローブ針２８が上部アルミパッド部２６に一旦接した後に、回路表面上をすべり図６に仮想線で示すようにプローブ針２８’の位置で止まる。この場合、出来る限りスクライブレーン１の幅を縮めるためにパッドに配線９を近づけて配置してあると、プローブ針２８が容易に配線９に位置まで達し、圧力を及ぼして損傷を与えたり、場合によっては切断する可能性がある。
【００１３】
さらにソース電極パッド６を共通としているために、ソース電極パッド６からかなり離れた位置にあるトランジスタには、配線１０を長く延長して接続しなければならない。配線１０の材料は、例えばＡｌ合金と高融点金属の多層膜であるが、シート抵抗は約 65ｍΩ程度、配線幅を５μｍ、長さを 1000μｍとすれば、配線抵抗は約 12Ωとなる。これがトランジスタのソース寄生抵抗として働けば、ドレイン電流などに影響を及ぼすので正確な評価が困難であると云った望ましくない面が見られる。
【００１４】
本発明はスクライブレーン１の幅を狭くしてもその領域に搭載可能なパターン配置と構造を有するテスト回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記課題を解決するための本発明のテスト回路の第１は、１個のソース電極パッドと１個のドレイン電極パッドが、多くとも隣り合う２個のトランジスタの、対応するソースおよびドレインのみにそれぞれ共通接続され、１個のゲート電極パッドおよび１個の基板電位またはウエル電位供給パッドが、少なくとも複数のトランジスタの、対応するゲートおよび基板電位またはウエル電位供給箇所にそれぞれ共通接続され、さらにゲート電極パッドおよび基板電位またはウエル電位供給パッドからトランジスタへの配線は、スクライブレーンの端部片側に配置されるようにしたものである。
【００１６】
１個のソース電極パッドを、多くとも隣り合う２個のトランジスタの対応するソースのみに共通接続したことによって、ソースパッドからトランジスタへの配線長は非常に短くなり、スクライブレーンに沿って長く延在させるための配線領域面積は１本分節約でき、スクライブレーン幅を短くすることができる。また、ソース配線が短縮され、配線抵抗が低減できるから、正確なトランジスタ特性を得ることができる。そして、長い配線を片側に設けたことにより、プローブ針が本来の位置からはずれたスクライブレーン端部に移動しても、配線がそれによって損傷することを回避できるようになる。
【００１７】
本発明のテスト回路の第２は、ゲート電極パッドおよび基板電位またはウエル電位供給パッドからトランジスタへの配線を、上下２層に重なるように配置したものである。
【００１８】
このような構成にすることによって、スクライブレーンに長く延在させる配線のための面積はさらに１本分節約でき、スクライブレーン幅をさらに短くすることができる。
【００１９】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図４に基づいて説明する。
（参考例）
まず、実施の形態を説明するに当たり、従来の参考例について説明する。
図１は（参考例）を示す。
【００２０】
スクライブレーン１の領域にはテスト回路パターンが形成され、その両側の領域２は集積回路本体が形成される領域である。スクライブレーン１は約 １００μｍ程度で、電圧印加用と測定用のパッド３〜７と、ＭＯＳトランジスタ領域８，８’，８”，・・・・とが１列に並べられている。ここでトランジスタ領域８のＭＯＳトランジスタの具体的パターンは従来例を示す図５と同じく省略した。
【００２１】
ソース電極パッド６は、トランジスタ領域８のソースに数十μｍ程度の短いアルミ配線３０を介して直接に接続されている。またソース電極パッド６’は、隣り合って配列された２個のトランジスタ領域８’，８”のソースに数十μｍ程度の短いアルミ配線３１ａ，３１ｂを介して直接に接続されている。ドレイン電極パッド５は、隣接するトランジスタ領域８，８’のドレインにやはり短いアルミ配線３２ａ，３２ｂを介して共通接続されている。
【００２２】
ゲート電極パッド７は、アルミ配線１１と半導体基板に設けられた拡散層１２とを介して各トランジスタ領域８，８’，８”，・・・・のゲートに接続されている。電圧印加用パッド３は、そこから延長されたアルミ配線９により、各トランジスタ領域８，８’，８”，・・・・の付近に設けられたコンタクト部から基板あるいはウエルに接続される。
【００２３】
そしてこれらの配線９，１１はスクライブレーン１の片側に並べて設けられている。すなわち、各トランジスタのゲート、基板（ウエル）に電圧供給、あるいはそれらの測定を行うためのパッドは１つに共通化され、ソース・ドレインパッドは独立または２個のトランジスタのみに共通接続される配置となっている。
【００２４】
このようにソース電極パッド６’を、２個のトランジスタのソースに接続させる配置にしたことによって、パッドから延びる極く短いアルミ配線３０，３１ａ，３１ｂ，３２ａ，３２ｂで直接に接続できる。従って、スクライブレーン１に沿って設置する長い配線は、ゲート用の配線１１と基板またはウエル電位用の配線９となり、従来の配線１０を省略して１本少なくて済むので、スクライブレーン１の幅を無理なく縮小できる。
【００２５】
また、トランジスタへのソース電極用配線長は非常に短くて配線抵抗を無視できる程度となるので、ほぼ正しいトランジスタ特性が測定できる。
さらに参考例では長い配線はスクライブレーンの片側にまとめて設けられていることが特徴である。これは、従来例を示す図６において配線９を除去したものに相当する。こうした構造では、プローブ針がもしパッドからずれたとしても、一方側には配線が存在しないのであるから、共通接続のための長い配線を損傷したり切断したりすることを避けることが出来るという効果を奏する。
【００２６】
ここで、プローブ針がスクライブレーン１の長い接続用配線９，１１が設置された側から反対側に向いて回路表面上に接触するようにプローブカード等を設定すれば、接触圧が所定より大きいときには配線９，１１が無い側に向かってプローブ針が滑るようにできる。
【００２７】
なお、この（参考例）では、パッド６，６’をソース用、パッド５をドレイン用としたが、パッド６，６’をドレイン用、パッド５をソース用とする配置も可能である。
【００２８】
（実施の形態１）
図２と図３は（実施の形態１）を示す。
図２においてソース電極パッド６，６’およびドレイン電極パッド５とトランジスタ領域８，８’，８”，・・・・との接続配線パターンは（参考例）と同一構成である。
【００２９】
一方、ゲート電極パッド７からはアルミ配線１４が途中まで延長される。そしてコンタクト部１６で、ＭＯＳトランジスタのゲート電極が構成されたのと同一の導電層からなる配線１５を通じて各ＭＯＳトランジスタのゲートに接続される。配線１５は、多結晶シリコン、高融点金属、高融点金属シリサイドやいわゆるポリサイドからなるものである。
【００３０】
基板あるいはウエル拡散層への電圧印加用パッド３は、そこから延長された配線９により各トランジスタ付近に設けられたコンタクト部から、基板あるいはウエルに接続される。この配線９はアルミを主成分とするもので配線１５の上層に重ねて設けられている。スクライブレーン１の幅は約８０μｍである。
【００３１】
このテスト回路について図２のｂ−ｂ’断面の構造を図３に示す。
図３は２層のアルミ配線構造をもつ集積回路に対応するテスト回路の断面であって、２１は半導体基板、２２はいわゆるＬＯＣＯＳ法で形成された絶縁分離用酸化膜、２３はＭＯＳトランジスタのゲート電極上に形成された層間絶縁膜である。２４は第１層目アルミ配線からなるパッド５の下部となる下部アルミパッド部、９は第１層目アルミ配線からなる配線、１５はゲート電極を構成する導電層からなるゲート電極用接続配線である。そして２５は層間絶縁膜、２６は第２層目アルミ配線層から形成されたパッド５の上部となる上部アルミパッド部、２７はパシベーション膜、１３はプローブ針２８をパッドに接触させるためのパシベーション膜２７に形成された開口である。
【００３２】
（実施の形態１）では、スクライブレーン１にわたって長く延長される配線１５を、配線９とは異なりゲート電極が形成されるべき導電層を用いて形成したので配線９との２層構造となる。
【００３３】
こうしてスクライブレーン上の配線の占める面積は実質的に１本分となり、図１の配置と比較してさらにスクライブレーンの幅を縮小できることになる。
ゲート電極パッド７からの長い配線１５には、従来のアルミ配線層に代わり、それより抵抗の高いゲート電極を構成する導電層を用いるという構成を取ったが、ゲートには本質的に電流が流れないので配線１５の配線抵抗は測定上は問題とならない。
【００３４】
むしろ配線抵抗が高いために、この抵抗と配線１５と基板２１との間の容量による時定数が大きくなるため、トランジスタのゲートに外部から加わる突発的なサージに対する耐性が増加するという利点が生じる。そのため、場合によってはゲートに保護ダイオードを必要としない。
【００３５】
この利点を持つ配線１５の他の形態、すなわち、半導体基板に形成される拡散層を使用することができる。この場合、拡散層の抵抗とそのＰＮ接合容量による時定数でサージを緩和するのに加えて、拡散層それ自体が保護ダイオードとしてはたらく。
【００３６】
配線９，１５の２層構造は、この（実施の形態１）の具体例に限られるものではなく、半導体集積回路本体を構成する異なる２種類の様々な導電層を用いることができ、（実施の形態１）で述べた配線９を第１層目アルミ配線、配線１５を拡散層とすることも一例である。
【００３７】
（実施の形態２）
図４に示す（実施の形態２）は、（実施の形態１）における配線１５と配線９の２層構造の別の実施の形態を示す。
【００３８】
（実施の形態１）の図２におけるパッド７からのゲート接続用配線１５’として第１層目アルミ配線層を用い、基板（ウエル）電圧供給用配線９として第２層アルミ配線層を用いたものである。（実施の形態１）の図３の構成では、配線１５の膜厚は １００〜 ２５０ｎｍ程度、配線９の膜厚が約 ７００ｎｍであるのに対して、図４では配線１５’の膜厚が約 ７００ｎｍ、配線９の膜厚が １０００ｎｍであり、図３よりこの配線部分の高さが高くなるのでプローブ針がより接触し易くなる。この意味で（実施の形態１）よりも優れているといえる。
【００３９】
なお、（実施の形態１）の図３および（実施の形態２）の図４の構成は、集積回路本体部が３層以上の金属（アルミ）配線方式であってもその２層目までを使用してそのまま適用できるものである。さらに配線９，１５’は２層目までを使用するに限ることはなく、アルミ多層配線の任意の２層を選択して使用してもよい。
【００４０】
また、上記の各実施の形態では、トランジスタに挟まれた位置に配設されているパッドは、隣接する両側のトランジスタに接続されたが、スクライブレーン幅の減少の観点からは、トランジスタに挟まれた位置に各トランジスタ毎のパッドを設けて構成することもできる。
【００４２】
【発明の効果】
請求項１記載のテスト回路は、１個のソース電極パッドが、多くとも隣り合う２個の前記トランジスタの対応するソースに共通接続され、１個のドレイン電極パッドが、多くとも隣り合う２個の前記トランジスタの対応するドレインに共通接続され、１個のゲート電極パッドが、少なくとも複数の前記トランジスタの対応するゲートに共通接続され、１個の基板電位またはウエル電位供給パッドが、少なくとも複数の前記トランジスタの対応する基板電位またはウエル電位供給箇所に共通接続され、さらに前記ゲート電極パッドから前記トランジスタの前記ゲートへの配線、および前記基板電位またはウエル電位供給パッドから前記トランジスタの前記基板電位もしくはウエル電位供給箇所への配線は、前記トランジスタを中央にしてスクライブレーンの長手方向の両側の内の片側に沿って配置したため、テスト回路中のトランジスタに共通に電圧を供給あるいは測定するために半導体基板のスクライブレーンに沿って延長された長い配線の数を低減でき、スクライブレーン幅の減少と基板からのチップ取れ数増加をもたらし、低コスト化に寄与することができる。また、トランジスタへのソース電極配線抵抗の影響がなくなり、トランジスタ特性が正確に測定できる。また、配線をプローブ針によって損傷することが避けられるなど、大きな効果を発揮するものである。
【００４３】
さらに、請求項２において、ゲート電極パッドからトランジスタのゲートへの配線と、基板電位またはウエル電位供給パッドからトランジスタの基板電位もしくはウエル電位供給箇所への配線が、上下２層でかつ前記両配線の位置が互いに重なるように配置したため、テスト回路を搭載するに必要なスクライブレーン幅をより一層に減少させることができる。
【００４４】
請求項２記載のテスト回路は、請求項１において、ゲート電極パッドからトランジスタのゲートへの配線が、トランジスタのゲート電極を構成する導電層または半導体基板に形成された拡散層から形成したため、トランジスタのゲートに外部から加わる突発的なサージに対する耐性が増加するという利点が生じ、ゲートに保護ダイオードを必要としない。半導体基板に形成される拡散層を使用した場合には、拡散層の抵抗とそのＰＮ接合容量による時定数でサージを緩和するのに加えて、拡散層それ自体が保護ダイオードとしてはたらく。
【００４５】
請求項３記載のテスト回路は、請求項１において、半導体基板には多層導電層構造の集積回路が形成されており、ゲート電極パッドからトランジスタのゲートへの配線と、基板電位またはウエル電位供給パッドからトランジスタの基板電位もしくはウエル電位供給箇所への配線とが、前記多層導電層のうちの２層を用いて構成されているので、半導体基板のスクライブレーンの両側の領域に集積回路を作り込む過程でテスト回路をスクライブレーン上に作成することができる。
【図面の簡単な説明】
【図１】（参考例）のテスト回路の平面図
【図２】本発明のテスト回路の（実施の形態１）の平面図
【図３】図２のｂ−ｂ’断面図
【図４】本発明のテスト回路の（実施の形態２）の断面図
【図５】従来のテスト回路のパターン配置の例を示す平面図
【図６】図５のｃ−ｃ’断面図
【符号の説明】
１ スクライブレーン
２ 集積回路本体領域
３ 基板あるいはウエル拡散層への電圧印加用パッド
４，６，６’ ソース電極パッド
５ ドレイン電極パッド
７ ゲート電極パッド
８，８’，８” トランジスタ領域
９，１０，１１，１４，１５ 配線
１２ 拡散層
１３ パッドの開口
１６ コンタクト部
２１ 半導体基板
２２ 絶縁分離用酸化膜
２３ 層間絶縁膜
２４ 第１層目アルミ配線層からなるパッド５の下部アルミパッド部
２５ 層間絶縁膜
２６ 第２層目アルミ配線層からなるパッド５の上部アルミパッド部
２７ パシベーション膜
２８，２８’ プローブ針

Claims (3)

1. 半導体基板の製造プロセスモニター用に前記半導体基板のスクライブレーン上に複数のトランジスタを前記スクライブレーンに沿って配列して形成したテスト回路であって、
   １個のソース電極パッドが、多くとも隣り合う２個の前記トランジスタの対応するソースに共通接続され、
   １個のドレイン電極パッドが、多くとも隣り合う２個の前記トランジスタの対応するドレインに共通接続され、
   １個のゲート電極パッドが、前記複数のトランジスタの対応するゲートに共通接続され、
   １個の基板電位またはウエル電位供給パッドが、前記複数のトランジスタの対応する基板電位またはウエル電位供給箇所に共通接続され、
   さらに前記ゲート電極パッドから前記トランジスタの前記ゲートへの配線、および前記基板電位またはウエル電位供給パッドから前記トランジスタの前記基板電位もしくはウエル電位供給箇所への配線は、前記トランジスタを中央にして前記スクライブレーンの長手方向の両側の内の片側のみにまとめて、かつ互いに前記配線が上下に重なるように配置されたテスト回路。
2. 請求項１に記載のテスト回路において、
   前記ゲート電極パッドから前記トランジスタの前記ゲートへの配線が、前記トランジスタの前記ゲート電極を構成する導電層または前記半導体基板に形成された拡散層から形成されたものである
   テスト回路。
3. 請求項１に記載のテスト回路において、
   前記半導体基板には多層導電層構造の集積回路が形成されており、前記ゲート電極パッドから前記トランジスタの前記ゲートへの配線と、前記基板電位またはウエル電位供給パッドから前記トランジスタの前記基板電位もしくはウエル電位供給箇所への配線とが、前記多層導電層のうちの２層を用いて構成されている
   テスト回路。

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