JP3751531B2 - Ｊｔａｇインターフェース回路及びそれを用いたｊｔａｇ対応半導体装置のテスト方法とデバッグ方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高集積化により端子数が増え、高密度実装のために小型化された半導体装置における機能テストやデバッグに好適なインターフェース回路及びそれを用いたテスト方法とデバッグ方法に関するものである。
【０００２】
【従来の技術】
従来、半導体装置（マイクロコンピュータにおけるシステムソフトウェアを備えた半導体装置等）における機能テストやソフトウェアに関する誤りを検出して修復するデバッグは、プリント基板上に半導体装置を搭載し、この搭載される半導体装置の各端子に接続されるようにプリント基板上に形成されたパッドにテスト針（テストピン）を接触させることによって行われていた。しかし、半導体装置において、高集積化により端子数が増加する一方、高密度実装の要求により小型化が進むようになると、端子数の増加に伴ってプリント基板上に形成されるパッドも増加させる必要が生じる。つまり、増加するパッドを形成するための領域（スペース）がプリント基板上に必要となり、このことは半導体装置の高密度実装の妨げとなってしまう。このような課題を解決するために、1990年に「IEEE Standard 1149.1 1990 Standard Access Port and Boundary-Scan Architecture」として規格化されたＪＴＡＧ（Joint Test Action Group）に対応した半導体装置が登場した。このＪＴＡＧ対応の半導体装置には複数のＪＴＡＧ用端子が設けられている。そして、半導体装置の機能テストやデバッグの際には、ホストコンピュータによって制御されるテストロジックに関するテスト信号（テストデータ）やデバッグに関する命令信号（命令データ）が、上述のＪＴＡＧ端子を介して半導体装置に入力され、半導体装置のテストやデバッグ後にはそれらの結果としての信号（データ）がＪＴＡＧ用端子から出力される。ここで、これらのＪＴＡＧ用端子はＪＴＡＧに関する所定の信号と同じ数だけ設けられており、かつ、各ＪＴＡＧ用端子は、それぞれ一種類のＪＴＡＧに関する信号のみが入力あるいは出力するように半導体装置に設けられている。また、上述したＪＴＡＧに関する信号は、半導体装置の内部に設けられたＴＡＰ（Test Access Port）コントローラ又は該信号を認識する各種レジスタを介して半導体装置の内部回路に入力され、あるいは、半導体装置の内部回路から出力される。ＴＡＰコントローラは、上述したＪＴＡＧに関する信号に基づいて、半導体装置の内部回路を制御するものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、半導体装置に関する高集積化がさらに進む一方で、高密度実装のための小型化に対する要求もさらに強まってくると、半導体装置内に、ＪＴＡＧ用端子等のインターフェース信号端子、ＪＴＡＧに関する信号を制御するＴＡＰコントローラ、そして各種レジスタ等に代表されるＪＴＡＧ用回路を設けることが困難となってしまう。つまり、例えば、異なるインターフェース信号端子同士が非常に接近して配置されることになってしまい、インターフェース信号端子同士がショートする可能性が生じる。その結果、半導体装置に関する機能テストやデバッグを行うことが困難となってしまう。また、半導体装置において、内部回路の動作に関連する信号端子以外にＪＴＡＧ用端子等のインターフェース信号端子を設けること自体、半導体装置を製造する上でコストの増加を招くことになってしまう。
【０００４】
本発明は、上述した課題を解決し、高集積化により端子数が増え、高密度実装のために小型化された半導体装置において、半導体装置外部からの信号が入力される端子の数を可能な限り少なくすることによって半導体装置の製造に関するコスト増加を抑制することができ、かつ、半導体装置の機能テスト又はデバッグを的確に行うことができるインターフェース回路及びそれを用いた半導体装置のテスト方法とデバッグ方法を提供するものである。
【０００６】
【課題を解決するための手段】
本発明は、半導体装置の内部回路に対して、半導体装置の外部から供給されるクロック信号と第１〜第３のインターフェース信号とを伝送するインターフェース回路において、第１のクロック信号の第１の周波数を逓倍することによって、第２の周波数を有する第２のクロック信号を出力する第１の周波数変換回路と、第１〜第３のインターフェース信号が入力され、第２のクロック信号に応じて第１〜第３のインターフェース信号に関する第１の時分割シリアル信号を生成し、第１の時分割シリアル信号を半導体装置の入力端子に伝送する選択回路と、半導体装置の入力端子に伝送された第１の時分割シリアル信号が入力され、第２のクロック信号に応じて、第１の時分割シリアル信号よりも位相の遅れた第２の時分割シリアル信号と、第２の時分割シリアル信号よりも位相の遅れた第３の時分割シリアル信号と、第３の時分割シリアル信号よりも位相の遅れた第４の時分割シリアル信号とを出力するシリアル信号入力回路と、第２のクロック信号の第２の周波数を前記第１の周波数に変換することによって第３のクロック信号を出力する第２の周波数変換回路と、第２及び第３のクロック信号と第４の時分割シリアル信号に基づいて制御信号を出力する制御信号発生回路と、制御信号に応じて、第１の時分割シリアル信号のうちの第１のインターフェース信号を記憶保持し、かつ、第２の時分割シリアル信号のうちの第２のインターフェース信号を記憶保持し、第３の時分割シリアル信号のうちの第３のインターフェース信号を記憶保持し、第１〜第３のインターフェース信号をそれぞれ出力するパラレル信号出力回路とを有するインターフェース回路を提供することにより、半導体装置に設けられる、半導体装置の外部から供給されるインターフェース信号が入力される端子の数を少なくした上で半導体装置の機能テスト又はデバッグを的確に行うことができ、また、半導体装置の製造コストを低減することができるものである。
【０００８】
また、本発明は、半導体装置の内部回路に対して、半導体装置の外部から供給される第１〜第３のインターフェース信号を伝送して、内部回路に関する関する機能テスト又はデバッグを行う半導体装置のテスト方法又はデバッグ方法において、半導体装置の外部から供給され、かつ第１の周波数を有する第１のクロック信号を、第１の周波数を逓倍した第２の周波数を有する第２のクロック信号を変換して半導体装置に入力し、第２のクロック信号に応じて、第１〜第３のインターフェース信号に関する第１の時分割シリアル信号を生成し、半導体装置の入力端子を介して、第１の時分割シリアル信号をシリアル信号入力回路に入力し、シリアル信号入力回路に入力された第１の時分割シリアル信号を基に、第２のクロック信号に応じて、第１の時分割シリアル信号よりも位相の遅れた第２の時分割シリアル信号と、第２の時分割シリアル信号よりも位相の遅れた第３の時分割シリアル信号と、第３の時分割シリアル信号よりも位相の遅れた第４の時分割シリアル信号とを生成し、シリアル信号入力回路から出力された第１〜第３の時分割シリアル信号をパラレル信号出力回路に入力し、半導体装置に入力された第２のクロック信号を、第１の周波数を有する第３のクロック信号に変換して、制御信号発生回路及び内部回路における動作を制御する制御回路に入力し、制御信号発生回路に入力された第２及び第３のクロック信号と第４の時分割シリアル信号に基づいて制御信号を生成してパラレル信号出力回路に出力し、パラレル信号出力回路によって、第１の時分割シリアル信号のうちの第１のインターフェース信号を記憶保持し、かつ、第２の時分割シリアル信号のうちの第２のインターフェース信号を記憶保持し、第３の時分割シリアル信号のうちの第３のインターフェース信号を記憶保持し、制御信号に応じて、第１〜第３のインターフェース信号を制御回路にそれぞれ伝送し、制御回路に入力された第３のクロック信号に応じて、第１〜第３のインターフェース信号を内部回路に伝送し、第３のクロック信号と第１〜第３のインターフェース信号に基づいて、内部回路に関する機能テスト又はデバッグを行う半導体装置のテスト方法又はデバッグ方法を提供することにより、半導体装置の製造コストを低減することができ、かつ半導体装置に関する機能テスト又はデバッグを的確に行うことができるものである。
【０００９】
【発明の実施の形態】
まず、本発明に関する参考例を、以下に図面を参照しながら説明する。
【００１０】
図１は、本発明の参考例に係るホストコンピュータ１０１と半導体装置１０３とを接続するインターフェース回路１０６の概略を示した図である。ここで、インターフェース回路１０６は、例えば、ＪＴＡＧによって規格化された信号等を、ホストコンピュータ１０１から半導体装置１０３へ、あるいは半導体装置１０３からホストコンピュータ１０１へ伝送するものである。
【００１１】
半導体装置１０３における機能テスト又はデバッグに関する制御及び監視を行うホストコンピュータ１０１には、プロトコル変換器１０２及びインターフェース回路１０６を介して、機能テスト又はデバッグの対象となる半導体装置１０３が接続されている。
【００１２】
ホストコンピュータ１０１とプロトコル変換器１０２とは、例えば、Universal Serial Busインターフェースによって互いに接続される。ホストコンピュータ１０１は、半導体装置１０３における機能テストやデバッグに関するテスト信号や命令信号を送信したり、半導体装置から出力されたテスト等の結果としての信号を解析するものである。
【００１３】
プロトコル変換器１０２は、半導体装置１０３との間でインターフェース信号の送受信を行うものであり、例えば、ホストコンピュータ１０１から受信した信号を、ＪＴＡＧによって規格化されたインターフェース信号（以降は、ＪＴＡＧインターフェース信号とする。）に変換して半導体装置１０３に対して送信したり、あるいは、半導体装置１０３から出力されたＪＴＡＧインターフェース信号をホストコンピュータ１０１において解析可能な信号に変換してホストコンピュータ１０１に伝送する。つまり、プロトコル変換器１０２は、ホストコンピュータ１０１と半導体装置１０３との間における通信フォーマットを変換する役割を有する。
【００１４】
一方、半導体装置１０３は、内部回路１０４と、その内部回路１０４に接続されたＴＡＰコントローラ１０５を備えている。内部回路１０４は、半導体装置１０３に関する本来の機能を有する回路である。ＴＡＰコントローラ１０５は、上述したＪＴＡＧインターフェース信号に基づいて半導体装置１０３に関する機能テスト又はデバッグを制御する回路である。
【００１５】
ここで、プロトコル変換器１０２から出力される、あるいはプロトコル変換器１０２に入力されるＪＴＡＧインターフェース信号について説明する。ＪＴＡＧに基づいた機能テスト又はデバッグを行う場合、ＪＴＡＧインターフェース信号には五種類の信号、すなわち、機能テストやデバッグに関する、装置固有のシステムクロックとは独立した信号であるテストクロック信号ＴＣＫ（Test Clock）、ＴＡＰコントローラ１０５を初期化（リセット）する論理信号であるテストリセット信号ＴＲＳＴ（Test Reset）、テストやデバッグ動作を制御し、所定のテスト状態又はデバッグ状態へ遷移させるテストモードセレクト信号ＴＭＳ（Test Mode Select）、テストやデバッグに関するシリアル入力の命令信号であるシリアルデータ入力信号ＴＤＩ（Test Data Input）、テストやデバッグを行った結果としての信号であるシリアルデータ出力信号ＴＤＯ（Test Data Output）がある。また、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩは、ＴＡＰコントローラ１０５において、テストクロック信号ＴＣＫの立ち上がりエッジでサンプリングされる。一方、シリアルデータ出力信号ＴＤＯは、テストクロック信号ＴＣＫの立ち下がりエッジでＴＡＰコントローラ１０５から出力される。プロトコル変換器から出力されるテストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩは、例えば、プロトコル変換器１０２内に設けられた異なるフリップフロップ回路から出力される信号であり、それぞれのフリップフロップ回路に入力されるテストクロック信号ＴＣＫにおける遷移に応じて、テストクロック信号ＴＣＫよりも遅延して出力される。また、ここでは、上述の各ＪＴＡＧインターフェース信号の名称に「テスト」を付しているが、これらの信号は半導体装置１０３の機能テストの使用に限られるということはなく、半導体装置１０３に関するデバッグを行う際にも使用されるものである。
【００１６】
プロトコル変換器１０２と、半導体装置１０３内のＴＡＰコントローラ１０５とは、インターフェース回路１０６によって互いに接続されている。インターフェース回路１０６は、半導体装置１０３の外部に位置する外部信号変換回路１０７と、半導体装置１０３の内部に位置する内部信号変換回路１０８を有している。外部信号変換回路１０７とプロトコル変換器１０２とは、テストクロック信号ＴＣＫ、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩを伝送する３本のインターフェース信号線１１０Ｂ〜１１０Ｄによって接続されている。同様に内部信号変換回路１０８とＴＡＰコントローラ１０５とは、内部テストクロック信号ｉＴＣＫ、内部テストモードセレクト信号ｉＴＭＳ及び内部シリアルデータ入力信号ｉＴＤＩを伝送するインターフェース信号線１１０Ｂ〜１１０Ｄによって接続されている。そして、外部信号変換回路１０７と内部信号変換回路１０８とは、半導体装置１０３内に設けられたインターフェース信号端子１０９Ｂ及び１０９ＣＤとインターフェース信号線１１１Ｂ及び１１１ＣＤ、半導体装置１０３外に設けられたインターフェース信号線１１０Ｂ及び１１０ＣＤとによって接続されている。
【００１７】
また、プロトコル変換器１０２とＴＡＰコントローラ１０５とは、半導体装置１０３内に設けられたインターフェース信号端子１０９Ａ及び１０９Ｅとインターフェース信号線１１１Ａ及び１１１Ｅ、半導体装置１０３外に設けられたインターフェース信号線１１０Ａ及び１１０Ｅとによって接続されている。
【００１８】
インターフェース信号線１１０Ａ上のテストリセット信号ＴＲＳＴは、インターフェース信号端子１０９Ａを介して、インターフェース信号線１１１Ａ上に内部テストリセット信号ｉＴＲＳＴとして伝送される。一方、ＴＡＰコントローラ１０５から出力された内部シリアル出力信号ｉＴＤＯは、インターフェース信号端子１０９Ｅを介して、インターフェース信号線１１０Ｅ上にシリアルデータ出力信号ＴＤＯとして伝送される。
次に、インターフェース回路１０６における外部信号変換回路１０７及び内部信号変換回路１０８の構成について、それぞれ図２及び図３を参照しながら説明する。
【００１９】
図２は、本発明の参考例に係る外部信号変換回路１０７の構成を示す図である。外部信号変換回路１０７は選択回路１１２を有しており、選択回路１１２の一方の入力端子１１２Ａにはインターフェース信号線１１０Ｃが、他方の入力端子１１２Ｂにはインターフェース信号線１１０Ｄが接続されている。つまり、入力端子１１２Ａにはプロトコル変換器１０２から出力されたテストモードセレクト信号ＴＭＳが入力され、入力端子１１２Ｂにはプロトコル変換器１０２から出力されたシリアルデータ入力信号ＴＤＩが入力される。選択回路１１２の制御端子１１２Ｃには、テストクロック信号ＴＣＫが入力されるようにインターフェース信号線１１０Ｂが接続されている。選択回路１１２の出力端子１１２Ｄにはインターフェース信号線１１０ＣＤが接続されており、選択回路１１２の制御端子１１２Ｃに入力されるテストクロック信号ＴＣＫのレベルに応じてテストモードセレクト信号ＴＭＳかシリアルデータ入力信号ＴＤＩのどちらか一方の信号が出力される。例えば、テストクロック信号ＴＣＫが“Ｈ”（ハイ）レベルの場合はテストモードセレクト信号ＴＭＳが、テストクロック信号ＴＣＫが“Ｌ”（ロー）レベルの場合はシリアルデータ入力信号ＴＤＩが、それぞれ選択回路１１２の出力端子１１２Ｄからインターフェース信号線１１０ＣＤ上に出力される。すなわち、選択回路１１２は、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩを時分割して、１本のインターフェース信号線１１０ＣＤにシリアル出力する。
【００２０】
また、インターフェース信号線１１０Ｂは、選択回路１１２の制御端子１１２Ｃと半導体装置１０３のインターフェース信号端子１０９Ｂの両方に接続されている。従って、テストクロック信号ＴＣＫは、制御端子１１２Ｃを介して選択回路１１２に入力されると共に、インターフェース信号端子１０９Ｂを介して、内部テストクロック信号ｉＴＣＫとして半導体装置１０３にも入力される。
【００２１】
図３は、本発明の参考例に係る内部信号変換回路１０８の構成を示す図である。インターフェース信号端子１０９ＢとＴＡＰコントローラ１０５とはインターフェース信号線１１１Ｂによって互いに接続されており、外部信号変換回路１０７からインターフェース信号端子１０９Ｂに対して伝送されたテストクロック信号ＴＣＫは、インターフェース信号線１１１Ｂを介して内部テストクロック信号ｉＴＣＫとしてＴＡＰコントローラ１０５に伝送される。
【００２２】
内部信号変換回路１０８は、第１の記憶保持回路１１３及び第２の記憶保持回路１１４を有している。第１の記憶保持回路１１３のデータ入力端子１１３Ｄ及び第２の記憶保持回路１１４のデータ入力端子１１４Ｄにはインターフェース信号線１１１ＣＤが接続されている。このインターフェース信号線１１１ＣＤはインターフェース信号端子１０９ＣＤにも接続されており、上述した時分割シリアル出力信号（テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩ）を第１の記憶保持回路１１３及び第２の記憶保持回路１１４に伝送する。また、第１の記憶保持回路１１３の制御端子１１３Ｇ及び第２の記憶保持回路１１４の制御端子１１４Ｇには共に、内部テストクロック信号ｉＴＣＫを伝送するインターフェース信号線１１１Ｂが接続されている。そして、第１の記憶保持回路１１３の出力端子１１３Ｑと第２の記憶保持回路１１４の出力端子１１４Ｑは、それぞれインターフェース信号線１１１Ｃ及び１１１Ｄを介してＴＡＰコントローラ１０５に接続されている。
【００２３】
これらの第１及び第２の記憶保持回路１１３及び１１４によって、外部信号変換回路１０７から時分割してシリアル出力されたテストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩが、内部テストモードセレクト信号ｉＴＭＳと内部シリアルデータ入力信号ｉＴＤＩとに分かれて互いに別個の信号としてＴＡＰコントローラ１０５に対して出力される。
【００２４】
第１の記憶保持回路１１３は、制御端子１１３Ｇに入力された内部テストクロック信号ｉＴＣＫが“Ｈ”レベルとなっている間にデータ入力端子１１３Ｄに入力された時分割シリアル出力信号のうち、内部テストモードセレクト信号ｉＴＭＳ及び内部シリアルデータ入力信号ｉＴＤＩのどちらか一方の信号を記憶保持し、その記憶保持した信号を出力端子１１３ＱからＴＡＰコントローラ１０５に対して出力する。その後、内部テストクロック信号ｉＴＣＫが“Ｌ”レベルに遷移し、そのまま“Ｌ”レベルとなっている間は、内部テストクロック信号ｉＴＣＫが“Ｌ”レベルに遷移する前にデータ入力端子１１３Ｄに入力され、かつ記憶保持されていた、前述した時分割シリアル出力信号のどちらか一方の信号を出力端子１１３ＱからＴＡＰコントローラ１０５に対して出力する。すなわち、第１の記憶保持回路１１３はハイラッチ型記憶保持回路である。
【００２５】
同様に、第２の記憶保持回路１１４は、制御端子１１４Ｇに入力された内部テストクロック信号ｉＴＣＫが“Ｌ”レベルとなっている間にデータ入力端子１１４Ｄに入力された時分割シリアル出力信号のうち、内部テストモードセレクト信号ｉＴＭＳ及び内部シリアルデータ入力信号ｉＴＤＩのどちらか一方の信号を記憶保持し、その記憶保持した信号を出力端子１１４ＱからＴＡＰコントローラ１０５に対して出力する。その後、内部テストクロック信号ｉＴＣＫが“Ｈ”レベルに遷移し、そのまま“Ｈ”レベルとなっている間は、内部テストクロック信号ｉＴＣＫが“Ｈ”レベルに遷移する前にデータ入力端子１１４Ｄに入力され、かつ記憶保持されていた、前述した時分割シリアル出力信号のどちらか一方の信号を出力端子１１４ＱからＴＡＰコントローラ１０５に対して出力する。すなわち、第２の記憶保持回路１１４はローラッチ型記憶保持回路である。
【００２６】
次に、以上のように構成された本発明の参考例に係るホストコンピュータと半導体装置とを接続するインターフェース回路を用いて、半導体装置１０３に関する機能テスト又はデバッグを行う際の動作について図４を参照しながら説明する。
【００２７】
図４（ａ）は、プロトコル変換器１０２からインターフェース回路１０６に出力される、あるいはインターフェース回路１０６からプロトコル変換器１０２に入力されるＪＴＡＧインターフェース信号に関するタイミングチャートである。図４（ｂ）は、インターフェース回路１０６における外部信号変換回路１０７と内部信号変換回路１０８との間のインターフェース信号及び時分割シリアル信号に関するタイミングチャートである。図４（ｃ）は、半導体装置内における内部信号変換回路１０８とＴＡＰコントローラ１０５との間のＪＴＡＧインターフェース信号に関するタイミングチャートである。
【００２８】
ホストコンピュータ１０１から出力された半導体装置１０３の機能テスト又はデバッグに関するテストデータや命令データは、プロトコル変換器１０２によってＪＴＡＧインターフェース信号であるテストクロック信号ＴＣＫ、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩに変換されて、外部信号変換回路１０７に入力される。これらの各ＪＴＡＧインターフェース信号は図４（ａ）に示すように変化する。例えば、テストモードセレクト信号ＴＭＳは、テストクロック信号ＴＣＫの各立ち上がり遷移に応答して、第１のテストモードセレクト信号ＴＭＳ１、第２のテストモードセレクト信号ＴＭＳ２、第３のテストモードセレクト信号ＴＭＳ３、・・・・・のように変化し、これらの第１〜第３のテストモードセレクト信号ＴＭＳ１〜ＴＭＳ３は、テストクロック信号ＴＣＫが“Ｈ”レベルに遷移した後に遅延してプロトコル変換器１０２から出力される。同様に、シリアルデータ入力信号ＴＤＩも、テストクロック信号ＴＣＫの各立ち上がり遷移に応答して、第１のシリアルデータ入力信号ＴＤＩ１、第２のシリアルデータ入力信号ＴＤＩ２、第３のシリアルデータ入力信号ＴＤＩ３、・・・・・のように変化し、これらの第１〜第３のシリアルデータ入力信号ＴＤＩ１〜ＴＤＩ３は、テストクロック信号ＴＣＫが“Ｈ”レベルに遷移した後に遅延してプロトコル変換器１０２から出力される。
【００２９】
テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩは、インターフェース信号線１１０Ｃ及び１１０Ｄを介して、外部信号変換回路１０７内の選択回路１１２の入力端子１１２Ａ及び１１２Ｂにそれぞれ入力される。そして、選択回路１１２は、制御端子１１２Ｃに入力されるテストクロック信号ＴＣＫのレベルに応じて、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩに関する時分割シリアル出力信号を出力端子１１２Ｄからインターフェース信号線１１０ＣＤ上に出力する。
【００３０】
例えば、図４（ｂ）に示すように、時刻Ｔ０以降、テストクロック信号ＴＣＫが“Ｈ”レベルとなっている間は、選択回路１１２の入力端子１１２Ａに入力されている第１のテストモードセレクト信号ＴＭＳ１が出力端子１１２Ｄから出力され、その後、時刻Ｔ１においてテストクロック信号ＴＣＫが“Ｌ”レベルに遷移すると、この時入力端子１１２Ｂに入力されている第１のシリアルデータ入力信号ＴＤＩ１が、テストクロック信号ＴＣＫが“Ｌ”レベルとなっている間、出力端子１１２Ｄから出力される。その後、時刻Ｔ２においてテストクロック信号ＴＣＫが再び“Ｈ”レベルに遷移すると（立ち上がると）、この遷移に応じて、テストモードセレクト信号ＴＭＳは第１のテストモードセレクト信号ＴＭＳ１から第２のテストモードセレクト信号ＴＭＳ２に変化し、一方、シリアルデータ入力信号ＴＤＩは第１のシリアルデータ入力信号ＴＤＩ１から第２のシリアルデータ入力信号ＴＤＩ２に変化する。そして、テストクロック信号ＴＣＫが“Ｈ”レベルとなっている間、選択回路１１２の出力端子１１２Ｄからは第２のテストモードセレクト信号ＴＭＳ２が出力される。その後、時刻Ｔ３において、テストクロック信号ＴＣＫが“Ｌ”レベルに遷移すると、この時入力端子１１２Ｂに入力されている第２のシリアルデータ入力信号ＴＤＩ２が、テストクロック信号ＴＣＫが“Ｌ”レベルとなっている間、出力端子１１２Ｄから出力される。以上のような動作を繰り返すことによって、選択回路１１２の出力端子１１２Ｄからは、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩに関する時分割シリアル出力信号が半導体装置１０３におけるインターフェース信号端子１０９ＣＤに対して出力される。
【００３１】
テストクロック信号ＴＣＫは、選択回路１１２の制御端子１１２Ｃに入力されると共に、半導体装置１０３におけるインターフェース信号端子１０９Ｂにも伝送されるので、インターフェース信号端子１０９Ｂにおけるテストクロック信号ＴＣＫは、図４（ｂ）に示すように、プロトコル変換器１０２から出力されるテストクロック信号ＴＣＫと同様の波形となる。そして、インターフェース信号端子１０９ＢからＴＡＰコントローラ１０５に対しては、インターフェース信号線１１１Ｂを介して、テストクロック信号ＴＣＫが内部テストクロック信号ｉＴＣＫとして入力される。また、内部テストクロック信号ｉＴＣＫは、図４（ｃ）に示すように、プロトコル変換器から出力されたテストクロック信号ＴＣＫやインターフェース信号端子１０９Ｂにおけるテストクロック信号ＴＣＫと同様の波形となる。
【００３２】
また、テストリセット信号ＴＲＳＴは、プロトコル変換器１０２から出力されて、インターフェース信号線１１０Ａを介して半導体装置１０３のインターフェース信号端子１０９Ａに伝送されるので、インターフェース信号端子１０９Ａにおけるテストリセット信号ＴＲＳＴは、図４（ｂ）に示すように、プロトコル変換器１０２から出力されるテストリセット信号ＴＲＳＴと同様の波形となる。そして、インターフェース信号端子１０９ＡからＴＡＰコントローラ１０５に対しては、インターフェース信号線１１１Ａを介して、テストリセット信号ＴＲＳＴが内部テストリセット信号ｉＴＲＳＴとして入力される。また、内部テストリセット信号ｉＴＲＳＴは、図４（ｃ）に示すように、プロトコル変換器から出力されたテストリセット信号ＴＲＳＴやインターフェース信号端子１０９Ａにおけるテストリセット信号ＴＲＳＴと同様の波形となる。
【００３３】
インターフェース信号端子１０９ＣＤに入力された時分割シリアル出力信号は、インターフェース信号線１１１ＣＤを介して、外部信号変換回路１０８における第１の記憶保持回路１１３の入力端子１１３Ｄ及び第２の記憶保持回路１１４の入力端子１１４Ｄに入力される。一方、第１の記憶保持回路１１３の制御端子１１３Ｇ及び第２の記憶保持回路１１４の制御端子１１４Ｇには、インターフェース信号線１１１Ｂを介して、内部テストクロック信号ｉＴＣＫが入力される。
【００３４】
ここで、時刻Ｔ０〜時刻Ｔ４における第１の記憶保持回路１１３及び第２の記憶保持回路１１４から出力される信号のタイミングについて、主に図４（ｃ）を参照しながら説明する。
【００３５】
時刻Ｔ０〜Ｔ１においては、テストクロック信号ＴＣＫが“Ｈ”レベルとなっているので、図４（ｂ）に示すように、選択回路１１２からは第１のテストモード信号ＴＭＳ１がインターフェース信号端子１０９ＣＤに対して出力される。また、図４（ｃ）に示すように、時刻Ｔ０〜Ｔ１においては、内部テストクロック信号ｉＴＣＫも“Ｈ”レベルに遷移し、この内部テストクロック信号ｉＴＣＫが第１の記憶保持回路１１３及び第２の記憶保持回路１１４に入力される。そして、第１の記憶保持回路１１３では、その制御端子１１３Ｇに入力された“Ｈ”レベルの内部テストクロック信号ｉＴＣＫに基づいて、選択回路１１２から出力された第１のテストモード信号ＴＭＳ１を記憶保持する。そして、その第１の記憶保持回路１１３の出力端子１１３Ｑから第１の内部テストモード信号ｉＴＭＳ１がＴＡＰコントローラ１０５に対して出力される。
【００３６】
また、時刻Ｔ０〜Ｔ１においては、第２の記憶保持回路１１４のデータ入力端子１１４Ｄにも、選択回路１１２から出力された第１のテストモード信号ＴＭＳ１が入力される。しかし、この間、第２の記憶保持回路１１４の制御端子１１４Ｇには、“Ｈ”レベルの内部テストクロック信号ｉＴＣＫが入力されているので、第２の記憶保持回路１１４の出力端子１１４Ｑから出力される信号は変化しない。すなわち、第２の記憶保持回路１１４は、テストクロック信号ＴＣＫが“Ｈ”レベルに遷移する前の状態において選択回路１１２から出力された信号（例えば、図４（ｃ）におけるシリアルデータ入力信号ｉＴＤＩ０）を出力する。
【００３７】
続いて、時刻Ｔ１〜Ｔ２においては、テストクロック信号ＴＣＫが“Ｌ”レベルに遷移すると、図４（ｂ）に示すように、選択回路１１２からは第１のシリアルデータ入力信号ＴＤＩ１がインターフェース信号端子１０９ＣＤに対して出力される。また、時刻Ｔ１〜Ｔ２においては、図４（ｃ）に示すように、内部テストクロック信号ｉＴＣＫも“Ｌ”レベルに遷移し、この内部テストクロック信号ｉＴＣＫが第１の記憶保持回路１１３及び第２の記憶保持回路１１４に入力される。そして、第２の記憶保持回路１１４では、その制御端子１１４Ｇに入力された“Ｌ”レベルの内部テストクロック信号ｉＴＣＫに基づいて、選択回路１１２から出力された第１のシリアルデータ入力信号ＴＤＩ１を記憶保持する。その結果、その第２の記憶保持回路１１４の出力端子１１４Ｑからは、第１の内部シリアルデータ入力信号ｉＴＤＩ１がＴＡＰコントローラ１０５に対して出力される。
【００３８】
また、時刻Ｔ１〜Ｔ２においては、第１の記憶保持回路１１３のデータ入力端子１１３Ｄにも、選択回路１１２から出力された第１のシリアルデータ入力信号ＴＤＩ１が入力される。しかし、この間、第１の記憶保持回路１１３の制御端子１１３Ｇには、“Ｌ”レベルの内部テストクロック信号ｉＴＣＫが入力されているので、第１の記憶保持回路１１３の出力端子１１３Ｑから出力される信号は変化しない。すなわち、時刻Ｔ１〜Ｔ２において、第１の記憶保持回路１１３は、テストクロック信号ＴＣＫが“Ｌ”レベルに遷移する前の状態において選択回路１１２から出力された第１のテストモード信号ＴＭＳ１を第１の内部テストモード信号ｉＴＭＳ１として出力する。
【００３９】
次に、時刻Ｔ２〜Ｔ３においては、テストクロック信号ＴＣＫが再び“Ｈ”レベルに遷移すると、図４（ｂ）に示すように、選択回路１１２からは第２のテストモード信号ＴＭＳ２がインターフェース信号端子１０９ＣＤに対して出力される。また、図４（ｃ）に示すように、時刻Ｔ２〜Ｔ３においては、内部テストクロック信号ｉＴＣＫも“Ｈ”レベルに遷移し、この内部テストクロック信号ｉＴＣＫが第１の記憶保持回路１１３及び第２の記憶保持回路１１４に入力される。そして、第１の記憶保持回路１１３では、その制御端子１１３Ｇに入力された“Ｈ”レベルの内部テストクロック信号ｉＴＣＫに基づいて、選択回路１１２から出力された第２のテストモード信号ＴＭＳ２を記憶保持する。そして、その第１の記憶保持回路１１３の出力端子１１３Ｑから第２の内部テストモード信号ｉＴＭＳ２がＴＡＰコントローラ１０５に対して出力される。
【００４０】
また、時刻Ｔ２〜Ｔ３においては、第２の記憶保持回路１１４のデータ入力端子１１４Ｄにも、選択回路１１２から出力された第２のテストモード信号ＴＭＳ２が入力される。しかし、上述したように、第２の記憶保持回路１１４の制御端子１１４Ｇには、“Ｈ”レベルの内部テストクロック信号ｉＴＣＫが入力されているので、第２の記憶保持回路１１４の出力端子１１４Ｑから出力される信号は変化しない。従って、第２の記憶保持回路１１４は、テストクロック信号ＴＣＫが“Ｈ”レベルに遷移する前の状態において選択回路１１２から出力された信号を出力する。つまり、第２の記憶保持回路１１４の出力端子１１４Ｑからは、テストクロック信号ＴＣＫが“Ｌ”レベルとなっている間に記憶保持されていた第１のシリアルデータ入力信号ＴＤＩが、第１の内部シリアルデータ入力信号ｉＴＤＩ１としてＴＡＰコントローラ１０５に対して出力される。
【００４１】
その後、時刻Ｔ３〜Ｔ４において、テストクロック信号ＴＣＫが再び“Ｌ”レベルに遷移すると、図４（ｂ）に示すように、選択回路１１２からは第２のシリアルデータ入力信号ＴＤＩ２がインターフェース信号端子１０９ＣＤに対して出力される。また、時刻Ｔ３〜Ｔ４においては、図４（ｃ）に示すように、内部テストクロック信号ｉＴＣＫも“Ｌ”レベルに遷移し、この内部テストクロック信号ｉＴＣＫが第１の記憶保持回路１１３及び第２の記憶保持回路１１４に入力される。そして、第２の記憶保持回路１１４では、その制御端子１１４Ｇに入力された“Ｌ”レベルの内部テストクロック信号ｉＴＣＫに基づいて、選択回路１１２から出力された第２のシリアルデータ入力信号ＴＤＩ２を記憶保持する。その結果、その第２の記憶保持回路１１４の出力端子１１４Ｑからは、第２の内部シリアルデータ入力信号ｉＴＤＩ２がＴＡＰコントローラ１０５に対して出力される。
【００４２】
また、時刻Ｔ３〜Ｔ４においては、第１の記憶保持回路１１３のデータ入力端子１１３Ｄにも、選択回路１１２から出力された第２のシリアルデータ入力信号ＴＤＩ２が入力される。しかし、上述したように、第１の記憶保持回路１１３の制御端子１１３Ｇには、“Ｌ”レベルの内部テストクロック信号ｉＴＣＫが入力されているので、第１の記憶保持回路１１３の出力端子１１３Ｑから出力される信号は変化しない。従って、時刻Ｔ３〜Ｔ４において、第１の記憶保持回路１１３は、テストクロック信号ＴＣＫが“Ｌ”レベルに遷移する前の状態において選択回路１１２から出力された第２のテストモード信号ＴＭＳ２を第２の内部テストモード信号ｉＴＭＳ２として出力する。
【００４３】
時刻Ｔ４以降においても上述のような動作が繰り返される。つまり、第１の記憶保持回路１１３からは、時刻Ｔ４〜Ｔ６において第３の内部テストモードセレクト信号ｉＴＭＳ３が、時刻Ｔ６〜Ｔ８において第４の内部テストモードセレクト信号ｉＴＭＳ４が、というように出力が行われる。また、第２の記憶保持回路１１４からは、時刻Ｔ４〜Ｔ５において第２の内部シリアルデータ入力信号ｉＴＤＩ２が、時刻Ｔ５〜Ｔ７において第３の内部シリアルデータ入力信号ｉＴＤＩ３が、というように出力が行われる。
【００４４】
以上のようにして、ホストコンピュータ１０１からプロトコル変換器１０２及びインターフェース回路１０６を介して、半導体装置１０３における機能テスト又はデバッグに関するＪＴＡＧインターフェース信号（テストクロック信号ＴＣＫ、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩ）がＴＡＰコントローラ１０５に対して送信される。
【００４５】
ＴＡＰコントローラ１０５においては、内部テストクロック信号ｉＴＣＫの立ち上がり遷移（“Ｌ”レベルから“Ｈ”レベルへの遷移）を検知することによって、この立ち上がり遷移の際にＴＡＰコントローラ１０５に入力された内部テストモード信号ｉＴＭＳ及び内部シリアルデータ入力信号ｉＴＤＩに関するデータを取り込む。例えば、図４（ｃ）に示すように、時刻Ｔ２の直前においては、内部テストクロック信号ｉＴＣＫの立ち上がり遷移に基づいて、第１の内部テストモード信号ｉＴＭＳ１及び第１の内部シリアルデータ入力信号ｉＴＤＩ１に関するデータがＴＡＰコントローラ１０５によって取り込まれ、時刻Ｔ４の直前においては、内部テストクロック信号ｉＴＣＫの立ち上がり遷移に基づいて、第２の内部テストモード信号ｉＴＭＳ２及び第２の内部シリアルデータ入力信号ｉＴＤＩ２に関するデータがＴＡＰコントローラ１０５によって取り込まれる。
【００４６】
そして、取り込んだこれらのデータに基づいて、半導体装置１０３の内部回路１０４における機能テスト又はデバッグが実行される。その後、テスト結果又はデバッグ結果を表す信号が内部回路１０４からＴＡＰコントローラ１０５に対して出力される。ＴＡＰコントローラ１０５から半導体装置１０３のインターフェース信号端子１０９Ｅに対しては、内部テストクロック信号ｉＴＣＫの立ち下がり遷移（“Ｈ”レベルから“Ｌ”レベルへの遷移）を検知することによって、このタイミングに同期して、内部回路１０４のテスト結果又はデバッグ結果を表す新たな信号が内部シリアルデータ出力信号ｉＴＤＯとして伝送される。例えば、図４（ｃ）に示すように、時刻Ｔ１や時刻Ｔ３の直前において、ある内部シリアルデータ出力信号ｉＴＤＯから別の内部シリアルデータ出力信号ｉＴＤＯに変化する。この内部シリアルデータ出力信号ｉＴＤＯは、インターフェース信号端子１０９Ｅを介して、シリアルデータ出力信号ＴＤＯとしてプロトコル変換器１０２に伝送され、その後、ホストコンピュータ１０１によって解析されることによって半導体装置１０３における機能テスト又はデバッグが終了する。
【００４７】
以上説明したように、本発明に関する参考例においては、インターフェース回路１０６として半導体装置１０３外に外部信号変換回路１０７を、かつ半導体装置１０３内に内部信号変換回路１０８を設け、外部信号変換回路１０７において、テストクロック信号ＴＣＫで制御される選択回路１１２によって、ＪＴＡＧインターフェース信号のうちのテストモードセレクト信号ＴＭＳとシリアルデータ入力信号ＴＤＩとを時分割し、外部信号変換回路１０７と内部信号変換回路１０８とを接続する一本のインターフェース信号線上にシリアル出力する。そして、内部信号変換回路１０８として、互いに、異なる遷移レベルを用いることによって、入力される信号を記憶保持する第１の記憶保持回路１１３及び第２の記憶保持回路１１４を設け、これらの記憶保持回路によって時分割されたシリアル出力信号をテストモードセレクト信号ＴＭＳとシリアルデータ入力信号ＴＤＩとを、２本のインターフェース信号線に別個に伝送して、ＴＡＰコントローラ１０５に入力するようにした。従って、半導体装置に設けられる、ＪＴＡＧインターフェース信号の入出力を行うインターフェース信号端子の数を少なくした上で、半導体装置の内部回路に関して所望の機能テスト又はデバッグを行うことができ、小型化された半導体装置であっても、互いにショートすることがないように、インターフェース信号端子を所定の間隔をあけて設けることが可能となる。すなわち、小型化された半導体装置においても、その半導体装置に設けられるインターフェース信号端子の数を少なくすることができるので、的確にＪＴＡＧインターフェース信号を用いた半導体装置の機能テストやデバッグを行うことができる。また、半導体装置に設けるインターフェース信号端子の数を少なくすることができることによって、半導体装置の製造コストを低減することも可能となる。
【００４８】
次に、本発明における第１の実施の形態を、以下に図面を参照しながら説明する。
【００４９】
図５は本発明における第１の実施の形態に係るホストコンピュータ２０１と半導体装置２０３とを接続するインターフェース回路２０６の概略を示した図である。
【００５０】
ホストコンピュータ２０１、プロトコル変換器２０２、半導体装置２０３における内部回路及びＴＡＰコントローラについては、上述の参考例と同様であるので、それらの機能及び接続関係については、ここでは省略し、上述の参考例における構成とは異なる部分について以下に説明する。
【００５１】
プロトコル変換器２０２と、半導体装置２０３内のＴＡＰコントローラ２０５とは、インターフェース回路２０６によって互いに接続されている。インターフェース回路２０６は、半導体装置２０３の外部に位置する外部信号変換回路２０７と、半導体装置２０３の内部に位置する内部信号変換回路２０８を有している。外部信号変換回路２０７とプロトコル変換器２０２とは、テストクロック信号ＴＣＫ、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩを伝送する４本のインターフェース信号線２１０Ａ〜２１０Ｄによって接続されている。同様に内部信号変換回路２０８とＴＡＰコントローラ２０５とは、内部テストクロック信号ｉＴＣＫ、内部テストリセット信号ｉＴＲＳＴ、内部テストモードセレクト信号ｉＴＭＳ及び内部シリアルデータ入力信号ｉＴＤＩを伝送する４本のインターフェース信号線２１１Ａ〜２１１Ｄによって接続されている。
【００５２】
外部信号変換回路２０７と内部信号変換回路２０８とは、半導体装置２０３内に設けられた２つのインターフェース信号端子２０９Ａ及び２０９ＢＣＤ、２本のインターフェース信号線２１１Ａ及び２１１ＢＣＤ、半導体装置２０３外に設けられた２本のインターフェース信号線２１０Ａ及び２１０ＢＣＤとによって接続されている。
【００５３】
プロトコル変換器２０２とＴＡＰコントローラ２０５とは、半導体装置２０３内に設けられたインターフェース信号端子２０９Ｅ及びインターフェース信号線２１１Ｅと、半導体装置２０３外に設けられたインターフェース信号線２１０Ｅとによって接続されている。従って、ＴＡＰコントローラ２０５から出力された内部シリアル出力信号ｉＴＤＯは、インターフェース信号端子２０９Ｅを介して、インターフェース信号線２１０Ｅ上にシリアルデータ出力信号ＴＤＯとして伝送される。
【００５４】
次に、インターフェース回路２０６における外部信号変換回路２０７及び内部信号変換回路２０８の構成について、それぞれ図６及び図７を参照しながら説明する。
【００５５】
図６は、本発明の第１の実施の形態に係る外部信号変換回路２０７の構成を示す図である。外部信号変換回路２０７は、テストクロック信号ＴＣＫの周波数を逓倍する周波数逓倍回路２１３と、周波数逓倍回路２１３の出力信号に基づいてダウンカウントを行う２ビットカウンタ２１４と、２ビットカウンタ２１４の出力信号によって制御される選択回路２１２により構成されている。
【００５６】
周波数逓倍回路２１３は、プロトコル変換器２０２から出力されたテストクロック信号ＴＣＫの周波数を４倍に変換するものであり、インターフェース信号線２１０Ａによって半導体装置２０３のインターフェース信号端子２０９Ａに接続され、インターフェース信号２１０Ａ’によって２ビットカウンタ２１４に接続されている。
【００５７】
２ビットカウンタ２１４は、テストクロック信号ＴＣＫの周波数を４倍に変換した周波数を有するテストクロック信号ＴＣＫ４に基づいてダウンカウント値である出力信号を選択回路２１２に出力するものであり、選択回路２１２の制御端子２１２Ｅに接続されている。
【００５８】
選択回路２１２は４つの入力端子２１２Ａ〜２１２Ｄを有しており、入力端子２１２Ａ〜２１２Ｃには、プロトコル変換器２０２から出力されるテストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩがそれぞれ入力される。また、入力端子２１２Ｄは接地電位Ｖｓｓに接続されている。選択回路２１２の出力端子２１２Ｆは、インターフェース信号線２１０ＢＣＤによって半導体装置２０３のインターフェース信号端子２０９ＢＣＤに接続されている。この選択回路２１２の出力端子２１２Ｆからは、制御端子２１２Ｅに入力される、２ビットカウンタ２１４によるカウント値に応じて、接地電位レベルの信号、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩのうちのいずれかの信号が出力される。すなわち、選択回路２１２は、接地電位レベルの信号、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩの４種類の信号を時分割して、１本のインターフェース信号線２１０ＢＣＤにシリアル出力する。
【００５９】
図７は、本発明の第１の実施の形態に係る内部信号変換回路２０８の構成を示す図である。内部信号変換回路２０８は、外部信号変換回路２０７の選択回路２１２から出力される時分割シリアル信号が入力されるシリアル信号入力部２１５、時分割シリアル信号を基にしてパラレル信号（内部テストリセット信号ｉＴＲＳＴ、内部テストモードセレクト信号ｉＴＭＳ、内部シリアルデータ入力信号ｉＴＤＩ）を出力するパラレル信号出力部２１６、内部テストクロック信号ｉＴＣＫを出力する２ビットダウンカウント部２１７、パラレル信号出力部２１６を制御する制御部２１８により構成されている。
【００６０】
シリアル信号入力部２１５は、Ｄ（Delay）型フリップフロップ回路（以下、Ｄ−ＦＦ回路とする。）２１９〜２２１によって構成されている。Ｄ−ＦＦ回路２１９のデータ入力端子Ｄは、上述した時分割シリアル信号が入力されるようにインターフェース信号端子２０９ＢＣＤに接続されている。Ｄ−ＦＦ回路２１９のデータ出力端子Ｑは、Ｄ−ＦＦ回路２２０のデータ入力端子Ｄに接続されている。Ｄ−ＦＦ回路２２０のデータ出力端子Ｑは、Ｄ−ＦＦ回路２２１のデータ入力端子Ｄに接続されている。Ｄ−ＦＦ回路２２１のデータ出力端子Ｑは制御部２１８に接続されている。また、各Ｄ−ＦＦ回路２１９〜２２１のクロック入力端子ＣＫはインターフェース信号端子２０９Ａに接続されている。
【００６１】
パラレル信号出力部２１６は、Ｄ−ＦＦ回路２２２〜２２４によって構成されており、それぞれのデータ出力端子Ｑからは、内部テストリセット信号ｉＴＲＳＴ、内部テストモードセレクト信号ｉＴＭＳ、内部シリアル入力信号ｉＴＤＩが出力される。Ｄ−ＦＦ回路２２２のデータ入力端子は、シリアル信号入力部２１５におけるＤ−ＦＦ回路２２０のデータ出力端子に接続されている。Ｄ−ＦＦ回路２２３のデータ入力端子は、シリアル信号入力部２１５におけるＤ−ＦＦ回路２１９のデータ出力端子に接続されている。Ｄ−ＦＦ回路２２４のデータ入力端子は、インターフェース信号端子２０９ＢＣＤに接続されている。また、各Ｄ−ＦＦ回路２２２〜２２４のクロック入力端子ＣＫは制御部２１８における３入力ＮＯＲゲート２３０の出力端子に接続されている。このパラレル信号出力部２１６は、時分割シリアル信号を各Ｄ−ＦＦ回路２２２〜２２４に入力させ、制御部２１８から出力されるクロック信号に応じて、内部テストリセット信号ｉＴＲＳＴ、内部テストモードセレクト信号ｉＴＭＳ、内部シリアルデータ入力信号ｉＴＤＩをパラレル出力するものである。
【００６２】
２ビットダウンカウント部２１７は、Ｄ−ＦＦ回路２２５及び２２６、２入力ＡＮＤゲート２２７によって構成されている。Ｄ−ＦＦ回路２２６のデータ入力端子Ｄには２入力ＡＮＤゲート２２７の出力端子が接続されている。Ｄ−ＦＦ回路２２６の一方のデータ出力端子Ｑは制御部２１８における２入力ＮＯＲゲート２２８の一方の入力端子とＤ−ＦＦ回路２２５におけるクロック入力端子ＣＫに接続されており、他方のデータ出力端子ＱＮは２入力ＡＮＤゲート２２７の一方の入力端子に接続されている。Ｄ−ＦＦ回路２２６のクロック入力端子ＣＫにはインターフェース信号端子２０９Ａが接続されている。２入力ＡＮＤゲート２２７の他方の入力端子は、制御部２１８における２入力ＮＡＮＤゲート２２９の出力端子に接続されている。Ｄ−ＦＦ回路２２５の一方のデータ出力端子Ｑは、ＴＡＰコントローラ２０５と制御部２１８における２入力ＮＯＲゲート２２８の他方の入力端子とに接続されている。Ｄ−ＦＦ回路２２５のデータ入力端子ＤはＤ−ＦＦ回路２２５における他方のデータ出力端子ＱＮに接続されている。また、２ビットダウンカウント部２１７は２ビットで表されるカウント値Ｃ２１７を出力すると共に、テストクロック信号ＴＣＫ４の周波数を４分の１の周波数に変換することによって、テストクロック信号ＴＣＫと同様の周波数を有する内部テストクロック信号ｉＴＣＫを出力する。
【００６３】
制御部２１８は、２入力ＮＯＲゲート２２８、２入力ＮＡＮＤゲート２２９、３入力ＮＯＲゲート２３０及びインバータ２３１によって構成されている。３入力ＮＯＲゲート２３０の各入力端子には、シリアル信号入力部２１５におけるＤ−ＦＦ回路２２１の出力端子Ｑ、インバータ２３１の出力端子、そして、インターフェース信号端子２０９Ａがそれぞれ接続されている。２入力ＮＡＮＤゲート２２９の各入力端子には、シリアル信号入力部２１５におけるＤ−ＦＦ回路２２１の出力端子Ｑ及び２入力ＮＯＲゲート２２８の出力端子が接続されている。インバータ２３１の入力端子には、２入力ＮＡＮＤゲート２２９の出力端子が接続されている。
【００６４】
次に、以上のように構成された本発明の第１の実施の形態に係るインターフェース回路を用いて、半導体装置２０３に関する機能テスト又はデバッグを行う際の動作について図８及び図９を参照しながら説明する。
【００６５】
図８は、インターフェース回路２０６内の外部信号変換回路２０７の動作に関するタイミングチャートであり、図９は、インターフェース回路２０６内の内部信号変換回路２０８の動作に関するタイミングチャートである。図８及び図９共に、テストクロック信号ＴＣＫと内部テストクロック信号ｉＴＣＫとの同期が確立されていない間におけるインターフェース回路２０６の動作と、同期確立後における半導体装置２０３の機能テスト又はデバッグを行う際のインターフェース回路２０６の動作を示しており、また、時刻Ｔ６においてテストクロック信号ＴＣＫと内部テストクロック信号ｉＴＣＫとの同期が確立する場合を示している。
【００６６】
本発明の第１の実施の形態においては、半導体装置２０３におけるインターフェース信号端子の数を３つにするために、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩは、プロトコル変換器２０２からＴＡＰコントローラ２０５へ伝送する際に時分割シリアル信号として伝送される。これら３種類の信号を時分割シリアル信号に変換するために、インターフェース回路２０６においてはテストクロック信号ＴＣＫが４倍の周波数を有するテストクロック信号ＴＣＫ４に変換される。しかし、半導体装置２０３の内部回路２０４における機能テストやデバッグは、ホストコンピュータ２０１において設定された周波数を有するテストクロック信号ＴＣＫ、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩに基づいて行われるので、インターフェース回路２０６において４倍の周波数に変換されたテストクロック信号ＴＣＫは、ＴＡＰコントローラへ入力される際にはプロトコル変換器２０２から出力された時の周波数を有するように再度変換する必要がある。また、再度変換された結果である内部テストクロック信号ｉＴＣＫは、プロトコル変換器２０２から出力されたテストクロック信号ＴＣＫとの同期を確立する必要がある。ここで、もし、内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの間の同期が確立されていなければ、２ビットダウンカウント部２１７から出力されるカウント値が"０"となっている場合に、シリアル信号入力部２１５の最終出力段であるＤ−ＦＦ回路２２１から出力される時分割シリアル信号が固定値"０"となっていない場合、プロトコル変換器２０２から出力された機能テストやデバッグに関する信号が、ＴＡＰコントローラ２０５に到着する際には変化してしまう可能性が生じ、所望の機能テストやデバッグを行うことができなくなってしまうことがある。例えば、時刻Ｔ２〜Ｔ３において、Ｄ−ＦＦ回路２２１から出力される時分割シリアル信号が初期のシリアルデータ入力信号ＴＤＩ０で、Ｄ−ＦＦ回路２２０から出力される時分割シリアル信号が固定値"０"となっている場合を考えると、最終的にパラレル信号出力部２１６から出力される信号は、第１のテストモードセレクト信号ＴＭＳ１、第１のテストリセット信号ＴＲＳＴ１、初期のシリアルデータ入力信号ＴＤＩ０となってしまう。従って、内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの間では両者の同期を確立する必要がある。
【００６７】
そこで、まず、第１の実施の形態におけるプロトコル変換器２０２から出力されるテストクロック信号ＴＣＫと、内部信号変換回路２０８から出力される内部テストクロック信号ｉＴＣＫとの同期が確立されるまでのインターフェース回路２０６に関する動作について説明し、その後、両者の同期が確立された後のインターフェース回路２０６に関する動作について説明する。
【００６８】
図７に示されている２ビットダウンカウンタ２１７のＤ−ＦＦ回路２２５及び２２６おいては、初期化が行われていないためカウント値が不明であるが、まず、例として、初期状態における２ビットダウンカウンタ２１７のカウント値が“２”となっており、かつ、このカウント値からダウンカウントを開始する場合に関して、テストクロック信号ＴＣＫと内部テストクロック信号ｉＴＣＫとの同期が確立されるまでの動作を、図８及び図９を参照しながら説明する。
【００６９】
ホストコンピュータ２０１から出力された半導体装置２０３の機能テスト又はデバッグに関するテストデータや命令データは、プロトコル変換器２０２によってＪＴＡＧインターフェース信号であるテストクロック信号ＴＣＫ、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩに変換されて、外部信号変換回路２０７に入力される。これらの各ＪＴＡＧインターフェース信号は図８に示すように変化する。例えば、テストリセット信号ＴＲＳＴは、テストクロック信号ＴＣＫの各立ち上がり遷移に応答して、初期のテストリセット信号ＴＲＳＴ０から第１のテストリセット信号ＴＲＳＴ１、第２のテストリセット信号ＴＲＳＴ２、第３のテストリセット信号ＴＲＳＴ３、・・・・・のように変化し、プロトコル変換器２０２からテストクロック信号ＴＣＫより遅延して外部信号変換回路２０７の選択回路２１２に対して出力される。同様に、テストモードセレクト信号ＴＭＳは、テストクロック信号ＴＣＫの各立ち上がり遷移に応答して、初期のテストモードセレクト信号ＴＭＳ０から第１のテストモードセレクト信号ＴＭＳ１、第２のテストモードセレクト信号ＴＭＳ２、第３のテストモードセレクト信号ＴＭＳ３、・・・・・のように変化し、また、シリアルデータ入力信号ＴＤＩは、テストクロック信号ＴＣＫの各立ち上がり遷移に応答して、初期のシリアルデータ入力信号ＴＤＩ０から第１のシリアルデータ入力信号ＴＤＩ１、第２のシリアルデータ入力信号ＴＤＩ２、第３のシリアルデータ入力信号ＴＤＩ３、・・・・・のように変化し、いずれもテストクロック信号ＴＣＫが“Ｈ”レベルに遷移してから遅延してプロトコル変換器２０２から外部信号変換回路２０７の選択回路２１２に対して出力される。
【００７０】
図８に示されるように、時刻Ｔ０〜Ｔ８の時間間隔に相当する周期を有するテストクロック信号ＴＣＫが、外部信号変換回路２０７内の周波数逓倍回路２１３に入力されると、周波数逓倍回路２１３からは４倍の周波数（時刻Ｔ０〜Ｔ２の時間間隔に相当する周期）を有するテストクロック信号ＴＣＫ４が出力され、このテストクロック信号ＴＣＫ４が、インターフェース信号線２１０Ａ’を介してインターフェース信号端子２０９Ａ及び２ビットカウンタ２１４に入力される。２ビットカウンタ２１４では、半導体装置２０３の機能テスト又はデバッグに関する動作においては、テストクロック信号ＴＣＫ４の立ち上がり遷移に同期して“０”、“３”、“２”、“１”、“０”、“３”、“２”、・・・というようにダウンカウントが繰り返し行われる。このカウント値が選択回路２１２の制御端子２１２Ｅに入力されると、このカウント値に応じて、選択回路２１２の入力端子２１２Ａ〜２１２Ｄに入力されるテストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩ、接地電位に関する時分割シリアル信号Ｓ２１２が出力端子２１２Ｆからインターフェース信号端子２０９ＢＣＤに対して出力される。この時分割シリアル信号Ｓ２１２は、例えば、固定値“０”、初期のテストリセット信号ＴＲＳＴ０、初期のテストモードセレクト信号ＴＭＳ０、初期のシリアルデータ入力信号ＴＤＩ０、固定値“０”、第１のテストリセット信号ＴＲＳＴ１、第１のテストモードセレクト信号ＴＭＳ１、・・・・・・のような時間的順序によって出力される。
【００７１】
インターフェース信号端子２０９ＢＣＤに入力された時分割シリアル信号Ｓ２１２は、シリアル信号入力部２１５のＤ−ＦＦ回路２１９及びパラレル信号出力部２１６のＤ−ＦＦ回路２２４にそれぞれ入力される。シリアル信号入力部２１５において、Ｄ−ＦＦ回路２２０はＤ−ＦＦ回路２１９から出力される時分割シリアル信号２１９Ｑに基づいてデータを出力し、同様に、Ｄ−ＦＦ回路２２１はＤ−ＦＦ回路２２０から出力される時分割シリアル信号２２０Ｑに基づいてデータを出力し、かつ、Ｄ−ＦＦ回路２１９〜２２１はいずれもテストクロック信号ＴＣＫ４の立ち上がり遷移に応じて出力信号を変化させる。従って、図９に示すように、Ｄ−ＦＦ回路２１９から出力される時分割シリアル信号２１９Ｑはインターフェース信号端子２０９ＢＣＤにおける時分割シリアル信号Ｓ２１２よりもテストクロック信号ＴＣＫ４の１周期分だけ位相が遅れて変化し、同様に、Ｄ−ＦＦ回路２２０及び２２１から出力される時分割シリアル信号２２０Ｑ及び２２１ＱはＤ−ＦＦ回路２２０及び２２１に入力される時分割シリアル信号２１９Ｑ及び２２０Ｑよりもそれぞれテストクロック信号ＴＣＫ４の１周期分だけ位相が遅れて変化する。例えば、Ｄ−ＦＦ回路２１９から出力される時分割シリアル信号２１９Ｑは、時刻Ｔ１において固定値“０”から第１のテストリセット信号ＴＲＳＴ１に変化するが、Ｄ−ＦＦ回路２２０から出力される時分割シリアル信号２２０Ｑは、時刻Ｔ１からテストクロック信号ＴＣＫ４の１周期分だけ位相が遅れた時刻Ｔ２において固定値“０”から第１のテストリセット信号ＴＲＳＴ１に変化する。そして、シリアル信号入力部２１５の最終段であるＤ−ＦＦ回路２２１から出力される時分割シリアル信号２２１Ｑは、制御部２１８内の２入力ＮＡＮＤゲート２２９と３入力ＮＯＲゲート２３０に入力される。
【００７２】
２入力ＮＡＮＤゲート２２９は、自身に入力される時分割シリアル信号２２１Ｑと、２ビットダウンカウント部２１７からの出力信号に基づいて、２ビットダウンカウント部２１７を制御する。図９に示されるように、２ビットダウンカウント部２１７におけるダウンカウントが実行され、時刻Ｔ４〜Ｔ６においてカウント値Ｃ２１７が“０”になると、すなわち、２ビットダウンカウンタ２１７からの二つの出力信号２２５Ｑ及び２２６Ｑが共に“Ｌ”レベルになると、２ビットダウンカウント部２１７の出力信号であるカウント値が入力される２入力ＮＯＲゲート２２８の出力信号が“Ｈ”レベルになる。つまり、２入力ＮＡＮＤゲート２２９の一方の入力信号が“Ｈ”レベルになる。従って、制御部２１８の２入力ＮＡＮＤゲート２２９から出力される信号Ｓ２２９のレベルは、２入力ＮＡＮＤゲート２２９の他方の入力信号となる時分割シリアル信号２２１Ｑの値によって決定される。ここで、内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの間で両者の同期が確立していない場合、言い換えれば、Ｄ−ＦＦ回路２２１から出力される時分割シリアル信号２２１Ｑの値が固定値“０”になっておらず、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩのいずれかの信号になっている場合は、２入力ＮＡＮＤゲート２２９から出力される信号Ｓ２２９は“Ｌ”レベルとなる。すなわち、前述の同期が確立していない間、信号Ｓ２２９は“Ｌ”レベルのままである。そして、信号Ｓ２２９が“Ｌ”レベルになっている間、２ビットダウンカウント部２１７の２入力ＡＮＤゲート２２７から出力される信号は“Ｌ”レベルのままである。
【００７３】
時刻Ｔ４〜Ｔ６において信号Ｓ２２９が“Ｌ”レベルになることによって、時刻Ｔ６〜Ｔ８における２ビットダウンカウンタ２１７から出力されるカウント値Ｃ２１７は“０”、すなわち、２ビットダウンカウンタ２１７からの二つの出力信号２２５Ｑ及び２２６Ｑは共に“Ｌ”レベルになり、その結果、内部テストクロック信号ｉＴＣＫが“Ｌ”レベルとなる。一方、時刻Ｔ６〜Ｔ８においては、Ｄ−ＦＦＦ回路２２１から出力される時分割シリアル信号２２１Ｑが固定値“０”となるので、２入力ＮＡＮＤゲート２２９から出力される信号Ｓ２２９が“Ｈ”レベルになる。その結果、２ビットダウンカウント部２１７では、時刻Ｔ８以降において、“３”、“２”、“１”、“０”、“３”、“２”、・・・というようにダウンカウントが行われ、時刻Ｔ６以降において、図９に示されるように、内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの同期が確立する。
【００７４】
以上のような同期確立に関する動作では、２ビットダウンカウント部２１７における初期状態のカウント値Ｃ２１７が“２”の場合について説明したが、この初期状態のカウント値Ｃ２１７が“３”や“１”である場合にも、上述した動作と同様に、２ビットダウンカウント部２１７におけるカウント値Ｃ２１７は、前述した同期が確立されるまで“０”となっている。また、初期状態におけるカウント値が“０” となっている場合には、シリアル信号入力部２１５のＤ−ＦＦ回路２２１から出力される時分割シリアル信号２２１Ｑが固定値“０”であっても、時分割シリアル信号２２１Ｑはその後も固定値“０”であり続けることはないので、一旦、内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの同期がくずれ、再度同期を確立させる動作が行われる。
【００７５】
次に、以上のような内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの同期が確立した後において、半導体装置２０３に関する機能テスト又はデバッグを行う際のインターフェース回路２０６の動作について、主に図９を参照しながら説明する。
【００７６】
前述したような内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの同期が確立した後（時刻Ｔ６以降）は、インターフェース信号端子２０９Ａに入力された４倍の周波数を有するテストクロック信号ＴＣＫ４は、２ビットダウンカウント部２１７内のＤ−ＦＦ回路２２５及び２２６によって、テストクロック信号ＴＣＫと同じ周波数を有する内部テストクロック信号ｉＴＣＫに変換され、ＴＡＰコントローラへ伝送される。つまり、２ビットダウンカウント部２１７は、テストクロック信号ＴＣＫ４の周波数をその４分の１の周波数に変換して、内部テストクロック信号ｉＴＣＫを出力する。
【００７７】
インターフェース信号端子２０９ＢＣＤに入力された時分割シリアル信号Ｓ２１２は、パラレル信号出力部２１６のＤ−ＦＦ回路２２４に入力されると共にシリアル信号入力部２１５にも入力される。シリアル信号入力部２１５内のＤ−ＦＦ回路２１９及び２２０から、それぞれ４倍の周波数を有するテストクロック信号ＴＣＫ４の１周期毎に時分割シリアル信号２１９Ｑ及び２２０Ｑが、パラレル信号出力部２１６のＤ−ＦＦ回路２２２及び２２３に対して出力される。例えば、時刻Ｔ６においては、Ｄ−ＦＦ回路２２２に第１のテストリセット信号ＴＲＳＴ１が入力され、Ｄ−ＦＦ回路２２３に第１のテストモードセレクト信号ＴＭＳ１が入力され、Ｄ−ＦＦ回路２２４に第１のシリアルデータ入力信号ＴＤＩ１が入力される。
【００７８】
一方、制御部２１８の３入力ＮＯＲゲート２３０は、シリアル信号入力部のＤ−ＦＦ回路２２１から出力された時分割シリアル信号２２１Ｑ、２入力ＮＯＲゲート２２８から出力された信号がインバータ２３１によって反転された信号、そして、４倍の周波数を有するテストクロック信号ＴＣＫ４の３つの信号が入力されることによって、パラレル信号出力部２１６内の各Ｄ−ＦＦ回路２２２〜２２４を制御する信号Ｓ２３０を出力する。すなわち、３入力ＮＯＲゲート２３０は、これらの３つの信号が全て“Ｌ”レベルとなる場合に“Ｈ”レベルの信号Ｓ２３０を出力し、３つの信号のうち一つでも“Ｈ”レベルとなっている場合は“Ｌ”レベルの信号Ｓ２３０を出力する。
【００７９】
ここで、３入力ＮＯＲゲート２３０から出力される信号Ｓ２３０の波形について、図９を参照しながら説明する。前述したように、時刻Ｔ６において内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの同期が確立した後、時刻Ｔ６〜Ｔ８において、２ビットダウンカウント部２１７からの出力信号２２５Ｑ及び２２６Ｑは共に“Ｌ”レベルになっているので、２入力ＮＯＲゲート２２８の出力信号は“Ｈ”レベル、インバータ２３１の出力信号は“Ｌ”レベルとなる。また、この時、シリアル信号入力部２１５のＤ−ＦＦ回路２２１から出力される時分割シリアル信号２２１Ｑは固定値“０”、つまり、“Ｌ”レベルとなっている。そして、４倍の周波数を有するテストクロック信号ＴＣＫ４は、時刻Ｔ６〜Ｔ８において“Ｈ”レベルとなっているが、時刻Ｔ７〜Ｔ８においては“Ｌ”レベルとなっている。従って、時刻Ｔ７〜Ｔ８においては、３入力ＮＯＲゲート２３０に入力される３つの信号は全て“Ｌ”レベルとなるので、図９に示すように、３入力ＮＯＲゲート２３０からの出力信号Ｓ２３０が“Ｈ”レベルとなる。
【００８０】
時刻Ｔ８〜Ｔ１４においては、Ｄ−ＦＦ回路２２１から出力される時分割シリアル信号２２１Ｑの値は、第１のテストリセット信号ＴＲＳＴ１、第１のテストモードセレクト信号ＴＭＳ１、第１のシリアルデータ入力信号ＴＤＩ１というように変化する。すなわち、時分割シリアル信号２２１Ｑは“Ｈ”レベルになっている。また、この期間において、２ビットダウンカウント部２１７は、“３（出力信号２２５Ｑ及び２２６Ｑが共に“Ｈ”レベル）”、“２（出力信号２２５Ｑが“Ｈ”レベル、２２６Ｑが“Ｌ”レベル）”、“１（出力信号２２５Ｑが“Ｌ”レベル、２２６Ｑが“Ｈ”レベル）”というようにダウンカウントを行うので、２入力ＮＯＲゲート２２８から出力される信号は“Ｌ”レベル、かつ、インバータ２３１から出力される信号は“Ｈ”レベルとなる。つまり、時刻Ｔ８〜Ｔ１４においては、３入力ＮＯＲゲート２３０に入力される３つの信号のうち少なくとも一つの信号が“Ｈ”レベルとなる。従って、この期間においては、３入力ＮＯＲゲート２３０は“Ｌ”レベルの信号Ｓ２３０を出力する。
【００８１】
その後、時刻Ｔ１４〜Ｔ１６においては、時分割シリアル信号２２１Ｑが固定値“０”（“Ｌ”レベル）に、２ビットダウンカウント部２１７のカウント値が“０（出力信号２２５Ｑ及び２２６Ｑが共に“Ｌ”レベル）”になり、その結果、２入力ＮＯＲゲート２２８からの出力信号が“Ｈ”レベルに、インバータ２３１からの出力信号が“Ｌ”レベルになる。また、４倍の周波数を有するテストクロック信号ＴＣＫ４は、時刻Ｔ１４〜Ｔ１５においては“Ｈ”レベルとなり、時刻Ｔ１５〜Ｔ１６においては“Ｌ”レベルとなる。つまり、時刻Ｔ１５〜Ｔ１６においては、３入力ＮＯＲゲート２３０に入力される３つの信号の全てが“Ｌ”レベルになるので、図９に示すように、３入力ＮＯＲゲート２３０からの出力信号Ｓ２３０が“Ｈ”レベルとなる。そして、時刻Ｔ１６以降の信号Ｓ２３０は、時刻Ｔ８〜Ｔ１６における信号Ｓ２３０と同様の波形を繰り返し示す。
【００８２】
以上のようなタイミングチャートを示す信号Ｓ２３０は、パラレル信号出力部２１６内の各Ｄ−ＦＦ回路２２２〜２２４におけるクロック入力端子ＣＫに入力される。各Ｄ−ＦＦ回路２２２〜２２４では、入力される信号Ｓ２３０の立ち上がり遷移に基づいて、各Ｄ−ＦＦ回路２２２〜２２４の入力端子に入力される時分割シリアル信号の値が変化させて、ＴＡＰコントローラ２０５に対して出力する。例えば、Ｄ−ＦＦ回路２２２から出力されるテストリセット信号ｉＴＲＳＴは、時刻Ｔ７において初期の内部テストリセット信号ｉＴＲＳＴ０から第１の内部テストリセット信号ｉＴＲＳＴ１に変化し、時刻Ｔ１５において第１の内部テストリセット信号ｉＴＲＳＴ１から第２の内部テストリセット信号ｉＴＲＳＴ２に変化する。同様に、Ｄ−ＦＦ回路２２３から出力されるテストモードセレクト信号ｉＴＭＳは、時刻Ｔ７において初期の内部テストモードセレクト信号ｉＴＭＳ０から第１の内部テストモードセレクト信号ｉＴＭＳ１に変化し、時刻Ｔ１５において第１の内部テストモードセレクト信号ｉＴＭＳ１から第２の内部テストモードセレクト信号ｉＴＭＳ２に変化する。また、Ｄ−ＦＦ回路２２４から出力されるシリアルデータ入力信号ｉＴＤＩは、時刻Ｔ７において初期の内部シリアルデータ入力信号ｉＴＤＩ０から第１の内部シリアルデータ入力信号ｉＴＤＩ１に変化し、時刻Ｔ１５において第１の内部シリアルデータ入力信号ｉＴＤＩ１から第２の内部シリアルデータ入力信号ｉＴＤＩ２に変化する。
【００８３】
以上のように変化する内部テストクロック信号ｉＴＣＫ、内部テストリセット信号ｉＴＲＳＴ、内部テストモードセレクト信号ｉＴＭＳ、内部シリアルデータ入力信号ｉＴＤＩがＴＡＰコントローラ２０５に入力されると、ＴＡＰコントローラ２０５においては、内部テストクロック信号ｉＴＣＫの立ち上がり遷移に基づいて、内部テストリセット信号ｉＴＲＳＴ、内部テストモードセレクト信号ｉＴＭＳ、内部シリアルデータ入力信号ｉＴＤＩの各値が取り込まれる。
【００８４】
そして、取り込んだこれらのデータに基づいて、半導体装置２０３の内部回路２０４における機能テスト又はデバッグが実行される。その後、テスト結果又はデバッグ結果を表す信号が内部回路２０４からＴＡＰコントローラ２０５に対して出力される。ＴＡＰコントローラ２０５から半導体装置２０３のインターフェース信号端子２０９Ｅに対しては、内部回路２０４のテスト結果又はデバッグ結果を表す新たな信号が、時刻Ｔ１２や時刻Ｔ２０において検知される内部テストクロック信号ｉＴＣＫの立ち下がり遷移（“Ｈ”レベルから“Ｌ”レベルへの遷移）のタイミングに基づいて、内部シリアルデータ出力信号ｉＴＤＯとして伝送される。例えば、図８に示すように、時刻Ｔ１２や時刻Ｔ２０における内部テストクロック信号ｉＴＣＫの立ち下がり遷移に基づいて、初期の内部シリアルデータ出力信号ｉＴＤＯ０から第１の内部シリアルデータ出力信号ｉＴＤＯ１に変化したり、第１の内部シリアルデータ出力信号ｉＴＤＯ１から第２の内部シリアルデータ出力信号ｉＴＤＯ２に変化する。この内部シリアルデータ出力信号ｉＴＤＯは、インターフェース信号線２１０Ｅを介して、シリアルデータ出力信号ＴＤＯとしてプロトコル変換器２０２に伝送され、その後、ホストコンピュータ２０１によって解析されることによって半導体装置２０３における機能テスト又はデバッグが終了する。
【００８５】
以上に説明したように、本発明の第１の実施の形態においては、インターフェース回路２０６として半導体装置２０３外に外部信号変換回路２０７を、かつ半導体装置２０３内に内部信号変換回路２０８を設け、外部信号変換回路２０７内における、テストクロック信号ＴＣＫの周波数を４倍した周波数を有するテストクロック信号ＴＣＫ４で制御される選択回路２１２によって、ＪＴＡＧインターフェース信号のうち、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩの３種類の信号を時分割し、外部信号変換回路２０７と内部信号変換回路２０８とを接続する１本のインターフェース信号線上にシリアル出力する。そして、内部信号変換回路２０８において、シリアル信号入力部２１５及びパラレル信号出力部２１６のＤ−ＦＦ回路によって、時分割シリアル信号として出力されたテストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩの３種類の信号をそれぞれ別々のインターフェース信号線に別個に伝送して、ＴＡＰコントローラ１０５に入力するようにし、また、テストクロック信号ＴＣＫ４の周波数の４分の１の周波数を有するテストクロック信号に再変換する。従って、半導体装置に設けられる、ＪＴＡＧインターフェース信号の入出力を行うインターフェース信号端子の数を少なくした上で、半導体装置２０３の内部回路２０４に関して所望の機能テスト又はデバッグを行うことができ、小型化された半導体装置であっても、互いにショートすることがないように、インターフェース信号端子を所定の間隔をあけて設けることが可能となる。すなわち、小型化された半導体装置においても、その半導体装置に設けられるインターフェース信号端子の数を少なくすることができるので、的確にＪＴＡＧインターフェース信号を用いた半導体装置の機能テストやデバッグを行うことができる。また、半導体装置に設けるインターフェース信号端子の数を少なくすることができることによって、半導体装置の製造コストを低減することも可能となる。
【００８７】
【発明の効果】
本発明におけるインターフェース回路及びそれを用いた半導体装置のテスト方法とデバッグ方法によれば、半導体装置におけるテスト又はデバッグを行う際に、半導体装置の外部から供給される第１〜第３のインターフェース信号を半導体装置の内部回路に伝送するインターフェース回路を用い、インターフェース回路内の第１の周波数変換回路によって、半導体装置の外部から供給される第１のクロック信号の周波数を逓倍した周波数を有する第２のクロック信号を生成し、この第２のクロック信号に応じて、第１〜第３のインターフェース信号に関する第１の時分割シリアル信号を生成し、半導体装置の入力端子を介して第１の時分割シリアル信号を半導体装置に入力する。その後、シリアル信号入力回路によって、第１の時分割シリアル信号に基づいて第２〜第４の時分割シリアル信号を生成し、これらの第１〜第４の時分割シリアル信号に基づいて、パラレル信号出力回路から第１〜第３のインターフェース信号を出力し、半導体装置の内部回路に伝送するので、第１及び第２のインターフェース信号が入力される端子を別個に半導体装置に設ける必要がなくなる。つまり、インターフェース信号が入力される端子の数を少なくすることができ、小型化された半導体装置であっても、端子同士のショートを防止することができる。その結果、小型化された半導体装置においても、ＪＴＡＧインターフェース信号を用いた半導体装置の機能テストやデバッグを的確に行うことができ、また、半導体装置の製造コストを低減することもできる。
【図面の簡単な説明】
【図１】 本発明の参考例におけるインターフェース回路の概略を示す図である。
【図２】 本発明の参考例における外部信号変換回路の構成を示す図である。
【図３】 本発明の参考例における内部信号変換回路の構成を示す図である。
【図４】 本発明の参考例に係るインターフェース回路におけるタイミングチャートである。
【図５】 本発明の第１の実施の形態におけるインターフェース回路の概略を示す図である。
【図６】 本発明の第１の実施の形態における外部信号変換回路の構成を示す図である。
【図７】 本発明の第１の実施の形態における内部信号変換回路の構成を示す図である。
【図８】 本発明の第１の実施の形態に係るインターフェース回路におけるタイミングチャートである。
【図９】 本発明の第１の実施の形態に係るインターフェース回路におけるタイミングチャートである。
【発明の属する技術分野】
本発明は、高集積化により端子数が増え、高密度実装のために小型化された半導体装置における機能テストやデバッグに好適なインターフェース回路及びそれを用いたテスト方法とデバッグ方法に関するものである。
【０００２】
【従来の技術】
従来、半導体装置（マイクロコンピュータにおけるシステムソフトウェアを備えた半導体装置等）における機能テストやソフトウェアに関する誤りを検出して修復するデバッグは、プリント基板上に半導体装置を搭載し、この搭載される半導体装置の各端子に接続されるようにプリント基板上に形成されたパッドにテスト針（テストピン）を接触させることによって行われていた。しかし、半導体装置において、高集積化により端子数が増加する一方、高密度実装の要求により小型化が進むようになると、端子数の増加に伴ってプリント基板上に形成されるパッドも増加させる必要が生じる。つまり、増加するパッドを形成するための領域（スペース）がプリント基板上に必要となり、このことは半導体装置の高密度実装の妨げとなってしまう。このような課題を解決するために、1990年に「IEEE Standard 1149.1 1990 Standard Access Port and Boundary-Scan Architecture」として規格化されたＪＴＡＧ（Joint Test Action Group）に対応した半導体装置が登場した。このＪＴＡＧ対応の半導体装置には複数のＪＴＡＧ用端子が設けられている。そして、半導体装置の機能テストやデバッグの際には、ホストコンピュータによって制御されるテストロジックに関するテスト信号（テストデータ）やデバッグに関する命令信号（命令データ）が、上述のＪＴＡＧ端子を介して半導体装置に入力され、半導体装置のテストやデバッグ後にはそれらの結果としての信号（データ）がＪＴＡＧ用端子から出力される。ここで、これらのＪＴＡＧ用端子はＪＴＡＧに関する所定の信号と同じ数だけ設けられており、かつ、各ＪＴＡＧ用端子は、それぞれ一種類のＪＴＡＧに関する信号のみが入力あるいは出力するように半導体装置に設けられている。また、上述したＪＴＡＧに関する信号は、半導体装置の内部に設けられたＴＡＰ（Test Access Port）コントローラ又は該信号を認識する各種レジスタを介して半導体装置の内部回路に入力され、あるいは、半導体装置の内部回路から出力される。ＴＡＰコントローラは、上述したＪＴＡＧに関する信号に基づいて、半導体装置の内部回路を制御するものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、半導体装置に関する高集積化がさらに進む一方で、高密度実装のための小型化に対する要求もさらに強まってくると、半導体装置内に、ＪＴＡＧ用端子等のインターフェース信号端子、ＪＴＡＧに関する信号を制御するＴＡＰコントローラ、そして各種レジスタ等に代表されるＪＴＡＧ用回路を設けることが困難となってしまう。つまり、例えば、異なるインターフェース信号端子同士が非常に接近して配置されることになってしまい、インターフェース信号端子同士がショートする可能性が生じる。その結果、半導体装置に関する機能テストやデバッグを行うことが困難となってしまう。また、半導体装置において、内部回路の動作に関連する信号端子以外にＪＴＡＧ用端子等のインターフェース信号端子を設けること自体、半導体装置を製造する上でコストの増加を招くことになってしまう。
【０００４】
本発明は、上述した課題を解決し、高集積化により端子数が増え、高密度実装のために小型化された半導体装置において、半導体装置外部からの信号が入力される端子の数を可能な限り少なくすることによって半導体装置の製造に関するコスト増加を抑制することができ、かつ、半導体装置の機能テスト又はデバッグを的確に行うことができるインターフェース回路及びそれを用いた半導体装置のテスト方法とデバッグ方法を提供するものである。
【０００６】
【課題を解決するための手段】
本発明は、半導体装置の内部回路に対して、半導体装置の外部から供給されるクロック信号と第１〜第３のインターフェース信号とを伝送するインターフェース回路において、第１のクロック信号の第１の周波数を逓倍することによって、第２の周波数を有する第２のクロック信号を出力する第１の周波数変換回路と、第１〜第３のインターフェース信号が入力され、第２のクロック信号に応じて第１〜第３のインターフェース信号に関する第１の時分割シリアル信号を生成し、第１の時分割シリアル信号を半導体装置の入力端子に伝送する選択回路と、半導体装置の入力端子に伝送された第１の時分割シリアル信号が入力され、第２のクロック信号に応じて、第１の時分割シリアル信号よりも位相の遅れた第２の時分割シリアル信号と、第２の時分割シリアル信号よりも位相の遅れた第３の時分割シリアル信号と、第３の時分割シリアル信号よりも位相の遅れた第４の時分割シリアル信号とを出力するシリアル信号入力回路と、第２のクロック信号の第２の周波数を前記第１の周波数に変換することによって第３のクロック信号を出力する第２の周波数変換回路と、第２及び第３のクロック信号と第４の時分割シリアル信号に基づいて制御信号を出力する制御信号発生回路と、制御信号に応じて、第１の時分割シリアル信号のうちの第１のインターフェース信号を記憶保持し、かつ、第２の時分割シリアル信号のうちの第２のインターフェース信号を記憶保持し、第３の時分割シリアル信号のうちの第３のインターフェース信号を記憶保持し、第１〜第３のインターフェース信号をそれぞれ出力するパラレル信号出力回路とを有するインターフェース回路を提供することにより、半導体装置に設けられる、半導体装置の外部から供給されるインターフェース信号が入力される端子の数を少なくした上で半導体装置の機能テスト又はデバッグを的確に行うことができ、また、半導体装置の製造コストを低減することができるものである。
【０００８】
また、本発明は、半導体装置の内部回路に対して、半導体装置の外部から供給される第１〜第３のインターフェース信号を伝送して、内部回路に関する関する機能テスト又はデバッグを行う半導体装置のテスト方法又はデバッグ方法において、半導体装置の外部から供給され、かつ第１の周波数を有する第１のクロック信号を、第１の周波数を逓倍した第２の周波数を有する第２のクロック信号を変換して半導体装置に入力し、第２のクロック信号に応じて、第１〜第３のインターフェース信号に関する第１の時分割シリアル信号を生成し、半導体装置の入力端子を介して、第１の時分割シリアル信号をシリアル信号入力回路に入力し、シリアル信号入力回路に入力された第１の時分割シリアル信号を基に、第２のクロック信号に応じて、第１の時分割シリアル信号よりも位相の遅れた第２の時分割シリアル信号と、第２の時分割シリアル信号よりも位相の遅れた第３の時分割シリアル信号と、第３の時分割シリアル信号よりも位相の遅れた第４の時分割シリアル信号とを生成し、シリアル信号入力回路から出力された第１〜第３の時分割シリアル信号をパラレル信号出力回路に入力し、半導体装置に入力された第２のクロック信号を、第１の周波数を有する第３のクロック信号に変換して、制御信号発生回路及び内部回路における動作を制御する制御回路に入力し、制御信号発生回路に入力された第２及び第３のクロック信号と第４の時分割シリアル信号に基づいて制御信号を生成してパラレル信号出力回路に出力し、パラレル信号出力回路によって、第１の時分割シリアル信号のうちの第１のインターフェース信号を記憶保持し、かつ、第２の時分割シリアル信号のうちの第２のインターフェース信号を記憶保持し、第３の時分割シリアル信号のうちの第３のインターフェース信号を記憶保持し、制御信号に応じて、第１〜第３のインターフェース信号を制御回路にそれぞれ伝送し、制御回路に入力された第３のクロック信号に応じて、第１〜第３のインターフェース信号を内部回路に伝送し、第３のクロック信号と第１〜第３のインターフェース信号に基づいて、内部回路に関する機能テスト又はデバッグを行う半導体装置のテスト方法又はデバッグ方法を提供することにより、半導体装置の製造コストを低減することができ、かつ半導体装置に関する機能テスト又はデバッグを的確に行うことができるものである。
【０００９】
【発明の実施の形態】
まず、本発明に関する参考例を、以下に図面を参照しながら説明する。
【００１０】
図１は、本発明の参考例に係るホストコンピュータ１０１と半導体装置１０３とを接続するインターフェース回路１０６の概略を示した図である。ここで、インターフェース回路１０６は、例えば、ＪＴＡＧによって規格化された信号等を、ホストコンピュータ１０１から半導体装置１０３へ、あるいは半導体装置１０３からホストコンピュータ１０１へ伝送するものである。
【００１１】
半導体装置１０３における機能テスト又はデバッグに関する制御及び監視を行うホストコンピュータ１０１には、プロトコル変換器１０２及びインターフェース回路１０６を介して、機能テスト又はデバッグの対象となる半導体装置１０３が接続されている。
【００１２】
ホストコンピュータ１０１とプロトコル変換器１０２とは、例えば、Universal Serial Busインターフェースによって互いに接続される。ホストコンピュータ１０１は、半導体装置１０３における機能テストやデバッグに関するテスト信号や命令信号を送信したり、半導体装置から出力されたテスト等の結果としての信号を解析するものである。
【００１３】
プロトコル変換器１０２は、半導体装置１０３との間でインターフェース信号の送受信を行うものであり、例えば、ホストコンピュータ１０１から受信した信号を、ＪＴＡＧによって規格化されたインターフェース信号（以降は、ＪＴＡＧインターフェース信号とする。）に変換して半導体装置１０３に対して送信したり、あるいは、半導体装置１０３から出力されたＪＴＡＧインターフェース信号をホストコンピュータ１０１において解析可能な信号に変換してホストコンピュータ１０１に伝送する。つまり、プロトコル変換器１０２は、ホストコンピュータ１０１と半導体装置１０３との間における通信フォーマットを変換する役割を有する。
【００１４】
一方、半導体装置１０３は、内部回路１０４と、その内部回路１０４に接続されたＴＡＰコントローラ１０５を備えている。内部回路１０４は、半導体装置１０３に関する本来の機能を有する回路である。ＴＡＰコントローラ１０５は、上述したＪＴＡＧインターフェース信号に基づいて半導体装置１０３に関する機能テスト又はデバッグを制御する回路である。
【００１５】
ここで、プロトコル変換器１０２から出力される、あるいはプロトコル変換器１０２に入力されるＪＴＡＧインターフェース信号について説明する。ＪＴＡＧに基づいた機能テスト又はデバッグを行う場合、ＪＴＡＧインターフェース信号には五種類の信号、すなわち、機能テストやデバッグに関する、装置固有のシステムクロックとは独立した信号であるテストクロック信号ＴＣＫ（Test Clock）、ＴＡＰコントローラ１０５を初期化（リセット）する論理信号であるテストリセット信号ＴＲＳＴ（Test Reset）、テストやデバッグ動作を制御し、所定のテスト状態又はデバッグ状態へ遷移させるテストモードセレクト信号ＴＭＳ（Test Mode Select）、テストやデバッグに関するシリアル入力の命令信号であるシリアルデータ入力信号ＴＤＩ（Test Data Input）、テストやデバッグを行った結果としての信号であるシリアルデータ出力信号ＴＤＯ（Test Data Output）がある。また、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩは、ＴＡＰコントローラ１０５において、テストクロック信号ＴＣＫの立ち上がりエッジでサンプリングされる。一方、シリアルデータ出力信号ＴＤＯは、テストクロック信号ＴＣＫの立ち下がりエッジでＴＡＰコントローラ１０５から出力される。プロトコル変換器から出力されるテストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩは、例えば、プロトコル変換器１０２内に設けられた異なるフリップフロップ回路から出力される信号であり、それぞれのフリップフロップ回路に入力されるテストクロック信号ＴＣＫにおける遷移に応じて、テストクロック信号ＴＣＫよりも遅延して出力される。また、ここでは、上述の各ＪＴＡＧインターフェース信号の名称に「テスト」を付しているが、これらの信号は半導体装置１０３の機能テストの使用に限られるということはなく、半導体装置１０３に関するデバッグを行う際にも使用されるものである。
【００１６】
プロトコル変換器１０２と、半導体装置１０３内のＴＡＰコントローラ１０５とは、インターフェース回路１０６によって互いに接続されている。インターフェース回路１０６は、半導体装置１０３の外部に位置する外部信号変換回路１０７と、半導体装置１０３の内部に位置する内部信号変換回路１０８を有している。外部信号変換回路１０７とプロトコル変換器１０２とは、テストクロック信号ＴＣＫ、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩを伝送する３本のインターフェース信号線１１０Ｂ〜１１０Ｄによって接続されている。同様に内部信号変換回路１０８とＴＡＰコントローラ１０５とは、内部テストクロック信号ｉＴＣＫ、内部テストモードセレクト信号ｉＴＭＳ及び内部シリアルデータ入力信号ｉＴＤＩを伝送するインターフェース信号線１１０Ｂ〜１１０Ｄによって接続されている。そして、外部信号変換回路１０７と内部信号変換回路１０８とは、半導体装置１０３内に設けられたインターフェース信号端子１０９Ｂ及び１０９ＣＤとインターフェース信号線１１１Ｂ及び１１１ＣＤ、半導体装置１０３外に設けられたインターフェース信号線１１０Ｂ及び１１０ＣＤとによって接続されている。
【００１７】
また、プロトコル変換器１０２とＴＡＰコントローラ１０５とは、半導体装置１０３内に設けられたインターフェース信号端子１０９Ａ及び１０９Ｅとインターフェース信号線１１１Ａ及び１１１Ｅ、半導体装置１０３外に設けられたインターフェース信号線１１０Ａ及び１１０Ｅとによって接続されている。
【００１８】
インターフェース信号線１１０Ａ上のテストリセット信号ＴＲＳＴは、インターフェース信号端子１０９Ａを介して、インターフェース信号線１１１Ａ上に内部テストリセット信号ｉＴＲＳＴとして伝送される。一方、ＴＡＰコントローラ１０５から出力された内部シリアル出力信号ｉＴＤＯは、インターフェース信号端子１０９Ｅを介して、インターフェース信号線１１０Ｅ上にシリアルデータ出力信号ＴＤＯとして伝送される。
次に、インターフェース回路１０６における外部信号変換回路１０７及び内部信号変換回路１０８の構成について、それぞれ図２及び図３を参照しながら説明する。
【００１９】
図２は、本発明の参考例に係る外部信号変換回路１０７の構成を示す図である。外部信号変換回路１０７は選択回路１１２を有しており、選択回路１１２の一方の入力端子１１２Ａにはインターフェース信号線１１０Ｃが、他方の入力端子１１２Ｂにはインターフェース信号線１１０Ｄが接続されている。つまり、入力端子１１２Ａにはプロトコル変換器１０２から出力されたテストモードセレクト信号ＴＭＳが入力され、入力端子１１２Ｂにはプロトコル変換器１０２から出力されたシリアルデータ入力信号ＴＤＩが入力される。選択回路１１２の制御端子１１２Ｃには、テストクロック信号ＴＣＫが入力されるようにインターフェース信号線１１０Ｂが接続されている。選択回路１１２の出力端子１１２Ｄにはインターフェース信号線１１０ＣＤが接続されており、選択回路１１２の制御端子１１２Ｃに入力されるテストクロック信号ＴＣＫのレベルに応じてテストモードセレクト信号ＴＭＳかシリアルデータ入力信号ＴＤＩのどちらか一方の信号が出力される。例えば、テストクロック信号ＴＣＫが“Ｈ”（ハイ）レベルの場合はテストモードセレクト信号ＴＭＳが、テストクロック信号ＴＣＫが“Ｌ”（ロー）レベルの場合はシリアルデータ入力信号ＴＤＩが、それぞれ選択回路１１２の出力端子１１２Ｄからインターフェース信号線１１０ＣＤ上に出力される。すなわち、選択回路１１２は、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩを時分割して、１本のインターフェース信号線１１０ＣＤにシリアル出力する。
【００２０】
また、インターフェース信号線１１０Ｂは、選択回路１１２の制御端子１１２Ｃと半導体装置１０３のインターフェース信号端子１０９Ｂの両方に接続されている。従って、テストクロック信号ＴＣＫは、制御端子１１２Ｃを介して選択回路１１２に入力されると共に、インターフェース信号端子１０９Ｂを介して、内部テストクロック信号ｉＴＣＫとして半導体装置１０３にも入力される。
【００２１】
図３は、本発明の参考例に係る内部信号変換回路１０８の構成を示す図である。インターフェース信号端子１０９ＢとＴＡＰコントローラ１０５とはインターフェース信号線１１１Ｂによって互いに接続されており、外部信号変換回路１０７からインターフェース信号端子１０９Ｂに対して伝送されたテストクロック信号ＴＣＫは、インターフェース信号線１１１Ｂを介して内部テストクロック信号ｉＴＣＫとしてＴＡＰコントローラ１０５に伝送される。
【００２２】
内部信号変換回路１０８は、第１の記憶保持回路１１３及び第２の記憶保持回路１１４を有している。第１の記憶保持回路１１３のデータ入力端子１１３Ｄ及び第２の記憶保持回路１１４のデータ入力端子１１４Ｄにはインターフェース信号線１１１ＣＤが接続されている。このインターフェース信号線１１１ＣＤはインターフェース信号端子１０９ＣＤにも接続されており、上述した時分割シリアル出力信号（テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩ）を第１の記憶保持回路１１３及び第２の記憶保持回路１１４に伝送する。また、第１の記憶保持回路１１３の制御端子１１３Ｇ及び第２の記憶保持回路１１４の制御端子１１４Ｇには共に、内部テストクロック信号ｉＴＣＫを伝送するインターフェース信号線１１１Ｂが接続されている。そして、第１の記憶保持回路１１３の出力端子１１３Ｑと第２の記憶保持回路１１４の出力端子１１４Ｑは、それぞれインターフェース信号線１１１Ｃ及び１１１Ｄを介してＴＡＰコントローラ１０５に接続されている。
【００２３】
これらの第１及び第２の記憶保持回路１１３及び１１４によって、外部信号変換回路１０７から時分割してシリアル出力されたテストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩが、内部テストモードセレクト信号ｉＴＭＳと内部シリアルデータ入力信号ｉＴＤＩとに分かれて互いに別個の信号としてＴＡＰコントローラ１０５に対して出力される。
【００２４】
第１の記憶保持回路１１３は、制御端子１１３Ｇに入力された内部テストクロック信号ｉＴＣＫが“Ｈ”レベルとなっている間にデータ入力端子１１３Ｄに入力された時分割シリアル出力信号のうち、内部テストモードセレクト信号ｉＴＭＳ及び内部シリアルデータ入力信号ｉＴＤＩのどちらか一方の信号を記憶保持し、その記憶保持した信号を出力端子１１３ＱからＴＡＰコントローラ１０５に対して出力する。その後、内部テストクロック信号ｉＴＣＫが“Ｌ”レベルに遷移し、そのまま“Ｌ”レベルとなっている間は、内部テストクロック信号ｉＴＣＫが“Ｌ”レベルに遷移する前にデータ入力端子１１３Ｄに入力され、かつ記憶保持されていた、前述した時分割シリアル出力信号のどちらか一方の信号を出力端子１１３ＱからＴＡＰコントローラ１０５に対して出力する。すなわち、第１の記憶保持回路１１３はハイラッチ型記憶保持回路である。
【００２５】
同様に、第２の記憶保持回路１１４は、制御端子１１４Ｇに入力された内部テストクロック信号ｉＴＣＫが“Ｌ”レベルとなっている間にデータ入力端子１１４Ｄに入力された時分割シリアル出力信号のうち、内部テストモードセレクト信号ｉＴＭＳ及び内部シリアルデータ入力信号ｉＴＤＩのどちらか一方の信号を記憶保持し、その記憶保持した信号を出力端子１１４ＱからＴＡＰコントローラ１０５に対して出力する。その後、内部テストクロック信号ｉＴＣＫが“Ｈ”レベルに遷移し、そのまま“Ｈ”レベルとなっている間は、内部テストクロック信号ｉＴＣＫが“Ｈ”レベルに遷移する前にデータ入力端子１１４Ｄに入力され、かつ記憶保持されていた、前述した時分割シリアル出力信号のどちらか一方の信号を出力端子１１４ＱからＴＡＰコントローラ１０５に対して出力する。すなわち、第２の記憶保持回路１１４はローラッチ型記憶保持回路である。
【００２６】
次に、以上のように構成された本発明の参考例に係るホストコンピュータと半導体装置とを接続するインターフェース回路を用いて、半導体装置１０３に関する機能テスト又はデバッグを行う際の動作について図４を参照しながら説明する。
【００２７】
図４（ａ）は、プロトコル変換器１０２からインターフェース回路１０６に出力される、あるいはインターフェース回路１０６からプロトコル変換器１０２に入力されるＪＴＡＧインターフェース信号に関するタイミングチャートである。図４（ｂ）は、インターフェース回路１０６における外部信号変換回路１０７と内部信号変換回路１０８との間のインターフェース信号及び時分割シリアル信号に関するタイミングチャートである。図４（ｃ）は、半導体装置内における内部信号変換回路１０８とＴＡＰコントローラ１０５との間のＪＴＡＧインターフェース信号に関するタイミングチャートである。
【００２８】
ホストコンピュータ１０１から出力された半導体装置１０３の機能テスト又はデバッグに関するテストデータや命令データは、プロトコル変換器１０２によってＪＴＡＧインターフェース信号であるテストクロック信号ＴＣＫ、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩに変換されて、外部信号変換回路１０７に入力される。これらの各ＪＴＡＧインターフェース信号は図４（ａ）に示すように変化する。例えば、テストモードセレクト信号ＴＭＳは、テストクロック信号ＴＣＫの各立ち上がり遷移に応答して、第１のテストモードセレクト信号ＴＭＳ１、第２のテストモードセレクト信号ＴＭＳ２、第３のテストモードセレクト信号ＴＭＳ３、・・・・・のように変化し、これらの第１〜第３のテストモードセレクト信号ＴＭＳ１〜ＴＭＳ３は、テストクロック信号ＴＣＫが“Ｈ”レベルに遷移した後に遅延してプロトコル変換器１０２から出力される。同様に、シリアルデータ入力信号ＴＤＩも、テストクロック信号ＴＣＫの各立ち上がり遷移に応答して、第１のシリアルデータ入力信号ＴＤＩ１、第２のシリアルデータ入力信号ＴＤＩ２、第３のシリアルデータ入力信号ＴＤＩ３、・・・・・のように変化し、これらの第１〜第３のシリアルデータ入力信号ＴＤＩ１〜ＴＤＩ３は、テストクロック信号ＴＣＫが“Ｈ”レベルに遷移した後に遅延してプロトコル変換器１０２から出力される。
【００２９】
テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩは、インターフェース信号線１１０Ｃ及び１１０Ｄを介して、外部信号変換回路１０７内の選択回路１１２の入力端子１１２Ａ及び１１２Ｂにそれぞれ入力される。そして、選択回路１１２は、制御端子１１２Ｃに入力されるテストクロック信号ＴＣＫのレベルに応じて、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩに関する時分割シリアル出力信号を出力端子１１２Ｄからインターフェース信号線１１０ＣＤ上に出力する。
【００３０】
例えば、図４（ｂ）に示すように、時刻Ｔ０以降、テストクロック信号ＴＣＫが“Ｈ”レベルとなっている間は、選択回路１１２の入力端子１１２Ａに入力されている第１のテストモードセレクト信号ＴＭＳ１が出力端子１１２Ｄから出力され、その後、時刻Ｔ１においてテストクロック信号ＴＣＫが“Ｌ”レベルに遷移すると、この時入力端子１１２Ｂに入力されている第１のシリアルデータ入力信号ＴＤＩ１が、テストクロック信号ＴＣＫが“Ｌ”レベルとなっている間、出力端子１１２Ｄから出力される。その後、時刻Ｔ２においてテストクロック信号ＴＣＫが再び“Ｈ”レベルに遷移すると（立ち上がると）、この遷移に応じて、テストモードセレクト信号ＴＭＳは第１のテストモードセレクト信号ＴＭＳ１から第２のテストモードセレクト信号ＴＭＳ２に変化し、一方、シリアルデータ入力信号ＴＤＩは第１のシリアルデータ入力信号ＴＤＩ１から第２のシリアルデータ入力信号ＴＤＩ２に変化する。そして、テストクロック信号ＴＣＫが“Ｈ”レベルとなっている間、選択回路１１２の出力端子１１２Ｄからは第２のテストモードセレクト信号ＴＭＳ２が出力される。その後、時刻Ｔ３において、テストクロック信号ＴＣＫが“Ｌ”レベルに遷移すると、この時入力端子１１２Ｂに入力されている第２のシリアルデータ入力信号ＴＤＩ２が、テストクロック信号ＴＣＫが“Ｌ”レベルとなっている間、出力端子１１２Ｄから出力される。以上のような動作を繰り返すことによって、選択回路１１２の出力端子１１２Ｄからは、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩに関する時分割シリアル出力信号が半導体装置１０３におけるインターフェース信号端子１０９ＣＤに対して出力される。
【００３１】
テストクロック信号ＴＣＫは、選択回路１１２の制御端子１１２Ｃに入力されると共に、半導体装置１０３におけるインターフェース信号端子１０９Ｂにも伝送されるので、インターフェース信号端子１０９Ｂにおけるテストクロック信号ＴＣＫは、図４（ｂ）に示すように、プロトコル変換器１０２から出力されるテストクロック信号ＴＣＫと同様の波形となる。そして、インターフェース信号端子１０９ＢからＴＡＰコントローラ１０５に対しては、インターフェース信号線１１１Ｂを介して、テストクロック信号ＴＣＫが内部テストクロック信号ｉＴＣＫとして入力される。また、内部テストクロック信号ｉＴＣＫは、図４（ｃ）に示すように、プロトコル変換器から出力されたテストクロック信号ＴＣＫやインターフェース信号端子１０９Ｂにおけるテストクロック信号ＴＣＫと同様の波形となる。
【００３２】
また、テストリセット信号ＴＲＳＴは、プロトコル変換器１０２から出力されて、インターフェース信号線１１０Ａを介して半導体装置１０３のインターフェース信号端子１０９Ａに伝送されるので、インターフェース信号端子１０９Ａにおけるテストリセット信号ＴＲＳＴは、図４（ｂ）に示すように、プロトコル変換器１０２から出力されるテストリセット信号ＴＲＳＴと同様の波形となる。そして、インターフェース信号端子１０９ＡからＴＡＰコントローラ１０５に対しては、インターフェース信号線１１１Ａを介して、テストリセット信号ＴＲＳＴが内部テストリセット信号ｉＴＲＳＴとして入力される。また、内部テストリセット信号ｉＴＲＳＴは、図４（ｃ）に示すように、プロトコル変換器から出力されたテストリセット信号ＴＲＳＴやインターフェース信号端子１０９Ａにおけるテストリセット信号ＴＲＳＴと同様の波形となる。
【００３３】
インターフェース信号端子１０９ＣＤに入力された時分割シリアル出力信号は、インターフェース信号線１１１ＣＤを介して、外部信号変換回路１０８における第１の記憶保持回路１１３の入力端子１１３Ｄ及び第２の記憶保持回路１１４の入力端子１１４Ｄに入力される。一方、第１の記憶保持回路１１３の制御端子１１３Ｇ及び第２の記憶保持回路１１４の制御端子１１４Ｇには、インターフェース信号線１１１Ｂを介して、内部テストクロック信号ｉＴＣＫが入力される。
【００３４】
ここで、時刻Ｔ０〜時刻Ｔ４における第１の記憶保持回路１１３及び第２の記憶保持回路１１４から出力される信号のタイミングについて、主に図４（ｃ）を参照しながら説明する。
【００３５】
時刻Ｔ０〜Ｔ１においては、テストクロック信号ＴＣＫが“Ｈ”レベルとなっているので、図４（ｂ）に示すように、選択回路１１２からは第１のテストモード信号ＴＭＳ１がインターフェース信号端子１０９ＣＤに対して出力される。また、図４（ｃ）に示すように、時刻Ｔ０〜Ｔ１においては、内部テストクロック信号ｉＴＣＫも“Ｈ”レベルに遷移し、この内部テストクロック信号ｉＴＣＫが第１の記憶保持回路１１３及び第２の記憶保持回路１１４に入力される。そして、第１の記憶保持回路１１３では、その制御端子１１３Ｇに入力された“Ｈ”レベルの内部テストクロック信号ｉＴＣＫに基づいて、選択回路１１２から出力された第１のテストモード信号ＴＭＳ１を記憶保持する。そして、その第１の記憶保持回路１１３の出力端子１１３Ｑから第１の内部テストモード信号ｉＴＭＳ１がＴＡＰコントローラ１０５に対して出力される。
【００３６】
また、時刻Ｔ０〜Ｔ１においては、第２の記憶保持回路１１４のデータ入力端子１１４Ｄにも、選択回路１１２から出力された第１のテストモード信号ＴＭＳ１が入力される。しかし、この間、第２の記憶保持回路１１４の制御端子１１４Ｇには、“Ｈ”レベルの内部テストクロック信号ｉＴＣＫが入力されているので、第２の記憶保持回路１１４の出力端子１１４Ｑから出力される信号は変化しない。すなわち、第２の記憶保持回路１１４は、テストクロック信号ＴＣＫが“Ｈ”レベルに遷移する前の状態において選択回路１１２から出力された信号（例えば、図４（ｃ）におけるシリアルデータ入力信号ｉＴＤＩ０）を出力する。
【００３７】
続いて、時刻Ｔ１〜Ｔ２においては、テストクロック信号ＴＣＫが“Ｌ”レベルに遷移すると、図４（ｂ）に示すように、選択回路１１２からは第１のシリアルデータ入力信号ＴＤＩ１がインターフェース信号端子１０９ＣＤに対して出力される。また、時刻Ｔ１〜Ｔ２においては、図４（ｃ）に示すように、内部テストクロック信号ｉＴＣＫも“Ｌ”レベルに遷移し、この内部テストクロック信号ｉＴＣＫが第１の記憶保持回路１１３及び第２の記憶保持回路１１４に入力される。そして、第２の記憶保持回路１１４では、その制御端子１１４Ｇに入力された“Ｌ”レベルの内部テストクロック信号ｉＴＣＫに基づいて、選択回路１１２から出力された第１のシリアルデータ入力信号ＴＤＩ１を記憶保持する。その結果、その第２の記憶保持回路１１４の出力端子１１４Ｑからは、第１の内部シリアルデータ入力信号ｉＴＤＩ１がＴＡＰコントローラ１０５に対して出力される。
【００３８】
また、時刻Ｔ１〜Ｔ２においては、第１の記憶保持回路１１３のデータ入力端子１１３Ｄにも、選択回路１１２から出力された第１のシリアルデータ入力信号ＴＤＩ１が入力される。しかし、この間、第１の記憶保持回路１１３の制御端子１１３Ｇには、“Ｌ”レベルの内部テストクロック信号ｉＴＣＫが入力されているので、第１の記憶保持回路１１３の出力端子１１３Ｑから出力される信号は変化しない。すなわち、時刻Ｔ１〜Ｔ２において、第１の記憶保持回路１１３は、テストクロック信号ＴＣＫが“Ｌ”レベルに遷移する前の状態において選択回路１１２から出力された第１のテストモード信号ＴＭＳ１を第１の内部テストモード信号ｉＴＭＳ１として出力する。
【００３９】
次に、時刻Ｔ２〜Ｔ３においては、テストクロック信号ＴＣＫが再び“Ｈ”レベルに遷移すると、図４（ｂ）に示すように、選択回路１１２からは第２のテストモード信号ＴＭＳ２がインターフェース信号端子１０９ＣＤに対して出力される。また、図４（ｃ）に示すように、時刻Ｔ２〜Ｔ３においては、内部テストクロック信号ｉＴＣＫも“Ｈ”レベルに遷移し、この内部テストクロック信号ｉＴＣＫが第１の記憶保持回路１１３及び第２の記憶保持回路１１４に入力される。そして、第１の記憶保持回路１１３では、その制御端子１１３Ｇに入力された“Ｈ”レベルの内部テストクロック信号ｉＴＣＫに基づいて、選択回路１１２から出力された第２のテストモード信号ＴＭＳ２を記憶保持する。そして、その第１の記憶保持回路１１３の出力端子１１３Ｑから第２の内部テストモード信号ｉＴＭＳ２がＴＡＰコントローラ１０５に対して出力される。
【００４０】
また、時刻Ｔ２〜Ｔ３においては、第２の記憶保持回路１１４のデータ入力端子１１４Ｄにも、選択回路１１２から出力された第２のテストモード信号ＴＭＳ２が入力される。しかし、上述したように、第２の記憶保持回路１１４の制御端子１１４Ｇには、“Ｈ”レベルの内部テストクロック信号ｉＴＣＫが入力されているので、第２の記憶保持回路１１４の出力端子１１４Ｑから出力される信号は変化しない。従って、第２の記憶保持回路１１４は、テストクロック信号ＴＣＫが“Ｈ”レベルに遷移する前の状態において選択回路１１２から出力された信号を出力する。つまり、第２の記憶保持回路１１４の出力端子１１４Ｑからは、テストクロック信号ＴＣＫが“Ｌ”レベルとなっている間に記憶保持されていた第１のシリアルデータ入力信号ＴＤＩが、第１の内部シリアルデータ入力信号ｉＴＤＩ１としてＴＡＰコントローラ１０５に対して出力される。
【００４１】
その後、時刻Ｔ３〜Ｔ４において、テストクロック信号ＴＣＫが再び“Ｌ”レベルに遷移すると、図４（ｂ）に示すように、選択回路１１２からは第２のシリアルデータ入力信号ＴＤＩ２がインターフェース信号端子１０９ＣＤに対して出力される。また、時刻Ｔ３〜Ｔ４においては、図４（ｃ）に示すように、内部テストクロック信号ｉＴＣＫも“Ｌ”レベルに遷移し、この内部テストクロック信号ｉＴＣＫが第１の記憶保持回路１１３及び第２の記憶保持回路１１４に入力される。そして、第２の記憶保持回路１１４では、その制御端子１１４Ｇに入力された“Ｌ”レベルの内部テストクロック信号ｉＴＣＫに基づいて、選択回路１１２から出力された第２のシリアルデータ入力信号ＴＤＩ２を記憶保持する。その結果、その第２の記憶保持回路１１４の出力端子１１４Ｑからは、第２の内部シリアルデータ入力信号ｉＴＤＩ２がＴＡＰコントローラ１０５に対して出力される。
【００４２】
また、時刻Ｔ３〜Ｔ４においては、第１の記憶保持回路１１３のデータ入力端子１１３Ｄにも、選択回路１１２から出力された第２のシリアルデータ入力信号ＴＤＩ２が入力される。しかし、上述したように、第１の記憶保持回路１１３の制御端子１１３Ｇには、“Ｌ”レベルの内部テストクロック信号ｉＴＣＫが入力されているので、第１の記憶保持回路１１３の出力端子１１３Ｑから出力される信号は変化しない。従って、時刻Ｔ３〜Ｔ４において、第１の記憶保持回路１１３は、テストクロック信号ＴＣＫが“Ｌ”レベルに遷移する前の状態において選択回路１１２から出力された第２のテストモード信号ＴＭＳ２を第２の内部テストモード信号ｉＴＭＳ２として出力する。
【００４３】
時刻Ｔ４以降においても上述のような動作が繰り返される。つまり、第１の記憶保持回路１１３からは、時刻Ｔ４〜Ｔ６において第３の内部テストモードセレクト信号ｉＴＭＳ３が、時刻Ｔ６〜Ｔ８において第４の内部テストモードセレクト信号ｉＴＭＳ４が、というように出力が行われる。また、第２の記憶保持回路１１４からは、時刻Ｔ４〜Ｔ５において第２の内部シリアルデータ入力信号ｉＴＤＩ２が、時刻Ｔ５〜Ｔ７において第３の内部シリアルデータ入力信号ｉＴＤＩ３が、というように出力が行われる。
【００４４】
以上のようにして、ホストコンピュータ１０１からプロトコル変換器１０２及びインターフェース回路１０６を介して、半導体装置１０３における機能テスト又はデバッグに関するＪＴＡＧインターフェース信号（テストクロック信号ＴＣＫ、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩ）がＴＡＰコントローラ１０５に対して送信される。
【００４５】
ＴＡＰコントローラ１０５においては、内部テストクロック信号ｉＴＣＫの立ち上がり遷移（“Ｌ”レベルから“Ｈ”レベルへの遷移）を検知することによって、この立ち上がり遷移の際にＴＡＰコントローラ１０５に入力された内部テストモード信号ｉＴＭＳ及び内部シリアルデータ入力信号ｉＴＤＩに関するデータを取り込む。例えば、図４（ｃ）に示すように、時刻Ｔ２の直前においては、内部テストクロック信号ｉＴＣＫの立ち上がり遷移に基づいて、第１の内部テストモード信号ｉＴＭＳ１及び第１の内部シリアルデータ入力信号ｉＴＤＩ１に関するデータがＴＡＰコントローラ１０５によって取り込まれ、時刻Ｔ４の直前においては、内部テストクロック信号ｉＴＣＫの立ち上がり遷移に基づいて、第２の内部テストモード信号ｉＴＭＳ２及び第２の内部シリアルデータ入力信号ｉＴＤＩ２に関するデータがＴＡＰコントローラ１０５によって取り込まれる。
【００４６】
そして、取り込んだこれらのデータに基づいて、半導体装置１０３の内部回路１０４における機能テスト又はデバッグが実行される。その後、テスト結果又はデバッグ結果を表す信号が内部回路１０４からＴＡＰコントローラ１０５に対して出力される。ＴＡＰコントローラ１０５から半導体装置１０３のインターフェース信号端子１０９Ｅに対しては、内部テストクロック信号ｉＴＣＫの立ち下がり遷移（“Ｈ”レベルから“Ｌ”レベルへの遷移）を検知することによって、このタイミングに同期して、内部回路１０４のテスト結果又はデバッグ結果を表す新たな信号が内部シリアルデータ出力信号ｉＴＤＯとして伝送される。例えば、図４（ｃ）に示すように、時刻Ｔ１や時刻Ｔ３の直前において、ある内部シリアルデータ出力信号ｉＴＤＯから別の内部シリアルデータ出力信号ｉＴＤＯに変化する。この内部シリアルデータ出力信号ｉＴＤＯは、インターフェース信号端子１０９Ｅを介して、シリアルデータ出力信号ＴＤＯとしてプロトコル変換器１０２に伝送され、その後、ホストコンピュータ１０１によって解析されることによって半導体装置１０３における機能テスト又はデバッグが終了する。
【００４７】
以上説明したように、本発明に関する参考例においては、インターフェース回路１０６として半導体装置１０３外に外部信号変換回路１０７を、かつ半導体装置１０３内に内部信号変換回路１０８を設け、外部信号変換回路１０７において、テストクロック信号ＴＣＫで制御される選択回路１１２によって、ＪＴＡＧインターフェース信号のうちのテストモードセレクト信号ＴＭＳとシリアルデータ入力信号ＴＤＩとを時分割し、外部信号変換回路１０７と内部信号変換回路１０８とを接続する一本のインターフェース信号線上にシリアル出力する。そして、内部信号変換回路１０８として、互いに、異なる遷移レベルを用いることによって、入力される信号を記憶保持する第１の記憶保持回路１１３及び第２の記憶保持回路１１４を設け、これらの記憶保持回路によって時分割されたシリアル出力信号をテストモードセレクト信号ＴＭＳとシリアルデータ入力信号ＴＤＩとを、２本のインターフェース信号線に別個に伝送して、ＴＡＰコントローラ１０５に入力するようにした。従って、半導体装置に設けられる、ＪＴＡＧインターフェース信号の入出力を行うインターフェース信号端子の数を少なくした上で、半導体装置の内部回路に関して所望の機能テスト又はデバッグを行うことができ、小型化された半導体装置であっても、互いにショートすることがないように、インターフェース信号端子を所定の間隔をあけて設けることが可能となる。すなわち、小型化された半導体装置においても、その半導体装置に設けられるインターフェース信号端子の数を少なくすることができるので、的確にＪＴＡＧインターフェース信号を用いた半導体装置の機能テストやデバッグを行うことができる。また、半導体装置に設けるインターフェース信号端子の数を少なくすることができることによって、半導体装置の製造コストを低減することも可能となる。
【００４８】
次に、本発明における第１の実施の形態を、以下に図面を参照しながら説明する。
【００４９】
図５は本発明における第１の実施の形態に係るホストコンピュータ２０１と半導体装置２０３とを接続するインターフェース回路２０６の概略を示した図である。
【００５０】
ホストコンピュータ２０１、プロトコル変換器２０２、半導体装置２０３における内部回路及びＴＡＰコントローラについては、上述の参考例と同様であるので、それらの機能及び接続関係については、ここでは省略し、上述の参考例における構成とは異なる部分について以下に説明する。
【００５１】
プロトコル変換器２０２と、半導体装置２０３内のＴＡＰコントローラ２０５とは、インターフェース回路２０６によって互いに接続されている。インターフェース回路２０６は、半導体装置２０３の外部に位置する外部信号変換回路２０７と、半導体装置２０３の内部に位置する内部信号変換回路２０８を有している。外部信号変換回路２０７とプロトコル変換器２０２とは、テストクロック信号ＴＣＫ、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩを伝送する４本のインターフェース信号線２１０Ａ〜２１０Ｄによって接続されている。同様に内部信号変換回路２０８とＴＡＰコントローラ２０５とは、内部テストクロック信号ｉＴＣＫ、内部テストリセット信号ｉＴＲＳＴ、内部テストモードセレクト信号ｉＴＭＳ及び内部シリアルデータ入力信号ｉＴＤＩを伝送する４本のインターフェース信号線２１１Ａ〜２１１Ｄによって接続されている。
【００５２】
外部信号変換回路２０７と内部信号変換回路２０８とは、半導体装置２０３内に設けられた２つのインターフェース信号端子２０９Ａ及び２０９ＢＣＤ、２本のインターフェース信号線２１１Ａ及び２１１ＢＣＤ、半導体装置２０３外に設けられた２本のインターフェース信号線２１０Ａ及び２１０ＢＣＤとによって接続されている。
【００５３】
プロトコル変換器２０２とＴＡＰコントローラ２０５とは、半導体装置２０３内に設けられたインターフェース信号端子２０９Ｅ及びインターフェース信号線２１１Ｅと、半導体装置２０３外に設けられたインターフェース信号線２１０Ｅとによって接続されている。従って、ＴＡＰコントローラ２０５から出力された内部シリアル出力信号ｉＴＤＯは、インターフェース信号端子２０９Ｅを介して、インターフェース信号線２１０Ｅ上にシリアルデータ出力信号ＴＤＯとして伝送される。
【００５４】
次に、インターフェース回路２０６における外部信号変換回路２０７及び内部信号変換回路２０８の構成について、それぞれ図６及び図７を参照しながら説明する。
【００５５】
図６は、本発明の第１の実施の形態に係る外部信号変換回路２０７の構成を示す図である。外部信号変換回路２０７は、テストクロック信号ＴＣＫの周波数を逓倍する周波数逓倍回路２１３と、周波数逓倍回路２１３の出力信号に基づいてダウンカウントを行う２ビットカウンタ２１４と、２ビットカウンタ２１４の出力信号によって制御される選択回路２１２により構成されている。
【００５６】
周波数逓倍回路２１３は、プロトコル変換器２０２から出力されたテストクロック信号ＴＣＫの周波数を４倍に変換するものであり、インターフェース信号線２１０Ａによって半導体装置２０３のインターフェース信号端子２０９Ａに接続され、インターフェース信号２１０Ａ’によって２ビットカウンタ２１４に接続されている。
【００５７】
２ビットカウンタ２１４は、テストクロック信号ＴＣＫの周波数を４倍に変換した周波数を有するテストクロック信号ＴＣＫ４に基づいてダウンカウント値である出力信号を選択回路２１２に出力するものであり、選択回路２１２の制御端子２１２Ｅに接続されている。
【００５８】
選択回路２１２は４つの入力端子２１２Ａ〜２１２Ｄを有しており、入力端子２１２Ａ〜２１２Ｃには、プロトコル変換器２０２から出力されるテストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩがそれぞれ入力される。また、入力端子２１２Ｄは接地電位Ｖｓｓに接続されている。選択回路２１２の出力端子２１２Ｆは、インターフェース信号線２１０ＢＣＤによって半導体装置２０３のインターフェース信号端子２０９ＢＣＤに接続されている。この選択回路２１２の出力端子２１２Ｆからは、制御端子２１２Ｅに入力される、２ビットカウンタ２１４によるカウント値に応じて、接地電位レベルの信号、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩのうちのいずれかの信号が出力される。すなわち、選択回路２１２は、接地電位レベルの信号、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩの４種類の信号を時分割して、１本のインターフェース信号線２１０ＢＣＤにシリアル出力する。
【００５９】
図７は、本発明の第１の実施の形態に係る内部信号変換回路２０８の構成を示す図である。内部信号変換回路２０８は、外部信号変換回路２０７の選択回路２１２から出力される時分割シリアル信号が入力されるシリアル信号入力部２１５、時分割シリアル信号を基にしてパラレル信号（内部テストリセット信号ｉＴＲＳＴ、内部テストモードセレクト信号ｉＴＭＳ、内部シリアルデータ入力信号ｉＴＤＩ）を出力するパラレル信号出力部２１６、内部テストクロック信号ｉＴＣＫを出力する２ビットダウンカウント部２１７、パラレル信号出力部２１６を制御する制御部２１８により構成されている。
【００６０】
シリアル信号入力部２１５は、Ｄ（Delay）型フリップフロップ回路（以下、Ｄ−ＦＦ回路とする。）２１９〜２２１によって構成されている。Ｄ−ＦＦ回路２１９のデータ入力端子Ｄは、上述した時分割シリアル信号が入力されるようにインターフェース信号端子２０９ＢＣＤに接続されている。Ｄ−ＦＦ回路２１９のデータ出力端子Ｑは、Ｄ−ＦＦ回路２２０のデータ入力端子Ｄに接続されている。Ｄ−ＦＦ回路２２０のデータ出力端子Ｑは、Ｄ−ＦＦ回路２２１のデータ入力端子Ｄに接続されている。Ｄ−ＦＦ回路２２１のデータ出力端子Ｑは制御部２１８に接続されている。また、各Ｄ−ＦＦ回路２１９〜２２１のクロック入力端子ＣＫはインターフェース信号端子２０９Ａに接続されている。
【００６１】
パラレル信号出力部２１６は、Ｄ−ＦＦ回路２２２〜２２４によって構成されており、それぞれのデータ出力端子Ｑからは、内部テストリセット信号ｉＴＲＳＴ、内部テストモードセレクト信号ｉＴＭＳ、内部シリアル入力信号ｉＴＤＩが出力される。Ｄ−ＦＦ回路２２２のデータ入力端子は、シリアル信号入力部２１５におけるＤ−ＦＦ回路２２０のデータ出力端子に接続されている。Ｄ−ＦＦ回路２２３のデータ入力端子は、シリアル信号入力部２１５におけるＤ−ＦＦ回路２１９のデータ出力端子に接続されている。Ｄ−ＦＦ回路２２４のデータ入力端子は、インターフェース信号端子２０９ＢＣＤに接続されている。また、各Ｄ−ＦＦ回路２２２〜２２４のクロック入力端子ＣＫは制御部２１８における３入力ＮＯＲゲート２３０の出力端子に接続されている。このパラレル信号出力部２１６は、時分割シリアル信号を各Ｄ−ＦＦ回路２２２〜２２４に入力させ、制御部２１８から出力されるクロック信号に応じて、内部テストリセット信号ｉＴＲＳＴ、内部テストモードセレクト信号ｉＴＭＳ、内部シリアルデータ入力信号ｉＴＤＩをパラレル出力するものである。
【００６２】
２ビットダウンカウント部２１７は、Ｄ−ＦＦ回路２２５及び２２６、２入力ＡＮＤゲート２２７によって構成されている。Ｄ−ＦＦ回路２２６のデータ入力端子Ｄには２入力ＡＮＤゲート２２７の出力端子が接続されている。Ｄ−ＦＦ回路２２６の一方のデータ出力端子Ｑは制御部２１８における２入力ＮＯＲゲート２２８の一方の入力端子とＤ−ＦＦ回路２２５におけるクロック入力端子ＣＫに接続されており、他方のデータ出力端子ＱＮは２入力ＡＮＤゲート２２７の一方の入力端子に接続されている。Ｄ−ＦＦ回路２２６のクロック入力端子ＣＫにはインターフェース信号端子２０９Ａが接続されている。２入力ＡＮＤゲート２２７の他方の入力端子は、制御部２１８における２入力ＮＡＮＤゲート２２９の出力端子に接続されている。Ｄ−ＦＦ回路２２５の一方のデータ出力端子Ｑは、ＴＡＰコントローラ２０５と制御部２１８における２入力ＮＯＲゲート２２８の他方の入力端子とに接続されている。Ｄ−ＦＦ回路２２５のデータ入力端子ＤはＤ−ＦＦ回路２２５における他方のデータ出力端子ＱＮに接続されている。また、２ビットダウンカウント部２１７は２ビットで表されるカウント値Ｃ２１７を出力すると共に、テストクロック信号ＴＣＫ４の周波数を４分の１の周波数に変換することによって、テストクロック信号ＴＣＫと同様の周波数を有する内部テストクロック信号ｉＴＣＫを出力する。
【００６３】
制御部２１８は、２入力ＮＯＲゲート２２８、２入力ＮＡＮＤゲート２２９、３入力ＮＯＲゲート２３０及びインバータ２３１によって構成されている。３入力ＮＯＲゲート２３０の各入力端子には、シリアル信号入力部２１５におけるＤ−ＦＦ回路２２１の出力端子Ｑ、インバータ２３１の出力端子、そして、インターフェース信号端子２０９Ａがそれぞれ接続されている。２入力ＮＡＮＤゲート２２９の各入力端子には、シリアル信号入力部２１５におけるＤ−ＦＦ回路２２１の出力端子Ｑ及び２入力ＮＯＲゲート２２８の出力端子が接続されている。インバータ２３１の入力端子には、２入力ＮＡＮＤゲート２２９の出力端子が接続されている。
【００６４】
次に、以上のように構成された本発明の第１の実施の形態に係るインターフェース回路を用いて、半導体装置２０３に関する機能テスト又はデバッグを行う際の動作について図８及び図９を参照しながら説明する。
【００６５】
図８は、インターフェース回路２０６内の外部信号変換回路２０７の動作に関するタイミングチャートであり、図９は、インターフェース回路２０６内の内部信号変換回路２０８の動作に関するタイミングチャートである。図８及び図９共に、テストクロック信号ＴＣＫと内部テストクロック信号ｉＴＣＫとの同期が確立されていない間におけるインターフェース回路２０６の動作と、同期確立後における半導体装置２０３の機能テスト又はデバッグを行う際のインターフェース回路２０６の動作を示しており、また、時刻Ｔ６においてテストクロック信号ＴＣＫと内部テストクロック信号ｉＴＣＫとの同期が確立する場合を示している。
【００６６】
本発明の第１の実施の形態においては、半導体装置２０３におけるインターフェース信号端子の数を３つにするために、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩは、プロトコル変換器２０２からＴＡＰコントローラ２０５へ伝送する際に時分割シリアル信号として伝送される。これら３種類の信号を時分割シリアル信号に変換するために、インターフェース回路２０６においてはテストクロック信号ＴＣＫが４倍の周波数を有するテストクロック信号ＴＣＫ４に変換される。しかし、半導体装置２０３の内部回路２０４における機能テストやデバッグは、ホストコンピュータ２０１において設定された周波数を有するテストクロック信号ＴＣＫ、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩに基づいて行われるので、インターフェース回路２０６において４倍の周波数に変換されたテストクロック信号ＴＣＫは、ＴＡＰコントローラへ入力される際にはプロトコル変換器２０２から出力された時の周波数を有するように再度変換する必要がある。また、再度変換された結果である内部テストクロック信号ｉＴＣＫは、プロトコル変換器２０２から出力されたテストクロック信号ＴＣＫとの同期を確立する必要がある。ここで、もし、内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの間の同期が確立されていなければ、２ビットダウンカウント部２１７から出力されるカウント値が"０"となっている場合に、シリアル信号入力部２１５の最終出力段であるＤ−ＦＦ回路２２１から出力される時分割シリアル信号が固定値"０"となっていない場合、プロトコル変換器２０２から出力された機能テストやデバッグに関する信号が、ＴＡＰコントローラ２０５に到着する際には変化してしまう可能性が生じ、所望の機能テストやデバッグを行うことができなくなってしまうことがある。例えば、時刻Ｔ２〜Ｔ３において、Ｄ−ＦＦ回路２２１から出力される時分割シリアル信号が初期のシリアルデータ入力信号ＴＤＩ０で、Ｄ−ＦＦ回路２２０から出力される時分割シリアル信号が固定値"０"となっている場合を考えると、最終的にパラレル信号出力部２１６から出力される信号は、第１のテストモードセレクト信号ＴＭＳ１、第１のテストリセット信号ＴＲＳＴ１、初期のシリアルデータ入力信号ＴＤＩ０となってしまう。従って、内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの間では両者の同期を確立する必要がある。
【００６７】
そこで、まず、第１の実施の形態におけるプロトコル変換器２０２から出力されるテストクロック信号ＴＣＫと、内部信号変換回路２０８から出力される内部テストクロック信号ｉＴＣＫとの同期が確立されるまでのインターフェース回路２０６に関する動作について説明し、その後、両者の同期が確立された後のインターフェース回路２０６に関する動作について説明する。
【００６８】
図７に示されている２ビットダウンカウンタ２１７のＤ−ＦＦ回路２２５及び２２６おいては、初期化が行われていないためカウント値が不明であるが、まず、例として、初期状態における２ビットダウンカウンタ２１７のカウント値が“２”となっており、かつ、このカウント値からダウンカウントを開始する場合に関して、テストクロック信号ＴＣＫと内部テストクロック信号ｉＴＣＫとの同期が確立されるまでの動作を、図８及び図９を参照しながら説明する。
【００６９】
ホストコンピュータ２０１から出力された半導体装置２０３の機能テスト又はデバッグに関するテストデータや命令データは、プロトコル変換器２０２によってＪＴＡＧインターフェース信号であるテストクロック信号ＴＣＫ、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩに変換されて、外部信号変換回路２０７に入力される。これらの各ＪＴＡＧインターフェース信号は図８に示すように変化する。例えば、テストリセット信号ＴＲＳＴは、テストクロック信号ＴＣＫの各立ち上がり遷移に応答して、初期のテストリセット信号ＴＲＳＴ０から第１のテストリセット信号ＴＲＳＴ１、第２のテストリセット信号ＴＲＳＴ２、第３のテストリセット信号ＴＲＳＴ３、・・・・・のように変化し、プロトコル変換器２０２からテストクロック信号ＴＣＫより遅延して外部信号変換回路２０７の選択回路２１２に対して出力される。同様に、テストモードセレクト信号ＴＭＳは、テストクロック信号ＴＣＫの各立ち上がり遷移に応答して、初期のテストモードセレクト信号ＴＭＳ０から第１のテストモードセレクト信号ＴＭＳ１、第２のテストモードセレクト信号ＴＭＳ２、第３のテストモードセレクト信号ＴＭＳ３、・・・・・のように変化し、また、シリアルデータ入力信号ＴＤＩは、テストクロック信号ＴＣＫの各立ち上がり遷移に応答して、初期のシリアルデータ入力信号ＴＤＩ０から第１のシリアルデータ入力信号ＴＤＩ１、第２のシリアルデータ入力信号ＴＤＩ２、第３のシリアルデータ入力信号ＴＤＩ３、・・・・・のように変化し、いずれもテストクロック信号ＴＣＫが“Ｈ”レベルに遷移してから遅延してプロトコル変換器２０２から外部信号変換回路２０７の選択回路２１２に対して出力される。
【００７０】
図８に示されるように、時刻Ｔ０〜Ｔ８の時間間隔に相当する周期を有するテストクロック信号ＴＣＫが、外部信号変換回路２０７内の周波数逓倍回路２１３に入力されると、周波数逓倍回路２１３からは４倍の周波数（時刻Ｔ０〜Ｔ２の時間間隔に相当する周期）を有するテストクロック信号ＴＣＫ４が出力され、このテストクロック信号ＴＣＫ４が、インターフェース信号線２１０Ａ’を介してインターフェース信号端子２０９Ａ及び２ビットカウンタ２１４に入力される。２ビットカウンタ２１４では、半導体装置２０３の機能テスト又はデバッグに関する動作においては、テストクロック信号ＴＣＫ４の立ち上がり遷移に同期して“０”、“３”、“２”、“１”、“０”、“３”、“２”、・・・というようにダウンカウントが繰り返し行われる。このカウント値が選択回路２１２の制御端子２１２Ｅに入力されると、このカウント値に応じて、選択回路２１２の入力端子２１２Ａ〜２１２Ｄに入力されるテストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩ、接地電位に関する時分割シリアル信号Ｓ２１２が出力端子２１２Ｆからインターフェース信号端子２０９ＢＣＤに対して出力される。この時分割シリアル信号Ｓ２１２は、例えば、固定値“０”、初期のテストリセット信号ＴＲＳＴ０、初期のテストモードセレクト信号ＴＭＳ０、初期のシリアルデータ入力信号ＴＤＩ０、固定値“０”、第１のテストリセット信号ＴＲＳＴ１、第１のテストモードセレクト信号ＴＭＳ１、・・・・・・のような時間的順序によって出力される。
【００７１】
インターフェース信号端子２０９ＢＣＤに入力された時分割シリアル信号Ｓ２１２は、シリアル信号入力部２１５のＤ−ＦＦ回路２１９及びパラレル信号出力部２１６のＤ−ＦＦ回路２２４にそれぞれ入力される。シリアル信号入力部２１５において、Ｄ−ＦＦ回路２２０はＤ−ＦＦ回路２１９から出力される時分割シリアル信号２１９Ｑに基づいてデータを出力し、同様に、Ｄ−ＦＦ回路２２１はＤ−ＦＦ回路２２０から出力される時分割シリアル信号２２０Ｑに基づいてデータを出力し、かつ、Ｄ−ＦＦ回路２１９〜２２１はいずれもテストクロック信号ＴＣＫ４の立ち上がり遷移に応じて出力信号を変化させる。従って、図９に示すように、Ｄ−ＦＦ回路２１９から出力される時分割シリアル信号２１９Ｑはインターフェース信号端子２０９ＢＣＤにおける時分割シリアル信号Ｓ２１２よりもテストクロック信号ＴＣＫ４の１周期分だけ位相が遅れて変化し、同様に、Ｄ−ＦＦ回路２２０及び２２１から出力される時分割シリアル信号２２０Ｑ及び２２１ＱはＤ−ＦＦ回路２２０及び２２１に入力される時分割シリアル信号２１９Ｑ及び２２０Ｑよりもそれぞれテストクロック信号ＴＣＫ４の１周期分だけ位相が遅れて変化する。例えば、Ｄ−ＦＦ回路２１９から出力される時分割シリアル信号２１９Ｑは、時刻Ｔ１において固定値“０”から第１のテストリセット信号ＴＲＳＴ１に変化するが、Ｄ−ＦＦ回路２２０から出力される時分割シリアル信号２２０Ｑは、時刻Ｔ１からテストクロック信号ＴＣＫ４の１周期分だけ位相が遅れた時刻Ｔ２において固定値“０”から第１のテストリセット信号ＴＲＳＴ１に変化する。そして、シリアル信号入力部２１５の最終段であるＤ−ＦＦ回路２２１から出力される時分割シリアル信号２２１Ｑは、制御部２１８内の２入力ＮＡＮＤゲート２２９と３入力ＮＯＲゲート２３０に入力される。
【００７２】
２入力ＮＡＮＤゲート２２９は、自身に入力される時分割シリアル信号２２１Ｑと、２ビットダウンカウント部２１７からの出力信号に基づいて、２ビットダウンカウント部２１７を制御する。図９に示されるように、２ビットダウンカウント部２１７におけるダウンカウントが実行され、時刻Ｔ４〜Ｔ６においてカウント値Ｃ２１７が“０”になると、すなわち、２ビットダウンカウンタ２１７からの二つの出力信号２２５Ｑ及び２２６Ｑが共に“Ｌ”レベルになると、２ビットダウンカウント部２１７の出力信号であるカウント値が入力される２入力ＮＯＲゲート２２８の出力信号が“Ｈ”レベルになる。つまり、２入力ＮＡＮＤゲート２２９の一方の入力信号が“Ｈ”レベルになる。従って、制御部２１８の２入力ＮＡＮＤゲート２２９から出力される信号Ｓ２２９のレベルは、２入力ＮＡＮＤゲート２２９の他方の入力信号となる時分割シリアル信号２２１Ｑの値によって決定される。ここで、内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの間で両者の同期が確立していない場合、言い換えれば、Ｄ−ＦＦ回路２２１から出力される時分割シリアル信号２２１Ｑの値が固定値“０”になっておらず、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩのいずれかの信号になっている場合は、２入力ＮＡＮＤゲート２２９から出力される信号Ｓ２２９は“Ｌ”レベルとなる。すなわち、前述の同期が確立していない間、信号Ｓ２２９は“Ｌ”レベルのままである。そして、信号Ｓ２２９が“Ｌ”レベルになっている間、２ビットダウンカウント部２１７の２入力ＡＮＤゲート２２７から出力される信号は“Ｌ”レベルのままである。
【００７３】
時刻Ｔ４〜Ｔ６において信号Ｓ２２９が“Ｌ”レベルになることによって、時刻Ｔ６〜Ｔ８における２ビットダウンカウンタ２１７から出力されるカウント値Ｃ２１７は“０”、すなわち、２ビットダウンカウンタ２１７からの二つの出力信号２２５Ｑ及び２２６Ｑは共に“Ｌ”レベルになり、その結果、内部テストクロック信号ｉＴＣＫが“Ｌ”レベルとなる。一方、時刻Ｔ６〜Ｔ８においては、Ｄ−ＦＦＦ回路２２１から出力される時分割シリアル信号２２１Ｑが固定値“０”となるので、２入力ＮＡＮＤゲート２２９から出力される信号Ｓ２２９が“Ｈ”レベルになる。その結果、２ビットダウンカウント部２１７では、時刻Ｔ８以降において、“３”、“２”、“１”、“０”、“３”、“２”、・・・というようにダウンカウントが行われ、時刻Ｔ６以降において、図９に示されるように、内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの同期が確立する。
【００７４】
以上のような同期確立に関する動作では、２ビットダウンカウント部２１７における初期状態のカウント値Ｃ２１７が“２”の場合について説明したが、この初期状態のカウント値Ｃ２１７が“３”や“１”である場合にも、上述した動作と同様に、２ビットダウンカウント部２１７におけるカウント値Ｃ２１７は、前述した同期が確立されるまで“０”となっている。また、初期状態におけるカウント値が“０” となっている場合には、シリアル信号入力部２１５のＤ−ＦＦ回路２２１から出力される時分割シリアル信号２２１Ｑが固定値“０”であっても、時分割シリアル信号２２１Ｑはその後も固定値“０”であり続けることはないので、一旦、内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの同期がくずれ、再度同期を確立させる動作が行われる。
【００７５】
次に、以上のような内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの同期が確立した後において、半導体装置２０３に関する機能テスト又はデバッグを行う際のインターフェース回路２０６の動作について、主に図９を参照しながら説明する。
【００７６】
前述したような内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの同期が確立した後（時刻Ｔ６以降）は、インターフェース信号端子２０９Ａに入力された４倍の周波数を有するテストクロック信号ＴＣＫ４は、２ビットダウンカウント部２１７内のＤ−ＦＦ回路２２５及び２２６によって、テストクロック信号ＴＣＫと同じ周波数を有する内部テストクロック信号ｉＴＣＫに変換され、ＴＡＰコントローラへ伝送される。つまり、２ビットダウンカウント部２１７は、テストクロック信号ＴＣＫ４の周波数をその４分の１の周波数に変換して、内部テストクロック信号ｉＴＣＫを出力する。
【００７７】
インターフェース信号端子２０９ＢＣＤに入力された時分割シリアル信号Ｓ２１２は、パラレル信号出力部２１６のＤ−ＦＦ回路２２４に入力されると共にシリアル信号入力部２１５にも入力される。シリアル信号入力部２１５内のＤ−ＦＦ回路２１９及び２２０から、それぞれ４倍の周波数を有するテストクロック信号ＴＣＫ４の１周期毎に時分割シリアル信号２１９Ｑ及び２２０Ｑが、パラレル信号出力部２１６のＤ−ＦＦ回路２２２及び２２３に対して出力される。例えば、時刻Ｔ６においては、Ｄ−ＦＦ回路２２２に第１のテストリセット信号ＴＲＳＴ１が入力され、Ｄ−ＦＦ回路２２３に第１のテストモードセレクト信号ＴＭＳ１が入力され、Ｄ−ＦＦ回路２２４に第１のシリアルデータ入力信号ＴＤＩ１が入力される。
【００７８】
一方、制御部２１８の３入力ＮＯＲゲート２３０は、シリアル信号入力部のＤ−ＦＦ回路２２１から出力された時分割シリアル信号２２１Ｑ、２入力ＮＯＲゲート２２８から出力された信号がインバータ２３１によって反転された信号、そして、４倍の周波数を有するテストクロック信号ＴＣＫ４の３つの信号が入力されることによって、パラレル信号出力部２１６内の各Ｄ−ＦＦ回路２２２〜２２４を制御する信号Ｓ２３０を出力する。すなわち、３入力ＮＯＲゲート２３０は、これらの３つの信号が全て“Ｌ”レベルとなる場合に“Ｈ”レベルの信号Ｓ２３０を出力し、３つの信号のうち一つでも“Ｈ”レベルとなっている場合は“Ｌ”レベルの信号Ｓ２３０を出力する。
【００７９】
ここで、３入力ＮＯＲゲート２３０から出力される信号Ｓ２３０の波形について、図９を参照しながら説明する。前述したように、時刻Ｔ６において内部テストクロック信号ｉＴＣＫとテストクロック信号ＴＣＫとの同期が確立した後、時刻Ｔ６〜Ｔ８において、２ビットダウンカウント部２１７からの出力信号２２５Ｑ及び２２６Ｑは共に“Ｌ”レベルになっているので、２入力ＮＯＲゲート２２８の出力信号は“Ｈ”レベル、インバータ２３１の出力信号は“Ｌ”レベルとなる。また、この時、シリアル信号入力部２１５のＤ−ＦＦ回路２２１から出力される時分割シリアル信号２２１Ｑは固定値“０”、つまり、“Ｌ”レベルとなっている。そして、４倍の周波数を有するテストクロック信号ＴＣＫ４は、時刻Ｔ６〜Ｔ８において“Ｈ”レベルとなっているが、時刻Ｔ７〜Ｔ８においては“Ｌ”レベルとなっている。従って、時刻Ｔ７〜Ｔ８においては、３入力ＮＯＲゲート２３０に入力される３つの信号は全て“Ｌ”レベルとなるので、図９に示すように、３入力ＮＯＲゲート２３０からの出力信号Ｓ２３０が“Ｈ”レベルとなる。
【００８０】
時刻Ｔ８〜Ｔ１４においては、Ｄ−ＦＦ回路２２１から出力される時分割シリアル信号２２１Ｑの値は、第１のテストリセット信号ＴＲＳＴ１、第１のテストモードセレクト信号ＴＭＳ１、第１のシリアルデータ入力信号ＴＤＩ１というように変化する。すなわち、時分割シリアル信号２２１Ｑは“Ｈ”レベルになっている。また、この期間において、２ビットダウンカウント部２１７は、“３（出力信号２２５Ｑ及び２２６Ｑが共に“Ｈ”レベル）”、“２（出力信号２２５Ｑが“Ｈ”レベル、２２６Ｑが“Ｌ”レベル）”、“１（出力信号２２５Ｑが“Ｌ”レベル、２２６Ｑが“Ｈ”レベル）”というようにダウンカウントを行うので、２入力ＮＯＲゲート２２８から出力される信号は“Ｌ”レベル、かつ、インバータ２３１から出力される信号は“Ｈ”レベルとなる。つまり、時刻Ｔ８〜Ｔ１４においては、３入力ＮＯＲゲート２３０に入力される３つの信号のうち少なくとも一つの信号が“Ｈ”レベルとなる。従って、この期間においては、３入力ＮＯＲゲート２３０は“Ｌ”レベルの信号Ｓ２３０を出力する。
【００８１】
その後、時刻Ｔ１４〜Ｔ１６においては、時分割シリアル信号２２１Ｑが固定値“０”（“Ｌ”レベル）に、２ビットダウンカウント部２１７のカウント値が“０（出力信号２２５Ｑ及び２２６Ｑが共に“Ｌ”レベル）”になり、その結果、２入力ＮＯＲゲート２２８からの出力信号が“Ｈ”レベルに、インバータ２３１からの出力信号が“Ｌ”レベルになる。また、４倍の周波数を有するテストクロック信号ＴＣＫ４は、時刻Ｔ１４〜Ｔ１５においては“Ｈ”レベルとなり、時刻Ｔ１５〜Ｔ１６においては“Ｌ”レベルとなる。つまり、時刻Ｔ１５〜Ｔ１６においては、３入力ＮＯＲゲート２３０に入力される３つの信号の全てが“Ｌ”レベルになるので、図９に示すように、３入力ＮＯＲゲート２３０からの出力信号Ｓ２３０が“Ｈ”レベルとなる。そして、時刻Ｔ１６以降の信号Ｓ２３０は、時刻Ｔ８〜Ｔ１６における信号Ｓ２３０と同様の波形を繰り返し示す。
【００８２】
以上のようなタイミングチャートを示す信号Ｓ２３０は、パラレル信号出力部２１６内の各Ｄ−ＦＦ回路２２２〜２２４におけるクロック入力端子ＣＫに入力される。各Ｄ−ＦＦ回路２２２〜２２４では、入力される信号Ｓ２３０の立ち上がり遷移に基づいて、各Ｄ−ＦＦ回路２２２〜２２４の入力端子に入力される時分割シリアル信号の値が変化させて、ＴＡＰコントローラ２０５に対して出力する。例えば、Ｄ−ＦＦ回路２２２から出力されるテストリセット信号ｉＴＲＳＴは、時刻Ｔ７において初期の内部テストリセット信号ｉＴＲＳＴ０から第１の内部テストリセット信号ｉＴＲＳＴ１に変化し、時刻Ｔ１５において第１の内部テストリセット信号ｉＴＲＳＴ１から第２の内部テストリセット信号ｉＴＲＳＴ２に変化する。同様に、Ｄ−ＦＦ回路２２３から出力されるテストモードセレクト信号ｉＴＭＳは、時刻Ｔ７において初期の内部テストモードセレクト信号ｉＴＭＳ０から第１の内部テストモードセレクト信号ｉＴＭＳ１に変化し、時刻Ｔ１５において第１の内部テストモードセレクト信号ｉＴＭＳ１から第２の内部テストモードセレクト信号ｉＴＭＳ２に変化する。また、Ｄ−ＦＦ回路２２４から出力されるシリアルデータ入力信号ｉＴＤＩは、時刻Ｔ７において初期の内部シリアルデータ入力信号ｉＴＤＩ０から第１の内部シリアルデータ入力信号ｉＴＤＩ１に変化し、時刻Ｔ１５において第１の内部シリアルデータ入力信号ｉＴＤＩ１から第２の内部シリアルデータ入力信号ｉＴＤＩ２に変化する。
【００８３】
以上のように変化する内部テストクロック信号ｉＴＣＫ、内部テストリセット信号ｉＴＲＳＴ、内部テストモードセレクト信号ｉＴＭＳ、内部シリアルデータ入力信号ｉＴＤＩがＴＡＰコントローラ２０５に入力されると、ＴＡＰコントローラ２０５においては、内部テストクロック信号ｉＴＣＫの立ち上がり遷移に基づいて、内部テストリセット信号ｉＴＲＳＴ、内部テストモードセレクト信号ｉＴＭＳ、内部シリアルデータ入力信号ｉＴＤＩの各値が取り込まれる。
【００８４】
そして、取り込んだこれらのデータに基づいて、半導体装置２０３の内部回路２０４における機能テスト又はデバッグが実行される。その後、テスト結果又はデバッグ結果を表す信号が内部回路２０４からＴＡＰコントローラ２０５に対して出力される。ＴＡＰコントローラ２０５から半導体装置２０３のインターフェース信号端子２０９Ｅに対しては、内部回路２０４のテスト結果又はデバッグ結果を表す新たな信号が、時刻Ｔ１２や時刻Ｔ２０において検知される内部テストクロック信号ｉＴＣＫの立ち下がり遷移（“Ｈ”レベルから“Ｌ”レベルへの遷移）のタイミングに基づいて、内部シリアルデータ出力信号ｉＴＤＯとして伝送される。例えば、図８に示すように、時刻Ｔ１２や時刻Ｔ２０における内部テストクロック信号ｉＴＣＫの立ち下がり遷移に基づいて、初期の内部シリアルデータ出力信号ｉＴＤＯ０から第１の内部シリアルデータ出力信号ｉＴＤＯ１に変化したり、第１の内部シリアルデータ出力信号ｉＴＤＯ１から第２の内部シリアルデータ出力信号ｉＴＤＯ２に変化する。この内部シリアルデータ出力信号ｉＴＤＯは、インターフェース信号線２１０Ｅを介して、シリアルデータ出力信号ＴＤＯとしてプロトコル変換器２０２に伝送され、その後、ホストコンピュータ２０１によって解析されることによって半導体装置２０３における機能テスト又はデバッグが終了する。
【００８５】
以上に説明したように、本発明の第１の実施の形態においては、インターフェース回路２０６として半導体装置２０３外に外部信号変換回路２０７を、かつ半導体装置２０３内に内部信号変換回路２０８を設け、外部信号変換回路２０７内における、テストクロック信号ＴＣＫの周波数を４倍した周波数を有するテストクロック信号ＴＣＫ４で制御される選択回路２１２によって、ＪＴＡＧインターフェース信号のうち、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩの３種類の信号を時分割し、外部信号変換回路２０７と内部信号変換回路２０８とを接続する１本のインターフェース信号線上にシリアル出力する。そして、内部信号変換回路２０８において、シリアル信号入力部２１５及びパラレル信号出力部２１６のＤ−ＦＦ回路によって、時分割シリアル信号として出力されたテストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩの３種類の信号をそれぞれ別々のインターフェース信号線に別個に伝送して、ＴＡＰコントローラ１０５に入力するようにし、また、テストクロック信号ＴＣＫ４の周波数の４分の１の周波数を有するテストクロック信号に再変換する。従って、半導体装置に設けられる、ＪＴＡＧインターフェース信号の入出力を行うインターフェース信号端子の数を少なくした上で、半導体装置２０３の内部回路２０４に関して所望の機能テスト又はデバッグを行うことができ、小型化された半導体装置であっても、互いにショートすることがないように、インターフェース信号端子を所定の間隔をあけて設けることが可能となる。すなわち、小型化された半導体装置においても、その半導体装置に設けられるインターフェース信号端子の数を少なくすることができるので、的確にＪＴＡＧインターフェース信号を用いた半導体装置の機能テストやデバッグを行うことができる。また、半導体装置に設けるインターフェース信号端子の数を少なくすることができることによって、半導体装置の製造コストを低減することも可能となる。
【００８７】
【発明の効果】
本発明におけるインターフェース回路及びそれを用いた半導体装置のテスト方法とデバッグ方法によれば、半導体装置におけるテスト又はデバッグを行う際に、半導体装置の外部から供給される第１〜第３のインターフェース信号を半導体装置の内部回路に伝送するインターフェース回路を用い、インターフェース回路内の第１の周波数変換回路によって、半導体装置の外部から供給される第１のクロック信号の周波数を逓倍した周波数を有する第２のクロック信号を生成し、この第２のクロック信号に応じて、第１〜第３のインターフェース信号に関する第１の時分割シリアル信号を生成し、半導体装置の入力端子を介して第１の時分割シリアル信号を半導体装置に入力する。その後、シリアル信号入力回路によって、第１の時分割シリアル信号に基づいて第２〜第４の時分割シリアル信号を生成し、これらの第１〜第４の時分割シリアル信号に基づいて、パラレル信号出力回路から第１〜第３のインターフェース信号を出力し、半導体装置の内部回路に伝送するので、第１及び第２のインターフェース信号が入力される端子を別個に半導体装置に設ける必要がなくなる。つまり、インターフェース信号が入力される端子の数を少なくすることができ、小型化された半導体装置であっても、端子同士のショートを防止することができる。その結果、小型化された半導体装置においても、ＪＴＡＧインターフェース信号を用いた半導体装置の機能テストやデバッグを的確に行うことができ、また、半導体装置の製造コストを低減することもできる。
【図面の簡単な説明】
【図１】 本発明の参考例におけるインターフェース回路の概略を示す図である。
【図２】 本発明の参考例における外部信号変換回路の構成を示す図である。
【図３】 本発明の参考例における内部信号変換回路の構成を示す図である。
【図４】 本発明の参考例に係るインターフェース回路におけるタイミングチャートである。
【図５】 本発明の第１の実施の形態におけるインターフェース回路の概略を示す図である。
【図６】 本発明の第１の実施の形態における外部信号変換回路の構成を示す図である。
【図７】 本発明の第１の実施の形態における内部信号変換回路の構成を示す図である。
【図８】 本発明の第１の実施の形態に係るインターフェース回路におけるタイミングチャートである。
【図９】 本発明の第１の実施の形態に係るインターフェース回路におけるタイミングチャートである。
Claims (9)
- ＪＴＡＧ対応半導体装置の内部回路に対して、ＪＴＡＧによって規格化された第１〜第３のＪＴＡＧインターフェース信号を伝送するＪＴＡＧインターフェース回路において、
第１のＪＴＡＧインターフェース信号は、前記内部回路における動作モードを選択する信号であって、かつ、第２のＪＴＡＧインターフェース信号は、前記内部回路における動作命令に関する信号であって、かつ、第３のＪＴＡＧインターフェース信号は、前記内部回路における動作リセットに関する信号であって、
前記ＪＴＡＧによって規格化された第１のＪＴＡＧクロック信号の第１の周波数を逓倍することによって、第２の周波数を有する第２のＪＴＡＧクロック信号を出力する第１の周波数変換回路と、
前記第１〜第３のＪＴＡＧインターフェース信号が入力され、前記第２のＪＴＡＧクロック信号に応じて前記第１〜第３のＪＴＡＧインターフェース信号に関する第１のＪＴＡＧ時分割シリアル信号を生成し、前記第１のＪＴＡＧ時分割シリアル信号を前記ＪＴＡＧ対応半導体装置のＪＴＡＧ入力端子に伝送する選択回路と、
前記ＪＴＡＧ対応半導体装置の前記ＪＴＡＧ入力端子に伝送された前記第１のＪＴＡＧ時分割シリアル信号が入力され、前記第２のＪＴＡＧクロック信号に応じて、前記第１のＪＴＡＧ時分割シリアル信号よりも位相の遅れた第２のＪＴＡＧ時分割シリアル信号と、前記第２のＪＴＡＧ時分割シリアル信号よりも位相の遅れた第３のＪＴＡＧ時分割シリアル信号と、前記第３のＪＴＡＧ時分割シリアル信号よりも位相の遅れた第４のＪＴＡＧ時分割シリアル信号とを出力するシリアル信号入力回路と、
前記第２のクロック信号の前記第２の周波数を前記第１の周波数に変換することによって第３のＪＴＡＧクロック信号を出力する第２の周波数変換回路と、
前記第２及び第３のＪＴＡＧクロック信号と前記第４のＪＴＡＧ時分割シリアル信号に基づいて制御信号を出力する制御信号発生回路と、
前記制御信号に応じて、前記第１のＪＴＡＧ時分割シリアル信号のうちの前記第１のＪＴＡＧインターフェース信号を記憶保持し、かつ、前記第２のＪＴＡＧ時分割シリアル信号のうちの前記第２のＪＴＡＧインターフェース信号を記憶保持し、前記第３のＪＴＡＧ時分割シリアル信号のうちの前記第３のＪＴＡＧインターフェース信号を記憶保持し、前記第１〜第３のＪＴＡＧインターフェース信号をそれぞれ出力するパラレル信号出力回路とを有することを特徴とするＪＴＡＧインターフェース回路。 - 請求項１記載のＪＴＡＧインターフェース回路において、
前記シリアル信号入力回路は、前記第１のＪＴＡＧ時分割シリアル信号が入力され、かつ前記第２のＪＴＡＧクロック信号に応じて前記第２のＪＴＡＧ時分割シリアル信号を出力する第１の記憶保持回路と、前記第２のＪＴＡＧ時分割シリアル信号が入力され、かつ前記第２のＪＴＡＧクロック信号に応じて前記第３のＪＴＡＧ時分割シリアル信号を出力する第２の記憶保持回路と、前記第３のＪＴＡＧ時分割シリアル信号が入力され、かつ前記第２のＪＴＡＧクロック信号に応じて前記第４のＪＴＡＧ時分割シリアル信号を出力する第３の記憶保持回路とを有しており、
前記パラレル信号出力回路は、前記第１のＪＴＡＧ時分割シリアル信号が入力され、かつ前記制御信号に応じて前記第１のＪＴＡＧインターフェース信号を出力する第４の記憶保持回路と、前記第２のＪＴＡＧ時分割シリアル信号が入力され、かつ前記制御信号に応じて前記第２のＪＴＡＧインターフェース信号を出力する第５の記憶保持回路と、前記第３のＪＴＡＧ時分割シリアル信号が入力され、かつ前記制御信号に応じて前記第３のＪＴＡＧインターフェース信号を出力する第６の記憶保持回路とを有していることを特徴とするＪＴＡＧインターフェース回路。 - 請求項１又は２記載のＪＴＡＧインターフェース回路において、
前記パラレル信号出力回路には第１〜第３の信号線がそれぞれ接続されており、前記パラレル信号出力回路は前記第１〜第３のＪＴＡＧインターフェース信号を前記第１〜第３の信号線にそれぞれ出力することを特徴とするＪＴＡＧインターフェース回路。 - 請求項１〜３のいずれか一つに記載されたＪＴＡＧインターフェース回路において、
前記第２の周波数変換回路は、前記第２のＪＴＡＧクロック信号の周期に基づいてダウンカウントを行う２ビットカウンタ回路によって構成されており、前記カウンタ回路から出力される２ビット出力信号のうち一方の出力信号を前記第３のＪＴＡＧクロック信号とし、
前記カウンタ回路からの前記２ビット出力信号のうち他方の信号と前記第３のＪＴＡＧクロック信号との間の論理信号が前記制御信号発生回路に入力されることを特徴とするＪＴＡＧインターフェース回路。 - 請求項１〜４のいずれか一つに記載されたＪＴＡＧインターフェース回路において、
前記第３のＪＴＡＧクロック信号と前記パラレル信号出力回路から出力される前記第１〜第３のＪＴＡＧインターフェース信号は、前記ＪＴＡＧインターフェース回路と前記内部回路との間に接続された、前記内部回路を制御する制御回路に入力され、
前記制御回路に入力された前記第１〜第３のＪＴＡＧインターフェース信号は、前記制御回路に入力された前記第３のＪＴＡＧクロック信号の遷移に応じて前記内部回路に出力されることを特徴とするＪＴＡＧインターフェース回路。 - 請求項１〜５のいずれか一つに記載されたＪＴＡＧインターフェース回路において、
前記第１の周波数変換回路及び前記選択回路はＪＴＡＧ対応半導体装置の外部に設けられており、
前記シリアル信号入力回路、前記第２の周波数変換回路及び前記制御信号発生回路は前記ＪＴＡＧ対応半導体装置の内部に設けられていることを特徴とするＪＴＡＧインターフェース回路。 - ＪＴＡＧ対応半導体装置の内部回路に対して、ＪＴＡＧによって規格化された第１〜第３のＪＴＡＧインターフェース信号を伝送して、前記内部回路に関する関する機能テスト又はデバッグを行うＪＴＡＧ対応半導体装置のテスト方法又はデバッグ方法において、
前記ＪＴＡＧによって規格化された、前記内部回路における動作モードを選択する第１のＪＴＡＧインターフェース信号と、前記ＪＴＡＧによって規格化された、前記内部回路における動作命令に関する第２のＪＴＡＧインターフェース信号と、前記ＪＴＡＧによって規格化された、前記内部回路における動作リセットに関する第３のＪＴＡＧインターフェース信号とを伝送して、
前記ＪＴＡＧ対応半導体装置の外部から供給され、かつ第１の周波数を有し、前記ＪＴＡＧによって規格化された第１のＪＴＡＧクロック信号を、前記第１の周波数を逓倍した第２の周波数を有する第２のＪＴＡＧクロック信号に変換して前記ＪＴＡＧ対応半導体装置に入力し、
前記第２のＪＴＡＧクロック信号に応じて、前記第１〜第３のＪＴＡＧインターフェース信号に関する第１のＪＴＡＧ時分割シリアル信号を生成し、
前記ＪＴＡＧ対応半導体装置のＪＴＡＧ入力端子を介して、前記第１のＪＴＡＧ時分割シリアル信号を前記ＪＴＡＧ対応半導体装置内のシリアル信号入力回路に入力し、
前記シリアル信号入力回路に入力された前記第１のＪＴＡＧ時分割シリアル信号を基に、前記第２のＪＴＡＧクロック信号に応じて、前記第１のＪＴＡＧ時分割シリアル信号よりも位相の遅れた第２のＪＴＡＧ時分割シリアル信号と、前記第２のＪＴＡＧ時分割シリアル信号よりも位相の遅れた第３のＪＴＡＧ時分割シリアル信号と、前記第３のＪＴＡＧ時分割シリアル信号よりも位相の遅れた第４のＪＴＡＧ時分割シリアル信号とを生成し、
前記シリアル信号入力回路から出力された前記第１〜第３のＪＴＡＧ時分割シリアル信号をパラレル信号出力回路に入力し、
前記ＪＴＡＧ対応半導体装置に入力された前記第２のＪＴＡＧクロック信号を、前記第１の周波数を有する第３のＪＴＡＧクロック信号に変換して、制御信号発生回路及び前記内部回路における動作を制御する制御回路に入力し、
前記制御信号発生回路に入力された前記第２及び第３のＪＴＡＧクロック信号と前記第４のＪＴＡＧ時分割シリアル信号に基づいて制御信号を生成してパラレル信号出力回路に出力し、
前記パラレル信号出力回路によって、前記第１のＪＴＡＧ時分割シリアル信号のうちの前記第１のＪＴＡＧインターフェース信号を記憶保持し、かつ、前記第２のＪＴＡＧ時分割シリアル信号のうちの前記第２のＪＴＡＧインターフェース信号を記憶保持し、前記第３のＪＴＡＧ時分割シリアル信号のうちの前記第３のＪＴＡＧインターフェース信号を記憶保持し、前記制御信号に応じて、前記第１〜第３のＪＴＡＧインターフェース信号を前記制御回路にそれぞれ伝送し、
前記制御回路に入力された前記第３のＪＴＡＧクロック信号に応じて、前記第１〜第３のＪＴＡＧインターフェース信号を前記内部回路に伝送し、前記第３のＪＴＡＧクロック信号と前記第１〜第３のＪＴＡＧインターフェース信号に基づいて、前記内部回路に関する機能テスト又はデバッグを行うことを特徴とするＪＴＡＧ対応半導体装置のテスト方法又はデバッグ方法。 - 請求項７記載のＪＴＡＧ対応半導体装置のテスト方法又はデバッグ方法において、
前記パラレル信号出力回路から出力される前記第１〜第３のＪＴＡＧインターフェース信号は、前記パラレル信号出力回路に接続された第１〜第３の信号線にそれぞれ出力されることを特徴とするＪＴＡＧ対応半導体装置のテスト方法又はデバッグ方法。 - 請求項７又は８記載のＪＴＡＧ対応半導体装置のテスト方法又はデバッグ方法において、
前記第１のＪＴＡＧ時分割シリアル信号は前記ＪＴＡＧ対応半導体装置の外部で生成され、
前記第１のＪＴＡＧ時分割シリアル信号は、前記ＪＴＡＧ対応半導体装置に設けられた一つの前記入力端子に伝送された後に、前記ＪＴＡＧ対応半導体装置の内部に設けられたシリアル信号入力回路に入力されることを特徴とするＪＴＡＧ対応半導体装置のテスト方法又はデバッグ方法。
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