JP3658001B2 - デジタルコンバーゼンス補正装置及びディスプレイ装置 - Google Patents
デジタルコンバーゼンス補正装置及びディスプレイ装置 Download PDFInfo
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Description
技術分野
本発明は、デジタルコンバーゼンス補正装置及びデジタルコンバーゼンス補正装置を備えたディスプレイ装置に関する。
背景技術
デジタルコンバーゼンス補正装置は、一般に、ＣＲＴ画面上の複数の点をコンバーゼンス補正点と定め、各コンバーゼンス補正点におけるコンバーゼンス補正量を予め求め、補正データとしてメモリに記憶している。そして、このメモリから画面走査に同期して補正データを読み出し、読み出された補正データをアナログ信号に変換し、さらにローパスフィルタにより補間（平滑化）して、コンバーゼンス補正信号を生成し、ＣＲＴのコンバーゼンス・ヨーク・コイル（ＣＹコイル）を駆動している。
上記コンバーゼンス補正量は、ＣＲＴ画面上の位置により決まる値である。即ち、ＣＲＴ画面上の位置に１対１に対応している。このため、ＣＲＴ画面上の位置に１対１に対応するように複数のコンバーゼンス補正点を予め決定し、これらの各コンバーゼンス補正点について予め求められたコンバーゼンス補正量を補正データとしてメモリに記憶している。
従って、ＣＲＴ画面上の有効な表示領域である有効画面と、ＣＲＴ画面上の走査領域である画面ラスタとの関係が変動した場合には、画面走査に同期して読み出される補正データと、ＣＲＴ画面上のコンバーゼンス補正点とが対応しなくなってしまう。
例えば、画面ラスタがよりオーバースキャン方向へ拡大し、或いは、よりアンダースキャン方向へ縮小した場合や、画面ラスタの縦横比が変化した場合や、画面ラスタが有効画面内で上下左右に移動したような場合に、この様な問題が生ずる。特に、異なる走査周波数の映像信号を入力することができるディスプレイ装置において、偏向周波数が変化することにより、画面ラスタとＣＲＴの有効画面との関係が変化する場合があり、この様な場合に正しくコンバーゼンス補正を行うことができない。
この様な画面ラスタとＣＲＴの有効画面との関係が変化する場合にもコンバーゼンス補正を行うことができるデジタルコンバーゼンス補正装置が、例えば、特開昭６０−３３７９１号公報に開示されている。このコンバーゼンス補正装置は、補正データを記憶するメモリを各走査周波数ごとに備え、ローパスフィルタも各走査周波数ごとに備えて構成され、入力される映像信号の走査周波数を検出し、検出された走査周波数に対応するメモリ及びローパスフィルタを選択して使用するものである。
しかしながら、適切にコンバーゼンス補正を行うには、ＣＲＴ画面上に多数のコンバーゼンス補正点を設ける必要があり、これらの各コンバーゼンス補正点における補正データを記憶するためには、容量の大きなメモリが必要になる。従って、この様なメモリを走査周波数ごとに備えたコンバーゼンス補正装置は高価となり、ディスプレイ装置も高価になるという問題があった。
また、各走査周波数に対応したローパスフィルタを備えることにより回路が複雑となり、コンバーゼンス補正装置がさらに高価となって、ディスプレイ装置もさらに高価になるという問題があった。
また、このコンバーゼンス補正装置は、走査周波数により、画面ラスタとＣＲＴの有効画面との関係を特定しているため、同一の走査周波数の映像信号が入力された場合であって、画面ラスタとＣＲＴの有効画面との関係が異なる場合には、正しくコンバーゼンス補正を行うことができないという問題があった。
一方、走査周波数の異なる映像信号についてコンバーゼンス補正を行う比較的安価なデジタルコンバーゼンス補正装置が、例えば、特開平７−２０８０９号公報に開示されている。このコンバーゼンス補正装置は、画面走査に同期することなく、一定の周期でメモリから補正データを読み出している。このため、走査周波数の異なる映像信号が入力された場合でも、補正データの読み出される時間間隔を一定とすることができ、ローパスフィルタを変更することなく走査周波数の異なる映像信号に対応することができる。即ち、このコンバーゼンス補正装置は、１個のローパスフィルタのみを備えて構成できるため、走査周波数の異なる映像信号に対応できるコンバーゼンス補正装置を比較的安価に提供することができる。しかしながら、容量の大きなメモリが必要であることに変わりはない。また、画面ラスタとＣＲＴの有効画面との関係が異なる場合には、正しくコンバーゼンス補正を行うことができない。
発明の開示
本発明によるデジタルコンバーゼンス補正装置は、補正データに基づいて、コンバーゼンス補正信号を生成するデジタルコンバーゼンス補正装置であって、画面上の位置に１対１に対応する各コンバーゼンス補正点におけるコンバーゼンス補正量を予め求め、隣接するコンバーゼンス補正点に対する各コンバーゼンス補正量の変化を補正データとして記憶保持するメモリと、メモリに対する読み出しアドレスを画面走査に同期して生成するアドレスカウンタと、読み出された各補正データについて、水平偏向周波数に関わらず出力時間を一定とするゲート回路と、ゲート回路からの補正データを積分し、アナログ信号を生成し、出力するデジタル／アナログ変換回路と、アナログ信号を平滑化し、コンバーゼンス補正信号を生成するローパスフィルタとを備えて構成される。
アドレスカウンタが画面走査に同期してアドレスを生成するため、補正データの読み出しタイミングと、この補正データが対応すべきコンバーゼンス補正点との対応関係にズレが生ずることがない。また、ゲート回路が、読み出された各補正データについて出力時間を一定とし、水平偏向周波数が変化した場合でも、積分回路における積分時間を一定にして、アナログ信号の波高値が変化するのを防止する。このため、補正データとしてコンバーゼンス補正量の変化を記憶保持することができ、従来のデジタルコンバーゼンス補正装置に比べてメモリ容量を低減することができる。即ち、水平偏向周波数が変化しても、ＣＲＴ画面上の位置に１対１に対応する各コンバーゼンス補正点について、所望のコンバーゼンス補正を行うことができるコンバーゼンス補正装置を安価に提供することができる。
また、本発明によるデジタルコンバーゼンス補正装置は、予め定められた一定のパルス幅を有し、画面走査に同期して出力される各パルスからなるゲートパルスを生成するゲートパルス発生回路を備え、ゲート回路が、ゲートパルス発生回路からのゲートパルスに基づいて、各補正データの出力時間を制御する。
ゲートパルス発生回路が、パルス幅が一定で、画面走査に同期したゲートパルスを生成することにより、ゲート回路は、ゲートパルスに基づいて、容易に各補正データの出力時間を制御することができる。従って、水平偏向周波数が変化しても、ＣＲＴ画面上の位置に１対１に対応する各コンバーゼンス補正点について、所望のコンバーゼンス補正を行うことができる。
また、本発明によるデジタルコンバーゼンス補正装置は、ゲートパルス発生回路が、出力パルス幅が一定の単安定マルチバイブレータを備えて構成され、この単安定マルチバイブレータに対し画面走査に同期してトリガパルスが入力される。
ゲートパルス発生回路を単安定マルチバイブレータで構成し、画面走査に同期してトリガパルスを入力すれば、簡単な回路構成により、ゲートパルスを生成することができる。
また、本発明によるデジタルコンバーゼンス補正装置は、各補正データが、隣接する補正データと共にコンバーゼンス補正量の変化を示す連係パターンを構成し、メモリから読み出された補正データの連係パターンに基づいて、補正データをデコードし、ゲート回路へ出力するデコード回路を備えて構成される。
デコード回路が、補正データをデコードしてゲート回路へ出力するため、メモリは連係パターンを構成する補正データを記憶保持すればよく、従来のコンバーゼンス補正装置に比べてメモリ容量を大幅に低減することができる。
また、本発明によるデジタルコンバーゼンス補正装置は、メモリから読み出された補正データを、コンバーゼンス補正信号の増加を示すアップ信号及びコンバーゼンス補正信号の減少を示すダウン信号に分離し、ゲート回路へ出力するデコード回路を備え、ゲート回路が、アップ信号及びダウン信号について、各補正データごとに出力時間を一定とし、デジタル／アナログ変換回路が、アップ信号及びダウン信号を積分し、アナログ信号を生成する。
デコード回路がメモリから読み出された補正データをアップ信号及びダウン信号に分離してゲート回路へ出力するため、簡単な回路によりゲート回路を構成することができる。
また、本発明によるデジタルコンバーゼンス補正装置は、画面走査の周波数変化を検出し、所定の期間だけ検出信号を出力する周波数検出回路と、この検出信号に基づいて、メモリから読み出された各補正データの出力を中止するインヒビット回路とを備えて構成される。
画面走査の周波数変化を検出した場合に、周波数検出回路が所定の期間だけ検出信号を出力し、インヒビット回路がメモリから読み出された各補正データの出力を中止することにより、周波数変化によりアドレスカウンタからメモリへ供給されるアドレスが乱れた場合に、コンバーゼンス補正信号が乱れて画像表示が乱れるのを防止することができる。
また、本発明によるデジタルコンバーゼンス補正装置は、垂直偏向電流に基づいて、画面上における映像表示範囲の垂直方向の位置に相当する垂直表示範囲検出信号を生成し、出力する垂直表示範囲検出回路と、水平偏向電流に基づいて、画面上における映像表示範囲の水平方向の位置に相当する水平表示範囲検出信号を生成し、出力する水平表示範囲検出回路と、垂直表示範囲検出信号及び水平表示範囲検出信号に基づいて、アドレスカウンタを制御するアドレス制御回路とを備えて構成される。
垂直表示範囲検出信号と水平表示範囲検出信号を生成し、これらの信号に基づいてアドレスカウンタを制御することにより、画面上の映像表示範囲に応じてメモリから補正データを読み出すことができる。このため、画面ラスタと有効画面との関係が変化した場合でも、高精度のコンバーゼンス補正を行うことができる。即ち、オーバースキャン状態の場合であっても、画面上の位置に１対１に対応している各コンバーゼンス補正点に対応するように、画面走査に同期してメモリから補正データを読み出すことができる。
また、本発明によるデジタルコンバーゼンス補正装置は、垂直表示範囲検出回路が、垂直偏向電流の電流値を所定の比較レベルと比較するコンパレータを備え、アンダースキャン状態の場合、画面ラスタの垂直方向の両端の位置に相当するレベルを比較レベルとし、オーバースキャン状態の場合、有効画面の垂直方向の両端の位置に相当するレベルを比較レベルとし、水平表示範囲検出回路が、水平偏向電流の電流値を所定の比較レベルと比較するコンパレータを備え、アンダースキャン状態の場合、画面ラスタの水平方向の両端の位置に相当するレベルを比較レベルとし、オーバースキャン状態の場合、有効画面の水平方向の両端の位置に相当するレベルを比較レベルとする。
このため、画面ラスタと有効画面との関係が変化した場合でも、映像表示範囲の垂直方向の位置に相当する垂直表示範囲検出信号及び映像表示範囲の水平方向の位置に相当する水平表示範囲検出信号を生成することができ、所望のコンバーゼンス補正を行うことができる。
また、本発明によるデジタルコンバーゼンス補正装置は、アドレス制御回路が、オーバースキャン状態の場合における垂直表示範囲検出信号を垂直有効画面信号として予め記憶保持するとともに、オーバースキャン状態の場合における水平表示範囲検出信号を水平有効画面信号として予め記憶保持し、アンダースキャン状態の場合に、垂直有効画面信号の変化タイミングと、垂直表示範囲検出信号の変化タイミングのズレを求めるとともに、水平有効画面信号の変化タイミングと、水平表示範囲検出信号の変化タイミングのズレを求め、これらのタイミングのズレを読み出しアドレスに換算し、アドレスカウンタへ出力する。
このため、画面ラスタと有効画面との関係が変化した場合でも、所望のコンバーゼンス補正を行うことができる。即ち、アンダースキャン状態の場合であっても、画面上の位置に１対１に対応している各コンバーゼンス補正点に対応するように、画面走査に同期してメモリから補正データを読み出すことができる。
また、本発明によるディスプレイ装置は、上記デジタルコンバーゼンス補装置を備えて構成される。このため、周波数が変化した場合又は画面ラスタと有効画面との関係が変化した場合に、コンバーゼンス補正の精度が低下することがなく、高品質の映像表示を行うことができるディスプレイ装置を安価に提供することができる。
また、本発明によるデジタルコンバーゼンス補正装置は、垂直表示範囲検出信号及び水平表示範囲検出信号に基づいて、画面上における映像表示範囲を表示する表示範囲指示信号を出力する指示信号発生回路を備えて構成される。
このため、表示範囲指示信号を画面上に表示すれば、画面ラスタの位置と有効画面の位置が一致する場合の垂直表示範囲検出信号及び水平表示範囲検出信号を容易に求めることができる。
また、本発明によるディスプレイ装置は、表示範囲指示信号を出力する指示信号発生回路を有するデジタルコンバーゼンス補正装置と、このデジタルコンバーゼンス補正回路からの表示範囲指示信号に基づき映像表示を行う映像表示回路とを備えて構成される。
このため、表示範囲指示信号を画面上に表示することができ、画面ラスタの位置と有効画面の位置が一致する場合の垂直表示範囲検出信号及び水平表示範囲検出信号を容易に求めることができる。
【図面の簡単な説明】
図１は、実施の形態１によるディスプレイ装置の概略構成を示したブロック図である。
図２は、図１に示したコンバーゼンス補正回路Ｂ１の一構成例を示したブロック図である。
図３は、メモリ６及び１ビットラッチ７の動作について説明するための説明図である。図３の（ａ）は１ビットラッチ７の具体的な構成例を示した図であり、（ｂ）はメモリ６から順に読み出されたデータがシリアルデータに変換される様子を示した図であり、（ｃ）は各シリアルデータが、ＣＲＴ画面上の位置に１対１に対応している様子を示した図である。
図４は、図２に示した１ビットＤＡＣ（８）の一構成例を示したブロック図である。
図５は、図４に示した１ビットＤＡＣ（８）における主要な信号の変化を、ゲートパルスが常に高レベルの場合について示したタイミングチャートである。
図６は、図２に示した１ビットＤＡＣ（８）における主要な信号の変化を、異なる２つの水平偏向周波数の場合について示したタイミングチャートであり、図６の（Ｂ）は（Ａ）の１／２倍の周波数の水平ブランキングパルスＨ＿ＢＬＫが入力された場合である。
図７は、実施の形態２によるデジタルコンバーゼンス補正装置の要部の一例を示した図であり、図１に示したゲートパルス発生回路１３の構成を示した回路図である。
図８は、図７に示したゲートパルス発生回路における主要な信号の変化を示したタイミングチャートである。
図９は、実施の形態３によるディスプレイ装置の要部の一例を示した図であり、図１に示したデジタルコンバーゼンス補正装置の他の構成例を示したブロック図である。
図１０は、図９に示した１ビットＤＡＣ（８Ａ）の一構成例を示したブロック図である。
図１１は、図１０に示した１ビットＤＡＣにおける主要な信号の変化を、走査周波数が変化した場合について示したタイミングチャートである。
図１２は、表示範囲の一例を示した図である。図１２の（ａ）は、画面ラスタがＣＲＴの有効画面よりも大きいオーバースキャン状態の場合であり、（ｂ）は、画面ラスタがＣＲＴの有効画面よりも小さいアンダースキャン状態の場合である。
図１３は、実施の形態４によるディスプレイ装置の概略構成を示したブロック図である。
図１４は、図１３に示した偏向電流検出回路Ｅ１、Ｅ２の一構成例を示した図である。
図１５は、図１３に示した偏向電流検出回路Ｅ１、Ｅ２の他の構成例を示した図である。
図１６は、図１３に示したコンバーゼンス補正回路Ｂ２の一構成例を示したブロック図である。
図１７は、図１６に示した垂直表示範囲検出回路１７の一構成例を示した図である。
図１８は、図１７に示した垂直表示範囲検出回路１７の各信号の変化の一例を示した図である。
図１９は、図１６に示した水平表示範囲検出回路１８の一構成例を示した図である。
図２０は、図１９に示した水平表示範囲検出回路１８の各信号の変化の一例を示した図である。
図２１の（ａ）〜（ｃ）は、垂直表示範囲検出信号Ｖ＿ＤＩＳと水平表示範囲検出信号Ｈ＿ＤＩＳの説明図である。図２１の（ａ）は、オーバースキャン状態の場合であり、（ｂ）は、アンダースキャン状態の場合であり、（ｃ）は、画面ラスタと有効画面が一致する場合を示している。
図２２は、アンダースキャン状態の場合における、アドレス制御回路１９の動作を説明するための説明図であり、図２２の（ａ）が、垂直方向のタイミングのズレを示しており、（ｂ）が、水平方向のタイミングのズレを示している。
図２３は、表示範囲とメモリ６内の補正データとの関係（メモリアドレスマッピング）の一例を示した図である。図２３の（ａ）がオーバースキャン状態でのメモリアドレスマッピングを示しており、（ｂ）がアンダースキャン状態でのメモリアドレスマッピングを示している。
図２４は、図１６に示した１ビットＤＡＣ（８Ｂ）の一構成例を示したブロック図である。
図２５は、実施の形態５によるディスプレイ装置の概略構成を示したブロック図である。
図２６は、図２５に示したデジタルコンバーゼンス補正回路Ｂ３の一構成例を示したブロック図である。
図２７は、図２６に示した指示信号発生回路２０の一構成例を示したブロック図である。
図２８は、図２５に示した映像表示回路Ａ２が表示範囲指示信号ＨＶ＿ＣＳＬをＣＲＴ画面上に表示した場合の様子を、主な信号とともに示した図である。
図２９は、実施の形態６によるディスプレイ装置の要部の一例を示した図であり、図２５に示したデジタルコンバーゼンス装置Ｂ３の他の構成例を示したブロック図である。
図３０は、図２９中の１ビットＤＡＣ（８Ｃ）の一構成例を示したブロック図である。
図３１は、実施の形態７によるディスプレイ装置の要部の一例を示した図であり、図２５に示したデジタルコンバーゼンス補正装置Ｂ３の他の構成例を示したブロック図である。
図３２は、図３１に示したアドレス制御回路１９Ａの動作の一例を説明するためのタイミングチャートであり、垂直ブランキングパルスＶ＿ＢＬＫの立ち上がりから、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち上がりまでの主な信号の変化を示している。
図３３は、図３１に示したアドレス制御回路１９Ａの動作の一例を説明するためのタイミングチャートであり、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち下がりから、垂直ブランキングパルスＶ＿ＢＬＫの立ち上がりまでの主な信号の変化を示している。
図３４は、図３２、３３に示したアドレス制御回路１９Ａの動作の結果を画面上において模式的に示した説明図である。
図３５は、実施の形態８によるディスプレイ装置の一構成例を示した図である。
図３６は、図３５に示したコンバーゼンス補正装置Ｂ４の一構成例を示したブロック図である。
図３７は、映像表示回路Ａ３により、画面上に表示された補正点指示パターンＬ＿ＣＳＬの一例を、垂直表示範囲検出信号Ｖ＿ＤＩＳ及び水平表示範囲検出信号Ｈ＿ＤＩＳとともに示した図である。
図３８は、図３７に示した２５ポイントの各コンバーゼンス補正点に対する調整順序の一例を示した図である。
図３９は、実施の形態９によるディスプレイ装置の概略構成を示したブロック図である。
図４０は、図３９に示したコンバーゼンス補正装置Ｂ５の一構成例を示したブロック図である。
発明を実施するための最良の形態
実施の形態１．
図１は、本実施の形態によるディスプレイ装置の概略構成を示したブロック図である。図中のＡ１が映像表示回路、Ｂ１がコンバーゼンス補正回路、ＣがＣＲＴ、Ｃ１が偏向ヨーク、Ｃ２がコンバーゼンス・ヨークである。映像表示回路Ａ１は、入力映像信号に基づきＣＲＴ画面上に映像を表示する回路であり、偏向ヨークＣ１へ垂直偏向電流ｉＤＹＶ及び水平偏向電流ｉＤＹＨを供給するとともに、ＣＲＴのカソードに色信号を供給する。コンバーゼンス補正回路Ｂ１は、映像表示回路Ａ１からの水平ブランキングパルスＨ＿ＢＬＫと垂直ブランキングパルスＶ＿ＢＬＫに基づきコンバーゼンス・ヨークＣ２へコンバーゼンス補正電流ｉＣＹを供給し、電子ビームの偏向角を補正する。
図２は、図１に示したコンバーゼンス補正回路Ｂ１の一構成例を示したブロック図である。図中の１が水平ブランキングパルスＨ＿ＢＬＫの入力端子、２が垂直ブランキングパルスＶ＿ＢＬＫの入力端子、３がフェーズロックドループ回路（ＰＬＬ）、４が分周カウンタ、５がアドレスカウンタ、６がメモリ、７が１ビットラッチ、８が１ビットＤＡＣ、９がローパスフィルタ、１０が増幅器、１１がコンバーゼンス補正電流ｉＣＹの出力端子、１３がゲートパルス発生回路である。
〔１〕 まず、図２に示した各構成部分について説明する。Ｈ＿ＢＬＫ入力端子１には、ＣＲＴでのラスタスキャンに同期した周波数ｆHの水平ブランキングパルスＨ＿ＢＬＫが入力され、ＰＬＬ３がこの水平ブランキングパルスＨ＿ＢＬＫを逓倍して基準クロックを生成し、さらに、分周カウンタ４が基準クロックを分周してシステムクロックを生成する。このため、システムクロックは、水平方向の分周を常に一定に保っている。
アドレスカウンタ５は、このシステムクロックに同期して、メモリ６の読み出しアドレスを順に生成する。これらのアドレスは、ラスタスキャンの水平方向及び垂直方向に関する時間的位相、即ち、画面ラスタ内の相対的位置に対応している。Ｖ＿ＢＬＫ入力端子２には、ＣＲＴでのラスタスキャンに同期した周波数ｆVの垂直ブランキングパルスＶ＿ＢＬＫが入力され、この垂直ブランキングパルスＶ＿ＢＬＫがアドレスカウンタ５のリセットを行う。
メモリ６は、ＣＲＴ画面上の位置に１対１に対応する各コンバーゼンス補正点における補正量を補正データとして予め記憶している。これらの補正データは、対応するコンバーゼンス補正点における補正量を、水平方向において隣接するコンバーゼンス補正点の補正量と比較した場合のアップ／ダウン情報（変化情報）である。各補正データは１ビットからなり、「１」であれば補正量が「増加」することを示し、「０」であれば補正量が「減少」すること示している。これにより、各コンバーゼンス補正点ごとにその補正量を記憶保持している従来のコンバーゼンス補正装置に比べ、補正データを記憶するためのメモリ容量を大幅に削減している。
この様な１ビットの補正データは、隣接する補正データとともに２ビットの連係パターンとして使用することができる。即ち、あるコンバーゼンス補正点におけるアップ／ダウン情報は、そのコンバーゼンス補正点に対応する１ビットの補正データと、隣接するコンバーゼンス補正点に対応する１ビットの補正データとを組み合わせることにより、２ビットのアップ／ダウン情報として、「増加」、「減少」、「一定」の３つの状態を表すことができる。２ビットの連係パターンとしては、「００」、「０１」、「１０」、「１１」の４通りの組み合わせがある。このうち、「０１」又は「１０」であれば補正量が「一定」であることを示し、「００」であれば補正量が「減少」することを示し、「１１」であれば補正量が「増加」することを示している。コンバーゼンス補正量は、一般に、「増加」から「減少」へ変化し、或いは「減少」から「増加」へ変化するような急激な変動はなく、ＣＲＴ画面上に充分な数のコンバーゼンス補正点を予め定めておけば、この様な連係パターンとしての補正データにより所望のコンバーゼンス補正を行うことができる。
アドレスカウンタ５からのアドレスに従って、メモリ６から補正データが読み出される。即ち、ＣＲＴでのラスタスキャンに同期してメモリ６の読み出しが行われるため、有効画面と画面ラスタとの関係が変化しない限り、読み出された補正データはコンバーゼンス補正点に対応している。
各補正データは１ビットであるため、例えば、メモリ６のビット幅が８ビットであれば、１つのアドレスに８個のコンバーゼンス補正点に関する補正データを格納することができ、８個の補正データを同時に読み出すことができる。１ビットラッチ７は、メモリ６から読み出されたデータをシリアルデータに変換する回路であり、シフトレジスタにより構成される。例えば、メモリ６から８ビットのデータが読み出されると、このデータを各コンバーゼンス補正点ごとの１ビットの補正データに分離し、システムクロックに同期してＭＳＢ側から順にシリアルデータとして出力する。
図３は、メモリ６及び１ビットラッチ７の動作について説明するための説明図である。図中の（ａ）は１ビットラッチ７の具体的な構成例を示した図であり、（ｂ）はメモリ６から順に読み出されたデータがシリアルデータに変換される様子を示した図であり、（ｃ）は各シリアルデータが、ＣＲＴ画面上の位置に１対１に対応している様子を示した図である。（ｂ）、（ｃ）に示した様に、画面上の最初の水平走査線上のコンバーゼンス補正点から順に、補正データが読み出され、シリアルデータに変換される。
図４は、図２に示した１ビットＤＡＣ（８）の一構成例を示したブロック図である。図中の８０はシリアルデータをアップ信号とダウン信号に変換するデコード回路、８１は、アップ信号及びダウン信号の出力時間が、走査周期に関わらず一定となるように制御するゲート回路、８２はアップ信号とダウン信号をアップダウン信号に変換する減算回路、８３はアップダウン信号を積分する積分回路である。
デコード回路８０は、Ｄフリップフロップ８０１〜８０３及びＮＯＲ演算回路８０４、８０５からなる。フリップフロップ８０１は、システムクロックの立ち上がりに同期して反転する位相ゲート信号ｇ１、ｇ２を生成する。これらの位相ゲート信号ｇ１、ｇ２は、互いに他方の反転信号である。各位相ゲート信号ｇ１、ｇ２は、それぞれＮＯＲ演算回路８０４、８０５においてシステムクロックとのＮＯＲ演算が行われ、タイミング信号ＣＬＫ１、ＣＬＫ２となる。フリップフロップ８０２はタイミング信号ＣＬＫ１に同期して、フリップフロップ８０３はタイミング信号ＣＬＫ２に同期して、それぞれ１ビットのシリアルデータを記憶する。そして、フリップフロップ８０２が記憶データをアップ信号として出力する一方、リップフロップ８０３は記憶データを反転し、ダウン信号として出力する。
ゲート回路８１は、ＡＮＤ演算回路８１０、８１１により構成されている。アップ信号、ダウン信号は、それぞれＡＮＤ演算回路８１０、８１１において、後述のゲートパルスとのＡＮＤ演算が行われ、減算回路８２へ入力される。即ち、ゲートパルスが高レベルの場合にのみ、アップ信号、ダウン信号がゲート回路８１を通過することができる。
減算回路８２は、オペアンプ及び抵抗により構成され、ゲート回路８１を通過したダウン信号から、ゲート回路８１を通過したアップ信号を減算して、アップダウン信号を生成する。従って、このアップダウン信号は、「増加」を示す−１レベル、「減少」を示す＋１レベル、「一定」を示す±０レベルの３つの電圧レベルからなる信号である。
積分回路８３は、オペアンプを用いたミラー積分回路であり、アップダウン信号を積分して得られるアナログ信号を出力する。このアナログ信号は、ローパスフィルタ９において連続したコンバーゼンス補正信号となり、増幅器１０で増幅された後、コンバーゼンス・ヨーク・コイルＣ２へ供給される。この様な１ビットＤＡＣ（８）を用いることにより、２ビットの連係パターンをアップダウン情報に変換し、各コンバーゼンス補正点における所望の補正量を求めることができる。
〔２〕 次に、ゲートパルスが常に高レベルの場合における、コンバーゼンス補正回路Ｂ１の動作について説明する。図５は、図４に示した１ビットＤＡＣ（８）における主要な信号の変化を、ゲートパルスが常に高レベルの場合について示したタイミングチャートである。図中の（ａ）がシリアルデータ、（ｂ）がシステムクロック、（ｃ）が位相ゲート信号ｇ１、（ｄ）が位相ゲート信号ｇ２、（ｅ）がタイミング信号ＣＬＫ１、（ｆ）がタイミング信号ＣＬＫ２、（ｇ）がアップ信号、（ｈ）がダウン信号、（ｉ）がゲートパルス信号、（ｊ）がアップダウン、（ｋ）がアナログ出力信号である。
タイミング信号ＣＬＫ１、ＣＬＫ２は、システムクロックに同期して交互にパルスを出力し、アップ信号はタイミング信号ＣＬＫ１に同期して更新され、ダウン信号はタイミング信号ＣＬＫ２に同期して更新されている。
ここでは、ゲートパルスが常に高レベルであるので、アップ信号とダウン信号は、ともにゲート回路８１を常に通過し、両者の減算結果がそのままアップダウン信号となる。このため、シリアルデータの連係パターンが「０１」又は「１０」の期間は、アナログ出力信号の出力レベルは変化せず一定状態であり、「００」の期間は出力レベルが減少し続け、「１１」の期間は出力レベルが増加し続けている。
〔３〕 次に、水平偏向周波数が変化した場合における、ディスプレイ装置の動作について説明する。図６は、図２に示した１ビットＤＡＣ（８）における主要な信号の変化を、異なる２つの水平偏向周波数の場合について示したタイミングチャートである。図中の（Ｂ）は（Ａ）の１／２倍の周波数の水平ブランキングパルスＨ＿ＢＬＫが入力された場合であり、（Ａ）と（Ｂ）は横軸が同一、即ち、同一の時間スケールで示されている。
システムクロックは、入力される水平ブランキングパルスを逓倍し分周して得られる信号であり、その周波数は水平偏向周波数ｆHに比例して変化する。このため、水平偏向周波数ｆHが１／２倍になれば、水平アドレスカウンタ６が１／２倍の周波数でアドレスを生成し、メモリ１２からの補正データの読み出しも１／２倍の周波数で行われる。このため、図中の（Ｂ）の場合は、（Ａ）の場合に比べてシステムクロック、シリアルデータがともに２倍の周期で変化している。
一方、ゲートパルス発生回路１３は、システムクロックに同期してゲートパルスを発生する単安定マルチバイブレータであり、ゲートパルスのパルス幅は、システムクロックに関係なく一定である。このため、（Ａ）のゲートパルスが常に高レベルであるのに対し、（Ｂ）のゲートパルスはデューティー比が５０％である。このため、アップダウン信号が「減少」レベルとなる期間及び「増加」レベルとなる期間は、いずれも（Ａ）、（Ｂ）で等しく、積分回路８３におけるこれらの積分期間が等しくなっている。このため、アナログ出力信号が時間軸方向に伸張されても、その波高長Ｗを常に一定とすることができる。
即ち、このコンバーゼンス補正装置は、ＰＬＬ３によりシステムクロックの周波数が水平偏向周波数の変化に比例して変化し、システムクロックは水平方向の分周を常に一定に保っている。このため、補正データの読み出しタイミングと、この補正データが対応すべきコンバーゼンス補正点との対応関係にズレが生ずることはない。また、水平偏向周波数が変化してもゲートパルスのパルス幅を一定とし、水平偏向周波数に関わらず、ゲート回路８１の出力信号のシステムクロック周期における出力時間を一定とし、コンバーゼンス補正点に対応するアナログ出力信号のレベル（即ち、波高値Ｗ）が変化するのを防止している。このため、水平偏向周波数が変化しても、ＣＲＴ画面上の位置に１対１に対応する各コンバーゼンス補正点について、所望のコンバーゼンス補正を行うことが可能となる。
この様なコンバーゼンス補正装置を用いることにより、補正データを記憶保持するためのメモリの容量を大幅に削減することができる。また、ある１つの水平偏向周波数について、各コンバーゼンス補正点における補正量を決定すれば、他の異なる水平偏向周波数について補正量を決定することなく、所望のコンバーゼンス補正を行うことができる。
なお、本実施の形態においては、異なる水平偏向周波数の一例として、一方が他方の２倍である場合を例にとって説明したが、本発明によるコンバーゼンス補正装置は、この様な場合に限定されるものではない。即ちゲートパルスのデューティー比が１００％となる場合における水平偏向周波数が適用可能な最大の周波数であり、デューティー比が１００％を越えない範囲で、あらゆる水平偏向周波数に適用することができる。
また、本実施の形態においては、１ビットの補正データを用いたが、補正データとして２ビット以上のデータを用いることもできる。例えば、２ビットのデータにより、連係パターンとして使用することなく、各コンバーゼンス補正点ごとに「増加」、「減少」、「一定」の状態を記憶保持させてもよい。また、２ビットのデータにより、変化量が２階調の「増加」及び変化量が２階調の「減少」を記憶保持させてもよい。
実施の形態２．
図７は、実施の形態２によるデジタルコンバーゼンス補正装置の要部の一例を示した図であり、図１に示したゲートパルス発生回路１３の構成を示した回路図である。このゲートパルス発生回路１３は、フリップフロップの組み合わせ回路により構成される。図中の１３０はリセット端子付のＤフリップフロップ、１３１は高インピーダンス出力が可能なトライステートバッファ、１３２はインバータ・シュミット・バッファ、Ｒが抵抗、Ｃがコンデンサである。また、図８は、このゲートパルス発生回路における主要な信号の変化を示したタイミングチャートである。図中の（ａ）がシステムクロック、（ｂ）がゲートパルス、（ｃ）がコンデンサの端子電圧Ｖｃ、（ｄ）がフリップフロップのリセット信号である。
フリップフロップ１３０は、入力端子Ｄに電源電圧Ｖｃｃ１から常に高レベルが入力され、トリガ入力端子にシステムクロックが入力されている。このため、システムクロックの立ち上がりに同期して出力端子Ｑが高レベルとなり、ゲートパルスとして高レベルが出力されるとともに、トライステートバッファ１３１の出力端子は、低レベルから高インピーダンス状態へ変化する。
トライステートバッファ１３３の出力端子が、高インピーダンス状態になると、抵抗Ｒを流れる電源Ｖｃｃ２からの電流ｉがコンデンサＣに流れ込み、コンデンサＣの充電が行われる。そして、コンデンサＣの端子電圧Ｖｃがインバータ・シュミット・バッファ１３２の閾値レベルＶｔｈに達すると、インバータ・シュミット・バッファ１３２の出力端子が低レベルに変化し、フリップフロップ１３０をリセットする。
フリップフロップ１３０がリセットされると、その出力端子Ｑは低レベルへ変化し、ゲートパルスとして低レベルが出力されるとともに、トライステートバッファ１３１の出力端子が低レベルとなる。このため、コンデンサＣからトライステートバッファ１３１へ電流ｉ′が流れて、コンデンサＣの放電が行われ、インバータ・シュミット・バッファ１３２の出力は高レベルへと変化する。以上の動作を繰り返すことにより、システムクロックに同期したパルス幅一定のパルスからなるゲートパルスを発生させることができる。即ち、走査周波数に関係なくパルス幅が一定であるパルスを走査周波数に同期して出力することができる。
なお、ゲートパルスを構成する各パルスの幅は、コンデンサＣの充電時間に相当するため、電源Ｖｃｃ２の電圧値、抵抗Ｒの抵抗値及びコンデンサＣの容量により、ゲートパルスを所望のパルス幅にすることができる。また、電源Ｖｃｃ２を可変電源とし、マイコン（不図示）によりその出力電圧を制御することにより、パルス幅の調整が容易となる。
実施の形態３．
走査周波数が一定の場合、分周カウンタ４は安定したシステムクロックを供給することができるが、走査周波数が変化した場合には、ＰＬＬ３が再設定されるためシステムクロックが不安定となり、アドレスカウンタ５からメモリ６に供給されるアドレスが乱れる。このため、画面上の位置に１対１に対応するコンバーゼンス補正点と、読み出された補正データとが対応しなくなり、コンバーゼンス・ヨーク・コイルＣ２に供給されるコンバーゼンス補正信号ｉＣＹが乱れ、画像表示が乱れることになる。本実施の形態においては、入力映像信号の走査周波数が変化した場合に、コンバーゼンス補正信号により画像表示が乱れることを防止するディスプレイ装置について説明する。
図９は、実施の形態３によるディスプレイ装置の要部の一例を示した図であり、図１のデジタルコンバーゼンス補正装置の構成を示したブロック図である。このコンバーゼンス補正装置は、図２に示したコンバーゼンス補正装置に周波数検出回路１２を追加し、図２とは異なる１ビットＤＡＣ（８Ａ）を備えて構成される。また、図１０は、図９中の１ビットＤＡＣ（８Ａ）の一構成例を示したブロック図である。この１ビットＤＡＣ（８Ａ）は、図４に示した１ビットＤＡＣに、さらにインヒビット回路８４を備えて構成され、図中の８４０がインバータ（反転演算回路）、８４１がＡＮＤ演算回路、８４２がＯＲ演算回路である。
周波数検出回路１２は、走査周波数の変化を監視し、周波数が変化した場合にＰＬＬ３の再設定を行うとともに、１ビットＤＡＣ（８Ａ）に対しインヒビット信号を出力する回路であり、例えば、マイコンにより構成することができる。ここでは、水平ブランキングパルスＨ＿ＢＬＫ及び垂直ランキングパルスＶ＿ＢＬＫが入力され、水平周波数又は垂直周波数が変化した場合に、ＰＬＬ３の再設定を行う。また、水平周波数又は垂直周波数の変化後の一定期間だけ低レベルのインヒビット信号を出力する。
インヒビット信号が高レベルの場合、シリアルデータは、ＡＮＤ演算回路８４１、ＯＲ演算回路８４２をそのまま通過し、図４の１ビットＤＡＣと全く同様に動作する。インヒビット信号が低レベルになると、ＡＮＤ演算回路８４１、ＯＲ演算回路８４２の出力は、それぞれ低レベル、高レベルに固定され、アップ信号及びダウン信号は、ともに低レベルに固定され、アナログ出力信号のレベルは一定となる。
周波数検出回路１２は、走査周波数が変化した場合に、ＰＬＬ３が再設定されシステムクロックが安定するまで、低レベルのインヒビット信号を出力する。これにより、コンバーゼンス補正信号のレベルを一定状態とすることができ、画像表示の乱れを防止することができる。
図１１は、図１０に示した１ビットＤＡＣにおける主要な信号の変化を、走査周波数が変化した場合について示したタイミングチャートである。走査周波数の変化によりインヒビット信号が高レベルから低レベルへ変化すると、アップ信号及びダウン信号は、ともに低レベルに固定され、アナログ出力信号は一定状態に制御される。その後、システムクロックが安定した後に、周波数検出回路１２が再び高レベルのインヒビット信号を出力し、所望のアナログ信号を出力するように制御する。
なお、本実施の形態においては、水平周波数の変化及び垂直周波数の変化に基づいてコンバーゼンス補正信号を制御する場合について説明したが、水平周波数の変化のみに基づく制御を行い、或いは、垂直周波数の変化のみに基づく制御を行うこともできる。
実施の形態４．
本実施の形態においては、ＣＲＴ画面上の有効な表示領域である有効画面と、ＣＲＴ画面上の走査領域である画面ラスタとの関係が変化した場合でも、各コンバーゼンス補正点と、メモリ６から読み出される補正データとを対応させることができるディスプレイ装置について説明する。
まず、映像を表示する画面上の範囲である映像表示範囲について、画面ラスタと有効画面との関係により場合を分けて説明する。なお、本実施の形態においては、コンバーゼンス補正を行う画面上の範囲である補正範囲が、この映像表示範囲と一致している。図１２は、表示範囲の一例を示した図である。図中の（ａ）は、画面ラスタがＣＲＴの有効画面よりも大きいオーバースキャン状態の場合であり、（ｂ）は、画面ラスタがＣＲＴの有効画面よりも小さいアンダースキャン状態の場合である。また、図中の実線が有効画面を示し、破線が画面ラスタを示し、斜線を付した部分が表示範囲である。この図に示した通り、アンダースキャンの場合、表示範囲を画面ラスタに一致させ、オーバースキャンの場合、表示範囲を有効画面に一致させる。この様な表示範囲についてコンバーゼンス補正を行う場合、アンダースキャン時には、有効画面の一部についてコンバーゼンス補正を行う必要がある。
図１３は、本実施の形態によるディスプレイ装置の概略構成を示したブロック図である。このディスプレイ装置は、図１に示したディスプレイ装置に、偏向電流の電流値を検出する偏向電流検出回路Ｅ１、Ｅ２を追加し、図１とは異なるデジタルコンバーゼンス補正回路Ｂ２を備えて構成される。偏向電流検出回路Ｅ１は、垂直偏向電流ｉＤＹＶを検出して検出信号ＤＹＶを出力し、偏向電流検出回路Ｅ２は、水平偏向電流ｉＤＹＨを検出して検出信号ＤＹＨを出力する。そして、コンバーゼンス補正回路Ｂ２が、これらの検出信号ＤＹＶ、ＤＹＨに基づいて、コンバーゼンス補正信号ｉＣＹを出力する。
図１４は、偏向電流検出回路Ｅ１、Ｅ２の一構成例を示した図である。この偏向電流検出回路は、偏向ヨークＣ１と直列に検出抵抗ＲＬを挿入し、検出抵抗ＲＬの端子間電圧を検出電圧Ｖｏとするものである。この回路を用いれば、抵抗ＲＬに流れる電流、即ち、偏向ヨークに流れる電流ｉＤＹＶ、ｉＤＹＨを直接、電圧値ＤＹＶ、ＤＹＨに変換することができる。また、図１５は、偏向電流検出回路Ｅ１、Ｅ２の他の構成例を示した図である。この偏向電流検出回路は、偏向ヨークＣ１と直列に検出用電流トランスＬの１次側コイルを接続し、２次側に検出抵抗ＲＬを接続し、検出抵抗ＲＬの端子間電圧を検出電圧Ｖｏとするものである。この様にして、偏向電流ｉＤＹＶ、ｉＤＹＨを電圧値ＤＹＶ、ＤＹＨに変換することができる。
図１６は、図１３に示したコンバーゼンス補正回路Ｂ２の一構成例を示したブロック図である。このコンバーゼンス補正回路は、図２に示したコンバーゼンス補正回路に、垂直表示範囲検出信号Ｖ＿ＤＩＳを出力する垂直表示範囲検出回路１７と、水平表示範囲検出信号Ｈ＿ＤＩＳを出力する水平表示範囲検出回路１８と、アドレスカウンタ５を制御するアドレス制御回路１９を追加し、図２とは異なる１ビットＤＡＣ（８Ｂ）を備えて構成される。
垂直表示範囲検出回路１７は、垂直偏向電流の検出信号ＤＹＶに基づいて、表示範囲の垂直方向に相当する垂直表示範囲検出信号Ｖ＿ＤＩＳを生成する。また、水平表示範囲検出回路１８は、水平偏向電流の検出信号ＤＹＨに基づいて、表示範囲の水平方向に相当する水平表示範囲検出信号Ｈ＿ＤＩＳを生成する。図１７は垂直表示範囲検出回路１７の一構成例を示した図であり、図中の１７０、１７１がコンパレータ、１７２がＶ＿ＤＩＳ発生回路である。また、図１８は、各信号の変化の一例を示した図であり、図中の（ａ）が検出信号ＤＹＶ、（ｂ）がコンパレータ１７０の出力、（ｃ）がコンパレータ１７１の出力、（ｄ）が垂直表示範囲検出信号Ｖ＿ＤＩＳである。垂直偏向電流の検出信号ＤＹＶは、コンパレータ１７０において表示範囲上端に相当するレベルＶＴと比較されるとともに、コンパレータ１７１において表示範囲下端に相当するレベルＶＢと比較される。そして、これらの比較結果に基づいて、Ｖ＿ＤＩＳ発生回路が、表示範囲の垂直方向に相当する垂直表示範囲検出信号Ｖ＿ＤＩＳを生成する。図１９は水平表示範囲検出回路１８の一構成例を示した図であり、図中の１８０、１８１がコンパレータ、１８２がＨ＿ＤＩＳ発生回路である。また図２０は、各信号の変化の一例を示した図であり、図中の（ａ）が検出信号ＤＹＨ、（ｂ）がコンパレータ１８０の出力、（ｃ）がコンパレータ１８１の出力、（ｄ）が水平表示範囲検出信号Ｈ＿ＤＩＳである。水平偏向電流の検出信号ＤＹＨは、コンパレータ１８０において表示範囲左端に相当するレベルＶＬと比較されるとともに、コンパレータ１８１において表示範囲右端に相当するレベルＶＲと比較される。そして、これらの比較結果に基づいて、Ｈ＿ＤＩＳ発生回路が、表示範囲の水平方向に相当する水平表示範囲検出信号Ｈ＿ＤＩＳを生成する。これらの各比較レベルＶＴ、ＶＢ、ＶＲ、ＶＬは、図示しないマイコンにより調整され、設定される。
図２１の（ａ）〜（ｃ）は、垂直表示範囲検出信号Ｖ＿ＤＩＳと水平表示範囲検出信号Ｈ＿ＤＩＳの説明図である。図中の（ａ）は、オーバースキャン状態の場合であり、（ｂ）は、アンダースキャン状態の場合であり、（ｃ）は、画面ラスタと有効画面が一致する場合を示している。いずれの場合にも、垂直表示範囲検出信号Ｖ＿ＤＩＳは垂直走査のスケールに一致する時間軸を縦方向にとり、水平表示範囲検出信号Ｈ＿ＤＩＳは水平走査のスケールに一致する時間軸を横方向にとって示している。各比較レベルを調整するマイコンは、（ｂ）及び（ｃ）の場合、比較レベルＶＴ、ＶＢをそれぞれ検出信号ＤＹＶの最大値、最小値とし、比較レベルＶＬ、ＶＲをそれぞれ検出信号ＤＹＨの最大値、最小値とすればよい。ところが、（ａ）の場合には、垂直表示範囲検出信号Ｖ＿ＤＩＳとして、有効画面の垂直方向に相当する垂直有効画面信号Ｖ＿ＤＩＳｏを生成する必要があり、水平表示範囲検出信号Ｈ＿ＤＩＳとして、有効画面の水平方向に相当する水平有効画面信号Ｈ＿ＤＩＳｏを生成する必要がある。このため、マイコンは、画面ラスタと有効画面が一致する場合、即ち、（ｃ）の場合における垂直有効画面信号Ｖ＿ＤＩＳｏのデータ及び水平有効画面信号Ｈ＿ＤＩＳｏのデータを予め求めて記憶しておき、これらを用いてオーバースキャン状態の場合における各比較レベルの調整を行う。即ち、オーバースキャン状態の場合に、垂直表示範囲検出信号Ｖ＿ＤＩＳが垂直有効画面信号Ｖ＿ＤＩＳｏのデータに一致するように、垂直表示範囲検出回路１７の比較レベルＶＴ、ＶＢを調整し、水平表示範囲検出信号Ｈ＿ＤＩＳが水平有効画面信号Ｈ＿ＤＩＳｏのデータに一致するように、水平表示範囲検出回路１８の比較レベルＶＬ、ＶＲを調整する。
アドレス制御回路１９は、アンダースキャン状態の場合、メモリ６の一部の補正データを読み出すようにアドレスカウンタ５の制御を行う。この制御は、予め求め記憶されている垂直有効画面信号Ｖ＿ＤＩＳｏのデータと、予め求め記憶されている水平有効画面信号Ｈ＿ＤＩＳｏのデータと、垂直表示範囲検出回路１７からの垂直表示範囲検出信号Ｖ＿ＤＩＳと、水平表示範囲検出回路１８からの水平表示範囲検出信号Ｈ＿ＤＩＳとに基づいて行われる。アドレス制御回路１９は、まず、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち上がりエッジと、垂直有効画面信号Ｖ＿ＤＩＳｏの立ち上がりエッジのタイミングのズレｔＶを求め、このタイミングのズレを垂直方向に関するコンバーゼンス補正点の間隔数ｎＶに換算する。また、水平表示範囲信号Ｈ＿ＤＩＳが立ち上がりエッジと、水平有効画面信号Ｈ＿ＤＩＳｏの立ち上がりエッジのタイミングのズレを求め、このタイミングのズレを水平方向に関するコンバーゼンス補正点の間隔数ｎＨ（即ち、システムクロック数）に換算する。図２２の（ａ）、（ｂ）はこの時の様子を示した図である。
この結果に基づいて、アドレス制御回路１９は、アドレスカウンタ５へ読み出しアドレスを供給する。垂直方向に（ｎＶ＋１）番目、水平方向に（ｎＨ＋１）番目のコンバーゼンス補正点に対応する補正データのアドレスをアドレスカウンタ５へ出力する。また、画面ラスタの左端においても、水平方向にｎＨ個のコンバーゼンス補正点をスキップさせたアドレスをアドレスカウンタ５へ出力する。アドレスカウンタ５は、アドレス制御回路１９によりアドレスが設定された後、水平表示範囲検出信号Ｈ＿ＤＩＳがその後に低レベルに変化するまで、システムクロックに同期して順にアドレスをインクリメントする。なお、オーバースキャン状態の場合には、メモリ６の全ての補正データを読み出すため、アドレス制御回路１９がアドレスカウンタ５の制御を行う必要はない。
図２３は、この時の表示範囲とメモリ６内の補正データとの関係（メモリアドレスマッピング）の一例を示した図である。図中の（ａ）がオーバースキャン状態でのメモリアドレスマッピングを示しており、（ｂ）がアンダースキャン状態でのメモリアドレスマッピングを示している。オーバースキャン状態では、ＣＲＴの有効画面全域に対しコンバーゼンス補正が行われ、メモリ６に記憶された全ての補正データが利用されている。一方、アンダースキャン状態においては、画面ラスタ全域、即ち、有効画面の一部に対しコンバーゼンス補正が行われ、メモリ６に記憶されている一部の補正データのみが使用されている。この図では、メモリ６が、アドレス００００ｈ〜ＦＦＦＦｈに、有効画面上の全てのコンバーゼンス補正点に関する補正データを記憶しているが、アンダースキャン状態においては、アドレス８８８８ｈ〜ＣＣＣＣｈのデータのみを使用していることを示している。
図２４は、１ビットＤＡＣ（８Ｂ）の一構成例を示したブロック図である。この１ビットＤＡＣは、図４に示した１ビットＤＡＣ（８）に初期値発生回路８５、ＤＡＣ（８６）及び電流加算回路８７を追加して構成され、アドレスカウンタ５からのアドレスが供給されている。初期値発生回路８５は、アドレスカウンタからのアドレスに基づいて、アンダースキャン時における画面ラスタ左端のコンバーゼンス補正量又はオーバースキャン時の有効画面左端のコンバーゼンス補正量を初期値データとして発生する。このコンバーゼンス補正量は、走査周波数が変化する毎に求められる値であり、有効画面の左端、画面ラスタの左端の間における補正データの積分値であり、初期値発生回路８５内のメモリに記憶されている。初期値発生回路８５からの初期値データは、ＤＡＣ（８６）においてアナログ信号に変換され、加算回路８７において、積分回路８３の出力と加算されて、アナログ出力信号となる。
この様にして、本実施の形態によるディスプレイ装置は、オーバースキャン状態の場合に、有効画面を表示範囲とし、有効画面に対してコンバーゼンス補正を行うため、各コンバーゼンス補正点と、メモリから読み出される補正データとを対応させることができる。
また、本実施の形態によるディスプレイ装置は、アンダースキャン状態の場合に、メモリ内の一部の補正データ、即ち、画面ラスタ内のコンバーゼンス補正点に対応する補正データのみを用いてコンバーゼンス補正を行うため、各コンバーゼンス補正点と、メモリから読み出される補正データとを対応させることができる。
また、補正量の初期値データを記憶保持しているので、補正データがコンバーゼンス補正量の変化データの場合であっても、アンダースキャン状態において正しいアナログ出力信号を出力することができる。
また、実施の形態１において説明した様に、走査周波数が変化した場合であっても、このコンバーゼンス補正装置は、ＣＲＴ画面上の位置に１対１に対応する各コンバーゼンス補正点について、所望のコンバーゼンス補正を行うことができる。このため、走査周波数の変化に伴って画面ラスタと有効画面の関係が変化した場合にも、所望のコンバーゼンス補正を行うことができる。さらに、走査周波数の変化により、画面ラスタと有効画面の関係が変化した場合のみならず、同一の走査周波数の場合であっても、画面ラスタと有効画面の関係が異なる場合に、所望のコンバーゼンス補正を行うことができる。
なお、本実施の形態においては、典型的なアンダースキャン状態の場合及びオーバースキャン状態の場合を例にとって説明したが、水平方向及び垂直方向に関して、一方がオーバースキャン状態で他方がアンダースキャン状態の場合にも適用することができる。
実施の形態５．
本実施の形態においては、垂直有効画面信号Ｖ＿ＤＩＳｏのデータ及び水平有効画面信号Ｈ＿ＤＩＳｏのデータを容易に求めることができるコンバーゼンス補正装置について説明する。
図２５は、本実施の形態によるディスプレイ装置の概略構成を示したブロック図である。このディスプレイ装置は、図１３に示したディスプレイ装置に、図１３とは異なる映像表示回路Ａ２及びデジタルコンバーゼンス補正回路Ｂ３を備えて構成され、コンバーゼンス補正装置Ｂ３から出力される表示範囲指示信号ＨＶ＿ＣＳＬが映像表示回路Ａ１に入力され、映像信号表示回路Ａ２は、入力映像信号と表示範囲指示信号ＨＶ＿ＣＳＬのいずれか一方に基づいて、ＣＲＴ（Ｃ）上に映像表示を行う。
図２６は、図２５に示したデジタルコンバーゼンス補正回路Ｂ３の一構成例を示したブロック図である。このコンバーゼンス補正回路Ｂ３は、図１６に示したコンバーゼンス補正回路に、指示信号発生回路２０を追加して構成される。指示信号発生回路２０は、垂直表示範囲検出信号Ｖ＿ＤＩＳ及び水平表示範囲検出信号Ｈ＿ＤＩＳに基づいて、表示範囲を画面上に表示するための表示範囲指示信号ＨＶ＿ＣＳＬを生成する。
図２７は、指示信号発生回路２０の一構成例を示したブロック図である。図中の２００がＶ＿ＣＳＬ発生回路、２０１がＨ＿ＣＳＬ発生回路、２０２がＯＲ演算回路である。
Ｖ＿ＣＳＬ発生回路２００は、垂直表示範囲検出信号Ｖ＿ＤＩＳの変化時に表示範囲の垂直方向の両端部、即ち、上端部及び下端部に相当するパルスからなる垂直表示範囲指示信号Ｖ＿ＣＳＬを出力する。この垂直表示範囲指示信号Ｖ＿ＣＳＬに含まれる各パルスは、フィールド期間に比べて充分に短いパルス幅を有している。特に、各パルスが水平走査期間程度のパルス幅を有する場合が好適である。
Ｈ＿ＣＳＬ発生回路２０１は、水平表示範囲検出信号Ｈ＿ＤＩＳの変化時にパルスを出力する回路であり、表示範囲の水平方向の両端部、即ち、左端部及び右端部に相当する水平表示範囲指示信号Ｈ＿ＣＳＬを出力する。この水平表示範囲指示信号Ｈ＿ＣＳＬに含まれる各パルスは、水平走査期間に比べて十分に短いパルス幅を有している。特に、各パルスがシステムクロック周期程度のパルス幅を有する場合が好適である。
ＯＲ演算回路２０２は、垂直表示範囲指示信号Ｖ＿ＣＳＬ及び水平表示範囲指示信号Ｈ＿ＣＳＬを混合して、表示範囲の周辺端部に相当する表示範囲指示信号ＨＶ＿ＣＳＬを出力する。映像表示回路Ａ２は、この表示範囲指示信号ＨＶ＿ＣＳＬを映像としてＣＲＴ画面上に表示する。即ち、表示範囲の周辺端部を示す矩形枠状の映像が表示される。図２８は、これらの各信号の関係、及び、映像表示回路Ａ２が表示範囲指示信号ＨＶ＿ＣＳＬをＣＲＴ画面上に表示した場合の様子を示した図である。
次に、アドレス制御回路１９内に記憶される垂直有効画面信号Ｖ＿ＤＩＳｏのデータ及び水平有効画面信号Ｈ＿ＤＩＳｏのデータを求める方法について説明する。まず、ディスプレイ装置の画面サイズの変更などにより、入力映像信号をオーバースキャン状態とする。この時、マイコンにより調整されるべき各比較レベルＶＴ、ＶＢ、ＶＬ、ＶＲを、表示範囲指示信号ＨＶ＿ＣＳＬによる矩形枠の全部又は一部が画面上に表示される程度の適当な値に設定しておけば、映像表示回路Ａ２により、ＣＲＴ画面上に矩形枠が表示される。この様にして画面上に表示された矩形枠を見ながら、オペレータが、この矩形枠を有効画面の周辺端部に一致させるように、垂直表示範囲検出回路１７における比較レベルＶＴ、ＶＢ及び水平表示範囲検出回路１８における比較レベルＶＬ、ＶＲの調整を行う。この調整は、図示しないマイコンを介して行われる。
表示範囲の周辺端部と有効画面の周辺端部とを一致させることにより、垂直表示範囲検出回路１７から垂直有効画面信号Ｖ＿ＤＩＳｏを出力させることができ、水平表示範囲検出回路１８から水平有効画面信号Ｈ＿ＤＩＳｏを出力させることができる。従って、この時の垂直表示範囲検出回路１７の出力信号を、垂直有効画面信号Ｖ＿ＤＩＳｏのデータとして記憶し、水平表示範囲検出回路１８の出力信号を水平有効画面信号Ｈ＿ＤＩＳｏのデータとして記憶すればよい。
この様な構成とすることにより、本実施の形態によるコンバーゼンス補正装置は、垂直有効画面信号Ｖ＿ＤＩＳｏのデータ及び水平有効画面信号Ｈ＿ＤＩＳｏのデータを容易に求めることができる。
なお、本実施の形態においては、指示信号発生回路２０が、垂直表示範囲指示信号Ｖ＿ＣＳＬ及び水平表示範囲指示信号Ｈ＿ＣＳＬを混合して得られる表示範囲指示信号ＨＶ＿ＣＳＬを出力しているが、垂直表示範囲指示信号Ｖ＿ＣＳＬと水平表示範囲指示信号Ｈ＿ＣＳＬの一方を切り替えて出力し、垂直有効画面信号Ｖ＿ＤＩＳｏのデータ及び水平有効画面信号Ｈ＿ＤＩＳｏのデータを順に取得するようにしてもよい。
実施の形態６．
本実施の形態においては、実施の形態５に示したディスプレイ装置（図２５）であって、入力映像信号の走査周波数が変化した場合でもコンバーゼンス補正信号の乱れによる画像表示の乱れを防止することができるディスプレイ装置について説明する。
図２９は、本実施の形態によるディスプレイ装置の要部の一例を示した図であり、図２５に示したデジタルコンバーゼンス装置の他の構成例を示したブロック図である。このコンバーゼンス補正装置は、図２６に示したコンバーゼンス補正装置に周波数検出回路１２を追加し、図２６とは異なる１ビットＤＡＣ（８Ｃ）を備えて構成される。この周波数検出回路１２は、図９に示した周波数検出回路と同じ回路である。また、図３０は、図２９中の１ビットＤＡＣ（８Ｃ）の一構成例を示したブロック図である。この１ビットＤＡＣ（８Ｃ）は、図２４に示した１ビットＤＡＣ（８Ｂ）に、さらにインヒビット回路８４を備えて構成される。このインヒビット回路８４は、図１０に示されたインヒビット回路と同じ回路である。
走査周波数が変化した場合に、ＰＬＬ３が再設定されシステムクロックが安定するまで、周波数検出回路１２が、低レベルのインヒビット信号を出力する。これにより、インヒビット回路８４がアップ信号及びダウン信号を低レベルに固定し、積分回路８３からのアナログ信号を一定にする。一方、ＤＡＣ（８６）は、初期値発生回路８５の出力する初期値データに基づいて一定のアナログ信号を出力している。このため、加算回路８７から出力されるアナログ出力信号のレベルは、一定の状態に維持される。
従って、実施の形態４又は５によるディスプレイ装置においても、走査周波数が変化した場合に、ＰＬＬ３が再設定されシステムクロックが安定するまで、コンバーゼンス補正信号のレベルを一定状態とすることができ、画像表示が乱れを防止することができる。
実施の形態７．
本実施の形態においては、アンダースキャン状態の場合に、画面ラスタの上端部及び下端部においてコンバーゼンス補正信号が急激に変化し、表示画像が乱れることを防止することができるディスプレイ装置について説明する。
図３１は、本実施の形態によるディスプレイ装置の要部の一例を示した図であり、図２５に示したデジタルコンバーゼンス補正装置Ｂ３の他の構成例を示したブロック図である。このコンバーゼンス補正装置は、図２９に示したコンバーゼンス補正装置に、図２９とは異なるアドレス制御回路１９Ａを備えて構成される。
図３２、３３は、図３１に示したアドレス制御回路１９Ａの動作の一例を説明するためのタイミングチャートであり、アンダースキャン状態の場合における主な信号の変化を示している。ともに図中の（ａ）が垂直ブランキングパルスＶ＿ＢＬＫ、（ｂ）が垂直表示範囲検出信号Ｖ＿ＤＩＳ、（ｃ）が水平ブランキングパルスＨ＿ＢＬＫ、（ｄ）が水平表示範囲検出信号Ｈ＿ＤＩＳ、（ｅ）がコンバーゼンスヨークコイルＣ２の駆動信号であるコンバーゼンス補正信号ｉＣＹである。
アドレス制御回路１９Ａは、垂直ブランキングパルスＶ＿ＢＬＫの立ち上がりから、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち上がりまで、全ての水平走査線期間において同一のコンバーゼンス補正を行う様に、各水平走査期間ごとにアドレスカウンタ５に対し同一アドレスを出力している。このアドレスは、垂直表示範囲検出信号Ｖ＿ＤＩＳが立ち上がった後に最初にアドレスカウンタ５に対し出力されるアドレスである。従って、フィールドの最初の１水平走査期間において読み出される各補正データが、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち上がり後の各水平走査期間においても読み出される。図３２は、この時の様子を示した図である。垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち上がり変化の前後、即ち、フィールドの最初の１水平走査期間とそれ以前の水平走査期間を比較しても、コンバーゼンス補正信号は変化していない。従って、コンバーゼンス補正信号が急激に変化することによって生ずる有効画面の上端部又はその近辺における表示画像の乱れを防止することができる。
また、アドレス制御回路１９Ａは、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち下がり、垂直ブランキングパルスＶ＿ＢＬＫの立ち上がりまで、全ての水平走査線期間において同一のコンバーゼンス補正を行う様に、各水平走査期間ごとにアドレスカウンタ５に対し同一アドレスを出力している。このアドレスは、垂直表示範囲検出信号Ｖ＿ＤＩＳが立ち下がる前に最後にアドレスカウンタ５に対し出力されるアドレスである。従って、フィールドの最後の１水平走査期間において読み出される各補正データが、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち下がり後の各水平走査期間においても読み出される。図３３は、この時の様子を示した図である。垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち下がり変化の前後、即ち、フィールドの最後の１水平走査期間とそれ以後の水平走査期間を比較しても、コンバーゼンス補正信号は変化していない。従って、コンバーゼンス補正信号が急激に変化することによって生ずる有効画面の下端部又はその近辺における表示画像の乱れを防止することができる。
図３４は、これらの様子を画面上において模式的に示した説明図である。画面ラスタの上端部から有効画面の上端部まで、及び有効画面の下端部から画面ラスタの下端部まで、それぞれ垂直方向において同一のコンバーゼンス補正が行われている。従って、有効画面、即ち、アンダースキャン時における映像表示範囲の上端部及び下端部においてコンバーゼンス補正信号は変化しない。このため、コンバーゼンス補正信号の急激な変化により、映像が乱れるのを防止することができる。
本実施の形態においては、垂直ブランキングパルスの立ち上がり前後においてコンバーゼンス補正を変化させている場合を例にとって説明したが、その他のタイミング、例えば、垂直ブランキングパルスの立ち下がり前後において、コンバーゼンス補正を変化させるようにしてもよい。
また、このコンバーゼンス補正装置は、垂直表示範囲検出回路１７、水平表示範囲検出回路１８及びアドレス制御回路１９Ａを備えることにより、実施の形態４と同様にして、アドレスカウンタ１７が、オーバースキャン状態の場合には有効画面についてのアドレスを生成するとともに、アンダースキャンの場合には、画面ラスタ内にある各コンバーゼンス補正に対応するアドレスを生成する。従って、常に、画面ラスタと有効画面の関係に応じたコンバーゼンス補正を行うことができる。
実施の形態８．
本実施の形態においては、メモリ６に格納する補正データを容易に求めることができるディスプレイ装置について説明する。
図３５は、本実施の形態によるディスプレイ装置の一構成例を示した図である。このディスプレイ装置は、図２５に示したディスプレイ装置に、図２５とは異なる映像表示回路Ａ３及びデジタルコンバーゼンス補正回路Ｂ４を備えて構成され、コンバーゼンス補正装置Ｂ４から出力される表示範囲指示信号ＨＶ＿ＣＳＬ及び補正点指定パターンＬ＿ＣＳＬが映像表示回路Ａ３に入力され、映像信号表示回路Ａ３は、入力映像信号、表示範囲指示信号ＨＶ＿ＣＳＬ又は補正点指定パターンＬ＿ＣＳＬのいずれかに基づいて、ＣＲＴ（Ｃ）上に映像表示を行う。
図３６は、図３５に示したコンバーゼンス補正装置Ｂ４の一構成例を示したブロック図である。このコンバーゼンス補正装置Ｂ４は、図３１に示したコンバーゼンス補正装置に、パターン発生回路２１を追加して構成される。パターン発生回路２１は、垂直表示範囲検出信号Ｖ＿ＤＩＳ及び水平表示範囲検出信号Ｈ＿ＤＩＳに基づいて、システムクロックに同期した、水平方向に所定の幅を有する補正点指定パターンＬ＿ＣＳＬを生成する。各パターンの位置及び幅は、図示しないマイコンが任意により設定することができる。
図３７は、映像表示回路Ａ３により、画面上に表示された補正点指示パターンＬ＿ＣＳＬの一例を示した図であり、垂直表示範囲検出信号Ｖ＿ＤＩＳ及び水平表示範囲検出信号Ｈ＿ＤＩＳとともに示されている。補正データは、有効画面全域について求める必要があり、オーバースキャン状態で行われる。即ち、図示した表示範囲は、有効画面に一致している。この図では、有効画面を５×５＝２５ポイントに均等分割して、左上端を座標原点（０，０）とし、右下端の座標（４，４）まで、２５ポイントのコンバーゼンス補正点を順次に指定している。
図３８は、図３７に示した２５ポイントの各コンバーゼンス補正点に対する調整順序の一例を示した図である。まず、オペレータは、画面上の補正点指定パターンを見ながら、例えば、（０，０）→（０，１）→（０，２）→（０，３）→（０，４）→（１，０）→（２，０）→（３，０）→（４，０）→（１，１）→（２，１）→（３，１）→（４，１）→（１，２）→（２，２）→（３，２）→（４，２）→（１，３）→（２，３）→（３，３）→（４，３）→（１，４）→（２，４）→（３，４）→（４，４）の順にコンバーゼンス量の調整を行い、最適なコンバーゼンス補正量を求める。求められたコンバーゼンス補正量は、直接、メモリ６のコンバーゼンス補正点に対応するアドレスに補正データとして格納される。
次に、これらのコンバーゼンス補正点以外については、既に求められた上記コンバーゼンス補正点における補正データを直線補間することにより求めることができる。即ち、補正点指定パターンが対応する隣接する４ポイントのコンバーゼンス補正点に囲まれた領域を４等分し、例えば、座標（０，０）、座標（０，１）間にある各コンバーゼンス補正点について、座標（０，０）におけるコンバーゼンス補正量及び座標（０，１）におけるコンバーゼンス補正量を用いて、コンバーゼンス補正量を求め、座標（０，０）、座標（１，０）間にある各コンバーゼンス補正について、座標（０，０）におけるコンバーゼンス補正量及び座標（１，０）におけるコンバーゼンス補正量を用いて、コンバーゼンス補正量を求める。この時、走査周波数、有効画面の範囲（画面サイズ）等が変化しても、垂直表示範囲検出信号Ｖ＿ＤＩＳ及び水平表示範囲検出信号Ｈ＿ＤＩＳを有効画面に一致させているため、垂直偏向電流ｉＤＹＶ及び水平偏向電流ｉＤＹＨと、画面上の位置との相関関係を利用して、時間を変数とする直線補間を行うだけで最適なコンバーゼンス補正量を求めることができる。
この様にして、画面位置に対応した垂直偏向電流ｉＤＹＶ及び水平偏向電流ｉＤＹＨを時間パラメータとする補間演算を行うため、走査周波数及び画面サイズの変化などに影響されることなく、コンバーゼンス補正精度を確保することができる。
なお、図３８では、有効画面を５×５＝２５ポイントに均等分割した例を示したが、例えば、５×９＝４５ポイント、或いは、９×９＝８１ポイントの様に補正点指定パターンを増やすことにより、コンバーゼンス補正精度をさらに向上させることができる。
実施の形態９．
本実施の形態は、各コンバーゼンス補正点についてのコンバーゼンス補正量を補正データとしてメモリに記憶保持するデジタルコンバーゼンス補正装置を備えるとともに、画面ラスタと有効画面との対応関係が変化した場合にも、所望のコンバーゼンス補正を行うディスプレイ装置について説明する。
図３９は、本実施の形態によるディスプレイ装置の一構成例を示したブロック図である。このディスプレイ装置は、図３５に示したディスプレイ装置に、図３５とは異なるデジタルコンバーゼンス補正回路Ｂ５を備えて構成される。
図４０は、図３９に示したデジタルコンバーゼンス補正回路Ｂ５の一構成例を示したブロック図である。このコンバーゼンス補正回路は、図３６に示したコンバーゼンス補正回路に、異なるメモリ部６Ｘ、ＤＡＣ（８Ｘ）及びローパスフィルタ部９Ｘを備え、１ビットラッチ及びゲートパルス発生回路を備えることなく構成される。
メモリ部６は、異なる周波数に対応するメモリ６０〜６ｎからなり、ローパスフィルタ部９Ｘは、異なる周波数に対応するローパスフィルタ９０〜９ｎからなる。周波数検出回路１２は、水平ブランキングパルスＨ＿ＢＬＫ及び垂直ブランキングパルスＶ＿ＢＬＫに基づき、選択信号を出力し、メモリ６Ｘを構成するいずれかのメモリ６ｉを選択するとともに、ローパスフィルタ９Ｘを構成するいずれかのローパスフィルタ９ｉを選択する。ＤＡＣ（８Ｘ）は、補正データをアナログ信号に変換するデジタル／アナログ変換回路であり、補正データが８ビット幅であれば、８ビット幅のＤＡＣにより構成される。アドレスカウンタ５からの読み出しアドレスに基づいて、選択されたメモリ６ｉから画面走査に同期して補正データが読み出され、ＤＡＣ（８Ｘ）が読み出された補正データをアナログ信号に変換し、入力映像信号の走査周波数に対応したローパスフィルタ９ｉにより、このアナログ信号を平滑化してコンバーゼンス補正信号ｉＤＹを生成する。
このコンバーゼンス補正装置は、垂直表示範囲検出回路１７、水平表示範囲検出回路１８及びアドレス制御回路１９Ａを備えることにより、実施の形態４と同様にして、アドレスカウンタ５が、オーバースキャン状態の場合には有効画面内にある各コンバーゼンス補正点に対応するアドレスを生成するとともに、アンダースキャンの場合には、画面ラスタ内にある各コンバーゼンス補正に対応するアドレスを生成する。従って、常に、画面ラスタと有効画面の関係に応じたコンバーゼンス補正を行うことができる。
一方、走査周波数が変化した場合には、走査周波数に対応するメモリ６ｉ及び走査周波数に対応するローパスフィルタ９ｉを選択して対応することができる。このため、走査周波数の変化に伴って画面ラスタと有効画面の関係が変化した場合にも、所望のコンバーゼンス補正を行うことができる。さらに、走査周波数の変化により、画面ラスタと有効画面の関係が変化した場合のみならず、同一の走査周波数の場合であっても、画面ラスタと有効画面の関係が異なる場合に、所望のコンバーゼンス補正を行うことができる。
また、実施の形態５の場合と同様、指示信号発生回路２０を備えることにより、垂直表示範囲検出信号Ｖ＿ＤＩＳ及び水平表示範囲検出信号Ｈ＿ＤＩＳに基づいて、表示範囲指示信号ＨＶ＿ＣＳＬを出力することができる。このため、画面上に表示範囲の周辺端部を示す矩形枠状の映像を表示させ、垂直有効画面信号Ｖ＿ＤＩＳｏのデータ及び水平有効画面信号Ｈ＿ＤＩＳｏのデータを容易に求めることができる。
また、アドレス制御回路１９Ａを備えることにより、実施の形態７の場合と同様にして、アンダースキャン状態の場合に、画面ラスタの上端部及び下端部においてコンバーゼンス補正信号が急激に変化し、表示画像が乱れることを防止することができる。
本発明は、デジタルコンバーゼンス補正装置及びデジタルコンバーゼンス補正装置を備えたディスプレイ装置に関する。
背景技術
デジタルコンバーゼンス補正装置は、一般に、ＣＲＴ画面上の複数の点をコンバーゼンス補正点と定め、各コンバーゼンス補正点におけるコンバーゼンス補正量を予め求め、補正データとしてメモリに記憶している。そして、このメモリから画面走査に同期して補正データを読み出し、読み出された補正データをアナログ信号に変換し、さらにローパスフィルタにより補間（平滑化）して、コンバーゼンス補正信号を生成し、ＣＲＴのコンバーゼンス・ヨーク・コイル（ＣＹコイル）を駆動している。
上記コンバーゼンス補正量は、ＣＲＴ画面上の位置により決まる値である。即ち、ＣＲＴ画面上の位置に１対１に対応している。このため、ＣＲＴ画面上の位置に１対１に対応するように複数のコンバーゼンス補正点を予め決定し、これらの各コンバーゼンス補正点について予め求められたコンバーゼンス補正量を補正データとしてメモリに記憶している。
従って、ＣＲＴ画面上の有効な表示領域である有効画面と、ＣＲＴ画面上の走査領域である画面ラスタとの関係が変動した場合には、画面走査に同期して読み出される補正データと、ＣＲＴ画面上のコンバーゼンス補正点とが対応しなくなってしまう。
例えば、画面ラスタがよりオーバースキャン方向へ拡大し、或いは、よりアンダースキャン方向へ縮小した場合や、画面ラスタの縦横比が変化した場合や、画面ラスタが有効画面内で上下左右に移動したような場合に、この様な問題が生ずる。特に、異なる走査周波数の映像信号を入力することができるディスプレイ装置において、偏向周波数が変化することにより、画面ラスタとＣＲＴの有効画面との関係が変化する場合があり、この様な場合に正しくコンバーゼンス補正を行うことができない。
この様な画面ラスタとＣＲＴの有効画面との関係が変化する場合にもコンバーゼンス補正を行うことができるデジタルコンバーゼンス補正装置が、例えば、特開昭６０−３３７９１号公報に開示されている。このコンバーゼンス補正装置は、補正データを記憶するメモリを各走査周波数ごとに備え、ローパスフィルタも各走査周波数ごとに備えて構成され、入力される映像信号の走査周波数を検出し、検出された走査周波数に対応するメモリ及びローパスフィルタを選択して使用するものである。
しかしながら、適切にコンバーゼンス補正を行うには、ＣＲＴ画面上に多数のコンバーゼンス補正点を設ける必要があり、これらの各コンバーゼンス補正点における補正データを記憶するためには、容量の大きなメモリが必要になる。従って、この様なメモリを走査周波数ごとに備えたコンバーゼンス補正装置は高価となり、ディスプレイ装置も高価になるという問題があった。
また、各走査周波数に対応したローパスフィルタを備えることにより回路が複雑となり、コンバーゼンス補正装置がさらに高価となって、ディスプレイ装置もさらに高価になるという問題があった。
また、このコンバーゼンス補正装置は、走査周波数により、画面ラスタとＣＲＴの有効画面との関係を特定しているため、同一の走査周波数の映像信号が入力された場合であって、画面ラスタとＣＲＴの有効画面との関係が異なる場合には、正しくコンバーゼンス補正を行うことができないという問題があった。
一方、走査周波数の異なる映像信号についてコンバーゼンス補正を行う比較的安価なデジタルコンバーゼンス補正装置が、例えば、特開平７−２０８０９号公報に開示されている。このコンバーゼンス補正装置は、画面走査に同期することなく、一定の周期でメモリから補正データを読み出している。このため、走査周波数の異なる映像信号が入力された場合でも、補正データの読み出される時間間隔を一定とすることができ、ローパスフィルタを変更することなく走査周波数の異なる映像信号に対応することができる。即ち、このコンバーゼンス補正装置は、１個のローパスフィルタのみを備えて構成できるため、走査周波数の異なる映像信号に対応できるコンバーゼンス補正装置を比較的安価に提供することができる。しかしながら、容量の大きなメモリが必要であることに変わりはない。また、画面ラスタとＣＲＴの有効画面との関係が異なる場合には、正しくコンバーゼンス補正を行うことができない。
発明の開示
本発明によるデジタルコンバーゼンス補正装置は、補正データに基づいて、コンバーゼンス補正信号を生成するデジタルコンバーゼンス補正装置であって、画面上の位置に１対１に対応する各コンバーゼンス補正点におけるコンバーゼンス補正量を予め求め、隣接するコンバーゼンス補正点に対する各コンバーゼンス補正量の変化を補正データとして記憶保持するメモリと、メモリに対する読み出しアドレスを画面走査に同期して生成するアドレスカウンタと、読み出された各補正データについて、水平偏向周波数に関わらず出力時間を一定とするゲート回路と、ゲート回路からの補正データを積分し、アナログ信号を生成し、出力するデジタル／アナログ変換回路と、アナログ信号を平滑化し、コンバーゼンス補正信号を生成するローパスフィルタとを備えて構成される。
アドレスカウンタが画面走査に同期してアドレスを生成するため、補正データの読み出しタイミングと、この補正データが対応すべきコンバーゼンス補正点との対応関係にズレが生ずることがない。また、ゲート回路が、読み出された各補正データについて出力時間を一定とし、水平偏向周波数が変化した場合でも、積分回路における積分時間を一定にして、アナログ信号の波高値が変化するのを防止する。このため、補正データとしてコンバーゼンス補正量の変化を記憶保持することができ、従来のデジタルコンバーゼンス補正装置に比べてメモリ容量を低減することができる。即ち、水平偏向周波数が変化しても、ＣＲＴ画面上の位置に１対１に対応する各コンバーゼンス補正点について、所望のコンバーゼンス補正を行うことができるコンバーゼンス補正装置を安価に提供することができる。
また、本発明によるデジタルコンバーゼンス補正装置は、予め定められた一定のパルス幅を有し、画面走査に同期して出力される各パルスからなるゲートパルスを生成するゲートパルス発生回路を備え、ゲート回路が、ゲートパルス発生回路からのゲートパルスに基づいて、各補正データの出力時間を制御する。
ゲートパルス発生回路が、パルス幅が一定で、画面走査に同期したゲートパルスを生成することにより、ゲート回路は、ゲートパルスに基づいて、容易に各補正データの出力時間を制御することができる。従って、水平偏向周波数が変化しても、ＣＲＴ画面上の位置に１対１に対応する各コンバーゼンス補正点について、所望のコンバーゼンス補正を行うことができる。
また、本発明によるデジタルコンバーゼンス補正装置は、ゲートパルス発生回路が、出力パルス幅が一定の単安定マルチバイブレータを備えて構成され、この単安定マルチバイブレータに対し画面走査に同期してトリガパルスが入力される。
ゲートパルス発生回路を単安定マルチバイブレータで構成し、画面走査に同期してトリガパルスを入力すれば、簡単な回路構成により、ゲートパルスを生成することができる。
また、本発明によるデジタルコンバーゼンス補正装置は、各補正データが、隣接する補正データと共にコンバーゼンス補正量の変化を示す連係パターンを構成し、メモリから読み出された補正データの連係パターンに基づいて、補正データをデコードし、ゲート回路へ出力するデコード回路を備えて構成される。
デコード回路が、補正データをデコードしてゲート回路へ出力するため、メモリは連係パターンを構成する補正データを記憶保持すればよく、従来のコンバーゼンス補正装置に比べてメモリ容量を大幅に低減することができる。
また、本発明によるデジタルコンバーゼンス補正装置は、メモリから読み出された補正データを、コンバーゼンス補正信号の増加を示すアップ信号及びコンバーゼンス補正信号の減少を示すダウン信号に分離し、ゲート回路へ出力するデコード回路を備え、ゲート回路が、アップ信号及びダウン信号について、各補正データごとに出力時間を一定とし、デジタル／アナログ変換回路が、アップ信号及びダウン信号を積分し、アナログ信号を生成する。
デコード回路がメモリから読み出された補正データをアップ信号及びダウン信号に分離してゲート回路へ出力するため、簡単な回路によりゲート回路を構成することができる。
また、本発明によるデジタルコンバーゼンス補正装置は、画面走査の周波数変化を検出し、所定の期間だけ検出信号を出力する周波数検出回路と、この検出信号に基づいて、メモリから読み出された各補正データの出力を中止するインヒビット回路とを備えて構成される。
画面走査の周波数変化を検出した場合に、周波数検出回路が所定の期間だけ検出信号を出力し、インヒビット回路がメモリから読み出された各補正データの出力を中止することにより、周波数変化によりアドレスカウンタからメモリへ供給されるアドレスが乱れた場合に、コンバーゼンス補正信号が乱れて画像表示が乱れるのを防止することができる。
また、本発明によるデジタルコンバーゼンス補正装置は、垂直偏向電流に基づいて、画面上における映像表示範囲の垂直方向の位置に相当する垂直表示範囲検出信号を生成し、出力する垂直表示範囲検出回路と、水平偏向電流に基づいて、画面上における映像表示範囲の水平方向の位置に相当する水平表示範囲検出信号を生成し、出力する水平表示範囲検出回路と、垂直表示範囲検出信号及び水平表示範囲検出信号に基づいて、アドレスカウンタを制御するアドレス制御回路とを備えて構成される。
垂直表示範囲検出信号と水平表示範囲検出信号を生成し、これらの信号に基づいてアドレスカウンタを制御することにより、画面上の映像表示範囲に応じてメモリから補正データを読み出すことができる。このため、画面ラスタと有効画面との関係が変化した場合でも、高精度のコンバーゼンス補正を行うことができる。即ち、オーバースキャン状態の場合であっても、画面上の位置に１対１に対応している各コンバーゼンス補正点に対応するように、画面走査に同期してメモリから補正データを読み出すことができる。
また、本発明によるデジタルコンバーゼンス補正装置は、垂直表示範囲検出回路が、垂直偏向電流の電流値を所定の比較レベルと比較するコンパレータを備え、アンダースキャン状態の場合、画面ラスタの垂直方向の両端の位置に相当するレベルを比較レベルとし、オーバースキャン状態の場合、有効画面の垂直方向の両端の位置に相当するレベルを比較レベルとし、水平表示範囲検出回路が、水平偏向電流の電流値を所定の比較レベルと比較するコンパレータを備え、アンダースキャン状態の場合、画面ラスタの水平方向の両端の位置に相当するレベルを比較レベルとし、オーバースキャン状態の場合、有効画面の水平方向の両端の位置に相当するレベルを比較レベルとする。
このため、画面ラスタと有効画面との関係が変化した場合でも、映像表示範囲の垂直方向の位置に相当する垂直表示範囲検出信号及び映像表示範囲の水平方向の位置に相当する水平表示範囲検出信号を生成することができ、所望のコンバーゼンス補正を行うことができる。
また、本発明によるデジタルコンバーゼンス補正装置は、アドレス制御回路が、オーバースキャン状態の場合における垂直表示範囲検出信号を垂直有効画面信号として予め記憶保持するとともに、オーバースキャン状態の場合における水平表示範囲検出信号を水平有効画面信号として予め記憶保持し、アンダースキャン状態の場合に、垂直有効画面信号の変化タイミングと、垂直表示範囲検出信号の変化タイミングのズレを求めるとともに、水平有効画面信号の変化タイミングと、水平表示範囲検出信号の変化タイミングのズレを求め、これらのタイミングのズレを読み出しアドレスに換算し、アドレスカウンタへ出力する。
このため、画面ラスタと有効画面との関係が変化した場合でも、所望のコンバーゼンス補正を行うことができる。即ち、アンダースキャン状態の場合であっても、画面上の位置に１対１に対応している各コンバーゼンス補正点に対応するように、画面走査に同期してメモリから補正データを読み出すことができる。
また、本発明によるディスプレイ装置は、上記デジタルコンバーゼンス補装置を備えて構成される。このため、周波数が変化した場合又は画面ラスタと有効画面との関係が変化した場合に、コンバーゼンス補正の精度が低下することがなく、高品質の映像表示を行うことができるディスプレイ装置を安価に提供することができる。
また、本発明によるデジタルコンバーゼンス補正装置は、垂直表示範囲検出信号及び水平表示範囲検出信号に基づいて、画面上における映像表示範囲を表示する表示範囲指示信号を出力する指示信号発生回路を備えて構成される。
このため、表示範囲指示信号を画面上に表示すれば、画面ラスタの位置と有効画面の位置が一致する場合の垂直表示範囲検出信号及び水平表示範囲検出信号を容易に求めることができる。
また、本発明によるディスプレイ装置は、表示範囲指示信号を出力する指示信号発生回路を有するデジタルコンバーゼンス補正装置と、このデジタルコンバーゼンス補正回路からの表示範囲指示信号に基づき映像表示を行う映像表示回路とを備えて構成される。
このため、表示範囲指示信号を画面上に表示することができ、画面ラスタの位置と有効画面の位置が一致する場合の垂直表示範囲検出信号及び水平表示範囲検出信号を容易に求めることができる。
【図面の簡単な説明】
図１は、実施の形態１によるディスプレイ装置の概略構成を示したブロック図である。
図２は、図１に示したコンバーゼンス補正回路Ｂ１の一構成例を示したブロック図である。
図３は、メモリ６及び１ビットラッチ７の動作について説明するための説明図である。図３の（ａ）は１ビットラッチ７の具体的な構成例を示した図であり、（ｂ）はメモリ６から順に読み出されたデータがシリアルデータに変換される様子を示した図であり、（ｃ）は各シリアルデータが、ＣＲＴ画面上の位置に１対１に対応している様子を示した図である。
図４は、図２に示した１ビットＤＡＣ（８）の一構成例を示したブロック図である。
図５は、図４に示した１ビットＤＡＣ（８）における主要な信号の変化を、ゲートパルスが常に高レベルの場合について示したタイミングチャートである。
図６は、図２に示した１ビットＤＡＣ（８）における主要な信号の変化を、異なる２つの水平偏向周波数の場合について示したタイミングチャートであり、図６の（Ｂ）は（Ａ）の１／２倍の周波数の水平ブランキングパルスＨ＿ＢＬＫが入力された場合である。
図７は、実施の形態２によるデジタルコンバーゼンス補正装置の要部の一例を示した図であり、図１に示したゲートパルス発生回路１３の構成を示した回路図である。
図８は、図７に示したゲートパルス発生回路における主要な信号の変化を示したタイミングチャートである。
図９は、実施の形態３によるディスプレイ装置の要部の一例を示した図であり、図１に示したデジタルコンバーゼンス補正装置の他の構成例を示したブロック図である。
図１０は、図９に示した１ビットＤＡＣ（８Ａ）の一構成例を示したブロック図である。
図１１は、図１０に示した１ビットＤＡＣにおける主要な信号の変化を、走査周波数が変化した場合について示したタイミングチャートである。
図１２は、表示範囲の一例を示した図である。図１２の（ａ）は、画面ラスタがＣＲＴの有効画面よりも大きいオーバースキャン状態の場合であり、（ｂ）は、画面ラスタがＣＲＴの有効画面よりも小さいアンダースキャン状態の場合である。
図１３は、実施の形態４によるディスプレイ装置の概略構成を示したブロック図である。
図１４は、図１３に示した偏向電流検出回路Ｅ１、Ｅ２の一構成例を示した図である。
図１５は、図１３に示した偏向電流検出回路Ｅ１、Ｅ２の他の構成例を示した図である。
図１６は、図１３に示したコンバーゼンス補正回路Ｂ２の一構成例を示したブロック図である。
図１７は、図１６に示した垂直表示範囲検出回路１７の一構成例を示した図である。
図１８は、図１７に示した垂直表示範囲検出回路１７の各信号の変化の一例を示した図である。
図１９は、図１６に示した水平表示範囲検出回路１８の一構成例を示した図である。
図２０は、図１９に示した水平表示範囲検出回路１８の各信号の変化の一例を示した図である。
図２１の（ａ）〜（ｃ）は、垂直表示範囲検出信号Ｖ＿ＤＩＳと水平表示範囲検出信号Ｈ＿ＤＩＳの説明図である。図２１の（ａ）は、オーバースキャン状態の場合であり、（ｂ）は、アンダースキャン状態の場合であり、（ｃ）は、画面ラスタと有効画面が一致する場合を示している。
図２２は、アンダースキャン状態の場合における、アドレス制御回路１９の動作を説明するための説明図であり、図２２の（ａ）が、垂直方向のタイミングのズレを示しており、（ｂ）が、水平方向のタイミングのズレを示している。
図２３は、表示範囲とメモリ６内の補正データとの関係（メモリアドレスマッピング）の一例を示した図である。図２３の（ａ）がオーバースキャン状態でのメモリアドレスマッピングを示しており、（ｂ）がアンダースキャン状態でのメモリアドレスマッピングを示している。
図２４は、図１６に示した１ビットＤＡＣ（８Ｂ）の一構成例を示したブロック図である。
図２５は、実施の形態５によるディスプレイ装置の概略構成を示したブロック図である。
図２６は、図２５に示したデジタルコンバーゼンス補正回路Ｂ３の一構成例を示したブロック図である。
図２７は、図２６に示した指示信号発生回路２０の一構成例を示したブロック図である。
図２８は、図２５に示した映像表示回路Ａ２が表示範囲指示信号ＨＶ＿ＣＳＬをＣＲＴ画面上に表示した場合の様子を、主な信号とともに示した図である。
図２９は、実施の形態６によるディスプレイ装置の要部の一例を示した図であり、図２５に示したデジタルコンバーゼンス装置Ｂ３の他の構成例を示したブロック図である。
図３０は、図２９中の１ビットＤＡＣ（８Ｃ）の一構成例を示したブロック図である。
図３１は、実施の形態７によるディスプレイ装置の要部の一例を示した図であり、図２５に示したデジタルコンバーゼンス補正装置Ｂ３の他の構成例を示したブロック図である。
図３２は、図３１に示したアドレス制御回路１９Ａの動作の一例を説明するためのタイミングチャートであり、垂直ブランキングパルスＶ＿ＢＬＫの立ち上がりから、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち上がりまでの主な信号の変化を示している。
図３３は、図３１に示したアドレス制御回路１９Ａの動作の一例を説明するためのタイミングチャートであり、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち下がりから、垂直ブランキングパルスＶ＿ＢＬＫの立ち上がりまでの主な信号の変化を示している。
図３４は、図３２、３３に示したアドレス制御回路１９Ａの動作の結果を画面上において模式的に示した説明図である。
図３５は、実施の形態８によるディスプレイ装置の一構成例を示した図である。
図３６は、図３５に示したコンバーゼンス補正装置Ｂ４の一構成例を示したブロック図である。
図３７は、映像表示回路Ａ３により、画面上に表示された補正点指示パターンＬ＿ＣＳＬの一例を、垂直表示範囲検出信号Ｖ＿ＤＩＳ及び水平表示範囲検出信号Ｈ＿ＤＩＳとともに示した図である。
図３８は、図３７に示した２５ポイントの各コンバーゼンス補正点に対する調整順序の一例を示した図である。
図３９は、実施の形態９によるディスプレイ装置の概略構成を示したブロック図である。
図４０は、図３９に示したコンバーゼンス補正装置Ｂ５の一構成例を示したブロック図である。
発明を実施するための最良の形態
実施の形態１．
図１は、本実施の形態によるディスプレイ装置の概略構成を示したブロック図である。図中のＡ１が映像表示回路、Ｂ１がコンバーゼンス補正回路、ＣがＣＲＴ、Ｃ１が偏向ヨーク、Ｃ２がコンバーゼンス・ヨークである。映像表示回路Ａ１は、入力映像信号に基づきＣＲＴ画面上に映像を表示する回路であり、偏向ヨークＣ１へ垂直偏向電流ｉＤＹＶ及び水平偏向電流ｉＤＹＨを供給するとともに、ＣＲＴのカソードに色信号を供給する。コンバーゼンス補正回路Ｂ１は、映像表示回路Ａ１からの水平ブランキングパルスＨ＿ＢＬＫと垂直ブランキングパルスＶ＿ＢＬＫに基づきコンバーゼンス・ヨークＣ２へコンバーゼンス補正電流ｉＣＹを供給し、電子ビームの偏向角を補正する。
図２は、図１に示したコンバーゼンス補正回路Ｂ１の一構成例を示したブロック図である。図中の１が水平ブランキングパルスＨ＿ＢＬＫの入力端子、２が垂直ブランキングパルスＶ＿ＢＬＫの入力端子、３がフェーズロックドループ回路（ＰＬＬ）、４が分周カウンタ、５がアドレスカウンタ、６がメモリ、７が１ビットラッチ、８が１ビットＤＡＣ、９がローパスフィルタ、１０が増幅器、１１がコンバーゼンス補正電流ｉＣＹの出力端子、１３がゲートパルス発生回路である。
〔１〕 まず、図２に示した各構成部分について説明する。Ｈ＿ＢＬＫ入力端子１には、ＣＲＴでのラスタスキャンに同期した周波数ｆHの水平ブランキングパルスＨ＿ＢＬＫが入力され、ＰＬＬ３がこの水平ブランキングパルスＨ＿ＢＬＫを逓倍して基準クロックを生成し、さらに、分周カウンタ４が基準クロックを分周してシステムクロックを生成する。このため、システムクロックは、水平方向の分周を常に一定に保っている。
アドレスカウンタ５は、このシステムクロックに同期して、メモリ６の読み出しアドレスを順に生成する。これらのアドレスは、ラスタスキャンの水平方向及び垂直方向に関する時間的位相、即ち、画面ラスタ内の相対的位置に対応している。Ｖ＿ＢＬＫ入力端子２には、ＣＲＴでのラスタスキャンに同期した周波数ｆVの垂直ブランキングパルスＶ＿ＢＬＫが入力され、この垂直ブランキングパルスＶ＿ＢＬＫがアドレスカウンタ５のリセットを行う。
メモリ６は、ＣＲＴ画面上の位置に１対１に対応する各コンバーゼンス補正点における補正量を補正データとして予め記憶している。これらの補正データは、対応するコンバーゼンス補正点における補正量を、水平方向において隣接するコンバーゼンス補正点の補正量と比較した場合のアップ／ダウン情報（変化情報）である。各補正データは１ビットからなり、「１」であれば補正量が「増加」することを示し、「０」であれば補正量が「減少」すること示している。これにより、各コンバーゼンス補正点ごとにその補正量を記憶保持している従来のコンバーゼンス補正装置に比べ、補正データを記憶するためのメモリ容量を大幅に削減している。
この様な１ビットの補正データは、隣接する補正データとともに２ビットの連係パターンとして使用することができる。即ち、あるコンバーゼンス補正点におけるアップ／ダウン情報は、そのコンバーゼンス補正点に対応する１ビットの補正データと、隣接するコンバーゼンス補正点に対応する１ビットの補正データとを組み合わせることにより、２ビットのアップ／ダウン情報として、「増加」、「減少」、「一定」の３つの状態を表すことができる。２ビットの連係パターンとしては、「００」、「０１」、「１０」、「１１」の４通りの組み合わせがある。このうち、「０１」又は「１０」であれば補正量が「一定」であることを示し、「００」であれば補正量が「減少」することを示し、「１１」であれば補正量が「増加」することを示している。コンバーゼンス補正量は、一般に、「増加」から「減少」へ変化し、或いは「減少」から「増加」へ変化するような急激な変動はなく、ＣＲＴ画面上に充分な数のコンバーゼンス補正点を予め定めておけば、この様な連係パターンとしての補正データにより所望のコンバーゼンス補正を行うことができる。
アドレスカウンタ５からのアドレスに従って、メモリ６から補正データが読み出される。即ち、ＣＲＴでのラスタスキャンに同期してメモリ６の読み出しが行われるため、有効画面と画面ラスタとの関係が変化しない限り、読み出された補正データはコンバーゼンス補正点に対応している。
各補正データは１ビットであるため、例えば、メモリ６のビット幅が８ビットであれば、１つのアドレスに８個のコンバーゼンス補正点に関する補正データを格納することができ、８個の補正データを同時に読み出すことができる。１ビットラッチ７は、メモリ６から読み出されたデータをシリアルデータに変換する回路であり、シフトレジスタにより構成される。例えば、メモリ６から８ビットのデータが読み出されると、このデータを各コンバーゼンス補正点ごとの１ビットの補正データに分離し、システムクロックに同期してＭＳＢ側から順にシリアルデータとして出力する。
図３は、メモリ６及び１ビットラッチ７の動作について説明するための説明図である。図中の（ａ）は１ビットラッチ７の具体的な構成例を示した図であり、（ｂ）はメモリ６から順に読み出されたデータがシリアルデータに変換される様子を示した図であり、（ｃ）は各シリアルデータが、ＣＲＴ画面上の位置に１対１に対応している様子を示した図である。（ｂ）、（ｃ）に示した様に、画面上の最初の水平走査線上のコンバーゼンス補正点から順に、補正データが読み出され、シリアルデータに変換される。
図４は、図２に示した１ビットＤＡＣ（８）の一構成例を示したブロック図である。図中の８０はシリアルデータをアップ信号とダウン信号に変換するデコード回路、８１は、アップ信号及びダウン信号の出力時間が、走査周期に関わらず一定となるように制御するゲート回路、８２はアップ信号とダウン信号をアップダウン信号に変換する減算回路、８３はアップダウン信号を積分する積分回路である。
デコード回路８０は、Ｄフリップフロップ８０１〜８０３及びＮＯＲ演算回路８０４、８０５からなる。フリップフロップ８０１は、システムクロックの立ち上がりに同期して反転する位相ゲート信号ｇ１、ｇ２を生成する。これらの位相ゲート信号ｇ１、ｇ２は、互いに他方の反転信号である。各位相ゲート信号ｇ１、ｇ２は、それぞれＮＯＲ演算回路８０４、８０５においてシステムクロックとのＮＯＲ演算が行われ、タイミング信号ＣＬＫ１、ＣＬＫ２となる。フリップフロップ８０２はタイミング信号ＣＬＫ１に同期して、フリップフロップ８０３はタイミング信号ＣＬＫ２に同期して、それぞれ１ビットのシリアルデータを記憶する。そして、フリップフロップ８０２が記憶データをアップ信号として出力する一方、リップフロップ８０３は記憶データを反転し、ダウン信号として出力する。
ゲート回路８１は、ＡＮＤ演算回路８１０、８１１により構成されている。アップ信号、ダウン信号は、それぞれＡＮＤ演算回路８１０、８１１において、後述のゲートパルスとのＡＮＤ演算が行われ、減算回路８２へ入力される。即ち、ゲートパルスが高レベルの場合にのみ、アップ信号、ダウン信号がゲート回路８１を通過することができる。
減算回路８２は、オペアンプ及び抵抗により構成され、ゲート回路８１を通過したダウン信号から、ゲート回路８１を通過したアップ信号を減算して、アップダウン信号を生成する。従って、このアップダウン信号は、「増加」を示す−１レベル、「減少」を示す＋１レベル、「一定」を示す±０レベルの３つの電圧レベルからなる信号である。
積分回路８３は、オペアンプを用いたミラー積分回路であり、アップダウン信号を積分して得られるアナログ信号を出力する。このアナログ信号は、ローパスフィルタ９において連続したコンバーゼンス補正信号となり、増幅器１０で増幅された後、コンバーゼンス・ヨーク・コイルＣ２へ供給される。この様な１ビットＤＡＣ（８）を用いることにより、２ビットの連係パターンをアップダウン情報に変換し、各コンバーゼンス補正点における所望の補正量を求めることができる。
〔２〕 次に、ゲートパルスが常に高レベルの場合における、コンバーゼンス補正回路Ｂ１の動作について説明する。図５は、図４に示した１ビットＤＡＣ（８）における主要な信号の変化を、ゲートパルスが常に高レベルの場合について示したタイミングチャートである。図中の（ａ）がシリアルデータ、（ｂ）がシステムクロック、（ｃ）が位相ゲート信号ｇ１、（ｄ）が位相ゲート信号ｇ２、（ｅ）がタイミング信号ＣＬＫ１、（ｆ）がタイミング信号ＣＬＫ２、（ｇ）がアップ信号、（ｈ）がダウン信号、（ｉ）がゲートパルス信号、（ｊ）がアップダウン、（ｋ）がアナログ出力信号である。
タイミング信号ＣＬＫ１、ＣＬＫ２は、システムクロックに同期して交互にパルスを出力し、アップ信号はタイミング信号ＣＬＫ１に同期して更新され、ダウン信号はタイミング信号ＣＬＫ２に同期して更新されている。
ここでは、ゲートパルスが常に高レベルであるので、アップ信号とダウン信号は、ともにゲート回路８１を常に通過し、両者の減算結果がそのままアップダウン信号となる。このため、シリアルデータの連係パターンが「０１」又は「１０」の期間は、アナログ出力信号の出力レベルは変化せず一定状態であり、「００」の期間は出力レベルが減少し続け、「１１」の期間は出力レベルが増加し続けている。
〔３〕 次に、水平偏向周波数が変化した場合における、ディスプレイ装置の動作について説明する。図６は、図２に示した１ビットＤＡＣ（８）における主要な信号の変化を、異なる２つの水平偏向周波数の場合について示したタイミングチャートである。図中の（Ｂ）は（Ａ）の１／２倍の周波数の水平ブランキングパルスＨ＿ＢＬＫが入力された場合であり、（Ａ）と（Ｂ）は横軸が同一、即ち、同一の時間スケールで示されている。
システムクロックは、入力される水平ブランキングパルスを逓倍し分周して得られる信号であり、その周波数は水平偏向周波数ｆHに比例して変化する。このため、水平偏向周波数ｆHが１／２倍になれば、水平アドレスカウンタ６が１／２倍の周波数でアドレスを生成し、メモリ１２からの補正データの読み出しも１／２倍の周波数で行われる。このため、図中の（Ｂ）の場合は、（Ａ）の場合に比べてシステムクロック、シリアルデータがともに２倍の周期で変化している。
一方、ゲートパルス発生回路１３は、システムクロックに同期してゲートパルスを発生する単安定マルチバイブレータであり、ゲートパルスのパルス幅は、システムクロックに関係なく一定である。このため、（Ａ）のゲートパルスが常に高レベルであるのに対し、（Ｂ）のゲートパルスはデューティー比が５０％である。このため、アップダウン信号が「減少」レベルとなる期間及び「増加」レベルとなる期間は、いずれも（Ａ）、（Ｂ）で等しく、積分回路８３におけるこれらの積分期間が等しくなっている。このため、アナログ出力信号が時間軸方向に伸張されても、その波高長Ｗを常に一定とすることができる。
即ち、このコンバーゼンス補正装置は、ＰＬＬ３によりシステムクロックの周波数が水平偏向周波数の変化に比例して変化し、システムクロックは水平方向の分周を常に一定に保っている。このため、補正データの読み出しタイミングと、この補正データが対応すべきコンバーゼンス補正点との対応関係にズレが生ずることはない。また、水平偏向周波数が変化してもゲートパルスのパルス幅を一定とし、水平偏向周波数に関わらず、ゲート回路８１の出力信号のシステムクロック周期における出力時間を一定とし、コンバーゼンス補正点に対応するアナログ出力信号のレベル（即ち、波高値Ｗ）が変化するのを防止している。このため、水平偏向周波数が変化しても、ＣＲＴ画面上の位置に１対１に対応する各コンバーゼンス補正点について、所望のコンバーゼンス補正を行うことが可能となる。
この様なコンバーゼンス補正装置を用いることにより、補正データを記憶保持するためのメモリの容量を大幅に削減することができる。また、ある１つの水平偏向周波数について、各コンバーゼンス補正点における補正量を決定すれば、他の異なる水平偏向周波数について補正量を決定することなく、所望のコンバーゼンス補正を行うことができる。
なお、本実施の形態においては、異なる水平偏向周波数の一例として、一方が他方の２倍である場合を例にとって説明したが、本発明によるコンバーゼンス補正装置は、この様な場合に限定されるものではない。即ちゲートパルスのデューティー比が１００％となる場合における水平偏向周波数が適用可能な最大の周波数であり、デューティー比が１００％を越えない範囲で、あらゆる水平偏向周波数に適用することができる。
また、本実施の形態においては、１ビットの補正データを用いたが、補正データとして２ビット以上のデータを用いることもできる。例えば、２ビットのデータにより、連係パターンとして使用することなく、各コンバーゼンス補正点ごとに「増加」、「減少」、「一定」の状態を記憶保持させてもよい。また、２ビットのデータにより、変化量が２階調の「増加」及び変化量が２階調の「減少」を記憶保持させてもよい。
実施の形態２．
図７は、実施の形態２によるデジタルコンバーゼンス補正装置の要部の一例を示した図であり、図１に示したゲートパルス発生回路１３の構成を示した回路図である。このゲートパルス発生回路１３は、フリップフロップの組み合わせ回路により構成される。図中の１３０はリセット端子付のＤフリップフロップ、１３１は高インピーダンス出力が可能なトライステートバッファ、１３２はインバータ・シュミット・バッファ、Ｒが抵抗、Ｃがコンデンサである。また、図８は、このゲートパルス発生回路における主要な信号の変化を示したタイミングチャートである。図中の（ａ）がシステムクロック、（ｂ）がゲートパルス、（ｃ）がコンデンサの端子電圧Ｖｃ、（ｄ）がフリップフロップのリセット信号である。
フリップフロップ１３０は、入力端子Ｄに電源電圧Ｖｃｃ１から常に高レベルが入力され、トリガ入力端子にシステムクロックが入力されている。このため、システムクロックの立ち上がりに同期して出力端子Ｑが高レベルとなり、ゲートパルスとして高レベルが出力されるとともに、トライステートバッファ１３１の出力端子は、低レベルから高インピーダンス状態へ変化する。
トライステートバッファ１３３の出力端子が、高インピーダンス状態になると、抵抗Ｒを流れる電源Ｖｃｃ２からの電流ｉがコンデンサＣに流れ込み、コンデンサＣの充電が行われる。そして、コンデンサＣの端子電圧Ｖｃがインバータ・シュミット・バッファ１３２の閾値レベルＶｔｈに達すると、インバータ・シュミット・バッファ１３２の出力端子が低レベルに変化し、フリップフロップ１３０をリセットする。
フリップフロップ１３０がリセットされると、その出力端子Ｑは低レベルへ変化し、ゲートパルスとして低レベルが出力されるとともに、トライステートバッファ１３１の出力端子が低レベルとなる。このため、コンデンサＣからトライステートバッファ１３１へ電流ｉ′が流れて、コンデンサＣの放電が行われ、インバータ・シュミット・バッファ１３２の出力は高レベルへと変化する。以上の動作を繰り返すことにより、システムクロックに同期したパルス幅一定のパルスからなるゲートパルスを発生させることができる。即ち、走査周波数に関係なくパルス幅が一定であるパルスを走査周波数に同期して出力することができる。
なお、ゲートパルスを構成する各パルスの幅は、コンデンサＣの充電時間に相当するため、電源Ｖｃｃ２の電圧値、抵抗Ｒの抵抗値及びコンデンサＣの容量により、ゲートパルスを所望のパルス幅にすることができる。また、電源Ｖｃｃ２を可変電源とし、マイコン（不図示）によりその出力電圧を制御することにより、パルス幅の調整が容易となる。
実施の形態３．
走査周波数が一定の場合、分周カウンタ４は安定したシステムクロックを供給することができるが、走査周波数が変化した場合には、ＰＬＬ３が再設定されるためシステムクロックが不安定となり、アドレスカウンタ５からメモリ６に供給されるアドレスが乱れる。このため、画面上の位置に１対１に対応するコンバーゼンス補正点と、読み出された補正データとが対応しなくなり、コンバーゼンス・ヨーク・コイルＣ２に供給されるコンバーゼンス補正信号ｉＣＹが乱れ、画像表示が乱れることになる。本実施の形態においては、入力映像信号の走査周波数が変化した場合に、コンバーゼンス補正信号により画像表示が乱れることを防止するディスプレイ装置について説明する。
図９は、実施の形態３によるディスプレイ装置の要部の一例を示した図であり、図１のデジタルコンバーゼンス補正装置の構成を示したブロック図である。このコンバーゼンス補正装置は、図２に示したコンバーゼンス補正装置に周波数検出回路１２を追加し、図２とは異なる１ビットＤＡＣ（８Ａ）を備えて構成される。また、図１０は、図９中の１ビットＤＡＣ（８Ａ）の一構成例を示したブロック図である。この１ビットＤＡＣ（８Ａ）は、図４に示した１ビットＤＡＣに、さらにインヒビット回路８４を備えて構成され、図中の８４０がインバータ（反転演算回路）、８４１がＡＮＤ演算回路、８４２がＯＲ演算回路である。
周波数検出回路１２は、走査周波数の変化を監視し、周波数が変化した場合にＰＬＬ３の再設定を行うとともに、１ビットＤＡＣ（８Ａ）に対しインヒビット信号を出力する回路であり、例えば、マイコンにより構成することができる。ここでは、水平ブランキングパルスＨ＿ＢＬＫ及び垂直ランキングパルスＶ＿ＢＬＫが入力され、水平周波数又は垂直周波数が変化した場合に、ＰＬＬ３の再設定を行う。また、水平周波数又は垂直周波数の変化後の一定期間だけ低レベルのインヒビット信号を出力する。
インヒビット信号が高レベルの場合、シリアルデータは、ＡＮＤ演算回路８４１、ＯＲ演算回路８４２をそのまま通過し、図４の１ビットＤＡＣと全く同様に動作する。インヒビット信号が低レベルになると、ＡＮＤ演算回路８４１、ＯＲ演算回路８４２の出力は、それぞれ低レベル、高レベルに固定され、アップ信号及びダウン信号は、ともに低レベルに固定され、アナログ出力信号のレベルは一定となる。
周波数検出回路１２は、走査周波数が変化した場合に、ＰＬＬ３が再設定されシステムクロックが安定するまで、低レベルのインヒビット信号を出力する。これにより、コンバーゼンス補正信号のレベルを一定状態とすることができ、画像表示の乱れを防止することができる。
図１１は、図１０に示した１ビットＤＡＣにおける主要な信号の変化を、走査周波数が変化した場合について示したタイミングチャートである。走査周波数の変化によりインヒビット信号が高レベルから低レベルへ変化すると、アップ信号及びダウン信号は、ともに低レベルに固定され、アナログ出力信号は一定状態に制御される。その後、システムクロックが安定した後に、周波数検出回路１２が再び高レベルのインヒビット信号を出力し、所望のアナログ信号を出力するように制御する。
なお、本実施の形態においては、水平周波数の変化及び垂直周波数の変化に基づいてコンバーゼンス補正信号を制御する場合について説明したが、水平周波数の変化のみに基づく制御を行い、或いは、垂直周波数の変化のみに基づく制御を行うこともできる。
実施の形態４．
本実施の形態においては、ＣＲＴ画面上の有効な表示領域である有効画面と、ＣＲＴ画面上の走査領域である画面ラスタとの関係が変化した場合でも、各コンバーゼンス補正点と、メモリ６から読み出される補正データとを対応させることができるディスプレイ装置について説明する。
まず、映像を表示する画面上の範囲である映像表示範囲について、画面ラスタと有効画面との関係により場合を分けて説明する。なお、本実施の形態においては、コンバーゼンス補正を行う画面上の範囲である補正範囲が、この映像表示範囲と一致している。図１２は、表示範囲の一例を示した図である。図中の（ａ）は、画面ラスタがＣＲＴの有効画面よりも大きいオーバースキャン状態の場合であり、（ｂ）は、画面ラスタがＣＲＴの有効画面よりも小さいアンダースキャン状態の場合である。また、図中の実線が有効画面を示し、破線が画面ラスタを示し、斜線を付した部分が表示範囲である。この図に示した通り、アンダースキャンの場合、表示範囲を画面ラスタに一致させ、オーバースキャンの場合、表示範囲を有効画面に一致させる。この様な表示範囲についてコンバーゼンス補正を行う場合、アンダースキャン時には、有効画面の一部についてコンバーゼンス補正を行う必要がある。
図１３は、本実施の形態によるディスプレイ装置の概略構成を示したブロック図である。このディスプレイ装置は、図１に示したディスプレイ装置に、偏向電流の電流値を検出する偏向電流検出回路Ｅ１、Ｅ２を追加し、図１とは異なるデジタルコンバーゼンス補正回路Ｂ２を備えて構成される。偏向電流検出回路Ｅ１は、垂直偏向電流ｉＤＹＶを検出して検出信号ＤＹＶを出力し、偏向電流検出回路Ｅ２は、水平偏向電流ｉＤＹＨを検出して検出信号ＤＹＨを出力する。そして、コンバーゼンス補正回路Ｂ２が、これらの検出信号ＤＹＶ、ＤＹＨに基づいて、コンバーゼンス補正信号ｉＣＹを出力する。
図１４は、偏向電流検出回路Ｅ１、Ｅ２の一構成例を示した図である。この偏向電流検出回路は、偏向ヨークＣ１と直列に検出抵抗ＲＬを挿入し、検出抵抗ＲＬの端子間電圧を検出電圧Ｖｏとするものである。この回路を用いれば、抵抗ＲＬに流れる電流、即ち、偏向ヨークに流れる電流ｉＤＹＶ、ｉＤＹＨを直接、電圧値ＤＹＶ、ＤＹＨに変換することができる。また、図１５は、偏向電流検出回路Ｅ１、Ｅ２の他の構成例を示した図である。この偏向電流検出回路は、偏向ヨークＣ１と直列に検出用電流トランスＬの１次側コイルを接続し、２次側に検出抵抗ＲＬを接続し、検出抵抗ＲＬの端子間電圧を検出電圧Ｖｏとするものである。この様にして、偏向電流ｉＤＹＶ、ｉＤＹＨを電圧値ＤＹＶ、ＤＹＨに変換することができる。
図１６は、図１３に示したコンバーゼンス補正回路Ｂ２の一構成例を示したブロック図である。このコンバーゼンス補正回路は、図２に示したコンバーゼンス補正回路に、垂直表示範囲検出信号Ｖ＿ＤＩＳを出力する垂直表示範囲検出回路１７と、水平表示範囲検出信号Ｈ＿ＤＩＳを出力する水平表示範囲検出回路１８と、アドレスカウンタ５を制御するアドレス制御回路１９を追加し、図２とは異なる１ビットＤＡＣ（８Ｂ）を備えて構成される。
垂直表示範囲検出回路１７は、垂直偏向電流の検出信号ＤＹＶに基づいて、表示範囲の垂直方向に相当する垂直表示範囲検出信号Ｖ＿ＤＩＳを生成する。また、水平表示範囲検出回路１８は、水平偏向電流の検出信号ＤＹＨに基づいて、表示範囲の水平方向に相当する水平表示範囲検出信号Ｈ＿ＤＩＳを生成する。図１７は垂直表示範囲検出回路１７の一構成例を示した図であり、図中の１７０、１７１がコンパレータ、１７２がＶ＿ＤＩＳ発生回路である。また、図１８は、各信号の変化の一例を示した図であり、図中の（ａ）が検出信号ＤＹＶ、（ｂ）がコンパレータ１７０の出力、（ｃ）がコンパレータ１７１の出力、（ｄ）が垂直表示範囲検出信号Ｖ＿ＤＩＳである。垂直偏向電流の検出信号ＤＹＶは、コンパレータ１７０において表示範囲上端に相当するレベルＶＴと比較されるとともに、コンパレータ１７１において表示範囲下端に相当するレベルＶＢと比較される。そして、これらの比較結果に基づいて、Ｖ＿ＤＩＳ発生回路が、表示範囲の垂直方向に相当する垂直表示範囲検出信号Ｖ＿ＤＩＳを生成する。図１９は水平表示範囲検出回路１８の一構成例を示した図であり、図中の１８０、１８１がコンパレータ、１８２がＨ＿ＤＩＳ発生回路である。また図２０は、各信号の変化の一例を示した図であり、図中の（ａ）が検出信号ＤＹＨ、（ｂ）がコンパレータ１８０の出力、（ｃ）がコンパレータ１８１の出力、（ｄ）が水平表示範囲検出信号Ｈ＿ＤＩＳである。水平偏向電流の検出信号ＤＹＨは、コンパレータ１８０において表示範囲左端に相当するレベルＶＬと比較されるとともに、コンパレータ１８１において表示範囲右端に相当するレベルＶＲと比較される。そして、これらの比較結果に基づいて、Ｈ＿ＤＩＳ発生回路が、表示範囲の水平方向に相当する水平表示範囲検出信号Ｈ＿ＤＩＳを生成する。これらの各比較レベルＶＴ、ＶＢ、ＶＲ、ＶＬは、図示しないマイコンにより調整され、設定される。
図２１の（ａ）〜（ｃ）は、垂直表示範囲検出信号Ｖ＿ＤＩＳと水平表示範囲検出信号Ｈ＿ＤＩＳの説明図である。図中の（ａ）は、オーバースキャン状態の場合であり、（ｂ）は、アンダースキャン状態の場合であり、（ｃ）は、画面ラスタと有効画面が一致する場合を示している。いずれの場合にも、垂直表示範囲検出信号Ｖ＿ＤＩＳは垂直走査のスケールに一致する時間軸を縦方向にとり、水平表示範囲検出信号Ｈ＿ＤＩＳは水平走査のスケールに一致する時間軸を横方向にとって示している。各比較レベルを調整するマイコンは、（ｂ）及び（ｃ）の場合、比較レベルＶＴ、ＶＢをそれぞれ検出信号ＤＹＶの最大値、最小値とし、比較レベルＶＬ、ＶＲをそれぞれ検出信号ＤＹＨの最大値、最小値とすればよい。ところが、（ａ）の場合には、垂直表示範囲検出信号Ｖ＿ＤＩＳとして、有効画面の垂直方向に相当する垂直有効画面信号Ｖ＿ＤＩＳｏを生成する必要があり、水平表示範囲検出信号Ｈ＿ＤＩＳとして、有効画面の水平方向に相当する水平有効画面信号Ｈ＿ＤＩＳｏを生成する必要がある。このため、マイコンは、画面ラスタと有効画面が一致する場合、即ち、（ｃ）の場合における垂直有効画面信号Ｖ＿ＤＩＳｏのデータ及び水平有効画面信号Ｈ＿ＤＩＳｏのデータを予め求めて記憶しておき、これらを用いてオーバースキャン状態の場合における各比較レベルの調整を行う。即ち、オーバースキャン状態の場合に、垂直表示範囲検出信号Ｖ＿ＤＩＳが垂直有効画面信号Ｖ＿ＤＩＳｏのデータに一致するように、垂直表示範囲検出回路１７の比較レベルＶＴ、ＶＢを調整し、水平表示範囲検出信号Ｈ＿ＤＩＳが水平有効画面信号Ｈ＿ＤＩＳｏのデータに一致するように、水平表示範囲検出回路１８の比較レベルＶＬ、ＶＲを調整する。
アドレス制御回路１９は、アンダースキャン状態の場合、メモリ６の一部の補正データを読み出すようにアドレスカウンタ５の制御を行う。この制御は、予め求め記憶されている垂直有効画面信号Ｖ＿ＤＩＳｏのデータと、予め求め記憶されている水平有効画面信号Ｈ＿ＤＩＳｏのデータと、垂直表示範囲検出回路１７からの垂直表示範囲検出信号Ｖ＿ＤＩＳと、水平表示範囲検出回路１８からの水平表示範囲検出信号Ｈ＿ＤＩＳとに基づいて行われる。アドレス制御回路１９は、まず、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち上がりエッジと、垂直有効画面信号Ｖ＿ＤＩＳｏの立ち上がりエッジのタイミングのズレｔＶを求め、このタイミングのズレを垂直方向に関するコンバーゼンス補正点の間隔数ｎＶに換算する。また、水平表示範囲信号Ｈ＿ＤＩＳが立ち上がりエッジと、水平有効画面信号Ｈ＿ＤＩＳｏの立ち上がりエッジのタイミングのズレを求め、このタイミングのズレを水平方向に関するコンバーゼンス補正点の間隔数ｎＨ（即ち、システムクロック数）に換算する。図２２の（ａ）、（ｂ）はこの時の様子を示した図である。
この結果に基づいて、アドレス制御回路１９は、アドレスカウンタ５へ読み出しアドレスを供給する。垂直方向に（ｎＶ＋１）番目、水平方向に（ｎＨ＋１）番目のコンバーゼンス補正点に対応する補正データのアドレスをアドレスカウンタ５へ出力する。また、画面ラスタの左端においても、水平方向にｎＨ個のコンバーゼンス補正点をスキップさせたアドレスをアドレスカウンタ５へ出力する。アドレスカウンタ５は、アドレス制御回路１９によりアドレスが設定された後、水平表示範囲検出信号Ｈ＿ＤＩＳがその後に低レベルに変化するまで、システムクロックに同期して順にアドレスをインクリメントする。なお、オーバースキャン状態の場合には、メモリ６の全ての補正データを読み出すため、アドレス制御回路１９がアドレスカウンタ５の制御を行う必要はない。
図２３は、この時の表示範囲とメモリ６内の補正データとの関係（メモリアドレスマッピング）の一例を示した図である。図中の（ａ）がオーバースキャン状態でのメモリアドレスマッピングを示しており、（ｂ）がアンダースキャン状態でのメモリアドレスマッピングを示している。オーバースキャン状態では、ＣＲＴの有効画面全域に対しコンバーゼンス補正が行われ、メモリ６に記憶された全ての補正データが利用されている。一方、アンダースキャン状態においては、画面ラスタ全域、即ち、有効画面の一部に対しコンバーゼンス補正が行われ、メモリ６に記憶されている一部の補正データのみが使用されている。この図では、メモリ６が、アドレス００００ｈ〜ＦＦＦＦｈに、有効画面上の全てのコンバーゼンス補正点に関する補正データを記憶しているが、アンダースキャン状態においては、アドレス８８８８ｈ〜ＣＣＣＣｈのデータのみを使用していることを示している。
図２４は、１ビットＤＡＣ（８Ｂ）の一構成例を示したブロック図である。この１ビットＤＡＣは、図４に示した１ビットＤＡＣ（８）に初期値発生回路８５、ＤＡＣ（８６）及び電流加算回路８７を追加して構成され、アドレスカウンタ５からのアドレスが供給されている。初期値発生回路８５は、アドレスカウンタからのアドレスに基づいて、アンダースキャン時における画面ラスタ左端のコンバーゼンス補正量又はオーバースキャン時の有効画面左端のコンバーゼンス補正量を初期値データとして発生する。このコンバーゼンス補正量は、走査周波数が変化する毎に求められる値であり、有効画面の左端、画面ラスタの左端の間における補正データの積分値であり、初期値発生回路８５内のメモリに記憶されている。初期値発生回路８５からの初期値データは、ＤＡＣ（８６）においてアナログ信号に変換され、加算回路８７において、積分回路８３の出力と加算されて、アナログ出力信号となる。
この様にして、本実施の形態によるディスプレイ装置は、オーバースキャン状態の場合に、有効画面を表示範囲とし、有効画面に対してコンバーゼンス補正を行うため、各コンバーゼンス補正点と、メモリから読み出される補正データとを対応させることができる。
また、本実施の形態によるディスプレイ装置は、アンダースキャン状態の場合に、メモリ内の一部の補正データ、即ち、画面ラスタ内のコンバーゼンス補正点に対応する補正データのみを用いてコンバーゼンス補正を行うため、各コンバーゼンス補正点と、メモリから読み出される補正データとを対応させることができる。
また、補正量の初期値データを記憶保持しているので、補正データがコンバーゼンス補正量の変化データの場合であっても、アンダースキャン状態において正しいアナログ出力信号を出力することができる。
また、実施の形態１において説明した様に、走査周波数が変化した場合であっても、このコンバーゼンス補正装置は、ＣＲＴ画面上の位置に１対１に対応する各コンバーゼンス補正点について、所望のコンバーゼンス補正を行うことができる。このため、走査周波数の変化に伴って画面ラスタと有効画面の関係が変化した場合にも、所望のコンバーゼンス補正を行うことができる。さらに、走査周波数の変化により、画面ラスタと有効画面の関係が変化した場合のみならず、同一の走査周波数の場合であっても、画面ラスタと有効画面の関係が異なる場合に、所望のコンバーゼンス補正を行うことができる。
なお、本実施の形態においては、典型的なアンダースキャン状態の場合及びオーバースキャン状態の場合を例にとって説明したが、水平方向及び垂直方向に関して、一方がオーバースキャン状態で他方がアンダースキャン状態の場合にも適用することができる。
実施の形態５．
本実施の形態においては、垂直有効画面信号Ｖ＿ＤＩＳｏのデータ及び水平有効画面信号Ｈ＿ＤＩＳｏのデータを容易に求めることができるコンバーゼンス補正装置について説明する。
図２５は、本実施の形態によるディスプレイ装置の概略構成を示したブロック図である。このディスプレイ装置は、図１３に示したディスプレイ装置に、図１３とは異なる映像表示回路Ａ２及びデジタルコンバーゼンス補正回路Ｂ３を備えて構成され、コンバーゼンス補正装置Ｂ３から出力される表示範囲指示信号ＨＶ＿ＣＳＬが映像表示回路Ａ１に入力され、映像信号表示回路Ａ２は、入力映像信号と表示範囲指示信号ＨＶ＿ＣＳＬのいずれか一方に基づいて、ＣＲＴ（Ｃ）上に映像表示を行う。
図２６は、図２５に示したデジタルコンバーゼンス補正回路Ｂ３の一構成例を示したブロック図である。このコンバーゼンス補正回路Ｂ３は、図１６に示したコンバーゼンス補正回路に、指示信号発生回路２０を追加して構成される。指示信号発生回路２０は、垂直表示範囲検出信号Ｖ＿ＤＩＳ及び水平表示範囲検出信号Ｈ＿ＤＩＳに基づいて、表示範囲を画面上に表示するための表示範囲指示信号ＨＶ＿ＣＳＬを生成する。
図２７は、指示信号発生回路２０の一構成例を示したブロック図である。図中の２００がＶ＿ＣＳＬ発生回路、２０１がＨ＿ＣＳＬ発生回路、２０２がＯＲ演算回路である。
Ｖ＿ＣＳＬ発生回路２００は、垂直表示範囲検出信号Ｖ＿ＤＩＳの変化時に表示範囲の垂直方向の両端部、即ち、上端部及び下端部に相当するパルスからなる垂直表示範囲指示信号Ｖ＿ＣＳＬを出力する。この垂直表示範囲指示信号Ｖ＿ＣＳＬに含まれる各パルスは、フィールド期間に比べて充分に短いパルス幅を有している。特に、各パルスが水平走査期間程度のパルス幅を有する場合が好適である。
Ｈ＿ＣＳＬ発生回路２０１は、水平表示範囲検出信号Ｈ＿ＤＩＳの変化時にパルスを出力する回路であり、表示範囲の水平方向の両端部、即ち、左端部及び右端部に相当する水平表示範囲指示信号Ｈ＿ＣＳＬを出力する。この水平表示範囲指示信号Ｈ＿ＣＳＬに含まれる各パルスは、水平走査期間に比べて十分に短いパルス幅を有している。特に、各パルスがシステムクロック周期程度のパルス幅を有する場合が好適である。
ＯＲ演算回路２０２は、垂直表示範囲指示信号Ｖ＿ＣＳＬ及び水平表示範囲指示信号Ｈ＿ＣＳＬを混合して、表示範囲の周辺端部に相当する表示範囲指示信号ＨＶ＿ＣＳＬを出力する。映像表示回路Ａ２は、この表示範囲指示信号ＨＶ＿ＣＳＬを映像としてＣＲＴ画面上に表示する。即ち、表示範囲の周辺端部を示す矩形枠状の映像が表示される。図２８は、これらの各信号の関係、及び、映像表示回路Ａ２が表示範囲指示信号ＨＶ＿ＣＳＬをＣＲＴ画面上に表示した場合の様子を示した図である。
次に、アドレス制御回路１９内に記憶される垂直有効画面信号Ｖ＿ＤＩＳｏのデータ及び水平有効画面信号Ｈ＿ＤＩＳｏのデータを求める方法について説明する。まず、ディスプレイ装置の画面サイズの変更などにより、入力映像信号をオーバースキャン状態とする。この時、マイコンにより調整されるべき各比較レベルＶＴ、ＶＢ、ＶＬ、ＶＲを、表示範囲指示信号ＨＶ＿ＣＳＬによる矩形枠の全部又は一部が画面上に表示される程度の適当な値に設定しておけば、映像表示回路Ａ２により、ＣＲＴ画面上に矩形枠が表示される。この様にして画面上に表示された矩形枠を見ながら、オペレータが、この矩形枠を有効画面の周辺端部に一致させるように、垂直表示範囲検出回路１７における比較レベルＶＴ、ＶＢ及び水平表示範囲検出回路１８における比較レベルＶＬ、ＶＲの調整を行う。この調整は、図示しないマイコンを介して行われる。
表示範囲の周辺端部と有効画面の周辺端部とを一致させることにより、垂直表示範囲検出回路１７から垂直有効画面信号Ｖ＿ＤＩＳｏを出力させることができ、水平表示範囲検出回路１８から水平有効画面信号Ｈ＿ＤＩＳｏを出力させることができる。従って、この時の垂直表示範囲検出回路１７の出力信号を、垂直有効画面信号Ｖ＿ＤＩＳｏのデータとして記憶し、水平表示範囲検出回路１８の出力信号を水平有効画面信号Ｈ＿ＤＩＳｏのデータとして記憶すればよい。
この様な構成とすることにより、本実施の形態によるコンバーゼンス補正装置は、垂直有効画面信号Ｖ＿ＤＩＳｏのデータ及び水平有効画面信号Ｈ＿ＤＩＳｏのデータを容易に求めることができる。
なお、本実施の形態においては、指示信号発生回路２０が、垂直表示範囲指示信号Ｖ＿ＣＳＬ及び水平表示範囲指示信号Ｈ＿ＣＳＬを混合して得られる表示範囲指示信号ＨＶ＿ＣＳＬを出力しているが、垂直表示範囲指示信号Ｖ＿ＣＳＬと水平表示範囲指示信号Ｈ＿ＣＳＬの一方を切り替えて出力し、垂直有効画面信号Ｖ＿ＤＩＳｏのデータ及び水平有効画面信号Ｈ＿ＤＩＳｏのデータを順に取得するようにしてもよい。
実施の形態６．
本実施の形態においては、実施の形態５に示したディスプレイ装置（図２５）であって、入力映像信号の走査周波数が変化した場合でもコンバーゼンス補正信号の乱れによる画像表示の乱れを防止することができるディスプレイ装置について説明する。
図２９は、本実施の形態によるディスプレイ装置の要部の一例を示した図であり、図２５に示したデジタルコンバーゼンス装置の他の構成例を示したブロック図である。このコンバーゼンス補正装置は、図２６に示したコンバーゼンス補正装置に周波数検出回路１２を追加し、図２６とは異なる１ビットＤＡＣ（８Ｃ）を備えて構成される。この周波数検出回路１２は、図９に示した周波数検出回路と同じ回路である。また、図３０は、図２９中の１ビットＤＡＣ（８Ｃ）の一構成例を示したブロック図である。この１ビットＤＡＣ（８Ｃ）は、図２４に示した１ビットＤＡＣ（８Ｂ）に、さらにインヒビット回路８４を備えて構成される。このインヒビット回路８４は、図１０に示されたインヒビット回路と同じ回路である。
走査周波数が変化した場合に、ＰＬＬ３が再設定されシステムクロックが安定するまで、周波数検出回路１２が、低レベルのインヒビット信号を出力する。これにより、インヒビット回路８４がアップ信号及びダウン信号を低レベルに固定し、積分回路８３からのアナログ信号を一定にする。一方、ＤＡＣ（８６）は、初期値発生回路８５の出力する初期値データに基づいて一定のアナログ信号を出力している。このため、加算回路８７から出力されるアナログ出力信号のレベルは、一定の状態に維持される。
従って、実施の形態４又は５によるディスプレイ装置においても、走査周波数が変化した場合に、ＰＬＬ３が再設定されシステムクロックが安定するまで、コンバーゼンス補正信号のレベルを一定状態とすることができ、画像表示が乱れを防止することができる。
実施の形態７．
本実施の形態においては、アンダースキャン状態の場合に、画面ラスタの上端部及び下端部においてコンバーゼンス補正信号が急激に変化し、表示画像が乱れることを防止することができるディスプレイ装置について説明する。
図３１は、本実施の形態によるディスプレイ装置の要部の一例を示した図であり、図２５に示したデジタルコンバーゼンス補正装置Ｂ３の他の構成例を示したブロック図である。このコンバーゼンス補正装置は、図２９に示したコンバーゼンス補正装置に、図２９とは異なるアドレス制御回路１９Ａを備えて構成される。
図３２、３３は、図３１に示したアドレス制御回路１９Ａの動作の一例を説明するためのタイミングチャートであり、アンダースキャン状態の場合における主な信号の変化を示している。ともに図中の（ａ）が垂直ブランキングパルスＶ＿ＢＬＫ、（ｂ）が垂直表示範囲検出信号Ｖ＿ＤＩＳ、（ｃ）が水平ブランキングパルスＨ＿ＢＬＫ、（ｄ）が水平表示範囲検出信号Ｈ＿ＤＩＳ、（ｅ）がコンバーゼンスヨークコイルＣ２の駆動信号であるコンバーゼンス補正信号ｉＣＹである。
アドレス制御回路１９Ａは、垂直ブランキングパルスＶ＿ＢＬＫの立ち上がりから、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち上がりまで、全ての水平走査線期間において同一のコンバーゼンス補正を行う様に、各水平走査期間ごとにアドレスカウンタ５に対し同一アドレスを出力している。このアドレスは、垂直表示範囲検出信号Ｖ＿ＤＩＳが立ち上がった後に最初にアドレスカウンタ５に対し出力されるアドレスである。従って、フィールドの最初の１水平走査期間において読み出される各補正データが、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち上がり後の各水平走査期間においても読み出される。図３２は、この時の様子を示した図である。垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち上がり変化の前後、即ち、フィールドの最初の１水平走査期間とそれ以前の水平走査期間を比較しても、コンバーゼンス補正信号は変化していない。従って、コンバーゼンス補正信号が急激に変化することによって生ずる有効画面の上端部又はその近辺における表示画像の乱れを防止することができる。
また、アドレス制御回路１９Ａは、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち下がり、垂直ブランキングパルスＶ＿ＢＬＫの立ち上がりまで、全ての水平走査線期間において同一のコンバーゼンス補正を行う様に、各水平走査期間ごとにアドレスカウンタ５に対し同一アドレスを出力している。このアドレスは、垂直表示範囲検出信号Ｖ＿ＤＩＳが立ち下がる前に最後にアドレスカウンタ５に対し出力されるアドレスである。従って、フィールドの最後の１水平走査期間において読み出される各補正データが、垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち下がり後の各水平走査期間においても読み出される。図３３は、この時の様子を示した図である。垂直表示範囲検出信号Ｖ＿ＤＩＳの立ち下がり変化の前後、即ち、フィールドの最後の１水平走査期間とそれ以後の水平走査期間を比較しても、コンバーゼンス補正信号は変化していない。従って、コンバーゼンス補正信号が急激に変化することによって生ずる有効画面の下端部又はその近辺における表示画像の乱れを防止することができる。
図３４は、これらの様子を画面上において模式的に示した説明図である。画面ラスタの上端部から有効画面の上端部まで、及び有効画面の下端部から画面ラスタの下端部まで、それぞれ垂直方向において同一のコンバーゼンス補正が行われている。従って、有効画面、即ち、アンダースキャン時における映像表示範囲の上端部及び下端部においてコンバーゼンス補正信号は変化しない。このため、コンバーゼンス補正信号の急激な変化により、映像が乱れるのを防止することができる。
本実施の形態においては、垂直ブランキングパルスの立ち上がり前後においてコンバーゼンス補正を変化させている場合を例にとって説明したが、その他のタイミング、例えば、垂直ブランキングパルスの立ち下がり前後において、コンバーゼンス補正を変化させるようにしてもよい。
また、このコンバーゼンス補正装置は、垂直表示範囲検出回路１７、水平表示範囲検出回路１８及びアドレス制御回路１９Ａを備えることにより、実施の形態４と同様にして、アドレスカウンタ１７が、オーバースキャン状態の場合には有効画面についてのアドレスを生成するとともに、アンダースキャンの場合には、画面ラスタ内にある各コンバーゼンス補正に対応するアドレスを生成する。従って、常に、画面ラスタと有効画面の関係に応じたコンバーゼンス補正を行うことができる。
実施の形態８．
本実施の形態においては、メモリ６に格納する補正データを容易に求めることができるディスプレイ装置について説明する。
図３５は、本実施の形態によるディスプレイ装置の一構成例を示した図である。このディスプレイ装置は、図２５に示したディスプレイ装置に、図２５とは異なる映像表示回路Ａ３及びデジタルコンバーゼンス補正回路Ｂ４を備えて構成され、コンバーゼンス補正装置Ｂ４から出力される表示範囲指示信号ＨＶ＿ＣＳＬ及び補正点指定パターンＬ＿ＣＳＬが映像表示回路Ａ３に入力され、映像信号表示回路Ａ３は、入力映像信号、表示範囲指示信号ＨＶ＿ＣＳＬ又は補正点指定パターンＬ＿ＣＳＬのいずれかに基づいて、ＣＲＴ（Ｃ）上に映像表示を行う。
図３６は、図３５に示したコンバーゼンス補正装置Ｂ４の一構成例を示したブロック図である。このコンバーゼンス補正装置Ｂ４は、図３１に示したコンバーゼンス補正装置に、パターン発生回路２１を追加して構成される。パターン発生回路２１は、垂直表示範囲検出信号Ｖ＿ＤＩＳ及び水平表示範囲検出信号Ｈ＿ＤＩＳに基づいて、システムクロックに同期した、水平方向に所定の幅を有する補正点指定パターンＬ＿ＣＳＬを生成する。各パターンの位置及び幅は、図示しないマイコンが任意により設定することができる。
図３７は、映像表示回路Ａ３により、画面上に表示された補正点指示パターンＬ＿ＣＳＬの一例を示した図であり、垂直表示範囲検出信号Ｖ＿ＤＩＳ及び水平表示範囲検出信号Ｈ＿ＤＩＳとともに示されている。補正データは、有効画面全域について求める必要があり、オーバースキャン状態で行われる。即ち、図示した表示範囲は、有効画面に一致している。この図では、有効画面を５×５＝２５ポイントに均等分割して、左上端を座標原点（０，０）とし、右下端の座標（４，４）まで、２５ポイントのコンバーゼンス補正点を順次に指定している。
図３８は、図３７に示した２５ポイントの各コンバーゼンス補正点に対する調整順序の一例を示した図である。まず、オペレータは、画面上の補正点指定パターンを見ながら、例えば、（０，０）→（０，１）→（０，２）→（０，３）→（０，４）→（１，０）→（２，０）→（３，０）→（４，０）→（１，１）→（２，１）→（３，１）→（４，１）→（１，２）→（２，２）→（３，２）→（４，２）→（１，３）→（２，３）→（３，３）→（４，３）→（１，４）→（２，４）→（３，４）→（４，４）の順にコンバーゼンス量の調整を行い、最適なコンバーゼンス補正量を求める。求められたコンバーゼンス補正量は、直接、メモリ６のコンバーゼンス補正点に対応するアドレスに補正データとして格納される。
次に、これらのコンバーゼンス補正点以外については、既に求められた上記コンバーゼンス補正点における補正データを直線補間することにより求めることができる。即ち、補正点指定パターンが対応する隣接する４ポイントのコンバーゼンス補正点に囲まれた領域を４等分し、例えば、座標（０，０）、座標（０，１）間にある各コンバーゼンス補正点について、座標（０，０）におけるコンバーゼンス補正量及び座標（０，１）におけるコンバーゼンス補正量を用いて、コンバーゼンス補正量を求め、座標（０，０）、座標（１，０）間にある各コンバーゼンス補正について、座標（０，０）におけるコンバーゼンス補正量及び座標（１，０）におけるコンバーゼンス補正量を用いて、コンバーゼンス補正量を求める。この時、走査周波数、有効画面の範囲（画面サイズ）等が変化しても、垂直表示範囲検出信号Ｖ＿ＤＩＳ及び水平表示範囲検出信号Ｈ＿ＤＩＳを有効画面に一致させているため、垂直偏向電流ｉＤＹＶ及び水平偏向電流ｉＤＹＨと、画面上の位置との相関関係を利用して、時間を変数とする直線補間を行うだけで最適なコンバーゼンス補正量を求めることができる。
この様にして、画面位置に対応した垂直偏向電流ｉＤＹＶ及び水平偏向電流ｉＤＹＨを時間パラメータとする補間演算を行うため、走査周波数及び画面サイズの変化などに影響されることなく、コンバーゼンス補正精度を確保することができる。
なお、図３８では、有効画面を５×５＝２５ポイントに均等分割した例を示したが、例えば、５×９＝４５ポイント、或いは、９×９＝８１ポイントの様に補正点指定パターンを増やすことにより、コンバーゼンス補正精度をさらに向上させることができる。
実施の形態９．
本実施の形態は、各コンバーゼンス補正点についてのコンバーゼンス補正量を補正データとしてメモリに記憶保持するデジタルコンバーゼンス補正装置を備えるとともに、画面ラスタと有効画面との対応関係が変化した場合にも、所望のコンバーゼンス補正を行うディスプレイ装置について説明する。
図３９は、本実施の形態によるディスプレイ装置の一構成例を示したブロック図である。このディスプレイ装置は、図３５に示したディスプレイ装置に、図３５とは異なるデジタルコンバーゼンス補正回路Ｂ５を備えて構成される。
図４０は、図３９に示したデジタルコンバーゼンス補正回路Ｂ５の一構成例を示したブロック図である。このコンバーゼンス補正回路は、図３６に示したコンバーゼンス補正回路に、異なるメモリ部６Ｘ、ＤＡＣ（８Ｘ）及びローパスフィルタ部９Ｘを備え、１ビットラッチ及びゲートパルス発生回路を備えることなく構成される。
メモリ部６は、異なる周波数に対応するメモリ６０〜６ｎからなり、ローパスフィルタ部９Ｘは、異なる周波数に対応するローパスフィルタ９０〜９ｎからなる。周波数検出回路１２は、水平ブランキングパルスＨ＿ＢＬＫ及び垂直ブランキングパルスＶ＿ＢＬＫに基づき、選択信号を出力し、メモリ６Ｘを構成するいずれかのメモリ６ｉを選択するとともに、ローパスフィルタ９Ｘを構成するいずれかのローパスフィルタ９ｉを選択する。ＤＡＣ（８Ｘ）は、補正データをアナログ信号に変換するデジタル／アナログ変換回路であり、補正データが８ビット幅であれば、８ビット幅のＤＡＣにより構成される。アドレスカウンタ５からの読み出しアドレスに基づいて、選択されたメモリ６ｉから画面走査に同期して補正データが読み出され、ＤＡＣ（８Ｘ）が読み出された補正データをアナログ信号に変換し、入力映像信号の走査周波数に対応したローパスフィルタ９ｉにより、このアナログ信号を平滑化してコンバーゼンス補正信号ｉＤＹを生成する。
このコンバーゼンス補正装置は、垂直表示範囲検出回路１７、水平表示範囲検出回路１８及びアドレス制御回路１９Ａを備えることにより、実施の形態４と同様にして、アドレスカウンタ５が、オーバースキャン状態の場合には有効画面内にある各コンバーゼンス補正点に対応するアドレスを生成するとともに、アンダースキャンの場合には、画面ラスタ内にある各コンバーゼンス補正に対応するアドレスを生成する。従って、常に、画面ラスタと有効画面の関係に応じたコンバーゼンス補正を行うことができる。
一方、走査周波数が変化した場合には、走査周波数に対応するメモリ６ｉ及び走査周波数に対応するローパスフィルタ９ｉを選択して対応することができる。このため、走査周波数の変化に伴って画面ラスタと有効画面の関係が変化した場合にも、所望のコンバーゼンス補正を行うことができる。さらに、走査周波数の変化により、画面ラスタと有効画面の関係が変化した場合のみならず、同一の走査周波数の場合であっても、画面ラスタと有効画面の関係が異なる場合に、所望のコンバーゼンス補正を行うことができる。
また、実施の形態５の場合と同様、指示信号発生回路２０を備えることにより、垂直表示範囲検出信号Ｖ＿ＤＩＳ及び水平表示範囲検出信号Ｈ＿ＤＩＳに基づいて、表示範囲指示信号ＨＶ＿ＣＳＬを出力することができる。このため、画面上に表示範囲の周辺端部を示す矩形枠状の映像を表示させ、垂直有効画面信号Ｖ＿ＤＩＳｏのデータ及び水平有効画面信号Ｈ＿ＤＩＳｏのデータを容易に求めることができる。
また、アドレス制御回路１９Ａを備えることにより、実施の形態７の場合と同様にして、アンダースキャン状態の場合に、画面ラスタの上端部及び下端部においてコンバーゼンス補正信号が急激に変化し、表示画像が乱れることを防止することができる。
Claims (12)
- 補正データに基づいて、コンバーゼンス補正信号を生成するデジタルコンバーゼンス補正装置において、
画面上の位置に１対１に対応する各コンバーゼンス補正点におけるコンバーゼンス補正量を予め求め、隣接するコンバーゼンス補正点に対する各コンバーゼンス補正量の変化を補正データとして記憶保持するメモリと、
メモリに対する読み出しアドレスを画面走査に同期して生成するアドレスカウンタと、
読み出された各補正データについて、水平偏向周波数に関わらず出力時間を一定とするゲート回路と、
ゲート回路からの補正データを積分し、アナログ信号を生成し、出力するデジタル／アナログ変換回路と、
アナログ信号を平滑化し、コンバーゼンス補正信号を生成するローパスフィルタとを備えることを特徴とするデジタルコンバーゼンス補正装置。 - 予め定められた一定のパルス幅を有し、画面走査に同期して出力される各パルスからなるゲートパルスを生成するゲートパルス発生回路を備え、
ゲート回路が、ゲートパルス発生回路からのゲートパルスに基づいて、各補正データの出力時間を制御することを特徴とする請求項１に記載のデジタルコンバーゼンス補正装置。 - ゲートパルス発生回路が、出力パルス幅が一定の単安定マルチバイブレータを備えて構成され、この単安定マルチバイブレータに対し画面走査に同期してトリガパルスが入力されることを特徴とする請求項２に記載のデジタルコンバーゼンス補正装置。
- 各補正データは、隣接する補正データと共にコンバーゼンス補正量の変化を示す連係パターンを構成し、
メモリから読み出された補正データの連係パターンに基づいて、補正データをデコードし、ゲート回路へ出力するデコード回路を備えることを特徴とする請求項１に記載のデジタルコンバーゼンス補正装置。 - メモリから読み出された補正データを、コンバーゼンス補正信号の増加を示すアップ信号及びコンバーゼンス補正信号の減少を示すダウン信号に分離し、ゲート回路へ出力するデコード回路を備え、
ゲート回路が、アップ信号及びダウン信号について、各補正データごとに出力時間を一定とし、
デジタル／アナログ変換回路が、アップ信号及びダウン信号を積分し、アナログ信号を生成することを特徴とする請求項１に記載のデジタルコンバーゼンス補正装置。 - 画面走査の周波数変化を検出し、所定の期間だけ検出信号を出力する周波数検出回路と、
この検出信号に基づいて、メモリから読み出された各補正データの出力を中止するインヒビット回路とを備えることを特徴とする請求項１に記載のデジタルコンバーゼンス補正装置。 - 垂直偏向電流に基づいて、画面上における映像表示範囲の垂直方向の位置に相当する垂直表示範囲検出信号を生成し、出力する垂直表示範囲検出回路と、
水平偏向電流に基づいて、画面上における映像表示範囲の水平方向の位置に相当する水平表示範囲検出信号を生成し、出力する水平表示範囲検出回路と、
垂直表示範囲検出信号及び水平表示範囲検出信号に基づいて、アドレスカウンタを制御するアドレス制御回路とを備えることを特徴とする請求項１に記載のデジタルコンバーゼンス補正装置。 - 垂直表示範囲検出回路は、垂直偏向電流の電流値を所定の比較レベルと比較するコンパレータを備え、アンダースキャン状態の場合、画面ラスタの垂直方向の両端の位置に相当するレベルを比較レベルとし、オーバースキャン状態の場合、有効画面の垂直方向の両端の位置に相当するレベルを比較レベルとし、
水平表示範囲検出回路は、水平偏向電流の電流値を所定の比較レベルと比較するコンパレータを備え、アンダースキャン状態の場合、画面ラスタの水平方向の両端の位置に相当するレベルを比較レベルとし、オーバースキャン状態の場合、有効画面の水平方向の両端の位置に相当するレベルを比較レベルとすることを特徴とする請求項７に記載のデジタルコンバーゼンス補正装置。 - アドレス制御回路は、オーバースキャン状態の場合における垂直表示範囲検出信号を垂直有効画面信号として予め記憶保持するとともに、オーバースキャン状態の場合における水平表示範囲検出信号を水平有効画面信号として予め記憶保持し、
アンダースキャン状態の場合に、垂直有効画面信号の変化タイミングと、垂直表示範囲検出信号の変化タイミングのズレを求めるとともに、水平有効画面信号の変化タイミングと、水平表示範囲検出信号の変化タイミングのズレを求め、これらのタイミングのズレを読み出しアドレスに換算し、アドレスカウンタへ出力することを特徴とする請求項７に記載のデジタルコンバーゼンス補正装置。 - 請求項１から９のいずれかに記載のデジタルコンバーゼンス補正装置を備えることを特徴とするディスプレイ装置。
- 垂直表示範囲検出信号及び水平表示範囲検出信号に基づいて、
画面上における映像表示範囲を表示する表示範囲指示信号を出力する指示信号発生回路を備えることを特徴とする請求項７に記載のデジタルコンバーゼンス補正装置。 - 請求項１１に記載のデジタルコンバーゼンス補正装置と、
このデジタルコンバーゼンス補正回路からの表示範囲指示信号に基づき映像表示を行う映像表示回路とを備えることを特徴とするディスプレイ装置。
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