JP3587031B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳しくはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタのゲート、絶縁膜上に形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｏｒａｎｓｉｓｔｏｒ ）等の半導体装置の製造方法、イオン注入を用いたシリサイド化技術を行う半導体装置の製造方法、イオン注入による低抵抗化を行う半導体装置の製造方法等に関する。
【０００２】
【従来の技術】
低電圧のＬＳＩにおいて、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）に形成されたトランジスタは、バルクＭＯＳトランジスタに比べ寄生容量が小さいため、論理回路など高速性を要求される用途に有利であり、一部では実用化されている。一方、回路上、理想的な完全空乏型の基板としてＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ ）基板、いわゆるＳｍａｒｔ Ｃｕｔ技術を用いて形成したＳＯＩ基板、はり合わせエッチバック法を用いて形成したＳＯＩ基板など、製造コスト低減、膜厚均一性向上、結晶性改善をめざした検討が進められている〔電子情報通信学会誌「ＳＯＩの現状と課題」，８０ ［７］ （１９９７） Ｔ．Ｙｏｎｅｈａｒａ， ｐ．７５８−７６２ 参照〕。
【０００３】
ＭＯＳＬＳＩにおいて、低電圧で動作させるデバイスとしては、低いリーク電流と高いトランスコンダクタンスｇｍを両立させるためにゲート電圧スイング値の低減と低いしきい値の制御が重要になっている。特にＣＭＯＳデバイスにおいては、微細化が進み、そのｐＭＯＳトランジスタではｐ型ポリシリコンゲートを使う表面チャネル型に移行している。そして表面チャネル型のデバイスにおいては、チャネル濃度が低い領域でｐ＋ ポリシリコンゲートはしきい値が下がりすぎ、トランジスタをエンハンスメントに保つことが困難になってくる。すなわち、低電圧（例えば１Ｖ未満）では、シリコンのバンドギャップ１．１Ｖの範囲で、フェルミレベルが変えられる材料が要求されている。特に完全空乏型ＳＯＩではチャネル濃度の制御によりしきい値の制御が困難となるので、ゲート膜の仕事関数により制御することが要求されている。シリコンよりバンドギャップの小さいｐ＋ シリコンゲルマニウム（ＳｉＧｅ）は、その組成比をかえることで仕事関数を主に価電子帯のみ有効に変えることができるため、しきい値の制御性に優れている。そこで、微細なｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲートに使う提案が、ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ） Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ （ＵＳＡ），１２ （１９９１） Ｔ．−Ｊ．Ｋｉｎｇ ｅｔ ａｌ．， ｐ．５３３−５３５ 、ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ） （ＵＳＡ），１０．４．１〜４ （１９９０） Ｔ．−Ｊ．Ｋｉｎｇ ｅｔ ａｌ．， ｐ．２５３−２５６等でなされている。
【０００４】
またシリコンゲルマニウム（Ｓｉ１−ｘ Ｇｅｘ ）ではＳｉにおけるミッドギャップより上では制御しにくいが、ｐ型でゲルマニウムの組成比（ｘ）を変えることでＳｉにおけるミッドギャップより下の約０〜０．５６Ｖで変化できる。現在、バルクＭＯＳトランジスタを含め、ＳｉＧｅをゲート材料に用いた０．１μｍ〜０．２５μｍルールのＭＯＳトランジスタ、ＳＯＩ・ＭＯＳＦＥＴ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）がＩＥＤＭ （ＵＳＡ），３０．２．１ 〜４ （１９９３） Ｎ．Ｋｉｓｔｌｅｒ ａｎｄ Ｊ．Ｗｏｏ（ＵＣＬＡ） ｐ．７２７−７３０に報告されている。
【０００５】
また一方、ＳＲＡＭやＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｅｖｉｃｅ ）、（もしくはＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などにおいて、高移動度化が可能なポリシリコンＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）が使われているが、さらなる性能の向上と低温化プロセスの要求から、ポリＳｉＧｅ・ＴＦＴが、Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．（ＵＳＡ）， １４２ （９） （１９９５） Ｊ．Ａ．Ｔｓａｉ，Ａ．Ｊ．Ｔａｎｇ，Ｔ．Ｎｏｇｕｃｈｉ ａｎｄ Ｒ．Ｒｅｉｆ，ｐ．３２２０−３２２５ によって提案されている。
【０００６】
上記説明したように、ポリＳｉＧｅゲートを用いたトランジスタの提案は活発化している。
【０００７】
次にイオン注入を用いたシリサイド化技術を説明する。コバルトシリサイドやタングステンシリサイド等の高融点金属シリサイド膜を成膜する方法の一つに、スパッタ装置によって高融点金属〔モリブデン、タングステン、タンタル、チタン、またはコバルト〕膜を成膜した後、この高融点金属膜が最表面となった状態でシリコン（Ｓｉ）をイオン注入して、上記高融点金属膜をシリサイド化してシリサイド膜を形成する方法がある。
【０００８】
次にＳｉＧｅ膜の低抵抗化技術を説明する。低電圧用のＭＯＳトランジスタでは、低濃度のチャネルが要求されているが、しきい値を制御するのにゲートの仕事関数を制御する必要がある。そこで仕事関数を制御し易いＳｉＧｅがゲート材料に用いられている。ところが、ＳｉＧｅ膜はこのままでは抵抗が高すぎるために使い難いので、ＳｉＧｅ膜にホウ素イオン、二フッ化ホウ素イオン、ヒ素イオン、リンイオン等のドーパントをイオン注入して抵抗値を下げる方法が行われている。この場合もＳｉＧｅ膜が最表面となった状態でイオン注入を行う。
【０００９】
【発明が解決しようとする課題】
ＳｉＧｅを用いた半導体装置の製造方法では、Ｇｅの融点は９３７℃でありＳｉの融点である１４１５℃よりも低いので、ＳｉＧｅ薄膜に対し、Ｇｅの融点以上の温度で熱処理を行うことが困難であった。そのため、ＳｉＧｅの結晶性の向上が制限されていた。さらに熱処理時にＧｅが外方拡散するため、クリーン化の観点より、別途、熱処理装置を準備する必要があった。またＳｉＧｅを用いた半導体装置の製造方法でも、一般のＳｉ・ＬＳＩの製造工程と同様に洗浄工程が行われる。しかしながら、ＳｉＧｅ薄膜のエッチングレートは、特に溶液中ではＳｉとは著しく異なり、溶けやすい〔Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．（ＵＳＡ）， １３９ （１０） （１９９２） Ｄ．Ｊ．Ｇｏｄｂｅｙ，Ａ．Ｈ．Ｋｒｉｓｔ，Ｋ．Ｄ．Ｈｏｂａｒｔ ａｎｄ Ｍ．Ｅ．Ｔｗｉｇｇ，ｐ．２９４３−２９４７ 参照〕ので、Ｓｉ・ＬＳＩプロセスで一般的に使われているＲＣＡ（ＮＨ３ ＋Ｈ２ Ｏ２ ＋Ｈ２ Ｏ……ＨＣｌ＋Ｈ２ Ｏ２ ）洗浄を採用することが難しい。そのため、Ｓｉ・プロセスに適合させるのが困難であった。すなわち、別途、専用の洗浄槽を準備する必要があった。
【００１０】
次に上記高融点金属を成膜した後にこの高融点金属膜にＳｉイオンを注入してシリサイド膜を形成する方法では、直接、高融点金属表面にイオン注入を行うため、スパッタされた金属原子がイオン注入装置の内部のエンドステーション部分に飛散し、その部分が汚染される。この状態で次のウエハ処理を行うと、装置内部に付着していた高融点金属がスパッタされ、それがウエハ表面に付着したり、注入されたりして、品質の劣化を来すという問題が起きていた。
【００１１】
次にＳｉＧｅにイオン注入して抵抗値を下げる方法では、直接、ＳｉＧｅ表面にイオン注入を行うため、スパッタされたＧｅ原子がイオン注入装置の内部のエンドステーション部分に飛散し、その部分が汚染される。この状態で次のウエハ１理を行うと、装置内部に付着していたＧｅがスパッタされ、それがウエハ表面に付着したり、注入されたりする問題が起きていた。
【００１２】
上記エンドステーション部分の汚染問題を解決する方法の一つとして、ダミーウエハへイオン注入を行うことによって汚染物質を出し切る方法があるが、この方法は、作業が簡単である反面、高濃度汚染に対して長時間の処理を必要とすることから非現実的である。一方、装置のエンドステーション部分のメンテナンスを行う方法は、手間と時間がかかり、実際の生産ラインでは受け入れ難いという問題があった。
【００１３】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。第１の製造方法は、上記熱処理時、洗浄時の課題を解決する方法であって、絶縁ゲート型トランジスタのゲート材料となるシリコンゲルマニウム（ＳｉＧｅ）膜を形成する際に、そのＳｉＧｅ膜を形成した後、ＳｉＧｅ膜上にシリコン（Ｓｉ）膜を被覆形成する工程と、ＳｉＧｅ膜をゲルマニウム（Ｇｅ）の融点以上Ｓｉの融点未満の温度で熱処理する工程とを備えていることを特徴とする。
【００１４】
上記第１の製造方法では、ＳｉＧｅ膜上にＳｉ膜を被覆形成した後、ＳｉＧｅ膜をＧｅの融点以上Ｓｉの融点未満の温度で熱処理することから、Ｓｉ膜によってＳｉＧｅ膜がキャップされた状態になり、ＳｉＧｅ膜が流動するようなことはなく、平坦性を維持した状態で良好なる結晶化されたＳｉＧｅ膜が形成される。また、ＳｉＧｅ膜はＳｉ膜に被覆されていることから、ＳｉＧｅ膜が溶解することなくウエハ表面の洗浄が容易に行える、そのため、従来のＳｉ・ＬＳＩプロセスの洗浄プロセスを用いることが可能になるので、特別なる洗浄槽を用意する必要もなくなる。
【００１５】
第２の製造方法は、上記熱処理時の課題、洗浄時の課題を解決する方法であって、薄膜トランジスタのチャネル材料となるＳｉＧｅ膜を形成する際に、そのＳｉＧｅ膜を形成した後、ＳｉＧｅ膜上にＳｉ膜を被覆形成する工程と、ＳｉＧｅ膜をＧｅの融点以上Ｓｉの融点未満の温度で熱処理する工程とを備えていることを特徴とする。
【００１６】
上記第２の製造方法では、前記第１の製造方法と同様に、Ｇｅの融点以上Ｓｉの融点未満の温度での熱処理時には、Ｓｉ膜によってＳｉＧｅ膜がキャップされた状態になり、ＳｉＧｅ膜が流動するようなことはなく、平坦性を維持した状態で良好なる結晶化されたＳｉＧｅ膜が形成される。また、ＳｉＧｅ膜はＳｉ膜に被覆されていることから、ＳｉＧｅ膜が溶解することなくウエハ表面の洗浄が容易に行える、そのため、従来のＳｉ・ＬＳＩプロセスの洗浄プロセスを用いることが可能になるので、特別なる洗浄槽を用意する必要もなくなる。
【００１７】
第３の製造方法は、上記イオン注入時の課題を解決する方法であって、高融点金属膜を成膜した後にこの高融点金属膜上にＳｉ膜を被覆形成する工程と、そのＳｉ膜を通して高融点金属膜にイオン注入する工程と、そのＳｉ膜を除去する工程とを備えていることを特徴とする。
【００１８】
上記第３の製造方法では、高融点金属膜上にＳｉ膜を被覆形成した後、Ｓｉ膜を通して高融点金属膜にＳｉをイオン注入することから、イオン注入されるＳｉにより高融点金属がスパッタリングされて飛散することなくシリサイド化がなされるので、装置内のエンドステーションの汚染がなくなる。そのため、装置内のエンドステーションの汚染除去を行う必要がない。
【００１９】
第４の製造方法は、上記イオン注入時の課題を解決する方法であって、ＳｉＧｅ膜を成膜した後にこのＳｉＧｅ膜上にＳｉ膜を被覆形成する工程と、Ｓｉ膜を通してＳｉＧｅ膜にイオン注入する工程と、Ｓｉ膜を除去する工程とを備えている。
【００２０】
上記第４の製造方法では、ＳｉＧｅ膜上にＳｉ膜を被覆形成した後、Ｓｉ膜を通してＳｉＧｅ膜にＳｉをイオン注入することから、イオン注入されるＳｉによりＳｉＧｅがスパッタリングされて飛散することがなくＳｉＧｅ膜の低抵抗化がなされるので、装置内のエンドステーションの汚染がなくなる。そのため、装置内のエンドステーションの汚染除去を行う必要がない。
【００２１】
【発明の実施の形態】
本発明の第１の製造方法に係わる実施形態の一例を、図１の製造工程図によって説明する。
【００２２】
図１の（１）に示すように、シリコン（Ｓｉ）基板１１上に酸化Ｓｉ層１２、Ｓｉ層１３を積層してなるＳＯＩ基板１０の該Ｓｉ層１３に素子分離領域１４を形成した後、上記Ｓｉ層１３の表面にゲート絶縁膜１５を形成する。ゲート絶縁膜１５を薄く形成するには、例えばＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ ）は、例えば酸素雰囲気中で高温短時間で行う。例えば９５０℃の乾燥酸素雰囲気中で３０秒間のＳｉ層１３の表面の酸化処理を行い４ｎｍ程度の酸化Ｓｉ膜を形成する。この場合、ホウ素（Ｂ）の酸化膜中への突き抜け混入によるしきい値変動を抑えるために、例えば一酸化二窒素（Ｎ２ Ｏ）雰囲気中でのＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｏｇｅｔｉｏｎ ）を続けて行ってもよい〔ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ （ＵＳＡ）， １５ （１２） （１９９４） Ｚ．−Ｑ．Ｙａｏ ｅｔ ａｌ．， ｐ．５１６−５１９ 〕。
【００２３】
次いで図１の（２）に示すように、ゲート絶縁膜１５上にゲート膜として用いるＳｉＧｅ膜１６を形成する。ＳｉＧｅ膜１６の成膜は、原料ガスにゲルマン（ＧｅＨ４ ）とモノシラン（ＳｉＨ４ ）とを用いた化学的気相成長（ＣＶＤ）法を用いて成膜を行ってもよい。その方法は、Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．（ＵＳＡ）， １４２ （９） （１９９５） Ｊ．Ａ．Ｔｓａｉ，Ａ．Ｊ．Ｔａｎｇ，Ｔ．Ｎｏｇｕｃｈｉ ａｎｄ Ｒ．Ｒｅｉｆ， ｐ．３２２０−３２２５、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ （ＵＳＡ）， １２ （１９９１） Ｔ．−Ｊ．Ｋｉｎｇ ｅｔ ａｌ．， ｐ．５３３−５３５ 、ＩＥＤＭ （ＵＳＡ），１０．４．１ 〜４ （１９９０） Ｔ．−Ｊ．Ｋｉｎｇ ｅｔ ａｌ．， ｐ．２５３−２５６等に提案されている。もしくは、スパッタ法により成膜を行ってもよい。
【００２４】
後者のスパッタ法によりＳｉＧｅ膜１６の成膜を行う場合には、２００℃程度の低温で、アルゴン（スパッタ原子）雰囲気でＳｉＧｅの堆積を行ってＳｉＧｅ膜１６を、例えば、所定の比に制御されたＳｉＧｅターゲットを用い、ＳｉＧｅを例えばおよそ８０．０ｎｍの厚さに堆積して形成する。
【００２５】
続いてＳｉＧｅ膜１６上にＳｉの堆積を行ってＳｉ膜１７の形成を行う。例えば、上記ＳｉＧｅ膜１６の成膜雰囲気の真空を破らず、ＳｉＧｅターゲットをＳｉターゲットに取り替えた後、もしくはＳｉＧｅ用ターゲットを有する別の処理室に移動した後、１．０ｎｍ以上２００ｎｍ以下、例えばおよそ６．０ｎｍの厚さのＳｉ膜１７を形成して、このＳｉ膜１７で上記ＳｉＧｅ膜１６を被覆する。上記Ｓｉ膜１７は、減圧ＣＶＤ（ＬＰ−ＣＶＤ）法によって行うことも可能であり、その場合にはおよそ５００℃の温度で成膜できる。一方プラズマＣＶＤ法によりＳｉ膜１７を形成する場合には２００℃程度まで低温化することができるが、膜中に多量の水素が取り込まれるので、結晶化をＥＬＡ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ ）で行う際には水素抜きのプリアニーリングが必要となる。
【００２６】
次いで図１の（３）に示すように、ＳｉＧｅ膜１６に、一定のドーズ量〔例えば、Ｐ型に対してはＢＦ２ イオンまたはＢイオンを３×１０１５個／ｃｍ２ 程度〕でイオン注入を行った後、活性化・結晶化のための熱処理を施す。この熱処理温度は、Ｇｅの融点（９３７℃）以上Ｓｉの融点（１４１５℃）以下の温度とする。もしくはＥＬＡ、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ ）等の熱処理でも有効である。この場合もＳｉＧｅがＧｅの融点以上の温度になるように熱処理を行う。ＳｉＧｅ膜１６がＳｉ膜１７によって被覆されているため、ＳｉＧｅ膜１６のみでは溶融するために不可能であったＧｅの融点以上の温度で熱処理を行うことが可能になり、Ｓｉ膜１７によってＳｉＧｅ膜１６の平坦性を維持した状態で優れたＳｉＧｅ膜１６の結晶化膜が得られる。この結果、活性化率が高い低抵抗のＳｉＧｅ膜１６となる。
【００２７】
一方、上記熱処理をＳｉの融点以上の温度で行うと、Ｓｉ膜１７も流動して熱処理前の形状を維持するとができなくなり不都合を生じる。また熱処理をＧｅの融点未満の温度で行ったのでは、十分なＳｉＧｅの結晶化膜が得られない。そこで、上記説明したように、この熱処理はＧｅの融点以上Ｓｉの融点未満で行うことが必要になる。
【００２８】
その後図１の（４）に示すように、リソグラフィー技術とエッチング技術とを用いて、上記Ｓｉ膜１７／ＳｉＧｅ膜１６をパターニングして、ゲートパターン２１を形成する。その後、一定のドーズ量〔例えば、Ｐ型に対してはＢＦ２ イオンまたはＢイオンを３×１０１５個／ｃｍ２ 程度〕でゲートパターン２１をマスクにした自己整合的なイオン注入を行って、Ｓｉ層１３にソース・ドレイン領域２２，２３を形成する。
【００２９】
次いで層間絶縁膜３１の堆積、コンタクト形成のためのリソグラフィー工程とエッチングによる接続孔３２，３３の形成、そのエッチングに用いたマスクの除去、金属配線３４，３５の形成という従来のＬＳＩ製造プロセスを行う。
【００３０】
上記第１の製造方法において、上記ＳｉＧｅ膜１６を、その成膜雰囲気に不純物ガスを導入して不純物を含むＳｉＧｅ膜で形成してもよい。その際に導入する不純物ガスとして、ｐ型不純物ガスとしては例えばジボラン（Ｂ２ Ｈ６ ）を用いることが可能であり、ｎ型不純物ガスとしては例えばホスフィン（ＰＨ３ ）、アルシン（ＡｓＨ３ ）等を用いることが可能である。このように、ＳｉＧｅ膜１６を不純物を含むＳｉＧｅ膜で形成することにより、ＳｉＧｅ膜１６にイオン注入を行わなくてもゲートパターン２１は低抵抗なものとなり、高性能化が図れる。
【００３１】
上記第１の製造方法では、ＳｉＧｅ膜１６上にＳｉ膜１７を被覆形成した後、ＳｉＧｅ膜１６をＧｅの融点以上Ｓｉの融点未満の温度で熱処理することから、Ｓｉ膜１７によってＳｉＧｅ膜１６がキャップされた状態になり、ＳｉＧｅ膜１６が流動するようなことはなく、平坦性を維持した状態で良好なる結晶化されたＳｉＧｅ膜１６が形成される。また、ＳｉＧｅ膜１６はＳｉ膜１７に被覆されていることから、ＳｉＧｅ膜１６が溶解することなくウエハ表面の洗浄が容易に行える、そのため、従来のＳｉ・ＬＳＩプロセスの洗浄プロセスを用いることが可能になるので、特別なる洗浄槽を用意する必要もなくなる。また、ゲートパターン２１を形成した後、通常のサリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄａｔｉｏｎ ）技術を行うことも可能である。
【００３２】
次に、本発明の第２の製造方法に係わる実施形態の一例を、図２の製造工程図によって説明する。図２では、ガラス基板上などＳＯＩにおけるＴＦＴのチャネルに対して適用した一例を示す。
【００３３】
図２の（１）に示すように、ガラス基板５１上に例えば絶縁膜としてＳｉＯ２ 膜５２を形成し、その上にＳｉＧｅ膜５３を例えば５０ｎｍの厚さに形成する。ＳｉＧｅ膜５３の成膜は、前記第１の製造方法で説明したのと同様に、ＣＶＤ法もしくはスパッタ法によって行う。続いてＳｉＧｅ膜５３上にＳｉの堆積を行ってＳｉ膜５４を、例えば５ｎｍの厚さに形成する。例えば、上記ＳｉＧｅ膜５３をＣＶＤ法によって成膜した場合には、このＳｉ膜５４も同一チャンバにおいて原料ガスを替えることによって連続的に成膜する。もしくは、上記ＳｉＧｅ膜５３をスパッタ法によって成膜した場合には、ＳｉＧｅ膜５３の成膜雰囲気の真空を破らずＳｉＧｅターゲットをＳｉターゲットに取り替えて成膜する。その結果、上記ＳｉＧｅ膜５３はＳｉ膜５４によって被覆され、このＳｉ膜５４とＳｉＧｅ膜５３とがチャネルになる。この場合のＳｉＧｅ膜５３の厚さは１０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上８０ｎｍ以下とし、一方、Ｓｉ膜５４の厚さは１．０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上５０ｎｍ以下とする。
【００３４】
その後図２の（２）に示すように、結晶化のための熱処理を施す。この熱処理温度は、Ｇｅの融点（９３７℃）以上Ｓｉの融点（１４１５℃）未満の温度、例えばこの温度範囲内での結晶化にとって適切なる最高処理温度とする。この熱処理は、ＥＬＡ、ランプアニーリング（例えばハロゲンランプ光もしくは紫外線アークランプ光を用いたアニーリング）によるＲＴＡ等で行うことも有効である。この場合もＳｉＧｅがＧｅの融点以上Ｓｉの融点未満の温度になるようにエキシマレーザ光またはランプ光を照射する。その結果、ＳｉＧｅ膜５３がＳｉ膜５４によって被覆されているため、ＳｉＧｅ膜５３のみでは溶融するために不可能であったＧｅの融点以上の温度で熱処理を行うことが可能になり、Ｓｉ膜５４によってＳｉＧｅ膜５３の平坦性を維持した状態で優れたＳｉＧｅ膜５３の結晶化膜が得られる。したがって、ＳｉＧｅ膜５３は高い移動度を有する膜となる。また、熱処理時にはＳｉＧｅ膜５３が半溶融の状態のため、ＳｉＯ２ 層５２とＳｉＧｅ膜５３との界面においてもＳｉＯ２ ／Ｓｉ界面の場合と同様に、（１００）面表面エネルギーが最小になる面方位制御の可能性もでてくる。一方図示はしないが、Ｓｉ／ＳｉＧｅ界面でも、同様に（１００）面が安定になるので、Ｓｉウエハ上のＳｉＧｅヘテロエピタキシャル成長の場合、通常（１００）面のウエハが用いられる。
【００３５】
一方、上記熱処理をＳｉの融点以上の温度で行うと、Ｓｉ膜５４も流動して熱処理前の形状を維持するとができなくなり不都合を生じる。また熱処理をＧｅの融点未満の温度で行ったのでは、十分なＳｉＧｅの結晶化膜が得られない。そこで、上記説明したように、この熱処理はＧｅの融点以上Ｓｉの融点未満の温度で行うことが必要になる。
【００３６】
次いで図２の（３）に示すように、Ｓｉ膜５４の表面にゲート酸化膜（ＳｉＯ２ 膜）５５を形成した後、通常のプロセスによって、Ｓｉ膜５４とＳｉＧｅ膜５３とをパターニングして活性化領域を分離し、さらにＳｉゲート５６の形成し、Ｓｉゲートの両側のＳｉ膜５４とＳｉＧｅ膜５３とにソース・ドレイン５７，５８を形成する。そして層間絶縁膜６１を堆積し、コンタクト形成のためのリソグラフィー工程とエッチングによる接続孔６２，６３を形成し、そのエッチングに用いたマスクの除去した後、金属電極６４，６５を形成するという従来のＬＳＩ製造プロセスを行って、ＴＦＴ５０を完成させる。このように形成されたＴＦＴ５０においては、ＳｉＯ２ ／Ｓｉ界面は、ＳｉＯ２ ／ＳｉＧｅ界面より界面準位密度が低いため、Ｓ（スイング）値にも優れ、リークも低減できる。
【００３７】
上記第２の製造方法において、上記ＳｉＧｅ膜５３を、その成膜雰囲気に不純物ガスを導入して不純物を含むＳｉＧｅ膜で形成してもよい。その際に導入する不純物ガスとして、ｐ型不純物ガスとしては例えばジボラン（Ｂ２ Ｈ６ ）を用いることが可能であり、ｎ型不純物ガスとしては例えばホスフィン（ＰＨ３ ）、アルシン（ＡｓＨ３ ）等を用いることが可能である。
【００３８】
なお、現状の低融点の市販ガラスを基板に用いた場合には、６００℃以下、好ましくは４５０℃以下の温度でのプロセス処理が要求されるが、上記製造方法の場合、５００℃以下でＳｉ膜５４とＳｉＧｅ膜５３とを堆積した後、ＥＬＡ法を用いることで低温化プロセスは可能となる。このＥＬＡの条件としては、一例として、波長が３０８ｎｍのキセノン塩素（ＸｅＣｌ）エキシマレーザを用い、１ｓｈｏｔ当たり３５０ｍＪ／ｃｍ２ のエネルギーで１ｓｈｏｔ照射する。
【００３９】
上記第２の製造方法では、前記第１の製造方法と同様に、Ｇｅの融点以上Ｓｉの融点未満の温度での熱処理時には、Ｓｉ膜５４によってＳｉＧｅ膜５３がキャップされた状態になり、ＳｉＧｅ膜５３が流動するようなことはなく、平坦性を維持した状態で良好なる結晶化されたＳｉＧｅ膜５３が形成される。また、ＳｉＧｅ膜５３はＳｉ膜５４に被覆されていることから、ＳｉＧｅ膜５３が溶解することなくウエハ表面の洗浄が容易に行える、そのため、従来のＳｉ・ＬＳＩプロセスの洗浄プロセスを用いることが可能になるので、特別なる洗浄槽を用意する必要もなくなる。また、ゲートパターン２１を形成した後、通常のサリサイド技術を行うことも可能である。
【００４０】
また、６００℃以下の低温プロセスによってガラス基板５１上にＳｉＧｅ膜５３からなるチャネルを形成する場合、例えばエキシマレーザ（ＵＶパルス）光の照射によって行う場合には、下地をほとんど加熱することなく上記ＳｉＧｅ膜５３に対する熱処理を施すことが可能になるので、ＴＦＴ５０の高性能化が可能になる。
【００４１】
次に、本発明の第３の製造方法に係わる実施形態の一例を、図３の製造工程図によって説明する。図３では、イオン注入による高融点金属膜のシリサイド化を一例として示す。
【００４２】
図３の（１）に示すように、通常のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）型トランジスタプロセスによって、半導体基板５１に素子形成領域５２を分離する素子分離領域５３を形成した後、その素子形成領域５２にゲート絶縁膜５４を介してゲート電極５５を形成する。次いでＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）５６，５７を形成した後、ゲート電極５５の両側にサイドウォール５８を形成し、さらにゲート電極５５とサイドウォール５８とをマスクに用いたイオン注入によりソース・ドレイン領域５９，６０を形成する。
【００４３】
上記のような半導体基板５１上に、上記ゲート電極５５を覆う高融点金属膜６１を成膜する。この高融点金属膜６１は、例えばコバルトのようなシリサイド化できるものであればよく、上記コバルトの他では、例えばタングステン、モリブデン、タンタル、またはチタンであってもよい。続いてスパッタ法により高融点金属膜６１の表面を覆う状態にＳｉ膜６２を形成する。上記高融点金属膜６１およびＳｉ膜６２はＣＶＤ法によって連続成膜することも可能である。
【００４４】
その後図３の（２）に示すように、Ｓｉ膜６２を通して高融点金属膜６１にＳｉをイオン注入する。その際、イオン注入前にゲート電極５５上に開口を設けるとともにソース・ドレイン領域５９，６０から素子分離領域５３上にかけて開口を設けたイオン注入マスク（図示省略）を形成しておく。このイオン注入ではＳｉ膜６２はマスクとはならず、Ｓｉ膜６２を通してドーパントは高融点金属膜６１に注入される。Ｓｉ膜６２の膜厚はイオン注入時の加速電圧を変えることによってあらゆる膜厚にすることができるが、１００ｎｍ以下とすることが好ましい。これによってゲート電極５５上にシリサイド層６３が形成されるととともに、ソース・ドレイン領域５９，６０から素子分離領域５３に至る領域上にシリサイド層６４，６５が形成される。その際、高融点金属膜６１がスパッタされてイオン注入装置（図示省略）のエンドステーションに付着することが無くなる。
【００４５】
その後上記イオン注入マスクを除去した後、さらにドライエッチング装置またはウエット洗浄装置を用いて上記Ｓｉ膜６２を除去する。これによってイオン注入装置を介した相互汚染を生じさせることなく、図３の（３）に示すように、ゲート電極５５上およびソース・ドレイン領域５９，６０上にシリサイド層６３，６４，６５が形成される。その後図示はしないが、シリサイド化されていない部分の高融点金属膜６１を例えばエッチングによって除去する。
【００４６】
上記第３の製造方法では、高融点金属膜６１上にＳｉ膜６２を被覆形成した後、Ｓｉ膜６２を通して高融点金属膜６１にＳｉをイオン注入することから、イオン注入されるＳｉにより高融点金属膜６１がスパッタリングされて飛散することなくシリサイド化がなされる。そのため、イオン注入装置（図示省略）内のエンドステーションの汚染がなくなるので、イオン注入装置内のエンドステーションの汚染除去を行う必要がない。また、高融点金属膜６１はＳｉ膜６２によって被覆されているため、イオン注入直前にＲＣＡ洗浄のような洗浄工程を加えることが可能になる。
【００４７】
次に、本発明の第４の製造方法に係わる実施形態の一例を、図４の製造工程図によって説明する。図４では、イオン注入によるＳｉＧｅ膜の低抵抗化を一例として示す。
【００４８】
図４の（１）に示すように、基板７１上に、、例えばスパッタ法によってＳｉＧｅ膜７２を成膜する。続いてスパッタ法によりＳｉＧｅ膜７２の表面を覆う状態にＳｉ膜７３を形成する。上記ＳｉＧｅ膜７２およびＳｉ膜７３はＣＶＤ法によって連続成膜することも可能である。
【００４９】
その後図４の（２）に示すように、Ｓｉ膜７３を通してＳｉＧｅ膜７２に抵抗を下げるためのドーパントをイオン注入する。このドーパントには、ＳｉＧｅ膜７２をＰ型にして抵抗を下げる場合にはＰ型不純物イオンであるホウ素イオン、二フッ化ホウ素イオン等を用い、Ｎ型にして抵抗を下げる場合にはＮ型不純物イオンであるリンイオン、ヒ素イオン等を用いる。このイオン注入ではＳｉ膜７３はマスクとはならず、Ｓｉ膜７３を通してドーパントはＳｉＧｅ膜７２に注入される。Ｓｉ膜７３の膜厚はイオン注入時の加速電圧を変えることによってあらゆる膜厚にすることができるが、通常１００ｎｍ以下である。これによって、ＳｉＧｅ膜７２がスパッタされてＧｅがエンドステーションに付着することが無くなる。
【００５０】
その後ドライエッチング装置またはウエット洗浄装置を用いて、上記Ｓｉ膜７３を除去する。これによってイオン注入装置を介した相互汚染を生じさせることなく、図４の（３）に示すように、低抵抗化されたＳｉＧｅ膜７２を得ることが可能になる。図示はしないが、上記基板７１に、半導体基板上にゲート絶縁膜を形成したものを用い、上記ＳｉＧｅ膜７２をこのゲート絶縁膜上に形成し、パターニングすることにより、低抵抗なゲート電極を形成することが可能になる。
【００５１】
上記第４の製造方法では、ＳｉＧｅ膜７２上にＳｉ膜７３を被覆形成した後、Ｓｉ膜７３を通してＳｉＧｅ膜７２にＳｉをイオン注入することから、イオン注入されるＳｉによりＳｉＧｅ膜７２がスパッタリングされて飛散することがなくＳｉＧｅ膜７２の低抵抗化がなされるので、イオン注入装置（図示省略）内のエンドステーションの汚染がなくなる。そのため、装置内のエンドステーションの汚染除去を行う必要がない。また、ＳｉＧｅ膜７２はＳｉ膜７３によって被覆されているため、イオン注入直前にＲＣＡ洗浄のような洗浄工程を加えることが可能になる。
【００５２】
次に、ＳｉＧｅ膜上にＳｉ膜を形成した後、イオン注入を行うことによるイオン注入装置のエンドステーションへの汚染状況を、イオン注入を行った直後に作業を行ったウエハ表面を濃縮蛍光Ｘ線分析することにより調べた。その結果を図５に示す。図５の（１）は、Ｓｉ膜を形成した場合であり、Ｇｅのピーク（９．８８ｋｅＶにおけるピーク）は表れていない。一方、図５の（２）はＳｉ膜を形成しない場合であり、Ｇｅのピーク（９．８８ｋｅＶにおけるピーク）が表れている。すなわち、Ｓｉ膜を形成することにより、イオン注入によるＧｅの飛散が防止されることがわかる。なお、図５の縦軸は蛍光Ｘ線の積分強度を示し、横軸は蛍光Ｘ線のエネルギーを示す。
【００５３】
【発明の効果】
以上、説明したように第１の発明によれば、ＳｉＧｅ膜上にＳｉ膜を被覆した後、熱処理を行うので、Ｇｅの融点以上の温度での熱処理が可能になる。そのため、結晶性、活性化率を向上させることができる。また、Ｓｉ膜で被覆されているため、通常のＲＣＡ洗浄を行うことが可能になる。
【００５４】
第２の発明によれば、ＳｉＧｅ膜上にＳｉ膜を被覆した後、熱処理を行うので、Ｇｅの融点以上の温度での熱処理が可能になる。そのため、チャネルとなるＳｉＧｅ膜の結晶性を向上させることができるので、移動度の向上が図れる。
【００５５】
第３の発明によれば、Ｓｉ膜によってイオン注入時の高融点金属の飛散が防止されるため、高融点金属によるイオン注入装置のエンドステーションへの汚染を防ぐことが可能になる。そのため、イオン注入装置を通しての他のウエハへの汚染が無くなるので、品質に優れたシリサイド膜を形成することが可能になるとともに、汚染除去のための装置メンテナンスが不要になる。
【００５６】
第４の発明によれば、Ｓｉ膜によってイオン注入時のＳｉＧｅ中のＧｅの飛散が防止されるため、Ｇｅによるイオン注入装置のエンドステーションへの汚染を防ぐことが可能になる。そのため、イオン注入装置を通しての他のウエハへの汚染が無くなるので、品質に優れたシリサイド膜を形成することが可能になるとともに、汚染除去のための装置メンテナンスが不要になる。
【図面の簡単な説明】
【図１】本発明の第１の製造方法に係わる実施形態の一例を説明する製造工程図である。
【図２】本発明の第２の製造方法に係わる実施形態の一例を説明する製造工程図である。
【図３】本発明の第３の製造方法に係わる実施形態の一例を説明する製造工程図である。
【図４】本発明の第４の製造方法に係わる実施形態の一例を説明する製造工程図である。
【図５】Ｓｉ膜の有無による作業ウエハ表面の汚染状況を調べた濃縮蛍光Ｘ線分析結果の説明図である。
【符号の説明】
１６…ＳｉＧｅ膜、１７…Ｓｉ膜
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳しくはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタのゲート、絶縁膜上に形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｏｒａｎｓｉｓｔｏｒ ）等の半導体装置の製造方法、イオン注入を用いたシリサイド化技術を行う半導体装置の製造方法、イオン注入による低抵抗化を行う半導体装置の製造方法等に関する。
【０００２】
【従来の技術】
低電圧のＬＳＩにおいて、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）に形成されたトランジスタは、バルクＭＯＳトランジスタに比べ寄生容量が小さいため、論理回路など高速性を要求される用途に有利であり、一部では実用化されている。一方、回路上、理想的な完全空乏型の基板としてＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ ）基板、いわゆるＳｍａｒｔ Ｃｕｔ技術を用いて形成したＳＯＩ基板、はり合わせエッチバック法を用いて形成したＳＯＩ基板など、製造コスト低減、膜厚均一性向上、結晶性改善をめざした検討が進められている〔電子情報通信学会誌「ＳＯＩの現状と課題」，８０ ［７］ （１９９７） Ｔ．Ｙｏｎｅｈａｒａ， ｐ．７５８−７６２ 参照〕。
【０００３】
ＭＯＳＬＳＩにおいて、低電圧で動作させるデバイスとしては、低いリーク電流と高いトランスコンダクタンスｇｍを両立させるためにゲート電圧スイング値の低減と低いしきい値の制御が重要になっている。特にＣＭＯＳデバイスにおいては、微細化が進み、そのｐＭＯＳトランジスタではｐ型ポリシリコンゲートを使う表面チャネル型に移行している。そして表面チャネル型のデバイスにおいては、チャネル濃度が低い領域でｐ＋ ポリシリコンゲートはしきい値が下がりすぎ、トランジスタをエンハンスメントに保つことが困難になってくる。すなわち、低電圧（例えば１Ｖ未満）では、シリコンのバンドギャップ１．１Ｖの範囲で、フェルミレベルが変えられる材料が要求されている。特に完全空乏型ＳＯＩではチャネル濃度の制御によりしきい値の制御が困難となるので、ゲート膜の仕事関数により制御することが要求されている。シリコンよりバンドギャップの小さいｐ＋ シリコンゲルマニウム（ＳｉＧｅ）は、その組成比をかえることで仕事関数を主に価電子帯のみ有効に変えることができるため、しきい値の制御性に優れている。そこで、微細なｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲートに使う提案が、ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ） Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ （ＵＳＡ），１２ （１９９１） Ｔ．−Ｊ．Ｋｉｎｇ ｅｔ ａｌ．， ｐ．５３３−５３５ 、ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ） （ＵＳＡ），１０．４．１〜４ （１９９０） Ｔ．−Ｊ．Ｋｉｎｇ ｅｔ ａｌ．， ｐ．２５３−２５６等でなされている。
【０００４】
またシリコンゲルマニウム（Ｓｉ１−ｘ Ｇｅｘ ）ではＳｉにおけるミッドギャップより上では制御しにくいが、ｐ型でゲルマニウムの組成比（ｘ）を変えることでＳｉにおけるミッドギャップより下の約０〜０．５６Ｖで変化できる。現在、バルクＭＯＳトランジスタを含め、ＳｉＧｅをゲート材料に用いた０．１μｍ〜０．２５μｍルールのＭＯＳトランジスタ、ＳＯＩ・ＭＯＳＦＥＴ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）がＩＥＤＭ （ＵＳＡ），３０．２．１ 〜４ （１９９３） Ｎ．Ｋｉｓｔｌｅｒ ａｎｄ Ｊ．Ｗｏｏ（ＵＣＬＡ） ｐ．７２７−７３０に報告されている。
【０００５】
また一方、ＳＲＡＭやＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｅｖｉｃｅ ）、（もしくはＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などにおいて、高移動度化が可能なポリシリコンＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）が使われているが、さらなる性能の向上と低温化プロセスの要求から、ポリＳｉＧｅ・ＴＦＴが、Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．（ＵＳＡ）， １４２ （９） （１９９５） Ｊ．Ａ．Ｔｓａｉ，Ａ．Ｊ．Ｔａｎｇ，Ｔ．Ｎｏｇｕｃｈｉ ａｎｄ Ｒ．Ｒｅｉｆ，ｐ．３２２０−３２２５ によって提案されている。
【０００６】
上記説明したように、ポリＳｉＧｅゲートを用いたトランジスタの提案は活発化している。
【０００７】
次にイオン注入を用いたシリサイド化技術を説明する。コバルトシリサイドやタングステンシリサイド等の高融点金属シリサイド膜を成膜する方法の一つに、スパッタ装置によって高融点金属〔モリブデン、タングステン、タンタル、チタン、またはコバルト〕膜を成膜した後、この高融点金属膜が最表面となった状態でシリコン（Ｓｉ）をイオン注入して、上記高融点金属膜をシリサイド化してシリサイド膜を形成する方法がある。
【０００８】
次にＳｉＧｅ膜の低抵抗化技術を説明する。低電圧用のＭＯＳトランジスタでは、低濃度のチャネルが要求されているが、しきい値を制御するのにゲートの仕事関数を制御する必要がある。そこで仕事関数を制御し易いＳｉＧｅがゲート材料に用いられている。ところが、ＳｉＧｅ膜はこのままでは抵抗が高すぎるために使い難いので、ＳｉＧｅ膜にホウ素イオン、二フッ化ホウ素イオン、ヒ素イオン、リンイオン等のドーパントをイオン注入して抵抗値を下げる方法が行われている。この場合もＳｉＧｅ膜が最表面となった状態でイオン注入を行う。
【０００９】
【発明が解決しようとする課題】
ＳｉＧｅを用いた半導体装置の製造方法では、Ｇｅの融点は９３７℃でありＳｉの融点である１４１５℃よりも低いので、ＳｉＧｅ薄膜に対し、Ｇｅの融点以上の温度で熱処理を行うことが困難であった。そのため、ＳｉＧｅの結晶性の向上が制限されていた。さらに熱処理時にＧｅが外方拡散するため、クリーン化の観点より、別途、熱処理装置を準備する必要があった。またＳｉＧｅを用いた半導体装置の製造方法でも、一般のＳｉ・ＬＳＩの製造工程と同様に洗浄工程が行われる。しかしながら、ＳｉＧｅ薄膜のエッチングレートは、特に溶液中ではＳｉとは著しく異なり、溶けやすい〔Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．（ＵＳＡ）， １３９ （１０） （１９９２） Ｄ．Ｊ．Ｇｏｄｂｅｙ，Ａ．Ｈ．Ｋｒｉｓｔ，Ｋ．Ｄ．Ｈｏｂａｒｔ ａｎｄ Ｍ．Ｅ．Ｔｗｉｇｇ，ｐ．２９４３−２９４７ 参照〕ので、Ｓｉ・ＬＳＩプロセスで一般的に使われているＲＣＡ（ＮＨ３ ＋Ｈ２ Ｏ２ ＋Ｈ２ Ｏ……ＨＣｌ＋Ｈ２ Ｏ２ ）洗浄を採用することが難しい。そのため、Ｓｉ・プロセスに適合させるのが困難であった。すなわち、別途、専用の洗浄槽を準備する必要があった。
【００１０】
次に上記高融点金属を成膜した後にこの高融点金属膜にＳｉイオンを注入してシリサイド膜を形成する方法では、直接、高融点金属表面にイオン注入を行うため、スパッタされた金属原子がイオン注入装置の内部のエンドステーション部分に飛散し、その部分が汚染される。この状態で次のウエハ処理を行うと、装置内部に付着していた高融点金属がスパッタされ、それがウエハ表面に付着したり、注入されたりして、品質の劣化を来すという問題が起きていた。
【００１１】
次にＳｉＧｅにイオン注入して抵抗値を下げる方法では、直接、ＳｉＧｅ表面にイオン注入を行うため、スパッタされたＧｅ原子がイオン注入装置の内部のエンドステーション部分に飛散し、その部分が汚染される。この状態で次のウエハ１理を行うと、装置内部に付着していたＧｅがスパッタされ、それがウエハ表面に付着したり、注入されたりする問題が起きていた。
【００１２】
上記エンドステーション部分の汚染問題を解決する方法の一つとして、ダミーウエハへイオン注入を行うことによって汚染物質を出し切る方法があるが、この方法は、作業が簡単である反面、高濃度汚染に対して長時間の処理を必要とすることから非現実的である。一方、装置のエンドステーション部分のメンテナンスを行う方法は、手間と時間がかかり、実際の生産ラインでは受け入れ難いという問題があった。
【００１３】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。第１の製造方法は、上記熱処理時、洗浄時の課題を解決する方法であって、絶縁ゲート型トランジスタのゲート材料となるシリコンゲルマニウム（ＳｉＧｅ）膜を形成する際に、そのＳｉＧｅ膜を形成した後、ＳｉＧｅ膜上にシリコン（Ｓｉ）膜を被覆形成する工程と、ＳｉＧｅ膜をゲルマニウム（Ｇｅ）の融点以上Ｓｉの融点未満の温度で熱処理する工程とを備えていることを特徴とする。
【００１４】
上記第１の製造方法では、ＳｉＧｅ膜上にＳｉ膜を被覆形成した後、ＳｉＧｅ膜をＧｅの融点以上Ｓｉの融点未満の温度で熱処理することから、Ｓｉ膜によってＳｉＧｅ膜がキャップされた状態になり、ＳｉＧｅ膜が流動するようなことはなく、平坦性を維持した状態で良好なる結晶化されたＳｉＧｅ膜が形成される。また、ＳｉＧｅ膜はＳｉ膜に被覆されていることから、ＳｉＧｅ膜が溶解することなくウエハ表面の洗浄が容易に行える、そのため、従来のＳｉ・ＬＳＩプロセスの洗浄プロセスを用いることが可能になるので、特別なる洗浄槽を用意する必要もなくなる。
【００１５】
第２の製造方法は、上記熱処理時の課題、洗浄時の課題を解決する方法であって、薄膜トランジスタのチャネル材料となるＳｉＧｅ膜を形成する際に、そのＳｉＧｅ膜を形成した後、ＳｉＧｅ膜上にＳｉ膜を被覆形成する工程と、ＳｉＧｅ膜をＧｅの融点以上Ｓｉの融点未満の温度で熱処理する工程とを備えていることを特徴とする。
【００１６】
上記第２の製造方法では、前記第１の製造方法と同様に、Ｇｅの融点以上Ｓｉの融点未満の温度での熱処理時には、Ｓｉ膜によってＳｉＧｅ膜がキャップされた状態になり、ＳｉＧｅ膜が流動するようなことはなく、平坦性を維持した状態で良好なる結晶化されたＳｉＧｅ膜が形成される。また、ＳｉＧｅ膜はＳｉ膜に被覆されていることから、ＳｉＧｅ膜が溶解することなくウエハ表面の洗浄が容易に行える、そのため、従来のＳｉ・ＬＳＩプロセスの洗浄プロセスを用いることが可能になるので、特別なる洗浄槽を用意する必要もなくなる。
【００１７】
第３の製造方法は、上記イオン注入時の課題を解決する方法であって、高融点金属膜を成膜した後にこの高融点金属膜上にＳｉ膜を被覆形成する工程と、そのＳｉ膜を通して高融点金属膜にイオン注入する工程と、そのＳｉ膜を除去する工程とを備えていることを特徴とする。
【００１８】
上記第３の製造方法では、高融点金属膜上にＳｉ膜を被覆形成した後、Ｓｉ膜を通して高融点金属膜にＳｉをイオン注入することから、イオン注入されるＳｉにより高融点金属がスパッタリングされて飛散することなくシリサイド化がなされるので、装置内のエンドステーションの汚染がなくなる。そのため、装置内のエンドステーションの汚染除去を行う必要がない。
【００１９】
第４の製造方法は、上記イオン注入時の課題を解決する方法であって、ＳｉＧｅ膜を成膜した後にこのＳｉＧｅ膜上にＳｉ膜を被覆形成する工程と、Ｓｉ膜を通してＳｉＧｅ膜にイオン注入する工程と、Ｓｉ膜を除去する工程とを備えている。
【００２０】
上記第４の製造方法では、ＳｉＧｅ膜上にＳｉ膜を被覆形成した後、Ｓｉ膜を通してＳｉＧｅ膜にＳｉをイオン注入することから、イオン注入されるＳｉによりＳｉＧｅがスパッタリングされて飛散することがなくＳｉＧｅ膜の低抵抗化がなされるので、装置内のエンドステーションの汚染がなくなる。そのため、装置内のエンドステーションの汚染除去を行う必要がない。
【００２１】
【発明の実施の形態】
本発明の第１の製造方法に係わる実施形態の一例を、図１の製造工程図によって説明する。
【００２２】
図１の（１）に示すように、シリコン（Ｓｉ）基板１１上に酸化Ｓｉ層１２、Ｓｉ層１３を積層してなるＳＯＩ基板１０の該Ｓｉ層１３に素子分離領域１４を形成した後、上記Ｓｉ層１３の表面にゲート絶縁膜１５を形成する。ゲート絶縁膜１５を薄く形成するには、例えばＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ ）は、例えば酸素雰囲気中で高温短時間で行う。例えば９５０℃の乾燥酸素雰囲気中で３０秒間のＳｉ層１３の表面の酸化処理を行い４ｎｍ程度の酸化Ｓｉ膜を形成する。この場合、ホウ素（Ｂ）の酸化膜中への突き抜け混入によるしきい値変動を抑えるために、例えば一酸化二窒素（Ｎ２ Ｏ）雰囲気中でのＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｏｇｅｔｉｏｎ ）を続けて行ってもよい〔ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ （ＵＳＡ）， １５ （１２） （１９９４） Ｚ．−Ｑ．Ｙａｏ ｅｔ ａｌ．， ｐ．５１６−５１９ 〕。
【００２３】
次いで図１の（２）に示すように、ゲート絶縁膜１５上にゲート膜として用いるＳｉＧｅ膜１６を形成する。ＳｉＧｅ膜１６の成膜は、原料ガスにゲルマン（ＧｅＨ４ ）とモノシラン（ＳｉＨ４ ）とを用いた化学的気相成長（ＣＶＤ）法を用いて成膜を行ってもよい。その方法は、Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．（ＵＳＡ）， １４２ （９） （１９９５） Ｊ．Ａ．Ｔｓａｉ，Ａ．Ｊ．Ｔａｎｇ，Ｔ．Ｎｏｇｕｃｈｉ ａｎｄ Ｒ．Ｒｅｉｆ， ｐ．３２２０−３２２５、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ （ＵＳＡ）， １２ （１９９１） Ｔ．−Ｊ．Ｋｉｎｇ ｅｔ ａｌ．， ｐ．５３３−５３５ 、ＩＥＤＭ （ＵＳＡ），１０．４．１ 〜４ （１９９０） Ｔ．−Ｊ．Ｋｉｎｇ ｅｔ ａｌ．， ｐ．２５３−２５６等に提案されている。もしくは、スパッタ法により成膜を行ってもよい。
【００２４】
後者のスパッタ法によりＳｉＧｅ膜１６の成膜を行う場合には、２００℃程度の低温で、アルゴン（スパッタ原子）雰囲気でＳｉＧｅの堆積を行ってＳｉＧｅ膜１６を、例えば、所定の比に制御されたＳｉＧｅターゲットを用い、ＳｉＧｅを例えばおよそ８０．０ｎｍの厚さに堆積して形成する。
【００２５】
続いてＳｉＧｅ膜１６上にＳｉの堆積を行ってＳｉ膜１７の形成を行う。例えば、上記ＳｉＧｅ膜１６の成膜雰囲気の真空を破らず、ＳｉＧｅターゲットをＳｉターゲットに取り替えた後、もしくはＳｉＧｅ用ターゲットを有する別の処理室に移動した後、１．０ｎｍ以上２００ｎｍ以下、例えばおよそ６．０ｎｍの厚さのＳｉ膜１７を形成して、このＳｉ膜１７で上記ＳｉＧｅ膜１６を被覆する。上記Ｓｉ膜１７は、減圧ＣＶＤ（ＬＰ−ＣＶＤ）法によって行うことも可能であり、その場合にはおよそ５００℃の温度で成膜できる。一方プラズマＣＶＤ法によりＳｉ膜１７を形成する場合には２００℃程度まで低温化することができるが、膜中に多量の水素が取り込まれるので、結晶化をＥＬＡ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ ）で行う際には水素抜きのプリアニーリングが必要となる。
【００２６】
次いで図１の（３）に示すように、ＳｉＧｅ膜１６に、一定のドーズ量〔例えば、Ｐ型に対してはＢＦ２ イオンまたはＢイオンを３×１０１５個／ｃｍ２ 程度〕でイオン注入を行った後、活性化・結晶化のための熱処理を施す。この熱処理温度は、Ｇｅの融点（９３７℃）以上Ｓｉの融点（１４１５℃）以下の温度とする。もしくはＥＬＡ、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ ）等の熱処理でも有効である。この場合もＳｉＧｅがＧｅの融点以上の温度になるように熱処理を行う。ＳｉＧｅ膜１６がＳｉ膜１７によって被覆されているため、ＳｉＧｅ膜１６のみでは溶融するために不可能であったＧｅの融点以上の温度で熱処理を行うことが可能になり、Ｓｉ膜１７によってＳｉＧｅ膜１６の平坦性を維持した状態で優れたＳｉＧｅ膜１６の結晶化膜が得られる。この結果、活性化率が高い低抵抗のＳｉＧｅ膜１６となる。
【００２７】
一方、上記熱処理をＳｉの融点以上の温度で行うと、Ｓｉ膜１７も流動して熱処理前の形状を維持するとができなくなり不都合を生じる。また熱処理をＧｅの融点未満の温度で行ったのでは、十分なＳｉＧｅの結晶化膜が得られない。そこで、上記説明したように、この熱処理はＧｅの融点以上Ｓｉの融点未満で行うことが必要になる。
【００２８】
その後図１の（４）に示すように、リソグラフィー技術とエッチング技術とを用いて、上記Ｓｉ膜１７／ＳｉＧｅ膜１６をパターニングして、ゲートパターン２１を形成する。その後、一定のドーズ量〔例えば、Ｐ型に対してはＢＦ２ イオンまたはＢイオンを３×１０１５個／ｃｍ２ 程度〕でゲートパターン２１をマスクにした自己整合的なイオン注入を行って、Ｓｉ層１３にソース・ドレイン領域２２，２３を形成する。
【００２９】
次いで層間絶縁膜３１の堆積、コンタクト形成のためのリソグラフィー工程とエッチングによる接続孔３２，３３の形成、そのエッチングに用いたマスクの除去、金属配線３４，３５の形成という従来のＬＳＩ製造プロセスを行う。
【００３０】
上記第１の製造方法において、上記ＳｉＧｅ膜１６を、その成膜雰囲気に不純物ガスを導入して不純物を含むＳｉＧｅ膜で形成してもよい。その際に導入する不純物ガスとして、ｐ型不純物ガスとしては例えばジボラン（Ｂ２ Ｈ６ ）を用いることが可能であり、ｎ型不純物ガスとしては例えばホスフィン（ＰＨ３ ）、アルシン（ＡｓＨ３ ）等を用いることが可能である。このように、ＳｉＧｅ膜１６を不純物を含むＳｉＧｅ膜で形成することにより、ＳｉＧｅ膜１６にイオン注入を行わなくてもゲートパターン２１は低抵抗なものとなり、高性能化が図れる。
【００３１】
上記第１の製造方法では、ＳｉＧｅ膜１６上にＳｉ膜１７を被覆形成した後、ＳｉＧｅ膜１６をＧｅの融点以上Ｓｉの融点未満の温度で熱処理することから、Ｓｉ膜１７によってＳｉＧｅ膜１６がキャップされた状態になり、ＳｉＧｅ膜１６が流動するようなことはなく、平坦性を維持した状態で良好なる結晶化されたＳｉＧｅ膜１６が形成される。また、ＳｉＧｅ膜１６はＳｉ膜１７に被覆されていることから、ＳｉＧｅ膜１６が溶解することなくウエハ表面の洗浄が容易に行える、そのため、従来のＳｉ・ＬＳＩプロセスの洗浄プロセスを用いることが可能になるので、特別なる洗浄槽を用意する必要もなくなる。また、ゲートパターン２１を形成した後、通常のサリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄａｔｉｏｎ ）技術を行うことも可能である。
【００３２】
次に、本発明の第２の製造方法に係わる実施形態の一例を、図２の製造工程図によって説明する。図２では、ガラス基板上などＳＯＩにおけるＴＦＴのチャネルに対して適用した一例を示す。
【００３３】
図２の（１）に示すように、ガラス基板５１上に例えば絶縁膜としてＳｉＯ２ 膜５２を形成し、その上にＳｉＧｅ膜５３を例えば５０ｎｍの厚さに形成する。ＳｉＧｅ膜５３の成膜は、前記第１の製造方法で説明したのと同様に、ＣＶＤ法もしくはスパッタ法によって行う。続いてＳｉＧｅ膜５３上にＳｉの堆積を行ってＳｉ膜５４を、例えば５ｎｍの厚さに形成する。例えば、上記ＳｉＧｅ膜５３をＣＶＤ法によって成膜した場合には、このＳｉ膜５４も同一チャンバにおいて原料ガスを替えることによって連続的に成膜する。もしくは、上記ＳｉＧｅ膜５３をスパッタ法によって成膜した場合には、ＳｉＧｅ膜５３の成膜雰囲気の真空を破らずＳｉＧｅターゲットをＳｉターゲットに取り替えて成膜する。その結果、上記ＳｉＧｅ膜５３はＳｉ膜５４によって被覆され、このＳｉ膜５４とＳｉＧｅ膜５３とがチャネルになる。この場合のＳｉＧｅ膜５３の厚さは１０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上８０ｎｍ以下とし、一方、Ｓｉ膜５４の厚さは１．０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上５０ｎｍ以下とする。
【００３４】
その後図２の（２）に示すように、結晶化のための熱処理を施す。この熱処理温度は、Ｇｅの融点（９３７℃）以上Ｓｉの融点（１４１５℃）未満の温度、例えばこの温度範囲内での結晶化にとって適切なる最高処理温度とする。この熱処理は、ＥＬＡ、ランプアニーリング（例えばハロゲンランプ光もしくは紫外線アークランプ光を用いたアニーリング）によるＲＴＡ等で行うことも有効である。この場合もＳｉＧｅがＧｅの融点以上Ｓｉの融点未満の温度になるようにエキシマレーザ光またはランプ光を照射する。その結果、ＳｉＧｅ膜５３がＳｉ膜５４によって被覆されているため、ＳｉＧｅ膜５３のみでは溶融するために不可能であったＧｅの融点以上の温度で熱処理を行うことが可能になり、Ｓｉ膜５４によってＳｉＧｅ膜５３の平坦性を維持した状態で優れたＳｉＧｅ膜５３の結晶化膜が得られる。したがって、ＳｉＧｅ膜５３は高い移動度を有する膜となる。また、熱処理時にはＳｉＧｅ膜５３が半溶融の状態のため、ＳｉＯ２ 層５２とＳｉＧｅ膜５３との界面においてもＳｉＯ２ ／Ｓｉ界面の場合と同様に、（１００）面表面エネルギーが最小になる面方位制御の可能性もでてくる。一方図示はしないが、Ｓｉ／ＳｉＧｅ界面でも、同様に（１００）面が安定になるので、Ｓｉウエハ上のＳｉＧｅヘテロエピタキシャル成長の場合、通常（１００）面のウエハが用いられる。
【００３５】
一方、上記熱処理をＳｉの融点以上の温度で行うと、Ｓｉ膜５４も流動して熱処理前の形状を維持するとができなくなり不都合を生じる。また熱処理をＧｅの融点未満の温度で行ったのでは、十分なＳｉＧｅの結晶化膜が得られない。そこで、上記説明したように、この熱処理はＧｅの融点以上Ｓｉの融点未満の温度で行うことが必要になる。
【００３６】
次いで図２の（３）に示すように、Ｓｉ膜５４の表面にゲート酸化膜（ＳｉＯ２ 膜）５５を形成した後、通常のプロセスによって、Ｓｉ膜５４とＳｉＧｅ膜５３とをパターニングして活性化領域を分離し、さらにＳｉゲート５６の形成し、Ｓｉゲートの両側のＳｉ膜５４とＳｉＧｅ膜５３とにソース・ドレイン５７，５８を形成する。そして層間絶縁膜６１を堆積し、コンタクト形成のためのリソグラフィー工程とエッチングによる接続孔６２，６３を形成し、そのエッチングに用いたマスクの除去した後、金属電極６４，６５を形成するという従来のＬＳＩ製造プロセスを行って、ＴＦＴ５０を完成させる。このように形成されたＴＦＴ５０においては、ＳｉＯ２ ／Ｓｉ界面は、ＳｉＯ２ ／ＳｉＧｅ界面より界面準位密度が低いため、Ｓ（スイング）値にも優れ、リークも低減できる。
【００３７】
上記第２の製造方法において、上記ＳｉＧｅ膜５３を、その成膜雰囲気に不純物ガスを導入して不純物を含むＳｉＧｅ膜で形成してもよい。その際に導入する不純物ガスとして、ｐ型不純物ガスとしては例えばジボラン（Ｂ２ Ｈ６ ）を用いることが可能であり、ｎ型不純物ガスとしては例えばホスフィン（ＰＨ３ ）、アルシン（ＡｓＨ３ ）等を用いることが可能である。
【００３８】
なお、現状の低融点の市販ガラスを基板に用いた場合には、６００℃以下、好ましくは４５０℃以下の温度でのプロセス処理が要求されるが、上記製造方法の場合、５００℃以下でＳｉ膜５４とＳｉＧｅ膜５３とを堆積した後、ＥＬＡ法を用いることで低温化プロセスは可能となる。このＥＬＡの条件としては、一例として、波長が３０８ｎｍのキセノン塩素（ＸｅＣｌ）エキシマレーザを用い、１ｓｈｏｔ当たり３５０ｍＪ／ｃｍ２ のエネルギーで１ｓｈｏｔ照射する。
【００３９】
上記第２の製造方法では、前記第１の製造方法と同様に、Ｇｅの融点以上Ｓｉの融点未満の温度での熱処理時には、Ｓｉ膜５４によってＳｉＧｅ膜５３がキャップされた状態になり、ＳｉＧｅ膜５３が流動するようなことはなく、平坦性を維持した状態で良好なる結晶化されたＳｉＧｅ膜５３が形成される。また、ＳｉＧｅ膜５３はＳｉ膜５４に被覆されていることから、ＳｉＧｅ膜５３が溶解することなくウエハ表面の洗浄が容易に行える、そのため、従来のＳｉ・ＬＳＩプロセスの洗浄プロセスを用いることが可能になるので、特別なる洗浄槽を用意する必要もなくなる。また、ゲートパターン２１を形成した後、通常のサリサイド技術を行うことも可能である。
【００４０】
また、６００℃以下の低温プロセスによってガラス基板５１上にＳｉＧｅ膜５３からなるチャネルを形成する場合、例えばエキシマレーザ（ＵＶパルス）光の照射によって行う場合には、下地をほとんど加熱することなく上記ＳｉＧｅ膜５３に対する熱処理を施すことが可能になるので、ＴＦＴ５０の高性能化が可能になる。
【００４１】
次に、本発明の第３の製造方法に係わる実施形態の一例を、図３の製造工程図によって説明する。図３では、イオン注入による高融点金属膜のシリサイド化を一例として示す。
【００４２】
図３の（１）に示すように、通常のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）型トランジスタプロセスによって、半導体基板５１に素子形成領域５２を分離する素子分離領域５３を形成した後、その素子形成領域５２にゲート絶縁膜５４を介してゲート電極５５を形成する。次いでＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）５６，５７を形成した後、ゲート電極５５の両側にサイドウォール５８を形成し、さらにゲート電極５５とサイドウォール５８とをマスクに用いたイオン注入によりソース・ドレイン領域５９，６０を形成する。
【００４３】
上記のような半導体基板５１上に、上記ゲート電極５５を覆う高融点金属膜６１を成膜する。この高融点金属膜６１は、例えばコバルトのようなシリサイド化できるものであればよく、上記コバルトの他では、例えばタングステン、モリブデン、タンタル、またはチタンであってもよい。続いてスパッタ法により高融点金属膜６１の表面を覆う状態にＳｉ膜６２を形成する。上記高融点金属膜６１およびＳｉ膜６２はＣＶＤ法によって連続成膜することも可能である。
【００４４】
その後図３の（２）に示すように、Ｓｉ膜６２を通して高融点金属膜６１にＳｉをイオン注入する。その際、イオン注入前にゲート電極５５上に開口を設けるとともにソース・ドレイン領域５９，６０から素子分離領域５３上にかけて開口を設けたイオン注入マスク（図示省略）を形成しておく。このイオン注入ではＳｉ膜６２はマスクとはならず、Ｓｉ膜６２を通してドーパントは高融点金属膜６１に注入される。Ｓｉ膜６２の膜厚はイオン注入時の加速電圧を変えることによってあらゆる膜厚にすることができるが、１００ｎｍ以下とすることが好ましい。これによってゲート電極５５上にシリサイド層６３が形成されるととともに、ソース・ドレイン領域５９，６０から素子分離領域５３に至る領域上にシリサイド層６４，６５が形成される。その際、高融点金属膜６１がスパッタされてイオン注入装置（図示省略）のエンドステーションに付着することが無くなる。
【００４５】
その後上記イオン注入マスクを除去した後、さらにドライエッチング装置またはウエット洗浄装置を用いて上記Ｓｉ膜６２を除去する。これによってイオン注入装置を介した相互汚染を生じさせることなく、図３の（３）に示すように、ゲート電極５５上およびソース・ドレイン領域５９，６０上にシリサイド層６３，６４，６５が形成される。その後図示はしないが、シリサイド化されていない部分の高融点金属膜６１を例えばエッチングによって除去する。
【００４６】
上記第３の製造方法では、高融点金属膜６１上にＳｉ膜６２を被覆形成した後、Ｓｉ膜６２を通して高融点金属膜６１にＳｉをイオン注入することから、イオン注入されるＳｉにより高融点金属膜６１がスパッタリングされて飛散することなくシリサイド化がなされる。そのため、イオン注入装置（図示省略）内のエンドステーションの汚染がなくなるので、イオン注入装置内のエンドステーションの汚染除去を行う必要がない。また、高融点金属膜６１はＳｉ膜６２によって被覆されているため、イオン注入直前にＲＣＡ洗浄のような洗浄工程を加えることが可能になる。
【００４７】
次に、本発明の第４の製造方法に係わる実施形態の一例を、図４の製造工程図によって説明する。図４では、イオン注入によるＳｉＧｅ膜の低抵抗化を一例として示す。
【００４８】
図４の（１）に示すように、基板７１上に、、例えばスパッタ法によってＳｉＧｅ膜７２を成膜する。続いてスパッタ法によりＳｉＧｅ膜７２の表面を覆う状態にＳｉ膜７３を形成する。上記ＳｉＧｅ膜７２およびＳｉ膜７３はＣＶＤ法によって連続成膜することも可能である。
【００４９】
その後図４の（２）に示すように、Ｓｉ膜７３を通してＳｉＧｅ膜７２に抵抗を下げるためのドーパントをイオン注入する。このドーパントには、ＳｉＧｅ膜７２をＰ型にして抵抗を下げる場合にはＰ型不純物イオンであるホウ素イオン、二フッ化ホウ素イオン等を用い、Ｎ型にして抵抗を下げる場合にはＮ型不純物イオンであるリンイオン、ヒ素イオン等を用いる。このイオン注入ではＳｉ膜７３はマスクとはならず、Ｓｉ膜７３を通してドーパントはＳｉＧｅ膜７２に注入される。Ｓｉ膜７３の膜厚はイオン注入時の加速電圧を変えることによってあらゆる膜厚にすることができるが、通常１００ｎｍ以下である。これによって、ＳｉＧｅ膜７２がスパッタされてＧｅがエンドステーションに付着することが無くなる。
【００５０】
その後ドライエッチング装置またはウエット洗浄装置を用いて、上記Ｓｉ膜７３を除去する。これによってイオン注入装置を介した相互汚染を生じさせることなく、図４の（３）に示すように、低抵抗化されたＳｉＧｅ膜７２を得ることが可能になる。図示はしないが、上記基板７１に、半導体基板上にゲート絶縁膜を形成したものを用い、上記ＳｉＧｅ膜７２をこのゲート絶縁膜上に形成し、パターニングすることにより、低抵抗なゲート電極を形成することが可能になる。
【００５１】
上記第４の製造方法では、ＳｉＧｅ膜７２上にＳｉ膜７３を被覆形成した後、Ｓｉ膜７３を通してＳｉＧｅ膜７２にＳｉをイオン注入することから、イオン注入されるＳｉによりＳｉＧｅ膜７２がスパッタリングされて飛散することがなくＳｉＧｅ膜７２の低抵抗化がなされるので、イオン注入装置（図示省略）内のエンドステーションの汚染がなくなる。そのため、装置内のエンドステーションの汚染除去を行う必要がない。また、ＳｉＧｅ膜７２はＳｉ膜７３によって被覆されているため、イオン注入直前にＲＣＡ洗浄のような洗浄工程を加えることが可能になる。
【００５２】
次に、ＳｉＧｅ膜上にＳｉ膜を形成した後、イオン注入を行うことによるイオン注入装置のエンドステーションへの汚染状況を、イオン注入を行った直後に作業を行ったウエハ表面を濃縮蛍光Ｘ線分析することにより調べた。その結果を図５に示す。図５の（１）は、Ｓｉ膜を形成した場合であり、Ｇｅのピーク（９．８８ｋｅＶにおけるピーク）は表れていない。一方、図５の（２）はＳｉ膜を形成しない場合であり、Ｇｅのピーク（９．８８ｋｅＶにおけるピーク）が表れている。すなわち、Ｓｉ膜を形成することにより、イオン注入によるＧｅの飛散が防止されることがわかる。なお、図５の縦軸は蛍光Ｘ線の積分強度を示し、横軸は蛍光Ｘ線のエネルギーを示す。
【００５３】
【発明の効果】
以上、説明したように第１の発明によれば、ＳｉＧｅ膜上にＳｉ膜を被覆した後、熱処理を行うので、Ｇｅの融点以上の温度での熱処理が可能になる。そのため、結晶性、活性化率を向上させることができる。また、Ｓｉ膜で被覆されているため、通常のＲＣＡ洗浄を行うことが可能になる。
【００５４】
第２の発明によれば、ＳｉＧｅ膜上にＳｉ膜を被覆した後、熱処理を行うので、Ｇｅの融点以上の温度での熱処理が可能になる。そのため、チャネルとなるＳｉＧｅ膜の結晶性を向上させることができるので、移動度の向上が図れる。
【００５５】
第３の発明によれば、Ｓｉ膜によってイオン注入時の高融点金属の飛散が防止されるため、高融点金属によるイオン注入装置のエンドステーションへの汚染を防ぐことが可能になる。そのため、イオン注入装置を通しての他のウエハへの汚染が無くなるので、品質に優れたシリサイド膜を形成することが可能になるとともに、汚染除去のための装置メンテナンスが不要になる。
【００５６】
第４の発明によれば、Ｓｉ膜によってイオン注入時のＳｉＧｅ中のＧｅの飛散が防止されるため、Ｇｅによるイオン注入装置のエンドステーションへの汚染を防ぐことが可能になる。そのため、イオン注入装置を通しての他のウエハへの汚染が無くなるので、品質に優れたシリサイド膜を形成することが可能になるとともに、汚染除去のための装置メンテナンスが不要になる。
【図面の簡単な説明】
【図１】本発明の第１の製造方法に係わる実施形態の一例を説明する製造工程図である。
【図２】本発明の第２の製造方法に係わる実施形態の一例を説明する製造工程図である。
【図３】本発明の第３の製造方法に係わる実施形態の一例を説明する製造工程図である。
【図４】本発明の第４の製造方法に係わる実施形態の一例を説明する製造工程図である。
【図５】Ｓｉ膜の有無による作業ウエハ表面の汚染状況を調べた濃縮蛍光Ｘ線分析結果の説明図である。
【符号の説明】
１６…ＳｉＧｅ膜、１７…Ｓｉ膜
Claims (12)
- 絶縁ゲート型トランジスタのゲート材料となるシリコンゲルマニウム膜を形成する際に、
前記シリコンゲルマニウム膜を形成した後、該シリコンゲルマニウム膜上にシリコン膜を被覆形成する工程と、
前記シリコンゲルマニウム膜をゲルマニウムの融点以上シリコンの融点未満の温度で熱処理する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記シリコンゲルマニウム膜を、その成膜雰囲気に不純物ガスを導入して不純物を含むシリコンゲルマニウム膜で形成する
ことを特徴とする半導体装置の製造方法。 - 薄膜トランジスタのチャネル材料となるシリコンゲルマニウム膜を形成する際に、
前記シリコンゲルマニウム膜を形成した後、該シリコンゲルマニウム膜上にシリコン膜を被覆形成する工程と、
前記シリコンゲルマニウム膜をゲルマニウムの融点以上シリコンの融点未満の温度で熱処理する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 請求項３記載の半導体装置の製造方法において、
前記シリコンゲルマニウム膜を、その成膜雰囲気に不純物ガスを導入して不純物を含むシリコンゲルマニウム膜で形成する
ことを特徴とする半導体装置の製造方法。 - 請求項３記載の半導体装置の製造方法において、
基板上に形成した絶縁膜上に前記シリコンゲルマニウム膜を形成し、
前記シリコンゲルマニウム膜の成膜に連続して前記シリコン膜の成膜を行い、
前記熱処理をエネルギー線の照射により行う
ことを特徴とする半導体装置の製造方法。 - 請求項４記載の半導体装置の製造方法において、
基板上に形成した絶縁膜上に前記シリコンゲルマニウム膜を形成し、
前記シリコンゲルマニウム膜の成膜に連続して前記シリコン膜の成膜を行い、
前記熱処理をエネルギー線の照射により行う
ことを特徴とする半導体装置の製造方法。 - 請求項５記載の半導体装置の製造方法において、
前記エネルギー線の照射をランプ光もしくはエキシマレーザ光の照射により行う
ことを特徴とする半導体装置の製造方法。 - 請求項６記載の半導体装置の製造方法において、
前記エネルギー線の照射をランプ光もしくはエキシマレーザ光の照射により行う
ことを特徴とする半導体装置の製造方法。 - 高融点金属膜を成膜した後に該高融点金属膜上にシリコン膜を被覆形成する工程と、
前記シリコン膜を通して前記高融点金属膜にイオン注入する工程と、
前記シリコン膜を除去する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 請求項９記載の半導体装置の製造方法において、
前記イオン注入ではドーパントにシリコンイオンを用い、
前記イオン注入によって前記高融点金属膜をシリサイド化する
ことを特徴とする半導体装置の製造方法。 - シリコンゲルマニウム膜を成膜した後に該シリコンゲルマニウム膜上にシリコン膜を被覆形成する工程と、
前記シリコン膜を通して前記シリコンゲルマニウム膜にイオン注入する工程と、
前記シリコン膜を除去する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記イオン注入ではドーパントにｐ型不純物イオンもしくはｎ型不純物イオンを用い、
前記イオン注入によって前記シリコンゲルマニウム膜の抵抗を下げる
ことを特徴とする半導体装置の製造方法。
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