JP3583349B2

JP3583349B2 - 受信機および逆拡散符号生成方法

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Publication number: JP3583349B2
Application number: JP2000148156A
Authority: JP
Inventors: 幸司金子; 良浩永田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-05-19
Filing date: 2000-05-19
Publication date: 2004-11-04
Anticipated expiration: 2020-05-19
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Description

【０００１】
【発明の属する技術分野】
本発明は、通信方式として、ＳＳ（スペクトル拡散）方式およびＣＤＭＡ（符号分割多元接続）方式を採用する受信機に関するものであり、特に、マルチパス通信環境において、パス間の遅延時間が大きい場合または各パス間で遅延時間が異なる場合の、逆拡散符号の生成に最適な受信機、およびその逆拡散符号生成方法に関するものである。
【０００２】
【従来の技術】
以下、従来の受信機について説明する。ＳＳ方式およびＣＤＭＡ方式を採用する従来の受信機としては、たとえば、電子情報通信学会１９９５年ソサイエティ大会Ｂ−２６８「ＰＮ符号アドレス制御によるＲＡＫＥ受信機の構成」に記載された受信機がある。図１３は、スペクトル直接拡散通信を利用した上記資料に記載の受信機の構成を示す図である。
【０００３】
図１３において、１０１はＡ／Ｄ変換部であり、１０２はサーチ受信機であり、１０３は制御部であり、１０４は第１のディジタルデータ復調機であり、１０５は第２のディジタルデータ復調機であり、１０６は第３のディジタルデータ復調機であり、１０７はシンボル合成器である。また、上記各ディジタルデータ復調機において、１１１は位相補償部であり、１１２はＰＮ符号発生器であり、１１３は乗算器であり、１１４は積分器である。
【０００４】
また、図１４は、上記ＰＮ符号発生器１１２の構成を示す図である。図１４において、１２１はカウンタであり、１２２は合成器であり、１２３はラッチ部であり、１２４はＰＮ符号ＲＯＭである。
【０００５】
ここで、上記従来の受信機における逆拡散符号の生成方法を簡単に説明する。上記受信機は、逆拡散符号として、ＰＮ符号（＝Ｍ系列符号）を発生させるものであり、たとえば、各ディジタルデータ復調機内のＰＮ符号発生器１１２をデータ（ＰＮ符号）読み出し用の回路と位置付け、各ディジタルデータ復調機に追従させるパスの指示をＰＮ符号のアドレス相対値で行う。
【０００６】
具体的にいうと、まず、ＰＮ符号発生器１１２では、常時、チップクロックに同期してアドレスを生成し、そのアドレス値を制御部１０３から供給されるＰＮアドレス相対値に加算することで、ＰＮ符号アドレス（ＲＯＭアドレス）を生成する。そして、各復調機に対して共通に供給されるＰＮチェック信号の立ち上がりタイミングで、生成されたＰＮ符号アドレスの値を保持する（すなわち、ＰＮ＿ＲＯＭアドレスを出力する）。このとき、ＰＮ符号は、予めＰＮ符号ＲＯＭ１２４に格納され、復調機単位にアドレスが割り当てられている。
【０００７】
制御部１０３では、上記保持されたＰＮ符号アドレスの値に基づいて、読み込み時間ダイバシティを構成するためのＰＮアドレス相対値を計算し、その計算結果を各復調機に対して供給することで、ＰＮ符号の読み出し指示を行う。たとえば、サーチ受信機１０２による信号検索の結果、ディジタルデータ復調機１が先行波（パス（１））の追従を行っている場合に、ディジタルデータ復調機２に後続のパス（パス（２））を、ディジタルデータ復調機３にさらに後続のパス（パス（３））を、それぞれ追従させるためのＰＮアドレス相対値は、次式のように表現できる。
【０００８】
ｒｌｖ２＝ｍｃｐ２＋ｌａｄ１−ｌａｄ２
ｒｌｖ３＝ｍｃｐ３＋ｌａｄ１−ｌａｄ３
【０００９】
ただし、ｒｌｖ_ｎは復調機が出力するＰＮアドレス相対値を表し、ｌａｄ_ｎはＰＮチェック信号の立ち上がりタイミングでラッチしたＰＮ符号アドレスであり、ｍｃｐ_ｎはパス（１）からの遅延量（チップ間隔）であり、ｎはパス（復調機）の番号である。また、上記式における加減算は、ｍｏｄ（符号長）の加減算である。
【００１０】
このように、従来の受信機では、先行波および複数の遅延波を追従するために必要な数の復調機を備え、さらに、復調機単位にＰＮ符号発生器を備え、この構成を用いてマルチパスを独立に復調することで、マルチパス通信環境においてパス間の遅延時間が大きいような場合、または各パス間で遅延時間が異なるような場合、に対応している。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記、従来の受信機においては、ＰＮ符号発生器が受信しようとするパスに対応する数だけ必要となるため、すなわち、各復調機に１つずつ必要となるため、同一回路を複数搭載することとなり、これに伴って回路規模および消費電力が増大する、という問題があった。
【００１２】
また、従来の受信機においては、ＰＮ符号を予めＰＮ符号ＲＯＭに格納しておく必要があるため、符号の変更に対して容易に対応することができない、という問題があった。
【００１３】
本発明は、上記に鑑みてなされたものであって、マルチパス通信環境において、パス間の遅延時間が大きい場合の逆拡散符号の生成処理、または各パス間で遅延時間が異なる場合の逆拡散符号の生成処理に対して、容易に対応することができ、さらに、回路規模および消費電力の削減を実現し、途中で発生するＰＮ符合の変更に対しても容易に対応可能な受信機、および該受信機における最適な逆拡散符号生成方法、を得ることを目的とする。
【００１４】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる受信機にあっては、逆拡散符号の発生処理に必要な制御情報と、逆拡散符号の読み出し処理に必要なアドレス情報およびタイミング情報と、を出力する制御手段（後述する実施の形態の制御部３に相当）と、前記制御情報に基づいて逆拡散符号を連続的に発生する逆拡散符号発生手段（原符号発生部１に相当）と、マルチパスの遅延時間に対応したアドレス単位に前記逆拡散符号を格納する符号格納手段（符号蓄積部２に相当）と、前記アドレス情報に基づいて読み出された各パスに対応する逆拡散符号を受け取り、前記タイミング情報に基づいて受け取った逆拡散符号を出力する複数の符号読み出し手段（符号読み出し部４に相当）と、受信信号を前記各パスに対応する逆拡散符号を用いて個別に復調する複数の復調手段（復調部５に相当）と、前記すべての復調信号を合成する合成手段（シンボル合成部６に相当）と、を備え、前記逆拡散符号発生手段は、前記制御信号に基づいて一周期分の逆拡散符号を出力後、その動作を停止することを特徴とする。
【００１５】
つぎの発明にかかる受信機において、前記符号格納手段は、同一チップ区間における逆拡散符号の書き込み処理、および同一チップ区間で蓄積された符号の読み出し処理、を時分割で実施することを特徴とする。
【００１７】
つぎの発明にかかる受信機において、さらに、前記逆拡散符号発生手段は、逆拡散符号を変更する場合に、前記制御信号に基づいて一周期分の新たな逆拡散符号を出力後、その動作を停止することを特徴とする。
【００１８】
つぎの発明にかかる受信機において、さらに、前記符号格納手段は、前記逆拡散符号の書き込み時、１ビットのシリアルデータを複数ビットのパラレルデータに変換し（第１のビット幅変換部２１に相当）、変換後のパラレルデータを同時に書き込み、その後、読み出し時に、同時に読み出した複数ビットのパラレルデータを１ビットのシリアルデータに変換し（第２のビット幅変換部２２に相当）、変換後のシリアルデータを順次前記符号読み出し手段に対して出力することを特徴とする。
【００１９】
つぎの発明にかかる受信機にあっては、前記符号格納手段、前記符号読み出し手段、および前記復調手段の組み合わせ（第１の符号蓄積部３２と第１の符号読み出し部３４と第１の復調部３６の組み合わせ、および第２の符号蓄積部３３と第２の符号読み出し部３５と第２の復調部３７の組み合わせに相当）を複数備え、さらに、複数の符号格納手段のなかからいずれか１つを選択する選択手段（分配部３１に相当）を備え、前記選択された符号格納手段に対して逆拡散符号を格納することを特徴とする。
【００２０】
つぎの発明にかかる受信機にあっては、さらに、前記逆拡散符号発生手段を複数備え（第１の原符号発生部５１ａ、第２の原符号発生部５１ｂに相当）、前記選択された符号格納手段に対して各逆拡散符号発生手段にて生成された逆拡散符号を格納することを特徴とする。
【００２１】
つぎの発明にかかる受信機において、前記逆拡散符号発生手段は、シフトレジスタにおける任意のビット出力の排他的論理和を計算することで、Ｍ系列符号を発生する（任意ＰＮ符号発生部６１に相当）ことを特徴とする。
【００２２】
つぎの発明にかかる受信機にあっては、前記逆拡散符号発生手段を複数備え（第１の任意ＰＮ発生部６１ａ、第２の任意ＰＮ発生部６１ｂ、第Ｎの任意ＰＮ発生部６１ｃに相当）、各逆拡散符号発生手段出力の排他的論理和を計算することで、逆拡散符号を発生することを特徴とする。
【００２３】
つぎの発明にかかる逆拡散符号生成方法にあっては、逆拡散符号の生成処理に必要な制御情報に基づいて逆拡散符号を連続的に発生する逆拡散符号発生ステップと、マルチパスの遅延時間に対応したアドレス単位に前記逆拡散符号を格納する符号格納ステップと、前記アドレス情報に基づいて読み出された各パスに対応する逆拡散符号を受け取り、所定のタイミング情報に基づいて受け取った逆拡散符号を出力する複数の符号読み出しステップと、を含み、前記逆拡散符号発生ステップにあっては、前記制御信号に基づいて一周期分の逆拡散符号を出力後、その動作を停止することを特徴とする。
【００２４】
つぎの発明にかかる逆拡散符号生成方法において、前記符号格納ステップにあっては、同一チップ区間における逆拡散符号の書き込み処理、および同一チップ区間で蓄積された符号の読み出し処理、を時分割で実施することを特徴とする。
【００２６】
つぎの発明にかかる逆拡散符号生成方法において、さらに、前記逆拡散符号発生ステップにあっては、逆拡散符号を変更する場合に、前記制御信号に基づいて一周期分の新たな逆拡散符号を出力後、その動作を停止することを特徴とする。
【００２７】
つぎの発明にかかる逆拡散符号生成方法において、さらに、前記符号格納ステップにあっては、前記逆拡散符号の書き込み時、１ビットのシリアルデータを複数ビットのパラレルデータに変換し、変換後のパラレルデータを同時に書き込み、その後、読み出し時に、同時に読み出した複数ビットのパラレルデータを１ビットのシリアルデータに変換し、変換後のシリアルデータを順次出力することを特徴とする。
【００２８】
つぎの発明にかかる逆拡散符号生成方法にあっては、前記符号格納ステップおよび前記符号読み出しステップの一連の工程を複数用意し、さらに、前記複数の工程からいずれか１つの工程を選択する選択ステップを含むことで、各工程単位に逆拡散符号を生成することを特徴とする。
【００２９】
【発明の実施の形態】
以下に、本発明にかかる受信機および逆拡散符号生成方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００３０】
実施の形態１．
図１は、本発明にかかる受信機の実施の形態１の構成を示す図である。図１において、１は原符号発生部であり、２は符号蓄積部であり、３は制御部であり、４は符号読み出し部であり、５は復調部であり、６はシンボル合成部である。また、符号読み出し部４において、１１ａは第１の読み出し部であり、１１ｂは第２の読み出し部であり、１１ｃは第Ｎ（所定のパス数を表す整数）の読み出し部であり、復調部５において、１２ａは第１の復調器であり、１２ｂは第２の復調器であり、１２ｃは第Ｎの復調器である。なお、図１における破線は、制御用の信号を示している。
【００３１】
つぎに、上記受信機の動作概要を説明する。図１に示す受信機では、まず、原符号発生部１が、制御部３からの制御信号に基づいて受信処理に必要なＰＮ符号等の逆拡散符号を、連続的に発生する（図２参照）。そして、発生した逆拡散符号は、一旦、符号蓄積部２に蓄えられる。
【００３２】
この状態で、制御部３では、各パスの遅延時間に対応したアドレスを符号蓄積部２に対して供給する。このとき、符号蓄積部２からはこのアドレスに対応した逆拡散符号が読み出され、この逆拡散符号を受け取った符号読み出し部４では、所定のタイミングで、その符号を復調部５内の各復調器に供給する。図２は、各復調器に対して供給する逆拡散符号のタイミングを示す図である。図示のように、逆拡散符号は、上記発生タイミングを基準タイミングとし、この基準タイミングに各パスに対応する遅延量Ｄ１，Ｄ２，…，Ｄｎ（ｎは復調器の数を表す）が付加された状態で各復調器に入力される。
【００３３】
その後、逆拡散符号を受け取った各復調器では、受信信号を、逆拡散符号を用いて復調する。最後に、各復調器から出力された復調信号は、シンボル合成部６にて合成され、所望の復調データとなる。
【００３４】
図３は、符号読み出し部４の構成、および制御部３から符号読み出し部４へ送信される制御信号を示す図である。また、図４は、符号蓄積部２の書き込み／読み出しタイミング、および符号読み出し部４のラッチタイミングを示す図である。
【００３５】
たとえば、符号蓄積部２への書き込み処理、および符号蓄積部２からの読み出し処理は、図４に示すように時分割で行われる。具体的にいうと、まず、各逆拡散符号の１チップの区間を、書き込みタイミングおよび各読み出しタイミングの個数、すなわち、マルチパスに対応した符号読み出し部の個数＋１、に対応した区間に区切る。そして、符号読み出し部４が、第１の読み出し部１１ａの前段のラッチ部，第２の読み出し部１１ｂの前段のラッチ部，…，第Ｎの読み出し部１１ｃの前段のラッチ部を用い、制御部３から送信される読み出し用制御信号の立ち上がりタイミングで、順に各パスに対応する逆拡散符号をラッチする。その後、前段のラッチ部にてラッチされたすべての逆拡散符号は、制御部３から送信される各読み出し部共通の出力用制御信号の立ち上がりタイミングでリタイミングされ、同時に各復調器に対して出力される。
【００３６】
このように、本実施の形態においては、唯一の原符号発生部１により生成された逆拡散符号列を符号蓄積部２に書き込み、その逆拡散符号を制御部３が指示する遅延量に相当するアドレスに基づいて適宜読み出すようにしているため、パス間の遅延時間が大きい場合、または遅延時間の異なる複数の逆拡散符号を発生させるような場合においても、従来のように、複数のＰＮ符号発生器を持たせることなく、複数の復調器に対して所望の逆拡散符号を供給することが可能となる。
【００３７】
また、本実施の形態においては、複数のＰＮ符号発生器を持たせる従来の構成とは異なり、唯一の原符号発生部１により生成された逆拡散符号列を符号蓄積部２に書き込み、その逆拡散符号を制御部３が指示する遅延量に相当するアドレスに基づいて適宜読み出す構成としているため、回路規模および消費電力の削減を実現することが可能となる。
【００３８】
また、本実施の形態においては、逆拡散符号を発生しながら、同一チップ区間における逆拡散符号の書き込み処理、および同一チップ区間で蓄積された符号の読み出し処理、を時分割で実施するため、一旦、すべての符号を書き込み、その後、順次読み出しを行う従来技術と比較して、逆拡散符号の発生から各復調器に供給するまでの遅延時間を、大幅に短縮することが可能となる。
【００３９】
実施の形態２．
図５は、原符号発生部１の動作タイミング、および符号蓄積部２の書き込み／読み出しの状態を示す図である。なお、本実施の形態の受信機については、前述の実施の形態１と同様の構成であるため、同一の符号を付してその説明を省略する。
【００４０】
本実施の形態では、原符号発生部１が、制御部３から送信される制御信号にしたがって一周期分の逆拡散符号を出力後、その動作を休止する。また、符号蓄積部２への書き込み処理は、出力中の逆拡散符号の１周期分で行う。
【００４１】
図６は、途中で逆拡散符号の変更があった場合における、原符号発生部１の動作タイミング、および符号蓄積部２の書き込み／読み出しの状態を示す図である。途中で逆拡散符号を変更するような場合においても、上記同様、変更するタイミングから１周期分だけ原符号発生部１を動作させ、この間に符号蓄積部２への書き込み処理を行う。
【００４２】
このように、本実施の形態においては、逆拡散符号の１周期分に相当する時間分だけ原符号発生部１を動作させ、この間に符号蓄積部２への書き込みを行うように制御することで、消費電力を大幅に低減することが可能となる。また、上記と同様の制御を行うことで、途中で逆拡散符号を変更するような場合においても、容易に対応することが可能となる。
【００４３】
実施の形態３．
図７は、本発明にかかる受信機の実施の形態３の構成を示す図である。図７において、２１は１ビットのシリアルデータから複数ビットのパラレルデータへの変換を行う第１のビット幅変換部であり、２２は複数ビットのパラレルデータから１ビットのシリアルデータへの変換を行う第２のビット幅変換部である。なお、前述した実施の形態１と同様の構成については、同一の符号を付してその説明を省略する。
【００４４】
たとえば、前述の実施の形態１においては、符号蓄積部２に対して時分割で１ビットづつ逆拡散符号を書き込み、その後、蓄積された符号を１ビットづつ読み出すようにしているが、本実施の形態では、書き込み時に、１ビットのシリアルデータから複数ビットのパラレルデータにビット幅の変換を行い、変換後のパラレルデータを同時に書き込み、その後の読み出し時に、同時に読み出した複数ビットのパラレルデータから１ビットのシリアルデータにビット幅の変換を行い、変換後のシリアルデータを順次符号読み出し部４に対して出力する。
【００４５】
図８は、符号蓄積部２の書き込み／読み出しタイミング、および符号読み出し部２のラッチタイミングを示す図である。本実施の形態においては、まず、各逆拡散符号のｘ（任意の整数）チップの区間を、書き込みタイミングおよび各読み出しタイミングの個数、すなわち、マルチパスに対応した符号読み出し部の個数＋１、に対応した区間に区切る。そして、符号読み出し部４が、第１の読み出し部１１ａの前段のラッチ部，第２の読み出し部１１ｂの前段のラッチ部，…，第Ｎの読み出し部１１ｃの前段のラッチ部を用い、制御部３から送信される読み出し用制御信号の立ち上がりタイミングで、順に各パスに対応する逆拡散符号をラッチする。その後、前段のラッチ部にてラッチされたすべての逆拡散符号は、制御部３から送信される各読み出し部共通の出力用制御信号の立ち上がりタイミングでリタイミングされ、同時に各復調器に対して出力される。
【００４６】
このように、本実施の形態においては、書き込み時に、１ビットのシリアルデータから複数ビットのパラレルデータにビット幅の変換を行い、変換後のパラレルデータを同時に書き込み、その後の読み出し時に、同時に読み出した複数ビットのパラレルデータから１ビットのシリアルデータにビット幅の変換を行い、変換後のシリアルデータを順次符号読み出し部４に対して出力する構成とすることで、書き込み処理時に必要な動作クロックの速度を抑えることができる。また、動作クロックの速度を抑えることにより、さらに、消費電力を低減することも可能となる。
【００４７】
実施の形態４．
図９は、本発明にかかる受信機の実施の形態４の構成を示す図である。図９において、３１は分配部であり、３２は第１の符号蓄積部であり、３３は第２の符号蓄積部であり、３４は第１の符号読み出し部であり、３５は第２の符号読み出し部であり、３６は第１の復調部であり、３７は第２の復調部である。なお、前述した実施の形態１と同様の構成については、同一の符号を付してその説明を省略する。また、第１の符号読み出し部３４および第２の符号読み出し部３５の内部構成については、前述の符号読み出し部４の内部構成と同様である。
【００４８】
前述の実施の形態１においては、１つの原符号発生部１に対して、それぞれ１つの符号蓄積部２、符号読み出し部４、および復調部５を備えていたが、本実施の形態では、分配部３１が、制御部３からの制御信号に基づいて、複数の符号蓄積部のなかからいずれか１つを選択し、その後、原符号発生部１で発生する逆拡散符号を書き込む。
【００４９】
このように、本実施の形態においては、１つの原符号発生部に対して、複数の符号蓄積部を備え、逆拡散符号を制御部３の指示で任意の符号蓄積部に格納する構成とするため、１つの符号発生器で複数の種類の逆拡散符号に対応することが可能となる。なお、本実施の形態では、１つの原符号発生部に対して、それぞれ２つの符号蓄積部、符号読み出し部、復調部を備えることとしているが、これに限らず、たとえば、逆拡散符号の種類にあわせて、３つ以上の構成を備えることとしてもよい。
【００５０】
実施の形態５．
図１０は、本発明にかかる受信機の実施の形態５の構成を示す図である。図１０において、４１は割当部であり、５１ａは第１の原符号発生部であり、５１ｂは第２の原符号発生部であり、５２ａは第１のセレクタであり、５２ｂは第２のセレクタであり、５２ｃは第Ｎのセレクタであり、５３ａは第１の蓄積部であり、５３ｂは第２の蓄積部であり、５３ｃは第Ｎの蓄積部である。なお、前述した実施の形態１と同様の構成については、同一の符号を付してその説明を省略する。
【００５１】
前述の実施の形態５においては、１つの原符号発生部１に対して、それぞれ複数の符号蓄積部、符号読み出し部、および復調部を備えていたが、本実施の形態では、複数の原符号発生部を備え、割当部４１が、制御部３からの制御信号に基づいて、複数の蓄積部のなかからいずれか１つを選択し、選択した蓄積部に対して、各原符号発生部にて生成される逆拡散符号を出力する。
【００５２】
このように、本実施の形態においては、複数の原符号発生部と複数の符号蓄積部とを備え、各原符号発生部の出力をどの符号蓄積部に接続するかを選択できる構成にすることで、複数の種類の逆拡散符号に容易に対応することが可能となるとともに、さらに、同時に複数の逆拡散符号を変更するような場合においても、その変更に要する時間を大幅に短縮することが可能となる。なお、本実施の形態では、２つの原符号発生部を備えることとしたが、これに限らず、たとえば、逆拡散符号の種類および変更時の要求時間にあわせて、３つ以上の原符号発生部を備えることとしてもよい。
【００５３】
実施の形態６．
図１１は、前述した実施の形態１〜５に示す原符号発生部の構成を示す図である。図１１において、６１は任意ＰＮ符号発生部であり、６２はシフトレジスタ部であり、６３はマスク部であり、６４は加算部である。
【００５４】
上記原符号発生部１の任意ＰＮ符号発生部６１においては、シフトレジスタ部６２の所定のビット位置から得られる出力に対して、加算部６４が排他的論理和を求め、その計算結果をシフトレジスタ部６２の最上位ビットに入力し、これを繰り返すことで、順次、ＰＮ符号（Ｍ系列符号）を得る。なお、ビット位置については、ＰＮ符号の生成多項式に対応する。
【００５５】
具体的にいうと、シフトレジスタ部６２内の各Ｄ−ＦＦの出力に対して、マスク部６３が、ＡＮＤゲートを用いて生成多項式に対応したマスクをかけ、その後、加算部６４が、各マスク出力の排他的論理和を計算し、その計算結果をシフトレジスタ部６２のＤ−ＦＦ（ｎ）に戻すことで、順次、任意のＰＮ符号を生成する。たとえば、生成多項式がＸ２５＋Ｘ３＋１の場合には、ｎ＝２４とし、かつマスク部６３のＡＮＤゲート＃（３），＃（０）に供給する生成多項式パターンを“１”とすることで、加算部６４が、Ｄ−ＦＦ（３），Ｄ−ＦＦ（０）出力の排他的論理和を求め、この計算結果をＤ−ＦＦ（２４）に入力することを繰り返し、シフトレジスタ部６２が、順次、任意のＰＮ符号を生成する。そして、本実施の形態においては、選択部６５を用いて、任意のＤ−ＦＦの出力を選択できるようにすることで、たとえば、シフトレジスタの段数以下の生成多項式についても対応する。
【００５６】
一方、図１２は、上記図１１とは異なる原符号発生部の構成を示す図である。図１２において、６１ａは第１の任意ＰＮ符号発生部であり、６１ｂは第２の任意ＰＮ符号発生部であり、６１ｃは第Ｎの任意ＰＮ符号発生部であり、７１は加算部である。図１２に示す原符号発生部１においては、任意ＰＮ符号発生部を複数個備え、それぞれの出力の排他的論理和を計算することで、逆拡散符号を生成する。
【００５７】
このように、本実施の形態においては、原符号発生部１に、上記図１１に示す構成を備えることで、任意の生成多項式のＰＮ符号が生成可能となり、さらに、生成多項式の変更に容易に対応可能となる。また、原符号発生部１に、上記図１２に示す構成を備えることで、ゴールド符号等の多様な符号を生成することが可能となる。
【００５８】
【発明の効果】
以上、説明したとおり、本発明によれば、唯一の逆拡散符号発生手段により生成された逆拡散符号列を符号格納手段に書き込み、その逆拡散符号を、制御手段が指示する遅延量に相当するアドレスに基づいて適宜読み出すようにしているため、パス間の遅延時間が大きい場合、または遅延時間の異なる複数の逆拡散符号を発生させるような場合においても、従来のように、複数のＰＮ符号発生器を持たせることなく、複数の復調手段に対して所望の逆拡散符号を供給することが可能な受信機を得ることができる、という効果を奏する。また、複数のＰＮ符号発生器を持たせる従来の構成とは異なり、唯一の逆拡散符号発生手段により生成された逆拡散符号列を符号格納手段に書き込み、その逆拡散符号を、制御手段が指示する遅延量に相当するアドレスに基づいて適宜読み出す構成としているため、回路規模および消費電力の削減を実現することが可能な受信機を得ることができる、という効果を奏する。
【００５９】
つぎの発明によれば、同一チップ区間における逆拡散符号の書き込み処理、および同一チップ区間で蓄積された符号の読み出し処理、を時分割で実施するため、一旦、すべての符号を書き込み、その後、順次読み出しを行う従来技術と比較して、逆拡散符号の発生から各復調手段に供給するまでの遅延時間を、大幅に短縮することが可能な受信機を得ることができる、という効果を奏する。
【００６０】
つぎの発明によれば、逆拡散符号の１周期分に相当する時間分だけ逆拡散符号発生手段を動作させ、この間に符号格納手段への書き込み処理を行うため、消費電力を大幅に低減することが可能な受信機を得ることができる、という効果を奏する。
【００６１】
つぎの発明によれば、途中で逆拡散符号を変更するような場合においても、容易に対応することが可能な受信機を得ることができる、という効果を奏する。
【００６２】
つぎの発明によれば、書き込み時に、１ビットのシリアルデータを複数ビットのパラレルデータに変換し、変換後のパラレルデータを同時に書き込み、その後の読み出し時に、同時に読み出した複数ビットのパラレルデータを１ビットのシリアルデータに変換し、変換後のシリアルデータを順次符号読み出し手段に対して出力する構成とするため、書き込み処理時に必要な動作クロックの速度を抑えることが可能な受信機を得ることができる、という効果を奏する。また、動作クロックの速度を抑えることにより、さらに、消費電力を低減することが可能な受信機を得ることができる、という効果を奏する。
【００６３】
つぎの発明によれば、１つの逆拡散符号発生手段に対して、複数の符号格納手段を備え、逆拡散符号を制御手段の指示で任意の符号格納手段に格納する構成とするため、１つの逆拡散符号発生手段で複数の種類の逆拡散符号に対応することが可能な受信機を得ることができる、という効果を奏する。
【００６４】
つぎの発明によれば、複数の逆拡散符号発生手段と複数の符号格納手段とを備え、各逆拡散符号発生手段の出力をどの符号格納手段に接続するかを選択できる構成にすることで、複数の種類の逆拡散符号に容易に対応することが可能となるとともに、さらに、同時に複数の逆拡散符号を変更するような場合においても、その変更に要する時間を大幅に短縮することが可能な受信機を得ることができる、という効果を奏する。
【００６５】
つぎの発明によれば、任意の生成多項式のＰＮ符号が生成可能となり、さらに、生成多項式の変更に容易に対応可能な受信機を得ることができる、という効果を奏する。
【００６６】
つぎの発明によれば、ゴールド符号等の多様な符号を生成することが可能な受信機を得ることができる、という効果を奏する。
【００６７】
つぎの発明によれば、逆拡散符号発生ステップにより生成された逆拡散符号列を格納し、その逆拡散符号を、遅延量に相当するアドレスに基づいて適宜読み出すようにしているため、パス間の遅延時間が大きい場合、または遅延時間の異なる複数の逆拡散符号を発生させるような場合においても、従来のように、複数のＰＮ符号発生器を持たせることなく、所望の逆拡散符号を生成できる、という効果を奏する。
【００６８】
つぎの発明によれば、同一チップ区間における逆拡散符号の書き込み処理、および同一チップ区間で蓄積された符号の読み出し処理、を時分割で実施するため、一旦、すべての符号を書き込み、その後、順次読み出しを行う従来技術と比較して、逆拡散符号の発生から供給までの遅延時間を大幅に短縮できる、という効果を奏する。
【００６９】
つぎの発明によれば、逆拡散符号の１周期分に相当する時間だけ逆拡散符号発生ステップを実施し、この間に逆拡散符号の書き込み処理を行うため、従来と比較して消費電力を大幅に低減できる、という効果を奏する。
【００７０】
つぎの発明によれば、途中で逆拡散符号を変更するような場合においても、容易に逆拡散符号の変更処理を実施できる、という効果を奏する。
【００７１】
つぎの発明によれば、書き込み時に、１ビットのシリアルデータを複数ビットのパラレルデータに変換し、変換後のパラレルデータを同時に書き込み、その後の読み出し時に、同時に読み出した複数ビットのパラレルデータを１ビットのシリアルデータに変換し、変換後のシリアルデータを順次出力するため、書き込み処理時に必要な動作クロックの速度を抑えることができる、という効果を奏する。
【００７２】
つぎの発明によれば、符号格納ステップおよび符号読み出しステップの一連の工程を複数用意し、さらに、前記複数の工程からいずれか１つの工程を選択する選択ステップを含むことで、逆拡散符号を、任意の符号格納部に格納できるようになるため、容易に複数の種類の逆拡散符号を生成できる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明にかかる受信機の実施の形態１の構成を示す図である。
【図２】各復調器に対して供給する逆拡散符号のタイミングを示す図である。
【図３】符号読み出し部の構成および制御部から符号読み出し部へ送信される制御信号を示す図である。
【図４】符号蓄積部の書き込み／読み出しタイミングおよび符号読み出し部のラッチタイミングを示す図である。
【図５】原符号発生部の動作タイミングおよび符号蓄積部の書き込み／読み出しの状態を示す図である。
【図６】途中で逆拡散符号の変更があった場合における、原符号発生部の動作タイミングおよび符号蓄積部の書き込み／読み出しの状態を示す図である。
【図７】本発明にかかる受信機の実施の形態３の構成を示す図である。
【図８】符号蓄積部の書き込み／読み出しタイミングおよび符号読み出し部のラッチタイミングを示す図である。
【図９】本発明にかかる受信機の実施の形態４の構成を示す図である。
【図１０】本発明にかかる受信機の実施の形態５の構成を示す図である。
【図１１】原符号発生部の構成を示す図である。
【図１２】原符号発生部の構成を示す図である。
【図１３】従来の受信機の構成を示す図である。
【図１４】従来のＰＮ符号発生器の構成を示す図である。
【符号の説明】
１原符号発生部、２符号蓄積部、３制御部、４符号読み出し部、５復調部、６シンボル合成部、１１ａ第１の読み出し部、１１ｂ第２の読み出し部、１１ｃ第Ｎの読み出し部、１２ａ第１の復調器、１２ｂ第２の復調器、１２ｃ第Ｎの復調器、２１第１のビット幅変換部、２２第２のビット幅変換部、３１分配部、３２第１の符号蓄積部、３３第２の符号蓄積部、３４第１の符号読み出し部、３５第２の符号読み出し部、３６第１の復調部、３７第２の復調部、４１割当部、５１ａ第１の原符号発生部、５１ｂ第２の原符号発生部、５２ａ第１のセレクタ、５２ｂ第２のセレクタ、５２ｃ第Ｎのセレクタ、５３ａ第１の蓄積部、５３ｂ第２の蓄積部、５３ｃ第Ｎの蓄積部、６１任意ＰＮ符号発生部、６１ａ第１の任意ＰＮ符号発生部、６１ｂ第２の任意ＰＮ符号発生部、６１ｃ第Ｎの任意ＰＮ符号発生部、６２シフトレジスタ部、６３マスク部、６４，７１加算部。

Claims

逆拡散符号の発生処理に必要な制御情報と、逆拡散符号の読み出し処理に必要なアドレス情報およびタイミング情報と、を出力する制御手段と、
前記制御情報に基づいて逆拡散符号を連続的に発生する逆拡散符号発生手段と、
マルチパスの遅延時間に対応したアドレス単位に前記逆拡散符号を格納する符号格納手段と、
前記アドレス情報に基づいて読み出された各パスに対応する逆拡散符号を受け取り、前記タイミング情報に基づいて受け取った逆拡散符号を出力する複数の符号読み出し手段と、
受信信号を前記各パスに対応する逆拡散符号を用いて個別に復調する複数の復調手段と、
前記すべての復調信号を合成する合成手段と、
を備え、
前記逆拡散符号発生手段は、前記制御信号に基づいて一周期分の逆拡散符号を出力後、その動作を停止することを特徴とする受信機。
前記符号格納手段は、同一チップ区間における逆拡散符号の書き込み処理、および同一チップ区間で蓄積された符号の読み出し処理、を時分割で実施することを特徴とする請求項１に記載の受信機。
さらに、前記逆拡散符号発生手段は、逆拡散符号を変更する場合に、前記制御信号に基づいて一周期分の新たな逆拡散符号を出力後、その動作を停止することを特徴とする請求項１または２に記載の受信機。
さらに、前記符号格納手段は、前記逆拡散符号の書き込み時、１ビットのシリアルデータを複数ビットのパラレルデータに変換し、変換後のパラレルデータを同時に書き込み、その後、読み出し時に、同時に読み出した複数ビットのパラレルデータを１ビットのシリアルデータに変換し、変換後のシリアルデータを順次前記符号読み出し手段に対して出力することを特徴とする請求項１、２または３に記載の受信機。
前記符号格納手段、前記符号読み出し手段、および前記復調手段の組み合わせを複数備え、さらに、複数の符号格納手段のなかからいずれか１つを選択する選択手段を備え、
前記選択された符号格納手段に対して逆拡散符号を格納することを特徴とする請求項１、２または３に記載の受信機。
さらに、前記逆拡散符号発生手段を複数備え、
前記選択された符号格納手段に対して各逆拡散符号発生手段にて生成された逆拡散符号を格納することを特徴とする請求項５に記載の受信機。
前記逆拡散符号発生手段は、シフトレジスタにおける任意のビット出力の排他的論理和を計算することで、Ｍ系列符号を発生することを特徴とする請求項１〜６のいずれか一つに記載の受信機。
前記逆拡散符号発生手段を複数備え、各逆拡散符号発生手段出力の排他的論理和を計算することで、逆拡散符号を発生することを特徴とする請求項７に記載の受信機。
マルチパス通信環境における受信信号を各パスに対応する逆拡散符号を用いて個別に復調する受信機の、逆拡散符号生成方法において、
逆拡散符号の生成処理に必要な制御情報に基づいて逆拡散符号を連続的に発生する逆拡散符号発生ステップと、
マルチパスの遅延時間に対応したアドレス単位に前記逆拡散符号を格納する符号格納ステップと、
前記アドレス情報に基づいて読み出された各パスに対応する逆拡散符号を受け取り、所定のタイミング情報に基づいて受け取った逆拡散符号を出力する複数の符号読み出しステップと、
を含み、
前記逆拡散符号発生ステップにあっては、逆拡散符号を変更する場合に、前記制御信号に基づいて一周期分の新たな逆拡散符号を出力後、その動作を停止することを特徴とする逆拡散符号生成方法。
前記符号格納ステップにあっては、同一チップ区間における逆拡散符号の書き込み処理、および同一チップ区間で蓄積された符号の読み出し処理、を時分割で実施することを特徴とする請求項９に記載の逆拡散符号生成方法。
さらに、前記逆拡散符号発生ステップにあっては、逆拡散符号を変更する場合に、前記制御信号に基づいて一周期分の新たな逆拡散符号を出力後、その動作を停止することを特徴とする請求項１０に記載の逆拡散符号生成方法。
さらに、前記符号格納ステップにあっては、前記逆拡散符号の書き込み時、１ビットのシリアルデータを複数ビットのパラレルデータに変換し、変換後のパラレルデータを同時に書き込み、その後、読み出し時に、同時に読み出した複数ビットのパラレルデータを１ビットのシリアルデータに変換し、変換後のシリアルデータを順次出力することを特徴とする請求項９、１０または１１に記載の逆拡散符号生成方法。
前記符号格納ステップおよび前記符号読み出しステップの一連の工程を複数用意し、さらに、前記複数の工程からいずれか１つの工程を選択する選択ステップを含むことで、各工程単位に逆拡散符号を生成することを特徴とする請求項９、１０または１１に記載の逆拡散符号生成方法。