JP3428741B2 - 演算装置とアドレス発生装置及びプログラム制御装置 - Google Patents
演算装置とアドレス発生装置及びプログラム制御装置Info
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
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- G06F9/30014—Arithmetic instructions with variable precision
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
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- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Complex Calculations (AREA)
- Executing Machine-Instructions (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理プ
ロセッサ（以下ＤＳＰと略称する）内部の演算装置とア
ドレス発生装置およびプログラム制御装置に関するもの
である。
ロセッサ（以下ＤＳＰと略称する）内部の演算装置とア
ドレス発生装置およびプログラム制御装置に関するもの
である。
【０００２】
【従来の技術】近年、ＤＳＰはディジタル携帯電話等で
多用されている。このような機器組み込み用のＤＳＰに
おいては、消費電力やコストを抑えるため、固定小数点
演算を行う場合が多い。その場合、演算に使用するデー
タの有効桁を信号処理に必要な演算精度に合わせて変化
させる場合がある。
多用されている。このような機器組み込み用のＤＳＰに
おいては、消費電力やコストを抑えるため、固定小数点
演算を行う場合が多い。その場合、演算に使用するデー
タの有効桁を信号処理に必要な演算精度に合わせて変化
させる場合がある。
【０００３】従来技術では、演算回路のビット幅よりも
演算に使用するデータの有効桁が小さい場合、入出力デ
ータをマスクまたはシフトして演算回路のビット幅に合
わせる処理を高速化するための努力がされている。例え
ば、特開平２ー２９３９２８号公報においては、演算語
長可変の算術論理演算機構を用いる構成が記載されてい
る。
演算に使用するデータの有効桁が小さい場合、入出力デ
ータをマスクまたはシフトして演算回路のビット幅に合
わせる処理を高速化するための努力がされている。例え
ば、特開平２ー２９３９２８号公報においては、演算語
長可変の算術論理演算機構を用いる構成が記載されてい
る。
【０００４】以下、図７を参照して、この従来例につい
て説明する。図７は従来のマイクロコンピュータの演算
回路のブロック図である。この従来例によると、それ
は、演算回路の有効桁を設定する演算語長設定回路１０
１と、該設定回路からの制御信号により演算回路に入力
する演算データを生成するデータ補正回路１０３、１０
４と、該設定回路からの制御信号と前記データ補正回路
からのデータにより演算を行なう演算語長可変の算術・
論理演算回路１００と、前記演算回路の出力結果の有効
桁を制御するビット精度設定回路１０２と、該設定回路
からの制御信号により有効桁の補正を行うビット精度補
正回路１０６とからなり、演算入力データ及び演算結果
のデータをマスクまたはシフトするようにしたことによ
り、演算有効桁を合わせるためのソフトウェアの負担を
削減して、システム全体の処理速度の向上を図るように
している。
て説明する。図７は従来のマイクロコンピュータの演算
回路のブロック図である。この従来例によると、それ
は、演算回路の有効桁を設定する演算語長設定回路１０
１と、該設定回路からの制御信号により演算回路に入力
する演算データを生成するデータ補正回路１０３、１０
４と、該設定回路からの制御信号と前記データ補正回路
からのデータにより演算を行なう演算語長可変の算術・
論理演算回路１００と、前記演算回路の出力結果の有効
桁を制御するビット精度設定回路１０２と、該設定回路
からの制御信号により有効桁の補正を行うビット精度補
正回路１０６とからなり、演算入力データ及び演算結果
のデータをマスクまたはシフトするようにしたことによ
り、演算有効桁を合わせるためのソフトウェアの負担を
削減して、システム全体の処理速度の向上を図るように
している。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の演算装置では、データ補正回路から演算回路に対
し、演算回路のビット幅と同じ、すなわち、データの有
効桁よりも大きいビット幅のデータが供給されてしま
い、また演算回路内のキャリーの伝搬を制御しないの
で、演算回路内において有効桁の演算に必要がない部分
まで動作してしまうことにより、消費電力が大きくなる
という問題を有していた。
来の演算装置では、データ補正回路から演算回路に対
し、演算回路のビット幅と同じ、すなわち、データの有
効桁よりも大きいビット幅のデータが供給されてしま
い、また演算回路内のキャリーの伝搬を制御しないの
で、演算回路内において有効桁の演算に必要がない部分
まで動作してしまうことにより、消費電力が大きくなる
という問題を有していた。
【０００６】また、他の例として、ディジタル信号処理
プロセッサ（ＤＳＰ）を機器組み込み用に用いる場合、
データメモリーや命令メモリーを実装するワード数は、
組み込まれる機器のアプリケーションプログラムで使用
する量に合わせて、変化させる場合が多い。例えば、あ
るＤＳＰのデータアドレスレジスタのビットが１６ビッ
トであり、したがって、２の１６乗すなわち６５５３６
ワードのアドレス空間をデータメモリーに対して指示で
きる場合でも、実行するプログラムが実際に使用するデ
ータメモリーの容量が２５６ワードであることがわかっ
ていれば、ＤＳＰの半導体チップには、データメモリー
を２５６ワードだけ実装することが多い。そうすること
により、半導体チップの面積が小さくなるため、価格を
低減できるからである。しかし、その場合、データメモ
リーの２５６ワードのアドレス空間は、たかだか８ビッ
トで指示することができるので、１６ビット幅のアドレ
スレジスタを有するＤＳＰ内部のアドレス発生装置は、
８ビット分だけ無駄な動作を行なうことになるという問
題があった。
プロセッサ（ＤＳＰ）を機器組み込み用に用いる場合、
データメモリーや命令メモリーを実装するワード数は、
組み込まれる機器のアプリケーションプログラムで使用
する量に合わせて、変化させる場合が多い。例えば、あ
るＤＳＰのデータアドレスレジスタのビットが１６ビッ
トであり、したがって、２の１６乗すなわち６５５３６
ワードのアドレス空間をデータメモリーに対して指示で
きる場合でも、実行するプログラムが実際に使用するデ
ータメモリーの容量が２５６ワードであることがわかっ
ていれば、ＤＳＰの半導体チップには、データメモリー
を２５６ワードだけ実装することが多い。そうすること
により、半導体チップの面積が小さくなるため、価格を
低減できるからである。しかし、その場合、データメモ
リーの２５６ワードのアドレス空間は、たかだか８ビッ
トで指示することができるので、１６ビット幅のアドレ
スレジスタを有するＤＳＰ内部のアドレス発生装置は、
８ビット分だけ無駄な動作を行なうことになるという問
題があった。
【０００７】命令メモリーに関しても同様である。実行
するプログラムの行数が２５６ワードであれば、実装す
る命令メモリー容量は、２５６ワードだけの場合があ
る。ＤＳＰのプログラムカウンタのビット幅が１６ビッ
トであれば、そのプログラムカウンタを有するＤＳＰ内
部のプログラム制御装置は、８ビット分だけ余分な動作
をすることになるという問題があった。
するプログラムの行数が２５６ワードであれば、実装す
る命令メモリー容量は、２５６ワードだけの場合があ
る。ＤＳＰのプログラムカウンタのビット幅が１６ビッ
トであれば、そのプログラムカウンタを有するＤＳＰ内
部のプログラム制御装置は、８ビット分だけ余分な動作
をすることになるという問題があった。
【０００８】本発明は、上記の問題に鑑みてなされたも
ので、データの有効桁が演算回路のビット幅より小さい
場合には、有効桁のみを動作するよう制御することによ
り、演算回路とその入力及び出力レジスタの消費電力を
低減し、また、演算速度を向上することができる演算装
置を提供することを目的とする。
ので、データの有効桁が演算回路のビット幅より小さい
場合には、有効桁のみを動作するよう制御することによ
り、演算回路とその入力及び出力レジスタの消費電力を
低減し、また、演算速度を向上することができる演算装
置を提供することを目的とする。
【０００９】また、本発明は、上記の問題に鑑みてなさ
れたもので、最大アドレスのビット幅をメモリーに合わ
せて小さくすると共に、データの有効桁が演算回路のビ
ット幅より小さい場合には、有効桁のみを動作するよう
制御することにより、演算回路とアドレスレジスタ及び
増分レジスタの消費電力を低減し、また、演算速度を向
上することができるアドレス発生装置及びプログラム制
御装置を提供することを目的とする。
れたもので、最大アドレスのビット幅をメモリーに合わ
せて小さくすると共に、データの有効桁が演算回路のビ
ット幅より小さい場合には、有効桁のみを動作するよう
制御することにより、演算回路とアドレスレジスタ及び
増分レジスタの消費電力を低減し、また、演算速度を向
上することができるアドレス発生装置及びプログラム制
御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明による演算装置
は、上記の目的を達成するため、データの演算処理を行
う演算手段と、この演算手段による演算の有効桁を記憶
する演算語長記憶部と、該演算語長記憶部に接続され、
有効桁の演算に必要ない部分における演算手段の動作を
禁止する制御手段とを備え、有効桁のみを演算するよう
にしたことを特徴とするものである。
は、上記の目的を達成するため、データの演算処理を行
う演算手段と、この演算手段による演算の有効桁を記憶
する演算語長記憶部と、該演算語長記憶部に接続され、
有効桁の演算に必要ない部分における演算手段の動作を
禁止する制御手段とを備え、有効桁のみを演算するよう
にしたことを特徴とするものである。
【００１１】また、本発明による演算装置は、上記の目
的を達成するため、演算手段が算術論理演算回路からな
り、該算術論理演算回路で演算処理を行うデータを記憶
する第１及び第２のレジスタと、算術論理演算回路の出
力を記憶する第３のレジスタと、演算語長記憶部に接続
され、第１、第２及び第３のレジスタに対して有効桁の
ビットのみを記憶するように指示するレジスタ制御部と
を備えたことを特徴とするものである。
的を達成するため、演算手段が算術論理演算回路からな
り、該算術論理演算回路で演算処理を行うデータを記憶
する第１及び第２のレジスタと、算術論理演算回路の出
力を記憶する第３のレジスタと、演算語長記憶部に接続
され、第１、第２及び第３のレジスタに対して有効桁の
ビットのみを記憶するように指示するレジスタ制御部と
を備えたことを特徴とするものである。
【００１２】また、本発明によるアドレス発生装置は、
上記の目的を達成するため、データを記憶するメモリー
の最大アドレスのビット幅を記憶する実装アドレス幅記
憶部と、メモリーにアドレスを与えるアドレス生成手段
と、実装アドレス幅記憶部に接続され、最大アドレスの
ビット幅以外のアドレス生成手段の動作を禁止する制御
手段とを備え、最大アドレスのビット幅のみの演算動作
を実行するようにしたことを特徴とするものである。
上記の目的を達成するため、データを記憶するメモリー
の最大アドレスのビット幅を記憶する実装アドレス幅記
憶部と、メモリーにアドレスを与えるアドレス生成手段
と、実装アドレス幅記憶部に接続され、最大アドレスの
ビット幅以外のアドレス生成手段の動作を禁止する制御
手段とを備え、最大アドレスのビット幅のみの演算動作
を実行するようにしたことを特徴とするものである。
【００１３】また、本発明によるアドレス発生装置は、
上記の目的を達成するため、アドレス生成手段が、メモ
リーに指示するアドレスを記憶するアドレスレジスタ
と、該アドレスレジスタの出力のアドレスを修飾する増
分値を記憶する増分レジスタと、アドレスレジスタから
のアドレスと増分レジスタからの増分値とを加算して該
アドレスレジスタに出力する加算器とからなり、制御手
段によりアドレスレジスタ及び前記増分レジスタに対し
有効桁のみを記憶するよう指示し、及び加算器に対し該
有効桁の演算に必要ない部分の動作を禁止する制御信号
を出力するようにしたことを特徴とするものである。
上記の目的を達成するため、アドレス生成手段が、メモ
リーに指示するアドレスを記憶するアドレスレジスタ
と、該アドレスレジスタの出力のアドレスを修飾する増
分値を記憶する増分レジスタと、アドレスレジスタから
のアドレスと増分レジスタからの増分値とを加算して該
アドレスレジスタに出力する加算器とからなり、制御手
段によりアドレスレジスタ及び前記増分レジスタに対し
有効桁のみを記憶するよう指示し、及び加算器に対し該
有効桁の演算に必要ない部分の動作を禁止する制御信号
を出力するようにしたことを特徴とするものである。
【００１４】また、本発明によるプログラム制御装置
は、上記の目的を達成するため、プロセッサの命令を記
憶する命令メモリーと、該命令メモリーの最大アドレス
のビット幅を記憶する実装アドレス幅記憶部と、命令メ
モリーから読出す命令のアドレスを該命令メモリーに与
えるプログラムカウンタと、実装アドレス幅記憶部に接
続され、最大アドレスのビット幅以外のプログラムカウ
ンタの動作を禁止する制御手段とを備え、最大アドレス
のビット幅のみの演算動作を実行するようにしたことを
特徴とするものである。
は、上記の目的を達成するため、プロセッサの命令を記
憶する命令メモリーと、該命令メモリーの最大アドレス
のビット幅を記憶する実装アドレス幅記憶部と、命令メ
モリーから読出す命令のアドレスを該命令メモリーに与
えるプログラムカウンタと、実装アドレス幅記憶部に接
続され、最大アドレスのビット幅以外のプログラムカウ
ンタの動作を禁止する制御手段とを備え、最大アドレス
のビット幅のみの演算動作を実行するようにしたことを
特徴とするものである。
【００１５】また、本発明によるプログラム制御装置
は、上記の目的を達成するため、プログラムカウンタ
が、命令メモリーに指示するアドレスを記憶するアドレ
スレジスタと、該アドレスレジスタの出力のアドレスを
修飾する増分値を記憶する定数発生部と、アドレスレジ
スタからのアドレスと定数発生部からの増分値とを加算
して該アドレスレジスタに出力する加算器とからなり、
制御手段によりアドレスレジスタ及び定数発生部に対し
有効桁のみを記憶するよう指示し、及び加算器に対し有
効桁の演算に必要ない部分の動作を禁止する制御信号を
出力するようにしたことを特徴とするものである。
は、上記の目的を達成するため、プログラムカウンタ
が、命令メモリーに指示するアドレスを記憶するアドレ
スレジスタと、該アドレスレジスタの出力のアドレスを
修飾する増分値を記憶する定数発生部と、アドレスレジ
スタからのアドレスと定数発生部からの増分値とを加算
して該アドレスレジスタに出力する加算器とからなり、
制御手段によりアドレスレジスタ及び定数発生部に対し
有効桁のみを記憶するよう指示し、及び加算器に対し有
効桁の演算に必要ない部分の動作を禁止する制御信号を
出力するようにしたことを特徴とするものである。
【００１６】
【作用】本発明による演算装置は、上記のように構成
し、特に、制御手段が演算手段に対して有効桁の演算に
必要がない部分（例えば、最高有効桁及びそれ以上の
桁）に対するキャリーの伝搬を禁止する制御信号を送信
して、演算手段において有効桁の演算に必要がない部分
が動作しないようにすることにより、消費電力を低減
し、処理速度の向上を図ることができる。
し、特に、制御手段が演算手段に対して有効桁の演算に
必要がない部分（例えば、最高有効桁及びそれ以上の
桁）に対するキャリーの伝搬を禁止する制御信号を送信
して、演算手段において有効桁の演算に必要がない部分
が動作しないようにすることにより、消費電力を低減
し、処理速度の向上を図ることができる。
【００１７】また、本発明による演算装置は、上記のよ
うに構成し、特に、演算制御部が、算術論理演算回路に
対して有効桁の演算に必要がない部分に対するキャリー
の伝搬を禁止して、算術論理演算回路において有効桁の
演算に必要ない部分が動作しないようにすると共に、レ
ジスタ制御部が演算処理を行なうデータを記憶させる第
１および第２のレジスタに対して有効桁のビットのみを
記憶するように指示して、有効桁以外のビットが算術論
理演算回路に入力する値を変化させず、さらにレジスタ
制御部が演算結果を記憶する第３のレジスタに対して有
効桁のビットのみを記憶するように指示して、有効桁以
外の出力ビットを第３のレジスタに記憶させず、演算結
果の有効桁以外のビットが変化しないようにしたことに
より、消費電力を低減し、処理速度の向上を図ることが
できる。
うに構成し、特に、演算制御部が、算術論理演算回路に
対して有効桁の演算に必要がない部分に対するキャリー
の伝搬を禁止して、算術論理演算回路において有効桁の
演算に必要ない部分が動作しないようにすると共に、レ
ジスタ制御部が演算処理を行なうデータを記憶させる第
１および第２のレジスタに対して有効桁のビットのみを
記憶するように指示して、有効桁以外のビットが算術論
理演算回路に入力する値を変化させず、さらにレジスタ
制御部が演算結果を記憶する第３のレジスタに対して有
効桁のビットのみを記憶するように指示して、有効桁以
外の出力ビットを第３のレジスタに記憶させず、演算結
果の有効桁以外のビットが変化しないようにしたことに
より、消費電力を低減し、処理速度の向上を図ることが
できる。
【００１８】本発明によるアドレス発生装置は、上記の
ように構成し、特に、制御手段がアドレス生成手段に対
し、最大アドレスのビット幅以外のアドレス生成手段の
動作を禁止して、最大アドレスのビット幅のみの演算動
作を実行するようにすると共に、最大アドレスのビット
幅より有効桁のビット幅が小さい場合、有効桁の演算に
必要がない部分に対するキャリーの伝搬を禁止して、加
算器において有効桁の演算に必要がない部分が動作しな
いようにするほか、アドレスレジスタ及び増分レジスタ
に対して有効桁のビットのみを記憶するように指示し
て、有効桁以外のビットが加算器に入力しないようにす
ることにより、アドレス生成手段において、有効桁以外
のビットが動作しないようにしたことにより、消費電力
を低減し、処理速度の向上を図ることができる。
ように構成し、特に、制御手段がアドレス生成手段に対
し、最大アドレスのビット幅以外のアドレス生成手段の
動作を禁止して、最大アドレスのビット幅のみの演算動
作を実行するようにすると共に、最大アドレスのビット
幅より有効桁のビット幅が小さい場合、有効桁の演算に
必要がない部分に対するキャリーの伝搬を禁止して、加
算器において有効桁の演算に必要がない部分が動作しな
いようにするほか、アドレスレジスタ及び増分レジスタ
に対して有効桁のビットのみを記憶するように指示し
て、有効桁以外のビットが加算器に入力しないようにす
ることにより、アドレス生成手段において、有効桁以外
のビットが動作しないようにしたことにより、消費電力
を低減し、処理速度の向上を図ることができる。
【００１９】本発明によるプログラム制御装置は、上記
のように構成し、特に、制御手段がプログラムカウンタ
に対し、最大アドレスのビット幅以外のプログラムカウ
ンタの動作を禁止して、最大アドレスのビット幅のみの
演算動作を実行するようにすると共に、最大アドレスの
ビット幅より有効桁のビット幅が小さい場合、有効桁の
演算に必要がない部分に対するキャリーの伝搬を禁止し
て、加算器において有効桁の演算に必要がない部分が動
作しないようにするほか、アドレスレジスタ及び定数発
生部に対して有効桁のビットのみを記憶するように指示
して、有効桁以外のビットが加算器に入力しないように
することにより、プログラムカウンタにおいて、有効桁
以外のビットが動作しないようにしたことにより、消費
電力を低減し、処理速度の向上を図ることができる。
のように構成し、特に、制御手段がプログラムカウンタ
に対し、最大アドレスのビット幅以外のプログラムカウ
ンタの動作を禁止して、最大アドレスのビット幅のみの
演算動作を実行するようにすると共に、最大アドレスの
ビット幅より有効桁のビット幅が小さい場合、有効桁の
演算に必要がない部分に対するキャリーの伝搬を禁止し
て、加算器において有効桁の演算に必要がない部分が動
作しないようにするほか、アドレスレジスタ及び定数発
生部に対して有効桁のビットのみを記憶するように指示
して、有効桁以外のビットが加算器に入力しないように
することにより、プログラムカウンタにおいて、有効桁
以外のビットが動作しないようにしたことにより、消費
電力を低減し、処理速度の向上を図ることができる。
【００２０】
【実施例】以下、添付図面、図１乃至図６に基づき、本
発明の実施例を詳細に説明する。まず、図１及び図２を
参照して、本発明の第１の実施例による演算装置につい
て説明する。図１は本発明の第１の実施例における演算
装置の概略ブロック図であり、図２は図１に示す加算器
の構成の一例を詳細に表す図である。
発明の実施例を詳細に説明する。まず、図１及び図２を
参照して、本発明の第１の実施例による演算装置につい
て説明する。図１は本発明の第１の実施例における演算
装置の概略ブロック図であり、図２は図１に示す加算器
の構成の一例を詳細に表す図である。
【００２１】図１において、１及び２はデータを記憶す
るメモリー（ビット０−ビットｎ）、３及び４はメモリ
ー１及び２に記憶されたデータの供給用バス（ビット０
−ビットｎ）、５及び６はＸ及びＹレジスタ（第１及び
第２のレジスタ）であり、それぞれバス３及び４から供
給されるデータＸ、Ｙを記憶する。７はＸレジスタ５及
びＹレジスタ６から供給されるデータＸ、Ｙに対して加
算を行う加算器（演算手段または算術論理演算回路）、
８は加算器７の演算結果を記憶するレジスタ（第３のレ
ジスタ）、９は演算に使用するデータの有効桁のビット
数を記憶する有効桁数記憶レジスタ（演算語長記憶部）
である。
るメモリー（ビット０−ビットｎ）、３及び４はメモリ
ー１及び２に記憶されたデータの供給用バス（ビット０
−ビットｎ）、５及び６はＸ及びＹレジスタ（第１及び
第２のレジスタ）であり、それぞれバス３及び４から供
給されるデータＸ、Ｙを記憶する。７はＸレジスタ５及
びＹレジスタ６から供給されるデータＸ、Ｙに対して加
算を行う加算器（演算手段または算術論理演算回路）、
８は加算器７の演算結果を記憶するレジスタ（第３のレ
ジスタ）、９は演算に使用するデータの有効桁のビット
数を記憶する有効桁数記憶レジスタ（演算語長記憶部）
である。
【００２２】また、１０は、有効桁数記憶レジスタ９が
指定された値がｎの場合には、レジスタ５、６、８に対
して、ビット０からビットｎー１までのｎビットのみを
記憶するように指示するレジスタ制御部、１１は、後述
するように、加算器７内の各ビットの加算結果から生じ
た各キャリー（有る場合）の次のビットに対する出力を
制御する制御信号
指定された値がｎの場合には、レジスタ５、６、８に対
して、ビット０からビットｎー１までのｎビットのみを
記憶するように指示するレジスタ制御部、１１は、後述
するように、加算器７内の各ビットの加算結果から生じ
た各キャリー（有る場合）の次のビットに対する出力を
制御する制御信号
〔０〕，・・・・・，〔ｎ−１〕を発
生し、有効桁数記憶レジスタ９が指定された値がｎの場
合、その制御信号〔ｎ−１〕により加算器７に対してビ
ットｎー１からビットｎへのキャリーの伝搬を禁止する
ように指示する演算制御部（制御手段）である。尚、本
実施例におけるメモリー１、２及びバス３、４のビット
幅は８ビットとし、ｎ＝７とする。
生し、有効桁数記憶レジスタ９が指定された値がｎの場
合、その制御信号〔ｎ−１〕により加算器７に対してビ
ットｎー１からビットｎへのキャリーの伝搬を禁止する
ように指示する演算制御部（制御手段）である。尚、本
実施例におけるメモリー１、２及びバス３、４のビット
幅は８ビットとし、ｎ＝７とする。
【００２３】次に、図１に示す第１の実施例における演
算装置の動作を説明する前に、図２を参照して、図１に
示す加算器（演算手段）７の詳細な構造について説明す
る。図２は本実施例で使用する加算器７の構造の一例を
示すブロック図である。
算装置の動作を説明する前に、図２を参照して、図１に
示す加算器（演算手段）７の詳細な構造について説明す
る。図２は本実施例で使用する加算器７の構造の一例を
示すブロック図である。
【００２４】図２において、１２はそれぞれＸレジスタ
５及びＹレジスタ６から受けた２つのデータＸ、Ｙのビ
ット０からビットｎまでの各データビットＸ
５及びＹレジスタ６から受けた２つのデータＸ、Ｙのビ
ット０からビットｎまでの各データビットＸ
〔０〕，・
・・，Ｘ〔ｎ−１〕，Ｘ〔ｎ〕及びＹ
・・，Ｘ〔ｎ−１〕，Ｘ〔ｎ〕及びＹ
〔０〕，・・・，
Ｙ〔ｎ−１〕，Ｙ〔ｎ〕を各ビットごとに加算して、各
ビットの加算結果（和）Ｏ
Ｙ〔ｎ−１〕，Ｙ〔ｎ〕を各ビットごとに加算して、各
ビットの加算結果（和）Ｏ
〔０〕，・・・，Ｏ〔ｎ−
１〕，Ｏ〔ｎ〕とキャリー（有る場合）Ｃ O
１〕，Ｏ〔ｎ〕とキャリー（有る場合）Ｃ O
〔０〕，・
・・，Ｃ O〔ｎ−１〕とを出力するｎ個の全加算器（ビ
ットｎの全加算器１２はキャリーを出力しない）、１３
は各ビットの全加算器１２からのキャリーＣ O
・・，Ｃ O〔ｎ−１〕とを出力するｎ個の全加算器（ビ
ットｎの全加算器１２はキャリーを出力しない）、１３
は各ビットの全加算器１２からのキャリーＣ O
〔０〕，
・・・，Ｃ O〔ｎ−１〕を一方の入力に受け、それぞれ
対応する制御信号
・・・，Ｃ O〔ｎ−１〕を一方の入力に受け、それぞれ
対応する制御信号
〔０〕，・・・・・，〔ｎ−１〕を他
方の入力に受けて論理積し、実際に次段の全加算器１２
に渡すキャリーＣ i
方の入力に受けて論理積し、実際に次段の全加算器１２
に渡すキャリーＣ i
〔０〕，・・・，Ｃ i〔ｎ−１〕を
出力するアンド回路である。
出力するアンド回路である。
【００２５】前述のように、本実施例においては、デー
タは８ビット（０−７）であり、ビット０乃至ビット７
まで８個の全加算器１２を使用する。従って、ｎ＝７，
ｎ−１＝６となり、それぞれ全加算器１２に入力するデ
ータビットはＸ
タは８ビット（０−７）であり、ビット０乃至ビット７
まで８個の全加算器１２を使用する。従って、ｎ＝７，
ｎ−１＝６となり、それぞれ全加算器１２に入力するデ
ータビットはＸ
〔０〕−Ｘ〔７〕、Ｙ
〔０〕−Ｙ
〔７〕、その出力はＯ
〔７〕、その出力はＯ
〔０〕−Ｏ〔７〕、キャリーはＣ
O
O
〔０〕−Ｃ O〔６〕、制御信号は
〔０〕−〔６〕、ア
ンド回路から出力するキャリーはそれぞれＣ i
ンド回路から出力するキャリーはそれぞれＣ i
〔０〕−
Ｃ i〔６〕となる。
Ｃ i〔６〕となる。
【００２６】以上の説明から分かるように、ビットｎ−
１からビットｎへのキャリーの伝搬のみを禁止したい場
合には、演算制御部１１からの制御信号はビットｎー１
に対する制御信号〔ｎ−１〕のみを０にし、他のビット
１からビットｎへのキャリーの伝搬のみを禁止したい場
合には、演算制御部１１からの制御信号はビットｎー１
に対する制御信号〔ｎ−１〕のみを０にし、他のビット
〔０〕−〔ｎ−２〕に対しては１であるようにして、ビ
ットｎー１からビットｎへのキャリーＣ i〔ｎ−１〕の
伝搬を禁止すればよい。
ットｎー１からビットｎへのキャリーＣ i〔ｎ−１〕の
伝搬を禁止すればよい。
【００２７】再び、図１及び図２を参照して、以上のよ
うに構成された演算装置において、有効桁（ｍビット）
が４ビット（ビット０−ビット３）であるデータＸ及び
Ｙの加算を行う場合の動作について説明する。Ｘレジス
タ５、Ｙレジスタ６、及びレジスタ８はあらかじめ０に
リセットされているものとする。
うに構成された演算装置において、有効桁（ｍビット）
が４ビット（ビット０−ビット３）であるデータＸ及び
Ｙの加算を行う場合の動作について説明する。Ｘレジス
タ５、Ｙレジスタ６、及びレジスタ８はあらかじめ０に
リセットされているものとする。
【００２８】図１において、まず、有効桁数記憶レジス
タ９にデータの有効桁（ｍビット）のビット数の値４を
記憶する。そして、データＸ及びＹの値をそれぞれメモ
リー１及び２から読みだし、バス３及び４を介してＸレ
ジスタ５及びＹレジスタ６に格納する。このとき、レジ
スタ制御部１０はＸ及びＹレジスタ５、６に対して下位
の４ビットのみを記憶するように指示するので、Ｘ及び
Ｙレジスタ５、６の上位４ビットは０のまま保持され、
下位の４ビットにデータＸ及びＹが格納される。加算器
７はＸ及びＹレジスタ５、６に格納されたデータＸ及び
Ｙの加算を行う。
タ９にデータの有効桁（ｍビット）のビット数の値４を
記憶する。そして、データＸ及びＹの値をそれぞれメモ
リー１及び２から読みだし、バス３及び４を介してＸレ
ジスタ５及びＹレジスタ６に格納する。このとき、レジ
スタ制御部１０はＸ及びＹレジスタ５、６に対して下位
の４ビットのみを記憶するように指示するので、Ｘ及び
Ｙレジスタ５、６の上位４ビットは０のまま保持され、
下位の４ビットにデータＸ及びＹが格納される。加算器
７はＸ及びＹレジスタ５、６に格納されたデータＸ及び
Ｙの加算を行う。
【００２９】このとき、演算制御部１１はビット３のみ
が０で、その他のビット０−２が１である制御信号
が０で、その他のビット０−２が１である制御信号
〔０〕−〔３〕を出力するので、図２における全加算器
１２のうち、ビット３の全加算器からビット４の全加算
器へのキャリーＣ i〔３〕の伝搬が禁止される。ビット
４からビット７までの４個の全加算器はＸ及びＹレジス
タ５、６により入力が全て０に固定されているため動作
せず、ビット０から３までの４個の全加算器のみが動作
して演算を行う。レジスタ８はレジスタ制御部１０から
の制御信号により加算器７の出力のうち、下位４ビット
のみを記憶する。以上の動作により有効桁４ビットの加
算を行う。
１２のうち、ビット３の全加算器からビット４の全加算
器へのキャリーＣ i〔３〕の伝搬が禁止される。ビット
４からビット７までの４個の全加算器はＸ及びＹレジス
タ５、６により入力が全て０に固定されているため動作
せず、ビット０から３までの４個の全加算器のみが動作
して演算を行う。レジスタ８はレジスタ制御部１０から
の制御信号により加算器７の出力のうち、下位４ビット
のみを記憶する。以上の動作により有効桁４ビットの加
算を行う。
【００３０】上記のように本実施例によれば、レジスタ
制御部１０が、Ｘ及びＹレジスタ５、６に対して有効桁
のビットのみを記憶するように指示するので、有効桁以
外のビットから加算器７に入力する値が０のまま変化せ
ず、また、演算制御部１１が、加算器７に対して有効桁
の演算に必要がない部分に対するキャリーの伝搬を禁止
するので、加算器７において有効桁の演算に必要がない
部分の全加算器が動作せず、さらにレジスタ制御部１０
がレジスタ８に対して演算結果の有効桁ビットのみを記
憶するように指示し、演算結果の有効桁以外のビットが
０のまま変化しないようにしたので、データの有効桁が
加算器７のビット幅よりも小さい場合には消費電力を低
減することができる。
制御部１０が、Ｘ及びＹレジスタ５、６に対して有効桁
のビットのみを記憶するように指示するので、有効桁以
外のビットから加算器７に入力する値が０のまま変化せ
ず、また、演算制御部１１が、加算器７に対して有効桁
の演算に必要がない部分に対するキャリーの伝搬を禁止
するので、加算器７において有効桁の演算に必要がない
部分の全加算器が動作せず、さらにレジスタ制御部１０
がレジスタ８に対して演算結果の有効桁ビットのみを記
憶するように指示し、演算結果の有効桁以外のビットが
０のまま変化しないようにしたので、データの有効桁が
加算器７のビット幅よりも小さい場合には消費電力を低
減することができる。
【００３１】なお、上記実施例においては、説明を明確
にするため簡単なシステムについて説明したが、高速桁
上げ機構（例えば桁上げ先見回路）を採用した算術論理
演算回路等においても、上記のようにキャリーの伝搬と
入出力の各レジスタ（Ｘ及びＹレジスタ５、６、レジス
タ８）を制御することにより同様の効果を得ることがで
きる。
にするため簡単なシステムについて説明したが、高速桁
上げ機構（例えば桁上げ先見回路）を採用した算術論理
演算回路等においても、上記のようにキャリーの伝搬と
入出力の各レジスタ（Ｘ及びＹレジスタ５、６、レジス
タ８）を制御することにより同様の効果を得ることがで
きる。
【００３２】また、上記実施例においては、各レジスタ
（Ｘ及びＹレジスタ５、６、レジスタ８）はあらかじめ
０にリセットされているものとして説明したが、０以外
の他の値が保持されたままでもよい。さらに、上記実施
例で演算制御部１１は、出力する制御信号のビットｎー
１のみを０として、加算器のビットｎー１からビットｎ
へのキャリーの伝搬のみを禁止するようにしたが、制御
信号のビットｎ以上の値も０として加算器７のビットｎ
以上のキャリー伝搬を全て禁止するようにしてもよい。
（Ｘ及びＹレジスタ５、６、レジスタ８）はあらかじめ
０にリセットされているものとして説明したが、０以外
の他の値が保持されたままでもよい。さらに、上記実施
例で演算制御部１１は、出力する制御信号のビットｎー
１のみを０として、加算器のビットｎー１からビットｎ
へのキャリーの伝搬のみを禁止するようにしたが、制御
信号のビットｎ以上の値も０として加算器７のビットｎ
以上のキャリー伝搬を全て禁止するようにしてもよい。
【００３３】次に、図３及び図４を参照して、本発明の
第２の実施例によるアドレス発生装置について詳細に説
明する。図３は本発明の第２の実施例におけるアドレス
発生装置の概略ブロック図である。
第２の実施例によるアドレス発生装置について詳細に説
明する。図３は本発明の第２の実施例におけるアドレス
発生装置の概略ブロック図である。
【００３４】図３において、３１はデータを記憶するメ
モリー、３０はメモリー３１に読み書きするデータのア
ドレスを指示するアドレス生成手段である。３３はメモ
リー３１とアドレス生成手段３０に接続されたバス、３
６はメモリー３１に実装されているアドレス領域の最大
アドレスのビット幅を記憶する実装アドレス幅記憶部と
しての実装アドレス幅レジスタ、３９はアドレス生成手
段３０に最大アドレスのビット幅以外の動作を禁止する
ように指示する制御手段である。
モリー、３０はメモリー３１に読み書きするデータのア
ドレスを指示するアドレス生成手段である。３３はメモ
リー３１とアドレス生成手段３０に接続されたバス、３
６はメモリー３１に実装されているアドレス領域の最大
アドレスのビット幅を記憶する実装アドレス幅記憶部と
しての実装アドレス幅レジスタ、３９はアドレス生成手
段３０に最大アドレスのビット幅以外の動作を禁止する
ように指示する制御手段である。
【００３５】次に、第２の実施例についてその動作を説
明する前に、図４を参照して、図３に示すアドレス生成
手段３０及び制御手段３９の内部構成について詳細に説
明する。図４はアドレス生成手段３０及び制御手段３９
の内部構成例を示した第２の実施例におけるアドレス発
生装置のブロック図である。
明する前に、図４を参照して、図３に示すアドレス生成
手段３０及び制御手段３９の内部構成について詳細に説
明する。図４はアドレス生成手段３０及び制御手段３９
の内部構成例を示した第２の実施例におけるアドレス発
生装置のブロック図である。
【００３６】図４において、３２はアドレスレジスタで
あり、メモリー３１に指示するアドレスを記憶する。３
４は増分レジスタであり、アドレスレジスタ３２の出力
のアドレスを修飾するための増分値を記憶する。７は加
算器であり、アドレスレジスタ３２の出力及び増分レジ
スタ３４の出力を加算してアドレスレジスタ３２に出力
するもので、アドレスレジスタ３２には、バス３３の値
（新設定値）、または加算器７の出力（加算により増分
された値）のいずれかが書き込まれて値が更新される。
あり、メモリー３１に指示するアドレスを記憶する。３
４は増分レジスタであり、アドレスレジスタ３２の出力
のアドレスを修飾するための増分値を記憶する。７は加
算器であり、アドレスレジスタ３２の出力及び増分レジ
スタ３４の出力を加算してアドレスレジスタ３２に出力
するもので、アドレスレジスタ３２には、バス３３の値
（新設定値）、または加算器７の出力（加算により増分
された値）のいずれかが書き込まれて値が更新される。
【００３７】また、３７はレジスタ制御部であり、実装
アドレス幅レジスタ３６に指定した値をｎとすると、ア
ドレスレジスタ３２及び増分レジスタ３４に対して、ビ
ット０からビットｎー１までのｎビットのみを記憶する
ように指示する。３８は加算制御部であり、実装アドレ
ス幅レジスタ３６に指定した値がｎの場合には、加算器
７に対してビットｎー１からビットｎへのキャリーの伝
搬を禁止するように指示する。
アドレス幅レジスタ３６に指定した値をｎとすると、ア
ドレスレジスタ３２及び増分レジスタ３４に対して、ビ
ット０からビットｎー１までのｎビットのみを記憶する
ように指示する。３８は加算制御部であり、実装アドレ
ス幅レジスタ３６に指定した値がｎの場合には、加算器
７に対してビットｎー１からビットｎへのキャリーの伝
搬を禁止するように指示する。
【００３８】図２は第１の実施例における加算器７の一
例として前述したが、第２の実施例における加算器７の
一例としても同様に使用することができる。従って、こ
こで、再度簡単に説明すると、図２に示す構成の加算器
７において、８個の全加算器１２間を伝搬するキャリー
信号線に対し計７個のアンド回路１３が配置され、各ア
ンド回路１３の一方の入力に対し加算制御部３８から各
１ビット、計７ビットの制御信号
例として前述したが、第２の実施例における加算器７の
一例としても同様に使用することができる。従って、こ
こで、再度簡単に説明すると、図２に示す構成の加算器
７において、８個の全加算器１２間を伝搬するキャリー
信号線に対し計７個のアンド回路１３が配置され、各ア
ンド回路１３の一方の入力に対し加算制御部３８から各
１ビット、計７ビットの制御信号
〔０〕，・・・，
〔６〕を入力する。制御信号をビットｎー１（本実施例
ではビット６）のみ０で他のビットは１であるように設
定して、ビット６（ｎー１）からビット７（ｎ）へのキ
ャリーの伝搬を禁止する。
〔６〕を入力する。制御信号をビットｎー１（本実施例
ではビット６）のみ０で他のビットは１であるように設
定して、ビット６（ｎー１）からビット７（ｎ）へのキ
ャリーの伝搬を禁止する。
【００３９】なお本実施例において、メモリー３１およ
びバス３３のビット幅は８ビットであるとする。また、
メモリー３１に実装されているアドレス領域は、０番地
からｆ番地の１６ワード分であるものとする。
びバス３３のビット幅は８ビットであるとする。また、
メモリー３１に実装されているアドレス領域は、０番地
からｆ番地の１６ワード分であるものとする。
【００４０】以下、図３及び図４を参照して、以上のよ
うに構成されたアドレス発生装置を用い、アドレスｆ番
地からー１ずつデクリメントして、順にアドレスを発生
する場合のアドレス発生装置の動作について説明する。
アドレスレジスタ３２及び増分レジスタ３４はあらかじ
め０にリセットされているものとする。
うに構成されたアドレス発生装置を用い、アドレスｆ番
地からー１ずつデクリメントして、順にアドレスを発生
する場合のアドレス発生装置の動作について説明する。
アドレスレジスタ３２及び増分レジスタ３４はあらかじ
め０にリセットされているものとする。
【００４１】本実施例において、アドレスの有効桁のビ
ット数は４ビット（ビット０−３）であるものとし、ま
ず、実装アドレス幅レジスタ３６にアドレスの有効桁の
ビット数の値４を記憶する。また増分レジスタ３４に
は、バス３３を介してー１の値を記憶させる。このと
き、レジスタ制御部３７は増分レジスタ３４に対して下
位の４ビットのみを記憶するように指示するので、増分
レジスタ３４の上位４ビットは０のまま保持され、下位
の４ビットに、ー１の値を４ビットの２の補数で表した
値ｆが格納される。そして発生したアドレスの先頭番地
の値ｆを、バス３３を介してアドレスレジスタ３２に格
納する。このとき、レジスタ制御部３７はアドレスレジ
スタ３２に対して下位の４ビットのみを記憶するように
指示するので、アドレスレジスタ３２の上位４ビットは
０のまま保持され、下位の４ビットにアドレスの値ｆが
格納される。メモリー３１にはアドレス値ｆが供給され
る。
ット数は４ビット（ビット０−３）であるものとし、ま
ず、実装アドレス幅レジスタ３６にアドレスの有効桁の
ビット数の値４を記憶する。また増分レジスタ３４に
は、バス３３を介してー１の値を記憶させる。このと
き、レジスタ制御部３７は増分レジスタ３４に対して下
位の４ビットのみを記憶するように指示するので、増分
レジスタ３４の上位４ビットは０のまま保持され、下位
の４ビットに、ー１の値を４ビットの２の補数で表した
値ｆが格納される。そして発生したアドレスの先頭番地
の値ｆを、バス３３を介してアドレスレジスタ３２に格
納する。このとき、レジスタ制御部３７はアドレスレジ
スタ３２に対して下位の４ビットのみを記憶するように
指示するので、アドレスレジスタ３２の上位４ビットは
０のまま保持され、下位の４ビットにアドレスの値ｆが
格納される。メモリー３１にはアドレス値ｆが供給され
る。
【００４２】次に、加算器７は、アドレスレジスタ３２
の出力及び増分レジスタ３４の出力の加算を行う。この
とき、加算制御部３８はビット３のみが０で、その他の
ビットが１である制御信号
の出力及び増分レジスタ３４の出力の加算を行う。この
とき、加算制御部３８はビット３のみが０で、その他の
ビットが１である制御信号
〔０〕，・・・，〔３〕を出
力するので、図２における全加算器１２のうち、ビット
３の全加算器１２からビット４の全加算器１２へのキャ
リー伝搬が禁止される。ビット４からビット７までの４
個の全加算器１２は入力がアドレスレジスタ３２及び増
分レジスタ３４により全て０に固定されるため動作せ
ず、ビット０からビット３までの４個の全加算器１２の
みが動作して加算を行う。アドレスレジスタ３２はレジ
スタ制御部３７からの制御信号により加算器７の出力の
うち、下位の４ビットのみを記憶する。以上の動作を繰
り返すことにより、メモリー３１には、４ビットのアド
レス値ｅ、ｄ、ｃ、ｂ、ａ、９、８、・・・が、順に供
給される。
力するので、図２における全加算器１２のうち、ビット
３の全加算器１２からビット４の全加算器１２へのキャ
リー伝搬が禁止される。ビット４からビット７までの４
個の全加算器１２は入力がアドレスレジスタ３２及び増
分レジスタ３４により全て０に固定されるため動作せ
ず、ビット０からビット３までの４個の全加算器１２の
みが動作して加算を行う。アドレスレジスタ３２はレジ
スタ制御部３７からの制御信号により加算器７の出力の
うち、下位の４ビットのみを記憶する。以上の動作を繰
り返すことにより、メモリー３１には、４ビットのアド
レス値ｅ、ｄ、ｃ、ｂ、ａ、９、８、・・・が、順に供
給される。
【００４３】上記のように本実施例によれば、レジスタ
制御部３７が、アドレスレジスタ３２及び増分レジスタ
３４に対して、メモリー３１に実装されている最大アド
レスのビット幅のみを記憶するように指示するので、最
大アドレスのビット幅以外のビットから加算器７に入力
する値が０のまま変化せず、また、加算制御部３８が、
加算器７に対して最大アドレスのビット幅の加算に必要
がない部分に対するキャリーの伝搬を禁止するので、加
算器７において、最大アドレスのビット幅の加算に必要
がない部分の全加算器１２が動作せず、さらにレジスタ
制御部３７が、アドレスレジスタ３２に対して有効桁の
ビットのみを記憶するように指示し、最大アドレスのビ
ット幅以外のビットが０のまま変化しないので、メモリ
ー３１に実装されている最大アドレスのビット幅が、加
算器７のビット幅よりも小さい場合には消費電力を低減
することができる。
制御部３７が、アドレスレジスタ３２及び増分レジスタ
３４に対して、メモリー３１に実装されている最大アド
レスのビット幅のみを記憶するように指示するので、最
大アドレスのビット幅以外のビットから加算器７に入力
する値が０のまま変化せず、また、加算制御部３８が、
加算器７に対して最大アドレスのビット幅の加算に必要
がない部分に対するキャリーの伝搬を禁止するので、加
算器７において、最大アドレスのビット幅の加算に必要
がない部分の全加算器１２が動作せず、さらにレジスタ
制御部３７が、アドレスレジスタ３２に対して有効桁の
ビットのみを記憶するように指示し、最大アドレスのビ
ット幅以外のビットが０のまま変化しないので、メモリ
ー３１に実装されている最大アドレスのビット幅が、加
算器７のビット幅よりも小さい場合には消費電力を低減
することができる。
【００４４】また、加算器７において、上位桁へのキャ
リー伝搬が禁止されることにより、加算に要する時間が
短くなるため、ＤＳＰ全体のマシンサイクルを短縮し
て、高速に動作することが可能である。
リー伝搬が禁止されることにより、加算に要する時間が
短くなるため、ＤＳＰ全体のマシンサイクルを短縮し
て、高速に動作することが可能である。
【００４５】次に、図５及び図６を参照して、本発明の
第３の実施例によるプログラム制御装置について詳細に
説明する。図５は本発明の第３の実施例におけるプログ
ラム制御装置の概略ブロック図である。
第３の実施例によるプログラム制御装置について詳細に
説明する。図５は本発明の第３の実施例におけるプログ
ラム制御装置の概略ブロック図である。
【００４６】図５において、５１は命令コードを記憶す
る命令メモリー、５２は命令メモリー５１に対し、読み
だす命令コードのアドレスを指示するプログラムカウン
タである。５０はプログラムカウンタ５２に接続された
バス、５４は命令メモリー５１に実装されているアドレ
ス領域の最大アドレスのビット幅を記憶する実装アドレ
ス幅記憶部としての実装アドレス幅レジスタであり、５
３はプログラムカウンタ５２に最大アドレスのビット幅
以外の動作を禁止するように指示する制御手段、５５は
命令メモリー５１から出力された命令コードをデコード
して制御信号を出力する命令デコーダである。
る命令メモリー、５２は命令メモリー５１に対し、読み
だす命令コードのアドレスを指示するプログラムカウン
タである。５０はプログラムカウンタ５２に接続された
バス、５４は命令メモリー５１に実装されているアドレ
ス領域の最大アドレスのビット幅を記憶する実装アドレ
ス幅記憶部としての実装アドレス幅レジスタであり、５
３はプログラムカウンタ５２に最大アドレスのビット幅
以外の動作を禁止するように指示する制御手段、５５は
命令メモリー５１から出力された命令コードをデコード
して制御信号を出力する命令デコーダである。
【００４７】次に、第３の実施例についてその動作を説
明する前に、図６を参照して、図５に示すプログラムカ
ウンタ５２及び制御手段５３の内部構成について詳細に
説明する。図６はプログラムカウンタ５２及び制御手段
５３の内部構成例を示した第３の実施例におけるプログ
ラム制御装置のブロック図である。
明する前に、図６を参照して、図５に示すプログラムカ
ウンタ５２及び制御手段５３の内部構成について詳細に
説明する。図６はプログラムカウンタ５２及び制御手段
５３の内部構成例を示した第３の実施例におけるプログ
ラム制御装置のブロック図である。
【００４８】図６において、５７は命令メモリー５１に
指示するアドレスを記憶するアドレスレジスタであり、
５６はアドレスレジスタ５７の出力のアドレスを修飾す
るための増分値１を発生して出力する定数発生部であ
り、７はアドレスレジスタ５７の出力と定数発生部５６
の出力を加算してアドレスレジスタ５７に出力する内容
が前述同様の加算器である。
指示するアドレスを記憶するアドレスレジスタであり、
５６はアドレスレジスタ５７の出力のアドレスを修飾す
るための増分値１を発生して出力する定数発生部であ
り、７はアドレスレジスタ５７の出力と定数発生部５６
の出力を加算してアドレスレジスタ５７に出力する内容
が前述同様の加算器である。
【００４９】アドレスレジスタ５７には、バス５０の値
（新設定値）または加算器７の出力（加算された値）の
いずれかが書き込まれて、値が更新される。５８はレジ
スタ制御部であり、レジスタ５４に指定した値をｎとす
ると、アドレスレジスタ５７に対して、ビット０からビ
ットｎー１までのｎビットのみを記憶するように指示す
る。５９は加算制御部であり、レジスタ５４に指定した
値がｎの場合には、加算器７に対してビットｎー１から
ビットｎへのキャリーの伝搬を禁止するように指示す
る。
（新設定値）または加算器７の出力（加算された値）の
いずれかが書き込まれて、値が更新される。５８はレジ
スタ制御部であり、レジスタ５４に指定した値をｎとす
ると、アドレスレジスタ５７に対して、ビット０からビ
ットｎー１までのｎビットのみを記憶するように指示す
る。５９は加算制御部であり、レジスタ５４に指定した
値がｎの場合には、加算器７に対してビットｎー１から
ビットｎへのキャリーの伝搬を禁止するように指示す
る。
【００５０】図２は第１及び第２の実施例における加算
器７の一例として前述したが、第３の実施例における加
算器７の一例としても使用することができる。従って、
ここで、再度簡単に説明すると、図２に示す構成の加算
器７において、８個の全加算器１２間を伝搬するキャリ
ー信号線に対し計７個のアンド回路１３が配置され、各
アンド回路１３の一方の入力に対し加算制御部５９から
各１ビット、計７ビットの制御信号
器７の一例として前述したが、第３の実施例における加
算器７の一例としても使用することができる。従って、
ここで、再度簡単に説明すると、図２に示す構成の加算
器７において、８個の全加算器１２間を伝搬するキャリ
ー信号線に対し計７個のアンド回路１３が配置され、各
アンド回路１３の一方の入力に対し加算制御部５９から
各１ビット、計７ビットの制御信号
〔０〕，・・・，
〔６〕を入力する。制御信号をビットｎー１（本実施例
ではビット６）のみ０で他のビットは１であるように設
定して、ビット６（ｎー１）からビット７（ｎ）へのキ
ャリーの伝搬を禁止する。
〔６〕を入力する。制御信号をビットｎー１（本実施例
ではビット６）のみ０で他のビットは１であるように設
定して、ビット６（ｎー１）からビット７（ｎ）へのキ
ャリーの伝搬を禁止する。
【００５１】なお本実施例において、バス５０及びアド
レスレジスタ５７のビット幅は８ビットであるとする。
また、命令メモリー５１に実装されているアドレス領域
は、０番地からｆ番地の１６ワード分であるものとす
る。
レスレジスタ５７のビット幅は８ビットであるとする。
また、命令メモリー５１に実装されているアドレス領域
は、０番地からｆ番地の１６ワード分であるものとす
る。
【００５２】以下、図５及び図６を参照して、以上のよ
うに構成されたプログラム制御装置を用い、アドレス０
番地から＋１ずつインクリメントして、順にアドレスを
発生する場合のプログラム制御装置の動作について説明
する。アドレスレジスタ５７はあらかじめ０にリセット
されているものとする。
うに構成されたプログラム制御装置を用い、アドレス０
番地から＋１ずつインクリメントして、順にアドレスを
発生する場合のプログラム制御装置の動作について説明
する。アドレスレジスタ５７はあらかじめ０にリセット
されているものとする。
【００５３】本実施例において、アドレスの有効桁のビ
ット数は４ビット（ビット０−３）であるものとし、ま
ず、実装アドレス幅レジスタ５４にアドレスの有効桁の
ビット数の値４を記憶する。アドレスレジスタ５７はあ
らかじめ０にリセットされているので、命令メモリー５
１には先頭番地の値０が供給される。
ット数は４ビット（ビット０−３）であるものとし、ま
ず、実装アドレス幅レジスタ５４にアドレスの有効桁の
ビット数の値４を記憶する。アドレスレジスタ５７はあ
らかじめ０にリセットされているので、命令メモリー５
１には先頭番地の値０が供給される。
【００５４】次に、加算器７は、アドレスレジスタ５７
の出力及び定数発生部５６の出力の加算を行う。このと
き、加算制御部５９はビット３のみが０で、その他のビ
ットが１である制御信号
の出力及び定数発生部５６の出力の加算を行う。このと
き、加算制御部５９はビット３のみが０で、その他のビ
ットが１である制御信号
〔０〕，・・・，〔３〕を出力
するので、図２における全加算器１２のうち、ビット３
の全加算器１２からビット４の全加算器１２へのキャリ
ー伝搬が禁止される。ビット４からビット７までの４個
の全加算器１２は入力が全て０に固定されるため動作せ
ず、ビット０からビット３までの４個の全加算器１２の
みが動作して加算を行う。アドレスレジスタ５７はレジ
スタ制御部５８からの制御信号により加算器７の出力の
うち、下位の４ビットのみを記憶する。以上の動作を繰
り返すことにより、命令メモリー５１には、４ビットの
アドレス値０、１、２、３、・・・が、順に供給され
る。
するので、図２における全加算器１２のうち、ビット３
の全加算器１２からビット４の全加算器１２へのキャリ
ー伝搬が禁止される。ビット４からビット７までの４個
の全加算器１２は入力が全て０に固定されるため動作せ
ず、ビット０からビット３までの４個の全加算器１２の
みが動作して加算を行う。アドレスレジスタ５７はレジ
スタ制御部５８からの制御信号により加算器７の出力の
うち、下位の４ビットのみを記憶する。以上の動作を繰
り返すことにより、命令メモリー５１には、４ビットの
アドレス値０、１、２、３、・・・が、順に供給され
る。
【００５５】上記のように本実施例によれば、レジスタ
制御部５８が、アドレスレジスタ５７に対して、命令メ
モリー５１に実装されている最大アドレスのビット幅の
みを記憶するように指示するので、最大アドレスのビッ
ト幅以外のビットから加算器７に入力する値が０のまま
変化せず、また、加算制御部５９が、加算器７に対して
最大アドレスのビット幅の加算に必要がない部分へのキ
ャリーの伝搬を禁止するので、加算器７において、最大
アドレスのビット幅の加算に必要がない部分の全加算器
１２が動作せず、さらにレジスタ制御部５８が、アドレ
スレジスタ５７に対して有効桁のビットのみを記憶する
ように指示し、最大アドレスのビット幅以外のビットが
０のまま変化しないので、命令メモリー５１に実装され
ている最大アドレスのビット幅が、プログラムカウンタ
５２のビット幅、すなわちアドレスレジスタ５７のビッ
ト幅よりも小さい場合には、消費電力を低減することが
できる。
制御部５８が、アドレスレジスタ５７に対して、命令メ
モリー５１に実装されている最大アドレスのビット幅の
みを記憶するように指示するので、最大アドレスのビッ
ト幅以外のビットから加算器７に入力する値が０のまま
変化せず、また、加算制御部５９が、加算器７に対して
最大アドレスのビット幅の加算に必要がない部分へのキ
ャリーの伝搬を禁止するので、加算器７において、最大
アドレスのビット幅の加算に必要がない部分の全加算器
１２が動作せず、さらにレジスタ制御部５８が、アドレ
スレジスタ５７に対して有効桁のビットのみを記憶する
ように指示し、最大アドレスのビット幅以外のビットが
０のまま変化しないので、命令メモリー５１に実装され
ている最大アドレスのビット幅が、プログラムカウンタ
５２のビット幅、すなわちアドレスレジスタ５７のビッ
ト幅よりも小さい場合には、消費電力を低減することが
できる。
【００５６】なお、上記実施例においては説明をわかり
やすくするため、簡単なシステムについて説明したが、
プログラム分岐の際の戻りアドレスを保持するためのス
タックメモリーを有するプログラム制御装置等において
も、上記のようにキャリー伝搬及び各種レジスタを制御
することにより同様の効果が得られる。
やすくするため、簡単なシステムについて説明したが、
プログラム分岐の際の戻りアドレスを保持するためのス
タックメモリーを有するプログラム制御装置等において
も、上記のようにキャリー伝搬及び各種レジスタを制御
することにより同様の効果が得られる。
【００５７】
【発明の効果】本発明による演算装置は、以上説明した
ように構成して、制御手段が演算手段に対し有効桁の演
算に必要がない部分に対するキャリーの伝搬を禁止する
制御信号を送信して、演算手段において、有効桁の演算
に必要がない部分が動作しないようにすることにより、
消費電力を低減し、処理速度の向上を図ることができ
る。
ように構成して、制御手段が演算手段に対し有効桁の演
算に必要がない部分に対するキャリーの伝搬を禁止する
制御信号を送信して、演算手段において、有効桁の演算
に必要がない部分が動作しないようにすることにより、
消費電力を低減し、処理速度の向上を図ることができ
る。
【００５８】また、本発明による演算装置は、以上説明
したように構成して、演算制御部が、加算器に対し有効
桁の演算に必要がない部分に対するキャリーの伝搬を禁
止して、加算器において有効桁の演算に必要がない部分
が動作しないようにすると共に、レジスタ制御部が演算
処理を行なうデータを記憶させる第１および第２のレジ
スタに対して有効桁のビットのみを記憶するように指示
して、有効桁以外のビットが算術論理演算回路に入力す
る値を変化させず、さらにレジスタ制御部が演算結果を
記憶する第３のレジスタに対して有効桁のビットのみを
記憶するように指示して、有効桁以外の出力ビットを第
３のレジスタに記憶させず、演算結果の有効桁以外のビ
ットが変化しないようにしたことにより、更に消費電力
を低減し、処理速度の向上を図ることができる。
したように構成して、演算制御部が、加算器に対し有効
桁の演算に必要がない部分に対するキャリーの伝搬を禁
止して、加算器において有効桁の演算に必要がない部分
が動作しないようにすると共に、レジスタ制御部が演算
処理を行なうデータを記憶させる第１および第２のレジ
スタに対して有効桁のビットのみを記憶するように指示
して、有効桁以外のビットが算術論理演算回路に入力す
る値を変化させず、さらにレジスタ制御部が演算結果を
記憶する第３のレジスタに対して有効桁のビットのみを
記憶するように指示して、有効桁以外の出力ビットを第
３のレジスタに記憶させず、演算結果の有効桁以外のビ
ットが変化しないようにしたことにより、更に消費電力
を低減し、処理速度の向上を図ることができる。
【００５９】本発明によるアドレス発生装置は、以上説
明したように構成して、制御手段がアドレス生成手段に
対し、最大アドレスのビット幅以外のアドレス生成手段
の動作を禁止して、最大アドレスのビット幅のみの演算
動作を実行するようにすると共に、最大アドレスのビッ
ト幅より有効桁のビット幅が小さい場合、アドレス生成
手段において、有効桁以上のビットが動作しないように
したことにより、消費電力を低減し、処理速度の向上を
図ることができる。
明したように構成して、制御手段がアドレス生成手段に
対し、最大アドレスのビット幅以外のアドレス生成手段
の動作を禁止して、最大アドレスのビット幅のみの演算
動作を実行するようにすると共に、最大アドレスのビッ
ト幅より有効桁のビット幅が小さい場合、アドレス生成
手段において、有効桁以上のビットが動作しないように
したことにより、消費電力を低減し、処理速度の向上を
図ることができる。
【００６０】本発明によるプログラム制御装置は、以上
説明したように構成して、制御手段がプログラムカウン
タに対し、最大アドレスのビット幅以外のプログラムカ
ウンタの動作を禁止して、最大アドレスのビット幅のみ
の演算動作を実行するようにすると共に、最大アドレス
のビット幅より有効桁のビット幅が小さい場合、プログ
ラムカウンタにおいて、有効桁以外のビットが動作しな
いようにしたことにより、消費電力を低減し、処理速度
の向上を図ることができる。
説明したように構成して、制御手段がプログラムカウン
タに対し、最大アドレスのビット幅以外のプログラムカ
ウンタの動作を禁止して、最大アドレスのビット幅のみ
の演算動作を実行するようにすると共に、最大アドレス
のビット幅より有効桁のビット幅が小さい場合、プログ
ラムカウンタにおいて、有効桁以外のビットが動作しな
いようにしたことにより、消費電力を低減し、処理速度
の向上を図ることができる。
【００６１】従って、本発明による演算装置とアドレス
発生装置およびプログラム制御装置は、以上説明したよ
うに、消費電力を低減し、処理速度の向上を図ることが
できるため、更に経済性の向上および機器使用上の利便
性の向上を図ることができる。
発生装置およびプログラム制御装置は、以上説明したよ
うに、消費電力を低減し、処理速度の向上を図ることが
できるため、更に経済性の向上および機器使用上の利便
性の向上を図ることができる。
【図１】本発明の第一の実施例における演算装置の概略
ブロック図
ブロック図
【図２】図１に示す加算器の構成の一例を詳細に表す図
【図３】本発明の第２の実施例におけるアドレス発生装
置の概略ブロック図
置の概略ブロック図
【図４】図３に示すアドレス生成手段及び制御手段の内
部構成例を示した第２の実施例におけるアドレス発生装
置のブロック図
部構成例を示した第２の実施例におけるアドレス発生装
置のブロック図
【図５】本発明の第３の実施例におけるプログラム制御
装置の概略ブロック図
装置の概略ブロック図
【図６】図５に示すプログラムカウンタ及び制御手段の
内部構成例を示した第３の実施例におけるプログラム制
御装置のブロック図
内部構成例を示した第３の実施例におけるプログラム制
御装置のブロック図
【図７】従来のマイクロコンピュータの演算回路のブロ
ック図
ック図
１ メモリー
２ メモリー
３ バス
４ バス
５ Ｘレジスタ
６ Ｙレジスタ
７ 加算器
８ レジスタ
９ 有効桁数記憶レジスタ
１０ レジスタ制御部
１１ 演算制御部
１２ 全加算器
１３ アンド回路
３０ アドレス生成手段
３１ メモリー
３２ アドレスレジスタ
３３ バス
３４ 増分レジスタ
３６ 実装アドレス幅レジスタ
３７ レジスタ制御部
３８ 加算制御部
３９ 制御手段
５０ バス
５１ 命令メモリー
５２ プログラムカウンタ
５３ 制御手段
５４ 実装アドレス幅レジスタ
５５ 命令デコーダ
５６ 定数発生部
５７ アドレスレジスタ
５８ レジスタ制御部
５９ 加算制御部
Claims (6)
- 【請求項１】データの演算処理を行う演算手段と、 該演算手段の有効桁を記憶する演算語長記憶部と、 該演算語長記憶部に接続され、前記有効桁の演算に必要
ない部分の前記演算手段の動作を禁止する制御手段とを
備え、 有効桁のみ演算することを特徴とする演算装置。 - 【請求項２】前記演算手段は算術論理演算回路からな
り、該算術論理演算回路で演算処理を行うデータを記憶
する第１及び第２のレジスタと、 前記算術論理演算回路の出力を記憶する第３のレジスタ
と、 前記演算語長記憶部に接続され、前記第１、第２及び第
３のレジスタに対して有効桁のビットのみを記憶するよ
うに指示するレジスタ制御部とを備えたことを特徴とす
る請求項１記載の演算装置。 - 【請求項３】データを記憶するメモリーの最大アドレス
のビット幅を記憶する実装アドレス幅記憶部と、 前記メモリーにアドレスを与えるアドレス生成手段と、 前記実装アドレス幅記憶部に接続され、前記最大アドレ
スのビット幅以外の前記アドレス生成手段の動作を禁止
する制御手段とを備え、 最大アドレスのビット幅のみの演算動作を実行すること
を特徴とするアドレス発生装置。 - 【請求項４】前記アドレス生成手段は、前記メモリーに
指示するアドレスを記憶するアドレスレジスタと、 該アドレスレジスタの出力のアドレスを修飾する増分値
を記憶する増分レジスタと、 前記アドレスレジスタからのアドレスと前記増分レジス
タからの増分値とを加算して該アドレスレジスタに出力
する加算器とからなり、 前記制御手段は前記アドレスレジスタ及び前記増分レジ
スタに対し有効桁のみを記憶するよう指示し、及び前記
加算器に対し該有効桁の演算に必要ない部分の動作を禁
止する制御信号を出力することを特徴とする請求項３記
載のアドレス発生装置。 - 【請求項５】プロセッサの命令を記憶する命令メモリー
と、 該命令メモリーの最大アドレスのビット幅を記憶する実
装アドレス幅記憶部と、 前記命令メモリーから読出す命令のアドレスを該命令メ
モリーに与えるプログラムカウンタと、 前記実装アドレス幅記憶部に接続され、前記最大アドレ
スのビット幅以外の前記プログラムカウンタの動作を禁
止する制御手段とを備え、 最大アドレスのビット幅のみの演算動作を実行すること
を特徴とするプログラム制御装置。 - 【請求項６】前記プログラムカウンタは、前記命令メモ
リーに指示するアドレスを記憶するアドレスレジスタ
と、 該アドレスレジスタの出力のアドレスを修飾する増分値
を記憶する定数発生部と、 前記アドレスレジスタからのアドレスと前記定数発生部
からの増分値とを加算して該アドレスレジスタに出力す
る加算器とからなり、前記制御手段は前記アドレスレジ
スタ及び前記定数発生部に対し有効桁のみを記憶するよ
う指示し、及び前記加算器に対し該有効桁の演算に必要
ない部分の動作を禁止する制御信号を出力することを特
徴とする請求項５記載のプログラム制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22080694A JP3428741B2 (ja) | 1994-02-14 | 1994-08-24 | 演算装置とアドレス発生装置及びプログラム制御装置 |
| US08/385,121 US5615140A (en) | 1994-02-14 | 1995-02-07 | Fixed-point arithmetic unit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-17190 | 1994-02-14 | ||
| JP1719094 | 1994-02-14 | ||
| JP22080694A JP3428741B2 (ja) | 1994-02-14 | 1994-08-24 | 演算装置とアドレス発生装置及びプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07271554A JPH07271554A (ja) | 1995-10-20 |
| JP3428741B2 true JP3428741B2 (ja) | 2003-07-22 |
Family
ID=26353676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22080694A Expired - Fee Related JP3428741B2 (ja) | 1994-02-14 | 1994-08-24 | 演算装置とアドレス発生装置及びプログラム制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5615140A (ja) |
| JP (1) | JP3428741B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5870616A (en) * | 1996-10-04 | 1999-02-09 | International Business Machines Corporation | System and method for reducing power consumption in an electronic circuit |
| US6076098A (en) * | 1996-10-18 | 2000-06-13 | Samsung Electronics Co., Ltd. | Adder for generating sum and sum plus one in parallel |
| US6260055B1 (en) * | 1997-10-15 | 2001-07-10 | Kabushiki Kaisha Toshiba | Data split parallel shifter and parallel adder/subtractor |
| TW514822B (en) * | 1999-05-06 | 2002-12-21 | Ind Tech Res Inst | Low power consumption mathematic apparatus and method |
| US6732136B1 (en) * | 1999-12-23 | 2004-05-04 | Intel Corporation | Differential, low voltage swing reducer |
| US20030037085A1 (en) * | 2001-08-20 | 2003-02-20 | Sandbote Sam B. | Field processing unit |
| US8595279B2 (en) * | 2006-02-27 | 2013-11-26 | Qualcomm Incorporated | Floating-point processor with reduced power requirements for selectable subprecision |
| JP2009187075A (ja) * | 2008-02-04 | 2009-08-20 | Japan Radio Co Ltd | デジタル回路 |
| CN101803206B (zh) * | 2008-08-15 | 2013-09-04 | Lsi公司 | 近码字的rom列表解码 |
| RU2674281C1 (ru) * | 2017-12-26 | 2018-12-06 | Федеральное государственное унитарное предприятие "Центральный научно-исследовательский институт машиностроения" (ФГУП ЦНИИмаш) | Устройство формирования оптимальных управляющих воздействий для обеспечения устойчивой работы сложных технических систем |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3331056A (en) * | 1964-07-15 | 1967-07-11 | Honeywell Inc | Variable width addressing arrangement |
| US5189636A (en) * | 1987-11-16 | 1993-02-23 | Intel Corporation | Dual mode combining circuitry |
| GB8904392D0 (en) * | 1989-02-27 | 1989-04-12 | Ibm | An arithmetic logic unit for a graphics processor |
| JPH02293928A (ja) * | 1989-05-08 | 1990-12-05 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| US5237672A (en) * | 1989-07-28 | 1993-08-17 | Texas Instruments Incorporated | Dynamically adaptable memory controller for various size memories |
| US5210839A (en) * | 1990-12-21 | 1993-05-11 | Sun Microsystems, Inc. | Method and apparatus for providing a memory address from a computer instruction using a mask register |
| US5404474A (en) * | 1992-01-10 | 1995-04-04 | Digital Equipment Corporation | Apparatus and method for addressing a variable sized block of memory |
| US5390135A (en) * | 1993-11-29 | 1995-02-14 | Hewlett-Packard | Parallel shift and add circuit and method |
-
1994
- 1994-08-24 JP JP22080694A patent/JP3428741B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-07 US US08/385,121 patent/US5615140A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07271554A (ja) | 1995-10-20 |
| US5615140A (en) | 1997-03-25 |
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