JP3467441B2 - バッファ回路 - Google Patents
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
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Description
【０００１】
【発明の属する技術分野】本発明は、バッファ回路に関
し、特には光インタフェース用モジュールの電気入出力
において多く用いられるＰＥＣＬ（Psuedo Emitter Cou
pled Logic）バッファ回路に関する。
し、特には光インタフェース用モジュールの電気入出力
において多く用いられるＰＥＣＬ（Psuedo Emitter Cou
pled Logic）バッファ回路に関する。
【０００２】
【従来の技術】本発明が関するＰＥＣＬレベルは、その
ハイレベルが＋４Vであり、ローレベルが＋３Vである
が、そのＰＥＣＬ信号は、特に光インタフェース部分
（ＬＳＩ対ＬＳＩ）において用いられている。従来のよ
うにＥＣＬやＰＥＣＬ同士で接続する場合には問題にな
らないが、ＣＭＯＳ等によりＰＥＣＬレベルを生成する
場合には、完全なレベル保証が難しい。これはＰＥＣＬ
レベル範囲が狭いことが挙げられる。しかし、近年、数
十MHｚ以上の高周波を取り扱う高速光インタフェースが
汎用として使用され初め、関連ＩＣをＣＭＯＳで実現す
ることによる低コスト化が要求されている。そのような
要求を満たすＰＥＣＬバッファ回路が特開平８−１７２
３５０号公報に掲載されている。
ハイレベルが＋４Vであり、ローレベルが＋３Vである
が、そのＰＥＣＬ信号は、特に光インタフェース部分
（ＬＳＩ対ＬＳＩ）において用いられている。従来のよ
うにＥＣＬやＰＥＣＬ同士で接続する場合には問題にな
らないが、ＣＭＯＳ等によりＰＥＣＬレベルを生成する
場合には、完全なレベル保証が難しい。これはＰＥＣＬ
レベル範囲が狭いことが挙げられる。しかし、近年、数
十MHｚ以上の高周波を取り扱う高速光インタフェースが
汎用として使用され初め、関連ＩＣをＣＭＯＳで実現す
ることによる低コスト化が要求されている。そのような
要求を満たすＰＥＣＬバッファ回路が特開平８−１７２
３５０号公報に掲載されている。
【０００３】図７は、その従来のＰＥＣＬバッファ回路
を示す回路図である。互いに相補関係を有するＰＥＣＬ
信号が各々入力される入力端４０、４１は、その一方が
ＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４
４のゲートに接続されている。入力端４０、４１の他方
は、ＰＭＯＳトランジスタ４３及びＮＭＯＳトランジス
タ４５のゲートに接続されている。ＰＭＯＳトランジス
タ４２、４３の各々のソースは電源ＶEE（＋４Ｖ）に接
続される。ＰＭＯＳトランジスタ４２のドレインはＮＭ
ＯＳトランジスタ４４のドレインに接続され、ＰＭＯＳ
トランジスタ４３のドレインはＮＭＯＳトランジスタ４
５のドレインに接続される。ＮＭＯＳトランジスタ４
４、４５のソースは定電流源５０を介して接地（ＧＮ
Ｄ）電源に接続される。この電流源５０には１０ｍＡの
電流が流れる。出力パット４８の一端はＰＭＯＳトラン
ジスタ４３のドレインに接続され、出力パット４９の一
端はＮＭＯＳトランジスタ４４のドレインに接続され
る。出力パット４８の他端と出力パット４９の他端に
は、相互間に直列に連結され、それぞれが５０Ωの負荷
抵抗４７、４９の一端と各々接続される。
を示す回路図である。互いに相補関係を有するＰＥＣＬ
信号が各々入力される入力端４０、４１は、その一方が
ＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４
４のゲートに接続されている。入力端４０、４１の他方
は、ＰＭＯＳトランジスタ４３及びＮＭＯＳトランジス
タ４５のゲートに接続されている。ＰＭＯＳトランジス
タ４２、４３の各々のソースは電源ＶEE（＋４Ｖ）に接
続される。ＰＭＯＳトランジスタ４２のドレインはＮＭ
ＯＳトランジスタ４４のドレインに接続され、ＰＭＯＳ
トランジスタ４３のドレインはＮＭＯＳトランジスタ４
５のドレインに接続される。ＮＭＯＳトランジスタ４
４、４５のソースは定電流源５０を介して接地（ＧＮ
Ｄ）電源に接続される。この電流源５０には１０ｍＡの
電流が流れる。出力パット４８の一端はＰＭＯＳトラン
ジスタ４３のドレインに接続され、出力パット４９の一
端はＮＭＯＳトランジスタ４４のドレインに接続され
る。出力パット４８の他端と出力パット４９の他端に
は、相互間に直列に連結され、それぞれが５０Ωの負荷
抵抗４７、４９の一端と各々接続される。
【０００４】以下、このバッファ回路の動作を説明す
る。入力端４１にハイレベル（＋４Ｖ）の信号が入力さ
れ、入力端４０にローレベル（＋３Ｖ）の信号が入力さ
れると、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジ
スタ４５がターン−オンし出力パット４９から出力パッ
ト４８側に負荷抵抗４７、４６を通じて１０ｍＡの電流
が流れるようになる。従って、負荷抵抗１７、１８の両
端の間には１Ｖの電位差が生じるようになる。このこと
により、出力パット４９はハイレベルの電圧（＋４Ｖ）
を維持し出力パット４８はローレベルの電圧（＋３Ｖ）
を維持する。反対に、入力端４１にローレベル（＋３
Ｖ）の信号が入力され、そして入力端４０にハイレベル
（＋４Ｖ）の信号が入力されると、ＰＭＯＳトランジス
タ４３とＮＭＯＳトランジスタ４４がターン−オンし出
力パット４８から出力パット４９側に負荷抵抗４６、４
７を通じて１０ｍＡの電流が流れる。このことにより、
出力パット４９はローレベルの電圧（＋３Ｖ）を維持し
出力パット４８はハイレベルの電圧（＋４Ｖ）を維持す
る。この回路により、ＣＭＯＳ素子を利用したＰＥＣＬ
信号を出力する差動出力バッファ回路が得られる。
る。入力端４１にハイレベル（＋４Ｖ）の信号が入力さ
れ、入力端４０にローレベル（＋３Ｖ）の信号が入力さ
れると、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジ
スタ４５がターン−オンし出力パット４９から出力パッ
ト４８側に負荷抵抗４７、４６を通じて１０ｍＡの電流
が流れるようになる。従って、負荷抵抗１７、１８の両
端の間には１Ｖの電位差が生じるようになる。このこと
により、出力パット４９はハイレベルの電圧（＋４Ｖ）
を維持し出力パット４８はローレベルの電圧（＋３Ｖ）
を維持する。反対に、入力端４１にローレベル（＋３
Ｖ）の信号が入力され、そして入力端４０にハイレベル
（＋４Ｖ）の信号が入力されると、ＰＭＯＳトランジス
タ４３とＮＭＯＳトランジスタ４４がターン−オンし出
力パット４８から出力パット４９側に負荷抵抗４６、４
７を通じて１０ｍＡの電流が流れる。このことにより、
出力パット４９はローレベルの電圧（＋３Ｖ）を維持し
出力パット４８はハイレベルの電圧（＋４Ｖ）を維持す
る。この回路により、ＣＭＯＳ素子を利用したＰＥＣＬ
信号を出力する差動出力バッファ回路が得られる。
【０００５】
【発明が解決しようとする課題】この従来のＰＥＣＬ出
力バッファ回路において、接続ノードＮのコモンレベル
Vcomはばらつき、そのレベルは電源電圧変動への追従が
不充分であった。このため素子のばらつきが大きくな
り、電源電圧変動が加わった場合にその出力信号のレベ
ルがＰＥＣＬレベルを外れてしまう可能性があった。
力バッファ回路において、接続ノードＮのコモンレベル
Vcomはばらつき、そのレベルは電源電圧変動への追従が
不充分であった。このため素子のばらつきが大きくな
り、電源電圧変動が加わった場合にその出力信号のレベ
ルがＰＥＣＬレベルを外れてしまう可能性があった。
【０００６】
【課題を解決するための手段】本発明の目的は、電源電
圧の変動を考慮した上で、ＣＭＯＳで構成されＰＥＣＬ
レベルを満たすバッファ回路を提供することにある。
圧の変動を考慮した上で、ＣＭＯＳで構成されＰＥＣＬ
レベルを満たすバッファ回路を提供することにある。
【０００７】本発明のバッファ回路は、ＣＭＯＳで構成
された電流駆動型のドライバ回路と、前記ドライバ回路
の負荷抵抗にコモンレベルを供給するコモンレベル生成
回路とを備え、ＰＥＣＬ信号を出力するバッファ回路で
あって、そのゲートに第1の入力信号を受ける第1導電型
の第1ＭＯＳトランジスタと、そのゲートに前記第1の入
力信号と相補な第1の入力信号を受ける前記第1導電型の
第２ＭＯＳトランジスタと、前記第１及び２ＭＯＳトラ
ンジスタのソース及び第１の電源の間に接続された第１
の定電流源と、そのドレインが前記第1ＭＯＳトランジ
スタのドレインに接続され、そのゲートに前記第1の入
力信号を受ける第２導電型の第３ＭＯＳトランジスタ
と、そのドレインが前記第２ＭＯＳトランジスタのドレ
インに接続され、そのゲートに前記第２の入力信号を受
ける第２導電型の第４ＭＯＳトランジスタと、前記第３
及び４ＭＯＳトランジスタのソース及び第２の電源の間
に接続された第２の定電流源と、前記第１ＭＯＳトラン
ジスタ及び前記第３ＭＯＳトランジスタのドレインに接
続された第１の出力端と、前記第２ＭＯＳトランジスタ
及び前記第４ＭＯＳトランジスタのドレインに接続され
た第２の出力端とを備える前記ドライバ回路と、一端が
前記第１の出力端に接続され、他端が節点に接続された
第１の負荷抵抗と、一端が前記第２の出力端に接続さ
れ、他端が前記節点に接続された第２の負荷抵抗と、レ
ベルの変動の傾きが前記第１の電源の電圧の変動の傾き
とほぼ同一である前記コモンレベルを前記接点に供給す
る前記コモンレベル生成回路とを備えることを特徴とす
る。より好ましくは前記コモンレベルは、ほぼ常にＰＥ
ＣＬ信号のハイレベルとローレベルの中間に位置してい
る。より好ましくは、前記コモンレベル生成回路は、一
端が前記第１の電源に接続された第３の抵抗と、前記第
３の抵抗の他端に定電流を供給するカレントミラー回路
と、前記第３の抵抗の他端の電位を受け前記コモンレベ
ルとして出力するボルテージフォロア型オペアンプを備
えている。
された電流駆動型のドライバ回路と、前記ドライバ回路
の負荷抵抗にコモンレベルを供給するコモンレベル生成
回路とを備え、ＰＥＣＬ信号を出力するバッファ回路で
あって、そのゲートに第1の入力信号を受ける第1導電型
の第1ＭＯＳトランジスタと、そのゲートに前記第1の入
力信号と相補な第1の入力信号を受ける前記第1導電型の
第２ＭＯＳトランジスタと、前記第１及び２ＭＯＳトラ
ンジスタのソース及び第１の電源の間に接続された第１
の定電流源と、そのドレインが前記第1ＭＯＳトランジ
スタのドレインに接続され、そのゲートに前記第1の入
力信号を受ける第２導電型の第３ＭＯＳトランジスタ
と、そのドレインが前記第２ＭＯＳトランジスタのドレ
インに接続され、そのゲートに前記第２の入力信号を受
ける第２導電型の第４ＭＯＳトランジスタと、前記第３
及び４ＭＯＳトランジスタのソース及び第２の電源の間
に接続された第２の定電流源と、前記第１ＭＯＳトラン
ジスタ及び前記第３ＭＯＳトランジスタのドレインに接
続された第１の出力端と、前記第２ＭＯＳトランジスタ
及び前記第４ＭＯＳトランジスタのドレインに接続され
た第２の出力端とを備える前記ドライバ回路と、一端が
前記第１の出力端に接続され、他端が節点に接続された
第１の負荷抵抗と、一端が前記第２の出力端に接続さ
れ、他端が前記節点に接続された第２の負荷抵抗と、レ
ベルの変動の傾きが前記第１の電源の電圧の変動の傾き
とほぼ同一である前記コモンレベルを前記接点に供給す
る前記コモンレベル生成回路とを備えることを特徴とす
る。より好ましくは前記コモンレベルは、ほぼ常にＰＥ
ＣＬ信号のハイレベルとローレベルの中間に位置してい
る。より好ましくは、前記コモンレベル生成回路は、一
端が前記第１の電源に接続された第３の抵抗と、前記第
３の抵抗の他端に定電流を供給するカレントミラー回路
と、前記第３の抵抗の他端の電位を受け前記コモンレベ
ルとして出力するボルテージフォロア型オペアンプを備
えている。
【０００８】
【０００９】
【００１０】
【発明の実施の形態】本発明の前記ならびにその他の目
的、特徴、及び効果をより明確にすべく、以下図面を用
いて本発明の実施例につき詳述する。
的、特徴、及び効果をより明確にすべく、以下図面を用
いて本発明の実施例につき詳述する。
【００１１】図１は、本発明の第１の実施の形態として
のＰＥＣＬバッファ回路の構成図を示す概略図である。
このＰＥＣＬバッファ回路は、電流駆動型ドライバ回路
２と、その電流駆動型ドライバ回路２の出力部に設けら
れた抵抗５、６と、その抵抗５、６の接続ノード３にコ
モンレベルVcomを供給するＰＥＣＬコモンレベル生成回
路１とを備える。電流駆動型ドライバ回路２からは定電
流が出力される。より詳細には、電流駆動型ドライバ回
路２がその入力端４に供給されるＰＥＣＬ信号の”
１”、”０”のデータ変動にあわせて、定電流の流れる
方向が入れ替わる。例えば、電流駆動型ドライバ回路２
が入力する信号がデータ“１”のときは図示する向きで
定電流Ｉが流れ、データ“０”のときは逆の向きで定電
流が流れる。電流駆動型ドライバ回路２は、例えば差動
出力回路で構成される。この定電流Ｉと抵抗５、６によ
り出力振幅が得られ、その振幅は、出力端７及び８にお
互いに相補なＰＥＣＬ信号として出力される。ＰＥＣＬ
コモンレベル生成回路１から出力されるコモンレベルＶ
comは、前述した振幅の中心となるべく２つの抵抗５、
６の間のノード３に供給される。ＰＥＣＬコモンレベル
生成回路１は、電源電圧に追従するコモンレベルＶcom
を出力する。一方、ＰＥＣＬレベルは電源電圧が基準に
なっているレベルである。このため、本発明のＰＥＣＬ
バッファ回路によれば、コモンレベルＶcomを電源電圧
に追随するようにしたため、出力ＰＥＣＬレベルの電源
電圧変動に追従してコモンレベルが変動し、そのため、
電源電圧変動に強く安定したＰＥＣＬレベルを出力する
ことが可能となる。
のＰＥＣＬバッファ回路の構成図を示す概略図である。
このＰＥＣＬバッファ回路は、電流駆動型ドライバ回路
２と、その電流駆動型ドライバ回路２の出力部に設けら
れた抵抗５、６と、その抵抗５、６の接続ノード３にコ
モンレベルVcomを供給するＰＥＣＬコモンレベル生成回
路１とを備える。電流駆動型ドライバ回路２からは定電
流が出力される。より詳細には、電流駆動型ドライバ回
路２がその入力端４に供給されるＰＥＣＬ信号の”
１”、”０”のデータ変動にあわせて、定電流の流れる
方向が入れ替わる。例えば、電流駆動型ドライバ回路２
が入力する信号がデータ“１”のときは図示する向きで
定電流Ｉが流れ、データ“０”のときは逆の向きで定電
流が流れる。電流駆動型ドライバ回路２は、例えば差動
出力回路で構成される。この定電流Ｉと抵抗５、６によ
り出力振幅が得られ、その振幅は、出力端７及び８にお
互いに相補なＰＥＣＬ信号として出力される。ＰＥＣＬ
コモンレベル生成回路１から出力されるコモンレベルＶ
comは、前述した振幅の中心となるべく２つの抵抗５、
６の間のノード３に供給される。ＰＥＣＬコモンレベル
生成回路１は、電源電圧に追従するコモンレベルＶcom
を出力する。一方、ＰＥＣＬレベルは電源電圧が基準に
なっているレベルである。このため、本発明のＰＥＣＬ
バッファ回路によれば、コモンレベルＶcomを電源電圧
に追随するようにしたため、出力ＰＥＣＬレベルの電源
電圧変動に追従してコモンレベルが変動し、そのため、
電源電圧変動に強く安定したＰＥＣＬレベルを出力する
ことが可能となる。
【００１２】図２は、図１に示されたＰＥＣＬコモンレ
ベル生成回路１の回路構成を示す図面である。以下本回
路の回路構成について説明する。ＰＭＯＳトランジスタ
９はそのソースがグランド電圧GNDよりも高い電位の電
源電圧ＶDDが供給される電源に接続され、そのゲート及
びドレインが共通接続されている。ＰＭＯＳトランジス
タ９のドレインは、ＮＭＯＳトランジスタ１１のドレイ
ンに接続されている。ＮＭＯＳトランジスタ１１のソー
スは、抵抗１４の一端に接続されている。抵抗１４の他
端は、グランド電圧が供給されるグランド電源に接続さ
れている。ＮＭＯＳトランジスタ１１のゲートには、ボ
ルテージフォロア接続されたオペアンプ１６が接続され
ている。そのオペアンプ１６の正入力端子には基準電位
生成ブロック（図示せず）から供給された定電位が供給
され、負入力端子は、トランジスタ１１のソースが接続
される。ＰＭＯＳトランジスタ１０は、そのソースが電
源に接続され、そのゲートがトランジスタ９のゲートに
接続されている。すなわち、トランジスタ９及び１０に
より第１のカレントミラーが構成されている。ＮＭＯＳ
トランジスタ１２のドレインはＰＭＯＳトランジスタ１
０のソースに接続され、そのゲートはトランジスタ１２
自身のドレインに接続され、そのソースはグランド電源
に接続されている。ＮＭＯＳトランジスタ１３はそのソ
ースがグランド電源に接続され、そのゲートがトランジ
スタ１２のゲートに接続されている。すなわち、トラン
ジスタ１２及び１３により第２のカレントミラーが構成
されている。第１のカレントミラーの入力電流Ｉ１、第
１のカレントミラーの出力電流及び第２のカレントミラ
ーの入力電流Ｉ２、及び第２のカレントミラーの出力電
流Ｉ３のそれぞれが同一になるように設定されている。
より詳細には、ＰＭＯＳトランジスタ９、１０は、互い
に同一のサイズであり、ＮＭＯＳトランジスタ１２、１
３は、互いに同じサイズである。このため第１及び第２
のカレントミラーの夫々のミラー比は１となる。抵抗１
５は、その一端がトランジスタ１３のドレインに接続さ
れ、その他方が電源に接続される。抵抗１５及びトラン
ジスタ１３の節点がボルテージフォロア型オペアンプ１
７の入力に接続される。オペアンプ１７の出力は、コモ
ンレベルＶcomとして出力される。
ベル生成回路１の回路構成を示す図面である。以下本回
路の回路構成について説明する。ＰＭＯＳトランジスタ
９はそのソースがグランド電圧GNDよりも高い電位の電
源電圧ＶDDが供給される電源に接続され、そのゲート及
びドレインが共通接続されている。ＰＭＯＳトランジス
タ９のドレインは、ＮＭＯＳトランジスタ１１のドレイ
ンに接続されている。ＮＭＯＳトランジスタ１１のソー
スは、抵抗１４の一端に接続されている。抵抗１４の他
端は、グランド電圧が供給されるグランド電源に接続さ
れている。ＮＭＯＳトランジスタ１１のゲートには、ボ
ルテージフォロア接続されたオペアンプ１６が接続され
ている。そのオペアンプ１６の正入力端子には基準電位
生成ブロック（図示せず）から供給された定電位が供給
され、負入力端子は、トランジスタ１１のソースが接続
される。ＰＭＯＳトランジスタ１０は、そのソースが電
源に接続され、そのゲートがトランジスタ９のゲートに
接続されている。すなわち、トランジスタ９及び１０に
より第１のカレントミラーが構成されている。ＮＭＯＳ
トランジスタ１２のドレインはＰＭＯＳトランジスタ１
０のソースに接続され、そのゲートはトランジスタ１２
自身のドレインに接続され、そのソースはグランド電源
に接続されている。ＮＭＯＳトランジスタ１３はそのソ
ースがグランド電源に接続され、そのゲートがトランジ
スタ１２のゲートに接続されている。すなわち、トラン
ジスタ１２及び１３により第２のカレントミラーが構成
されている。第１のカレントミラーの入力電流Ｉ１、第
１のカレントミラーの出力電流及び第２のカレントミラ
ーの入力電流Ｉ２、及び第２のカレントミラーの出力電
流Ｉ３のそれぞれが同一になるように設定されている。
より詳細には、ＰＭＯＳトランジスタ９、１０は、互い
に同一のサイズであり、ＮＭＯＳトランジスタ１２、１
３は、互いに同じサイズである。このため第１及び第２
のカレントミラーの夫々のミラー比は１となる。抵抗１
５は、その一端がトランジスタ１３のドレインに接続さ
れ、その他方が電源に接続される。抵抗１５及びトラン
ジスタ１３の節点がボルテージフォロア型オペアンプ１
７の入力に接続される。オペアンプ１７の出力は、コモ
ンレベルＶcomとして出力される。
【００１３】次にこのＰＥＣＬコモンレベル生成回路１
の動作について説明する。ボールテー時フォロア型のオ
ペアンプ１６は、定電位を受けるが、ＮＭＯＳトランジ
スタ１１と抵抗１４との節点は、オペアンプ１へ入力さ
れる定電位と同電位になる。この節点の電位と抵抗１４
（の抵抗値）によって定電流Ｉ１が決定される。前述し
た第１及び第２のカレントミラーの関係により抵抗１５
に流れる電流値Ｉ３も定電流Ｉ１と同一である。抵抗１
５（の抵抗値）と定電流Ｉ３により出力定電位が決定さ
れ、外部駆動能力を保証するためにボルテージフォロア
回路１７を介してその出力定電位はコモンレベルＶcom
として出力される。ここで、抵抗１５が電源に接続され
ることにより電源電圧ＶDDに追従した出力電位が得られ
る。抵抗１４及び１５の抵抗値が同一であれば、抵抗の
バラツキをキャンセルできる。例えば、抵抗１４の抵抗
値が大きくなり、定電流Ｉ１の電流値が小さくなったと
き、抵抗１５の抵抗値も同じ比率だけ大きくなってお
り、その抵抗１５から発生する定電流Ｉ３は定電流Ｉ１
と同一である。従って、抵抗値が変化したとしてもコモ
ンレベルＶcomは変動しない。
の動作について説明する。ボールテー時フォロア型のオ
ペアンプ１６は、定電位を受けるが、ＮＭＯＳトランジ
スタ１１と抵抗１４との節点は、オペアンプ１へ入力さ
れる定電位と同電位になる。この節点の電位と抵抗１４
（の抵抗値）によって定電流Ｉ１が決定される。前述し
た第１及び第２のカレントミラーの関係により抵抗１５
に流れる電流値Ｉ３も定電流Ｉ１と同一である。抵抗１
５（の抵抗値）と定電流Ｉ３により出力定電位が決定さ
れ、外部駆動能力を保証するためにボルテージフォロア
回路１７を介してその出力定電位はコモンレベルＶcom
として出力される。ここで、抵抗１５が電源に接続され
ることにより電源電圧ＶDDに追従した出力電位が得られ
る。抵抗１４及び１５の抵抗値が同一であれば、抵抗の
バラツキをキャンセルできる。例えば、抵抗１４の抵抗
値が大きくなり、定電流Ｉ１の電流値が小さくなったと
き、抵抗１５の抵抗値も同じ比率だけ大きくなってお
り、その抵抗１５から発生する定電流Ｉ３は定電流Ｉ１
と同一である。従って、抵抗値が変化したとしてもコモ
ンレベルＶcomは変動しない。
【００１４】図３は、図１に示された電流駆動型ドライ
バ回路２の回路構成を示す図面である。以下回路構成に
ついて説明する。
バ回路２の回路構成を示す図面である。以下回路構成に
ついて説明する。
【００１５】入力端４ａ、４ｂには、互いに相補関係を
有するＰＥＣＬ信号が各々入力される。入力端４ａは、
ＰＭＯＳトランジスタ１８及びＮＭＯＳトランジスタ２
０のゲートに接続されている。入力端４ｂは、ＰＭＯＳ
トランジスタ１９及びＮＭＯＳトランジスタ２１のゲー
トに接続されている。ＰＭＯＳトランジスタ１８、１９
の各々のソースは定電流源２２を介して電源電圧ＶDDを
供給する電源に接続される。ＮＭＯＳトランジスタ２
０、２１の夫々のソースは定電流源２３を介してグラン
ド電圧を供給するグランド電源に接続されている。トラ
ンジスタ１８、２０の間の節点は出力端７に接続され、
トランジスタ１９、２１の間の節点は出力端８に接続さ
れる。本発明の電流駆動型ドライバ回路２は、電流源を
２つ持つためさらにＰＥＣＬレベルの精度を向上させる
ことができる。すなわち、一方の定電流源においてトラ
ンジスタのバラツキ等により電流が小さくなったとして
も、他方のトランジスタの電流値に変動がなければ、そ
の電流源側から図１のノード３までは電流が確保され、
悪い影響が半減される。本発明ではコモンレベルを前述
の生成回路１で生成し、出力部に駆動能力を確保するた
めのオペアンプ１７がついているために図３のドライバ
回路が採用できる。それは、２つの電流源の電流値の差
分をそのオペアンプから供給したり引きこんだりするこ
とができるからである。逆に、そのオペアンプは入出力
許容電流をドライバの差分以上に設計しておく必要があ
る。
有するＰＥＣＬ信号が各々入力される。入力端４ａは、
ＰＭＯＳトランジスタ１８及びＮＭＯＳトランジスタ２
０のゲートに接続されている。入力端４ｂは、ＰＭＯＳ
トランジスタ１９及びＮＭＯＳトランジスタ２１のゲー
トに接続されている。ＰＭＯＳトランジスタ１８、１９
の各々のソースは定電流源２２を介して電源電圧ＶDDを
供給する電源に接続される。ＮＭＯＳトランジスタ２
０、２１の夫々のソースは定電流源２３を介してグラン
ド電圧を供給するグランド電源に接続されている。トラ
ンジスタ１８、２０の間の節点は出力端７に接続され、
トランジスタ１９、２１の間の節点は出力端８に接続さ
れる。本発明の電流駆動型ドライバ回路２は、電流源を
２つ持つためさらにＰＥＣＬレベルの精度を向上させる
ことができる。すなわち、一方の定電流源においてトラ
ンジスタのバラツキ等により電流が小さくなったとして
も、他方のトランジスタの電流値に変動がなければ、そ
の電流源側から図１のノード３までは電流が確保され、
悪い影響が半減される。本発明ではコモンレベルを前述
の生成回路１で生成し、出力部に駆動能力を確保するた
めのオペアンプ１７がついているために図３のドライバ
回路が採用できる。それは、２つの電流源の電流値の差
分をそのオペアンプから供給したり引きこんだりするこ
とができるからである。逆に、そのオペアンプは入出力
許容電流をドライバの差分以上に設計しておく必要があ
る。
【００１６】次に、本発明のＰＥＣＬバッファ回路の動
作について図１乃至図３を使用して説明する。
作について図１乃至図３を使用して説明する。
【００１７】図３の入力端４ａにＨｉｇｈレベルのＰＥ
ＣＬ信号（＋４Ｖ）が供給され、入力端４ｂにＬｏｗレ
ベルのＰＥＣＬ信号（＋３Ｖ）が供給されたとき、ＮＭ
ＯＳトランジスタ２１及びＰＭＯＳトランジスタ１８が
オンする。このときトランジスタ１９及び２０はオフで
ある。このため、定電流Ｉは、出力端７から出力端８へ
抵抗５及び抵抗６を介して流れる。このとき、出力端７
には、コモンレベルＶcomから定電流×抵抗５の抵抗値
分に相当する電圧分高い電圧が出力され、出力端８に
は、コモンレベルＶcomから定電流Ｉ×抵抗６の抵抗値
分に相当する電圧分低い電圧が出力される。このとき、
例えば、定電流の電流値が１０ｍＡであり、抵抗５及び
６の各々の抵抗値が５０Ωであるとき、抵抗５及び６で
発生する夫々の電圧は、０．５Ｖであり、従って、その
中心電位がコモンレベルＶcomであり、その電圧差（振
幅差）が１Ｖの出力信号が端子７、８から出力される。
図３の入力端４ａにＬｏｗレベルのＰＥＣＬ信号（＋３
Ｖ）が供給され、入力端４ｂにＨｉｇｈレベルのＰＥＣ
Ｌ信号（＋４Ｖ）が供給されたときは、その動作は、入
力端４ａにＨｉｇｈレベルのＰＥＣＬ信号が供給され、
入力端４ｂにＬｏｗレベルのＰＥＣＬ信号が供給された
ときと、単に逆なためその説明を省略する。
ＣＬ信号（＋４Ｖ）が供給され、入力端４ｂにＬｏｗレ
ベルのＰＥＣＬ信号（＋３Ｖ）が供給されたとき、ＮＭ
ＯＳトランジスタ２１及びＰＭＯＳトランジスタ１８が
オンする。このときトランジスタ１９及び２０はオフで
ある。このため、定電流Ｉは、出力端７から出力端８へ
抵抗５及び抵抗６を介して流れる。このとき、出力端７
には、コモンレベルＶcomから定電流×抵抗５の抵抗値
分に相当する電圧分高い電圧が出力され、出力端８に
は、コモンレベルＶcomから定電流Ｉ×抵抗６の抵抗値
分に相当する電圧分低い電圧が出力される。このとき、
例えば、定電流の電流値が１０ｍＡであり、抵抗５及び
６の各々の抵抗値が５０Ωであるとき、抵抗５及び６で
発生する夫々の電圧は、０．５Ｖであり、従って、その
中心電位がコモンレベルＶcomであり、その電圧差（振
幅差）が１Ｖの出力信号が端子７、８から出力される。
図３の入力端４ａにＬｏｗレベルのＰＥＣＬ信号（＋３
Ｖ）が供給され、入力端４ｂにＨｉｇｈレベルのＰＥＣ
Ｌ信号（＋４Ｖ）が供給されたときは、その動作は、入
力端４ａにＨｉｇｈレベルのＰＥＣＬ信号が供給され、
入力端４ｂにＬｏｗレベルのＰＥＣＬ信号が供給された
ときと、単に逆なためその説明を省略する。
【００１８】本発明のＰＥＣＬバッファ回路は、電源電
圧に追従するコモンレベル生成回路を用いて出力バッフ
ァを構成しているので、従来例で示したタイプのものと
くらべて電源変動に強い。これを図４、図５を用いて説
明する。
圧に追従するコモンレベル生成回路を用いて出力バッフ
ァを構成しているので、従来例で示したタイプのものと
くらべて電源変動に強い。これを図４、図５を用いて説
明する。
【００１９】図４は、ＰＥＣＬのＨｉｇｈレベル、Ｌｏ
ｗレベル規格を示す図面である。横軸が電源電圧（Ｖ）
を示し、縦軸がバッファ出力電位（Ｖ）を示す。この図
から明らかなように、電源電圧の変動にともないバッフ
ァ出力電位は変動する。コモンレベルはＨｉｇｈレベル
とＬｏｗレベルの中間に位置している。また、この図か
ら明らかなように、正しくＰＥＣＬレベルが認識される
ためには、Ｖｏｈ（ｍａｘ）とＶｏｈ（ｍｉｎ）の間に
データ”１”のときのレベルが入り、Ｖｏｌ（ｍａｘ）
とＶｏｌ（ｍｉｎ）の間にデータ”０”のときのレベル
が入らなければならない。
ｗレベル規格を示す図面である。横軸が電源電圧（Ｖ）
を示し、縦軸がバッファ出力電位（Ｖ）を示す。この図
から明らかなように、電源電圧の変動にともないバッフ
ァ出力電位は変動する。コモンレベルはＨｉｇｈレベル
とＬｏｗレベルの中間に位置している。また、この図か
ら明らかなように、正しくＰＥＣＬレベルが認識される
ためには、Ｖｏｈ（ｍａｘ）とＶｏｈ（ｍｉｎ）の間に
データ”１”のときのレベルが入り、Ｖｏｌ（ｍａｘ）
とＶｏｌ（ｍｉｎ）の間にデータ”０”のときのレベル
が入らなければならない。
【００２０】図５は、本発明のＰＥＣＬバッファ回路の
作用を示す図面である。横軸が電源電圧（Ｖ）であり、
縦軸がバッファ出力電位（Ｖ）である。この図から明ら
かなように、従来例のタイプと比べて本発明の回路は電
源電圧に変動に強い。すなわち、従来例のコモンレベル
Ｖcomは電源電圧の変動を直接受けてしまい、そのコモ
ンレベルＶcomはばらついてしまう。更に、従来例の場
合、素子（特にトランジスタ）のばらつきを吸収できな
いため、電源電圧ＶDDの変動と複合してそのトランジス
タのしきい値Ｖｔのばらつきの影響を更に受け、コモン
レベルＶcomの傾きが更に「電源電圧の変動の傾き」か
らはずれるようになる。仮に、図７に示される従来例の
回路のノードＮにグランドレベルに追従する定電圧生成
回路による定電位が供給された場合、このコモンレベル
Ｖcomはグランド電圧の変動に追従したものとなるが、
そのコモンレベルＶcomの傾きは水平になる。この場
合、コモンレベルＶcomはＰＥＣＬレベルを侵害する。
一方、電源電圧に追従するコモンレベル生成回路を用い
た場合には「コモンレベル変動の傾き」が「電源電圧変
動の傾き」に近くなり、影響を受けにくくなる。更に、
本発明のＰＥＣＬバッファ回路は、コモンレベル生成回
路を用いることにより、従来例に比べてトランジスタ等
の素子のばらつきを吸収することができ、より電源電位
の変動に追従した出力を出力することができる。
作用を示す図面である。横軸が電源電圧（Ｖ）であり、
縦軸がバッファ出力電位（Ｖ）である。この図から明ら
かなように、従来例のタイプと比べて本発明の回路は電
源電圧に変動に強い。すなわち、従来例のコモンレベル
Ｖcomは電源電圧の変動を直接受けてしまい、そのコモ
ンレベルＶcomはばらついてしまう。更に、従来例の場
合、素子（特にトランジスタ）のばらつきを吸収できな
いため、電源電圧ＶDDの変動と複合してそのトランジス
タのしきい値Ｖｔのばらつきの影響を更に受け、コモン
レベルＶcomの傾きが更に「電源電圧の変動の傾き」か
らはずれるようになる。仮に、図７に示される従来例の
回路のノードＮにグランドレベルに追従する定電圧生成
回路による定電位が供給された場合、このコモンレベル
Ｖcomはグランド電圧の変動に追従したものとなるが、
そのコモンレベルＶcomの傾きは水平になる。この場
合、コモンレベルＶcomはＰＥＣＬレベルを侵害する。
一方、電源電圧に追従するコモンレベル生成回路を用い
た場合には「コモンレベル変動の傾き」が「電源電圧変
動の傾き」に近くなり、影響を受けにくくなる。更に、
本発明のＰＥＣＬバッファ回路は、コモンレベル生成回
路を用いることにより、従来例に比べてトランジスタ等
の素子のばらつきを吸収することができ、より電源電位
の変動に追従した出力を出力することができる。
【００２１】図６は、本発明のＰＥＣＬバッファ回路の
別の実施の形態を示す図面である。この実施例は、その
基本的構成は上記実施例と同じであるが、コモンレベル
の分配についてさらに工夫したものである。すなわち、
本実施例において、ＰＥＣＬコモンレベル生成回路２４
から出力されたコモンレベルはポート１のドライバ出力
のみならずポート２の出力ドライバにも分配されてい
る。より詳細には、第１のＰＥＣＬ信号は、第１の電流
駆動型ドライバ回路２５に入力され、その第１の電流駆
動型ドライバ回路２５の相補な出力は端子３３、３４に
出力され、その端子３３、３４間に設けられた抵抗２
７、２８の節点にコモンレベルが供給される。同様に、
第２のＰＥＣＬ信号は、第２の電流駆動型ドライバ回路
２６に入力され、その第２の電流駆動型ドライバ回路２
６の相補な出力は端子３５、３６に出力され、その端子
３５、３６間に設けられた抵抗２９、３０の節点にコモ
ンレベルが供給される。ＰＥＣＬレベル生成回路２４及
び第１及び第２の電流駆動型ドライバ回路２５、２６の
回路構成は、図２及び３で示されるものと同一であるの
で、その構成及び動作の説明は省略する。
別の実施の形態を示す図面である。この実施例は、その
基本的構成は上記実施例と同じであるが、コモンレベル
の分配についてさらに工夫したものである。すなわち、
本実施例において、ＰＥＣＬコモンレベル生成回路２４
から出力されたコモンレベルはポート１のドライバ出力
のみならずポート２の出力ドライバにも分配されてい
る。より詳細には、第１のＰＥＣＬ信号は、第１の電流
駆動型ドライバ回路２５に入力され、その第１の電流駆
動型ドライバ回路２５の相補な出力は端子３３、３４に
出力され、その端子３３、３４間に設けられた抵抗２
７、２８の節点にコモンレベルが供給される。同様に、
第２のＰＥＣＬ信号は、第２の電流駆動型ドライバ回路
２６に入力され、その第２の電流駆動型ドライバ回路２
６の相補な出力は端子３５、３６に出力され、その端子
３５、３６間に設けられた抵抗２９、３０の節点にコモ
ンレベルが供給される。ＰＥＣＬレベル生成回路２４及
び第１及び第２の電流駆動型ドライバ回路２５、２６の
回路構成は、図２及び３で示されるものと同一であるの
で、その構成及び動作の説明は省略する。
【００２２】
【発明の効果】本発明のＰＥＣＬバッファ回路によれ
ば、電源電圧に追従するＰＥＣＬコモンレベル生成回路
と電流駆動型ドライバ回路を組み合わせることにより電
源変動に強く安定したＰＥＣＬ出力回路を実現できる。
さらに本構成の場合、電流駆動型ドライバ回路として上
下に合計２つの定電流源を持たすことができ、これが安
定した電流を実現し、上記の特徴（安定したＰＥＣＬ出
力）を助けるものとなる。
ば、電源電圧に追従するＰＥＣＬコモンレベル生成回路
と電流駆動型ドライバ回路を組み合わせることにより電
源変動に強く安定したＰＥＣＬ出力回路を実現できる。
さらに本構成の場合、電流駆動型ドライバ回路として上
下に合計２つの定電流源を持たすことができ、これが安
定した電流を実現し、上記の特徴（安定したＰＥＣＬ出
力）を助けるものとなる。
【００２３】なお、この発明は上記実施例に限定される
ものではなく要旨を変更しない範囲において種々変更し
て実施することができる。例えば、電流駆動型ドライバ
回路は、必ずしもこの構成をとる必要はなく、定電流を
供給するタイプであればよい。
ものではなく要旨を変更しない範囲において種々変更し
て実施することができる。例えば、電流駆動型ドライバ
回路は、必ずしもこの構成をとる必要はなく、定電流を
供給するタイプであればよい。
【図１】本発明の第１の実施の形態を示す概略図であ
る。
る。
【図２】図１のＰＥＣＬコモンレベル生成回路の回路図
である。
である。
【図３】図１の電流駆動型ドライバ回路の回路図であ
る。
る。
【図４】ＰＥＣＬレベルの規格を説明する図面である。
【図５】本願発明の作用を説明する図面である。
【図６】本発明の第２の実施の形態を示す図面である。
【図７】従来のＰＥＣＬバッファ回路の回路図である。
１、２４ ＰＥＣＬコモンレベル生成回路
２、２５、２６ 電流駆動型ドライバ回路
３ ノード
４、４ａ、４ｂ、３１、３２、４０、４１ 入力端
５、６、１４、１５、２７、２８、２９、３０、４６、
４７ 抵抗 ７、８、３３、３４、３５、３６ 出力端 ９、１０、１８、１９、４２、４３ ＰＭＯＳトランジ
スタ １１、１２、１３、２０、２１、４４、４５ ＮＭＯＳ
トランジスタ １６、１７ オペアンプ ２２、２３、５０ 定電流源 ４８、４９ 出力パット
４７ 抵抗 ７、８、３３、３４、３５、３６ 出力端 ９、１０、１８、１９、４２、４３ ＰＭＯＳトランジ
スタ １１、１２、１３、２０、２１、４４、４５ ＮＭＯＳ
トランジスタ １６、１７ オペアンプ ２２、２３、５０ 定電流源 ４８、４９ 出力パット
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０４Ｂ 10/06
10/14
10/26
10/28
(56)参考文献 特開 平11−4158（ＪＰ，Ａ)
特開 平６−224649（ＪＰ，Ａ)
特開 平７−7407（ＪＰ，Ａ)
特開 平７−325631（ＪＰ，Ａ)
特開 平10−112614（ＪＰ，Ａ)
特開 平８−172350（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/30
H03K 19/00 - 19/086
Claims (3)
- 【請求項１】 ＣＭＯＳで構成された電流駆動型のドラ
イバ回路と、前記ドライバ回路の負荷抵抗にコモンレベ
ルを供給するコモンレベル生成回路とを備え、ＰＥＣＬ
信号を出力するバッファ回路であって、そのゲートに第
1の入力信号を受ける第1導電型の第1ＭＯＳトランジス
タと、そのゲートに前記第1の入力信号と相補な第1の入
力信号を受ける前記第1導電型の第２ＭＯＳトランジス
タと、前記第１及び２ＭＯＳトランジスタのソース及び
第１の電源の間に接続された第１の定電流源と、そのド
レインが前記第1ＭＯＳトランジスタのドレインに接続
され、そのゲートに前記第1の入力信号を受ける第２導
電型の第３ＭＯＳトランジスタと、そのドレインが前記
第２ＭＯＳトランジスタのドレインに接続され、そのゲ
ートに前記第２の入力信号を受ける第２導電型の第４Ｍ
ＯＳトランジスタと、前記第３及び４ＭＯＳトランジス
タのソース及び第２の電源の間に接続された第２の定電
流源と、前記第１ＭＯＳトランジスタ及び前記第３ＭＯ
Ｓトランジスタのドレインに接続された第１の出力端
と、前記第２ＭＯＳトランジスタ及び前記第４ＭＯＳト
ランジスタのドレインに接続された第２の出力端とを備
える前記ドライバ回路と、一端が前記第１の出力端に接
続され、他端が節点に接続された第１の負荷抵抗と、一
端が前記第２の出力端に接続され、他端が前記節点に接
続された第２の負荷抵抗と、レベルの変動の傾きが前記
第１の電源の電圧の変動の傾きとほぼ同一である前記コ
モンレベルを前記接点に供給する前記コモンレベル生成
回路とを備えることを特徴とするバッファ回路。 - 【請求項２】 前記コモンレベルは、ほぼ常にＰＥＣＬ
信号のハイレベルとローレベルの中間に位置しているこ
とを特徴とする請求項１記載のバッファ回路。 - 【請求項３】 前記コモンレベル生成回路は、一端が前
記第１の電源に接続された第３の抵抗と、前記第３の抵
抗の他端に定電流を供給するカレントミラー回路と、前
記第３の抵抗の他端の電位を受け前記コモンレベルとし
て出力するボルテージフォロア型オペアンプを備えるこ
とを特徴とする請求項１記載のバッファ回路。
Priority Applications (3)
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5495184A (en) * | 1995-01-12 | 1996-02-27 | Vlsi Technology, Inc. | High-speed low-power CMOS PECL I/O transmitter |
| US5682108A (en) * | 1995-05-17 | 1997-10-28 | Integrated Device Technology, Inc. | High speed level translator |
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| US6111431A (en) * | 1998-05-14 | 2000-08-29 | National Semiconductor Corporation | LVDS driver for backplane applications |
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- 2000-11-30 KR KR10-2000-0071837A patent/KR100420689B1/ko not_active Expired - Fee Related
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