JP3460649B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に絶縁体層上に形成された半導
体シリコン単結晶層を備えるＳＯＩ（Silicon on Insul
ator）基板を使用し、この半導体シリコン単結晶層上に
設けられたＬＯＣＯＳ（Local Oxidationof Silicon）
素子分離領域によって囲まれた素子形成領域に形成され
たＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Ef
fect Transistor）を備える半導体装置およびその製造
方法に関する。
その製造方法に関し、特に絶縁体層上に形成された半導
体シリコン単結晶層を備えるＳＯＩ（Silicon on Insul
ator）基板を使用し、この半導体シリコン単結晶層上に
設けられたＬＯＣＯＳ（Local Oxidationof Silicon）
素子分離領域によって囲まれた素子形成領域に形成され
たＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Ef
fect Transistor）を備える半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】ＳＯＩ基板に作製したＭＯＳＦＥＴは、
通常のシリコン単結晶バルクウェーハに作製したものと
比べて、ＭＯＳトランジスタのソース、ドレイン部の接
合面積が低減できる、完全素子分離可能である、埋め込
み酸化膜容量とチャネル空乏層容量との直列接続により
実質的な空乏層容量を低減できる、という特性を持つ。
従って、高速動作、低消費電力動作が実現できる。ＳＯ
Ｉ−ＭＯＳＦＥＴの優位性は、例えば、Microelectron
Reliab.Vol.37,No.9,p1341-p1351,1997や応用物理第６
３巻第１１号１０８０頁−１０９２頁，１９９４に詳し
い。
通常のシリコン単結晶バルクウェーハに作製したものと
比べて、ＭＯＳトランジスタのソース、ドレイン部の接
合面積が低減できる、完全素子分離可能である、埋め込
み酸化膜容量とチャネル空乏層容量との直列接続により
実質的な空乏層容量を低減できる、という特性を持つ。
従って、高速動作、低消費電力動作が実現できる。ＳＯ
Ｉ−ＭＯＳＦＥＴの優位性は、例えば、Microelectron
Reliab.Vol.37,No.9,p1341-p1351,1997や応用物理第６
３巻第１１号１０８０頁−１０９２頁，１９９４に詳し
い。
【０００３】ＳＯＩ−ＭＯＳＦＥＴ作製工程の中で、素
子分離工程では、そのプロセスの簡略さから、ＬＯＣＯ
Ｓ法が一般的によく使用される。しかし、ＬＯＣＯＳ法
を使用した場合、しばしば、ＬＯＣＯＳエッジ端に形成
される寄生トランジスタの影響で、ＭＯＳＦＥＴのＩｄ
−Ｖｇ特性にハンプが現れることが問題とされる。図３
にＬＯＣＯＳエッジ端に形成される寄生トランジスタの
断面模式図を示す。寄生トランジスタ部３１は、ＳＯＩ
層１６の膜厚がメイントランジスタ部３０のＳＯＩ層１
６膜厚より薄いため、寄生トランジスタ３１のしきい値
電圧はメイントランジスタ部３０より低くなる。従っ
て、図４に示すように、ＭＯＳＦＥＴのＩｄ−Ｖｇ特性
で、低電圧領域でハンプが生じる。このハンプを抑制す
るため、ＬＯＣＯＳエッジ部直下の基板に、或いは基板
全面に高濃度不純物を形成する方法が提案されている
（特開平８−１８１３１６参照）。
子分離工程では、そのプロセスの簡略さから、ＬＯＣＯ
Ｓ法が一般的によく使用される。しかし、ＬＯＣＯＳ法
を使用した場合、しばしば、ＬＯＣＯＳエッジ端に形成
される寄生トランジスタの影響で、ＭＯＳＦＥＴのＩｄ
−Ｖｇ特性にハンプが現れることが問題とされる。図３
にＬＯＣＯＳエッジ端に形成される寄生トランジスタの
断面模式図を示す。寄生トランジスタ部３１は、ＳＯＩ
層１６の膜厚がメイントランジスタ部３０のＳＯＩ層１
６膜厚より薄いため、寄生トランジスタ３１のしきい値
電圧はメイントランジスタ部３０より低くなる。従っ
て、図４に示すように、ＭＯＳＦＥＴのＩｄ−Ｖｇ特性
で、低電圧領域でハンプが生じる。このハンプを抑制す
るため、ＬＯＣＯＳエッジ部直下の基板に、或いは基板
全面に高濃度不純物を形成する方法が提案されている
（特開平８−１８１３１６参照）。
【０００４】しかし、このような方法では、高濃度不純
物をイオン注入によって形成する工程が余分に必要とな
る。また、ソース、ドレイン領域の不純物濃度に匹敵す
る高濃度注入であるから、注入による欠陥回復のための
アニールも必要になる。つまり、この従来の方法には、
このようにイオン注入やアニールという新たな工程を追
加しなくてはならないという欠点があった。
物をイオン注入によって形成する工程が余分に必要とな
る。また、ソース、ドレイン領域の不純物濃度に匹敵す
る高濃度注入であるから、注入による欠陥回復のための
アニールも必要になる。つまり、この従来の方法には、
このようにイオン注入やアニールという新たな工程を追
加しなくてはならないという欠点があった。
【０００５】
【発明が解決しようとする課題】従って、本発明の主な
目的は、従来のＬＯＣＯＳ素子分離を用いたＭＯＳＦＥ
Ｔで問題とされる寄生トランジスタによるハンプ電流の
発生を、新たな工程を追加することなく抑制することに
ある。
目的は、従来のＬＯＣＯＳ素子分離を用いたＭＯＳＦＥ
Ｔで問題とされる寄生トランジスタによるハンプ電流の
発生を、新たな工程を追加することなく抑制することに
ある。
【０００６】
【課題を解決するための手段】本発明によれば、半導体
層を備える基板の前記半導体層上に選択的に耐酸化膜を
設けた状態で、前記半導体層を炉内で選択的に酸化して
素子分離領域を形成する工程と、その後、前記炉内にお
いて、酸化雰囲気中で前記基板温度を降温する工程と、
その後、前記基板を前記炉から取り出す工程と、前記素
子分離領域に囲まれた領域である素子形成領域に、前記
素子形成領域から前記素子分離領域上に延在するゲート
電極を備えるｐチャネル型電界効果トランジスタを形成
する工程と、を備えることを特徴とする半導体装置の製
造方法が提供される。
層を備える基板の前記半導体層上に選択的に耐酸化膜を
設けた状態で、前記半導体層を炉内で選択的に酸化して
素子分離領域を形成する工程と、その後、前記炉内にお
いて、酸化雰囲気中で前記基板温度を降温する工程と、
その後、前記基板を前記炉から取り出す工程と、前記素
子分離領域に囲まれた領域である素子形成領域に、前記
素子形成領域から前記素子分離領域上に延在するゲート
電極を備えるｐチャネル型電界効果トランジスタを形成
する工程と、を備えることを特徴とする半導体装置の製
造方法が提供される。
【０００７】好ましくは、前記素子分離領域を形成した
後、前記炉内において前記酸化雰囲気中で前記基板温度
を８００℃以下にまで降温し、その後前記基板を前記炉
から取り出す。
後、前記炉内において前記酸化雰囲気中で前記基板温度
を８００℃以下にまで降温し、その後前記基板を前記炉
から取り出す。
【０００８】さらに好ましくは、酸化雰囲気中で前記基
板を前記炉から取り出す。
板を前記炉から取り出す。
【０００９】また、本発明によれば、半導体層を備える
基板の前記半導体層上に選択的に耐酸化膜を設けた状態
で、前記半導体層を選択的に酸化して素子分離領域を形
成する工程と、その後、酸化雰囲気中で前記基板を前記
素子分離領域を形成した温度より低い温度で熱処理する
工程と、前記素子分離領域に囲まれた領域である素子形
成領域に、前記素子形成領域から前記素子分離領域上に
延在するゲート電極を備えるｐチャネル型電界効果トラ
ンジスタを形成する工程と、を備えることを特徴とする
半導体装置の製造方法が提供される。
基板の前記半導体層上に選択的に耐酸化膜を設けた状態
で、前記半導体層を選択的に酸化して素子分離領域を形
成する工程と、その後、酸化雰囲気中で前記基板を前記
素子分離領域を形成した温度より低い温度で熱処理する
工程と、前記素子分離領域に囲まれた領域である素子形
成領域に、前記素子形成領域から前記素子分離領域上に
延在するゲート電極を備えるｐチャネル型電界効果トラ
ンジスタを形成する工程と、を備えることを特徴とする
半導体装置の製造方法が提供される。
【００１０】好ましくは、前記酸化雰囲気中で前記基板
を前記素子分離領域を形成した温度より低い温度で熱処
理する工程が、前記素子分離領域を形成した後、前記酸
化雰囲気中で前記基板温度を前記素子分離領域を形成し
た温度から８００℃以下の温度にまで降温する工程であ
る。
を前記素子分離領域を形成した温度より低い温度で熱処
理する工程が、前記素子分離領域を形成した後、前記酸
化雰囲気中で前記基板温度を前記素子分離領域を形成し
た温度から８００℃以下の温度にまで降温する工程であ
る。
【００１１】また、好ましくは、前記半導体層が絶縁体
層上に形成されている。
層上に形成されている。
【００１２】前記酸化雰囲気は、好ましくは、ＷＥＴ酸
化雰囲気、酸素１００％雰囲気または酸素を不活性ガス
で希釈した雰囲気である。
化雰囲気、酸素１００％雰囲気または酸素を不活性ガス
で希釈した雰囲気である。
【００１３】
【００１４】
【００１５】
【００１６】
【発明の実施の形態】本発明は、本発明者が鋭意研究の
結果、次のことを見出したことに基づくものである。
結果、次のことを見出したことに基づくものである。
【００１７】すなわち、ＬＯＣＯＳ素子分離領域と半導
体シリコン単結晶層との間のＳｉ／ＳｉＯ２界面に存在
する固定電荷に注目し、その固定電荷量を制御すればＩ
ｄ−Ｖｇ曲線のハンプを抑えられるのではと考えた。
体シリコン単結晶層との間のＳｉ／ＳｉＯ２界面に存在
する固定電荷に注目し、その固定電荷量を制御すればＩ
ｄ−Ｖｇ曲線のハンプを抑えられるのではと考えた。
【００１８】図３を参照して説明したように、ハンプ電
流は、メイントランジスタ３０と寄生トランジスタ３１
のしきい値が異なり、双方のＩＶ特性が重ね合わされた
結果、メイントランジスタ３０に電流が流れる前に、し
きい値電圧の低い寄生トランジスタ３１に電流が流れて
しまうことが原因となって発生する。ＬＯＣＯＳエッジ
部の寄生トランジスタ３１はＳＯＩ層１６の膜厚が薄
く、一般に完全空乏型トランジスタとして動作するた
め、しきい値電圧はメイントランジスタ３０より低くな
る。従って、寄生トランジスタ３１のしきい値を上昇さ
せることがハンプ電流発生を抑制する有効な手段であ
る。
流は、メイントランジスタ３０と寄生トランジスタ３１
のしきい値が異なり、双方のＩＶ特性が重ね合わされた
結果、メイントランジスタ３０に電流が流れる前に、し
きい値電圧の低い寄生トランジスタ３１に電流が流れて
しまうことが原因となって発生する。ＬＯＣＯＳエッジ
部の寄生トランジスタ３１はＳＯＩ層１６の膜厚が薄
く、一般に完全空乏型トランジスタとして動作するた
め、しきい値電圧はメイントランジスタ３０より低くな
る。従って、寄生トランジスタ３１のしきい値を上昇さ
せることがハンプ電流発生を抑制する有効な手段であ
る。
【００１９】ＬＯＣＯＳ素子分離を用いたＳＯＩ−ＭＯ
ＳＦＥＴの、特にｐチャンネルトランジスタにおいて、
図１に示すように、寄生トランジスタ領域３１のＬＯＣ
ＯＳエッジ端１９に固定電荷２０を形成することによ
り、しきい値電圧を上昇させることができる。
ＳＦＥＴの、特にｐチャンネルトランジスタにおいて、
図１に示すように、寄生トランジスタ領域３１のＬＯＣ
ＯＳエッジ端１９に固定電荷２０を形成することによ
り、しきい値電圧を上昇させることができる。
【００２０】固定電荷は正電荷を持っており、寄生トラ
ンジスタのチャンネル部のキャリア濃度を、埋め込みチ
ャンネル型の場合は下げる方向に、表面チャネル型の場
合は上げる方向に働く。従って、どちらのタイプのトラ
ンジスタの場合でも、寄生トランジスタのしきい値を上
昇させることができる。
ンジスタのチャンネル部のキャリア濃度を、埋め込みチ
ャンネル型の場合は下げる方向に、表面チャネル型の場
合は上げる方向に働く。従って、どちらのタイプのトラ
ンジスタの場合でも、寄生トランジスタのしきい値を上
昇させることができる。
【００２１】なお、固定電荷は、ＬＯＣＯＳ酸化で形成
される酸化膜をゲート酸化膜としたキャパシタ、フィー
ルドトランジスタのＣＶ特性を測定すればわかる。固定
電荷の量はＣＶ測定から求まるフラットバンド電圧の大
小でわかる。
される酸化膜をゲート酸化膜としたキャパシタ、フィー
ルドトランジスタのＣＶ特性を測定すればわかる。固定
電荷の量はＣＶ測定から求まるフラットバンド電圧の大
小でわかる。
【００２２】そして、本発明者は、固定電荷を生じせし
めているＳｉ／ＳｉＯ２界面の構造欠陥は、ＬＯＣＯＳ
酸化処理後の酸化炉内での処理条件や酸化炉からの取り
出し条件に依存することを見出し、これらの条件を制御
することで、構造欠陥を導入して固定電荷を増加させ、
結果としてハンプを減少させることが達成できた。
めているＳｉ／ＳｉＯ２界面の構造欠陥は、ＬＯＣＯＳ
酸化処理後の酸化炉内での処理条件や酸化炉からの取り
出し条件に依存することを見出し、これらの条件を制御
することで、構造欠陥を導入して固定電荷を増加させ、
結果としてハンプを減少させることが達成できた。
【００２３】すなわち、ＬＯＣＯＳ酸化処理後、酸化雰
囲気中で半導体ウェーハをＬＯＣＯＳ素子分離領域を形
成した温度より低い温度で熱処理することで、固定電荷
を増加させられるが、好ましくは、ＬＯＣＯＳ素子分離
領域を形成した後、酸化雰囲気中で半導体ウェーハの温
度をＬＯＣＯＳ素子分離領域を形成した温度から８００
℃以下の温度にまで降温し、その後半導体ウェーハを炉
から取り出す。そして、さらに、好ましくは、半導体ウ
ェーハを炉から取り出す雰囲気も酸化雰囲気とする。
囲気中で半導体ウェーハをＬＯＣＯＳ素子分離領域を形
成した温度より低い温度で熱処理することで、固定電荷
を増加させられるが、好ましくは、ＬＯＣＯＳ素子分離
領域を形成した後、酸化雰囲気中で半導体ウェーハの温
度をＬＯＣＯＳ素子分離領域を形成した温度から８００
℃以下の温度にまで降温し、その後半導体ウェーハを炉
から取り出す。そして、さらに、好ましくは、半導体ウ
ェーハを炉から取り出す雰囲気も酸化雰囲気とする。
【００２４】具体的には、例えば、ｗｅｔ酸化によって
ＬＯＣＯＳ酸化を行った後、酸素１００％（または不活
性ガスで希釈した酸化雰囲気）に切り替え、８００℃以
下に降温し、酸化炉から取り出すことが好ましい。
ＬＯＣＯＳ酸化を行った後、酸素１００％（または不活
性ガスで希釈した酸化雰囲気）に切り替え、８００℃以
下に降温し、酸化炉から取り出すことが好ましい。
【００２５】さらに、具体的には、好ましくは、８００
℃、酸素１００％の炉（炉の中が１００％酸素で満たさ
れた炉）にウェーハを投入し、所定のｗｅｔ酸化温度
（好ましくは、１０００℃から１１５０℃）まで昇温
し、酸素１．３×１０−４ｍ３／ｓ、水素２．０×１０
−４ｍ３／ｓ、流し、所定の時間（好ましくは、１〜２
時間）酸化する。その後、酸素１００％雰囲気３．３×
１０−４ｍ３／ｓ、希釈酸素雰囲気（Ｏ２３．３×１０
−５ｍ３／ｓ、Ｎ２３．０×１０−４ｍ３／ｓ）、ｗｅ
ｔ酸化雰囲気のいずれかで８００℃まで降温し、ウェー
ハを取り出す。
℃、酸素１００％の炉（炉の中が１００％酸素で満たさ
れた炉）にウェーハを投入し、所定のｗｅｔ酸化温度
（好ましくは、１０００℃から１１５０℃）まで昇温
し、酸素１．３×１０−４ｍ３／ｓ、水素２．０×１０
−４ｍ３／ｓ、流し、所定の時間（好ましくは、１〜２
時間）酸化する。その後、酸素１００％雰囲気３．３×
１０−４ｍ３／ｓ、希釈酸素雰囲気（Ｏ２３．３×１０
−５ｍ３／ｓ、Ｎ２３．０×１０−４ｍ３／ｓ）、ｗｅ
ｔ酸化雰囲気のいずれかで８００℃まで降温し、ウェー
ハを取り出す。
【００２６】本発明の製造方法によれば、表面の面方位
が（１００）である半導体シリコン単結晶層であって絶
縁体層上に形成された半導体シリコン単結晶層を備える
基板の半導体シリコン単結晶層上にＬＯＣＯＳ素子分離
領域が形成され、ＬＯＣＯＳ素子分離領域に囲まれた領
域である素子形成領域に、素子形成領域から素子分離領
域上に延在するゲート電極を備えるｐチャネルＭＯＳ型
電界効果トランジスタが形成された半導体装置におい
て、ＬＯＣＯＳ素子分離領域のエッジ部と半導体シリコ
ン単結晶層との界面近傍に形成された固定表面準位電荷
密度が１．０×１０１１ｃｍ−２以上とすることがで
き、Ｉｄ−Ｖｇ曲線のハンプを抑えられる。
が（１００）である半導体シリコン単結晶層であって絶
縁体層上に形成された半導体シリコン単結晶層を備える
基板の半導体シリコン単結晶層上にＬＯＣＯＳ素子分離
領域が形成され、ＬＯＣＯＳ素子分離領域に囲まれた領
域である素子形成領域に、素子形成領域から素子分離領
域上に延在するゲート電極を備えるｐチャネルＭＯＳ型
電界効果トランジスタが形成された半導体装置におい
て、ＬＯＣＯＳ素子分離領域のエッジ部と半導体シリコ
ン単結晶層との界面近傍に形成された固定表面準位電荷
密度が１．０×１０１１ｃｍ−２以上とすることがで
き、Ｉｄ−Ｖｇ曲線のハンプを抑えられる。
【００２７】
【実施例】次に、図２を参照して、本発明の一実施例に
ついて説明する。
ついて説明する。
【００２８】まず、シリコン支持基板１０上に、埋め込
み酸化膜１１が形成され、その上に単結晶シリコン層
（ＳＯＩ層）１６が形成されたＳＯＩウェーハ（図２
（Ａ）参照）を用意する。
み酸化膜１１が形成され、その上に単結晶シリコン層
（ＳＯＩ層）１６が形成されたＳＯＩウェーハ（図２
（Ａ）参照）を用意する。
【００２９】その後、パッド酸化膜１３を、例えば、Ｄ
ＲＹ酸化９５０℃で２０ｎｍ形成する。その後、パッド
酸化膜１３上に、ＣＶＤ法によりＳｉＮ１４を１５０ｎ
ｍ形成する。フォトリソグラフィー工程により所定のマ
スクパターン（図示せず）をＳｉＮ１４上に形成し、そ
のパターニングされたレジストマスクパターン（図示せ
ず）をマスクに、エッチングガスにＣＦ４、あるいはＣ
Ｈ２Ｆ２、あるいはＣＨ３Ｆを用いた反応性ドライエッ
チングにより、ＳｉＮ１４をエッチングする（図２
（Ｂ）参照）。
ＲＹ酸化９５０℃で２０ｎｍ形成する。その後、パッド
酸化膜１３上に、ＣＶＤ法によりＳｉＮ１４を１５０ｎ
ｍ形成する。フォトリソグラフィー工程により所定のマ
スクパターン（図示せず）をＳｉＮ１４上に形成し、そ
のパターニングされたレジストマスクパターン（図示せ
ず）をマスクに、エッチングガスにＣＦ４、あるいはＣ
Ｈ２Ｆ２、あるいはＣＨ３Ｆを用いた反応性ドライエッ
チングにより、ＳｉＮ１４をエッチングする（図２
（Ｂ）参照）。
【００３０】その後、パターニングされたＳｉＮ１４を
マスクにして、ＬＯＣＯＳ酸化を、例えばｗｅｔ酸化１
０００℃で行い、ＬＯＣＯＳ素子分離領域１５を４００
ｎｍ形成する。この時、従来のＬＯＣＯＳ酸化方法は、
酸化膜とシリコン界面の酸化膜側に存在する正電荷を持
つ固定電荷を低減するため、酸化終了後に不活性ガスで
アニールし、不活性ガス雰囲気でウェーハを酸化炉から
取り出す。不活性ガス雰囲気でのアニールの固定電荷の
低減効果は一般に良く知られている（半導体シリコン結
晶工学 ｐ１９４−ｐ１９６， １９９３）。しかし、
本発明では、固定電荷を積極的に利用するため、その不
活性ガスアニールは行わない。ｗｅｔ酸化終了後、ウェ
ーハを酸化炉から取り出すまで酸素雰囲気で熱処理を行
う。このような酸素雰囲気で熱処理を行いウェーハを取
り出すことは、酸化膜とシリコン界面を低温で酸化する
こととなり、固定電荷２０が増加することになる（図２
（Ｃ）参照）。１０００℃でｗｅｔ酸化が終了した後、
酸素１００％に切り替え、８００℃まで酸化炉を降温
し、ウェーハを酸化炉から取り出す。あるいは、ｗｅｔ
酸化雰囲気のまま、８００℃まで降温し、ウェーハを取
り出しても良い。あるいは、酸素１００％ではなく、不
活性ガスで希釈した酸化雰囲気でも固定電荷増大に効果
がある。 その後、パッド酸化膜１３をＨＦにて除去し
た後、プリゲート酸化膜（図示せず）を、例えば、ＤＲ
Ｙ酸化９００℃で２０ｎｍ形成する。その後トランジス
タの反転しきい値電圧を調整するためＢ＋のイオン注入
を、例えば、３０ｋｅＶ ｌｅ１２ｃｍ−２の条件で行
う。その後、プリゲート酸化膜（図示せず）をＨＦにて
除去した後、ゲート酸化膜１７を、例えば、ｗｅｔ酸化
７５０℃で８ｎｍ形成する。その後、電極となるポリシ
リコン１８をＣＶＤ法で、例えば３００ｎｍ形成する
（図２（Ｄ）参照）。
マスクにして、ＬＯＣＯＳ酸化を、例えばｗｅｔ酸化１
０００℃で行い、ＬＯＣＯＳ素子分離領域１５を４００
ｎｍ形成する。この時、従来のＬＯＣＯＳ酸化方法は、
酸化膜とシリコン界面の酸化膜側に存在する正電荷を持
つ固定電荷を低減するため、酸化終了後に不活性ガスで
アニールし、不活性ガス雰囲気でウェーハを酸化炉から
取り出す。不活性ガス雰囲気でのアニールの固定電荷の
低減効果は一般に良く知られている（半導体シリコン結
晶工学 ｐ１９４−ｐ１９６， １９９３）。しかし、
本発明では、固定電荷を積極的に利用するため、その不
活性ガスアニールは行わない。ｗｅｔ酸化終了後、ウェ
ーハを酸化炉から取り出すまで酸素雰囲気で熱処理を行
う。このような酸素雰囲気で熱処理を行いウェーハを取
り出すことは、酸化膜とシリコン界面を低温で酸化する
こととなり、固定電荷２０が増加することになる（図２
（Ｃ）参照）。１０００℃でｗｅｔ酸化が終了した後、
酸素１００％に切り替え、８００℃まで酸化炉を降温
し、ウェーハを酸化炉から取り出す。あるいは、ｗｅｔ
酸化雰囲気のまま、８００℃まで降温し、ウェーハを取
り出しても良い。あるいは、酸素１００％ではなく、不
活性ガスで希釈した酸化雰囲気でも固定電荷増大に効果
がある。 その後、パッド酸化膜１３をＨＦにて除去し
た後、プリゲート酸化膜（図示せず）を、例えば、ＤＲ
Ｙ酸化９００℃で２０ｎｍ形成する。その後トランジス
タの反転しきい値電圧を調整するためＢ＋のイオン注入
を、例えば、３０ｋｅＶ ｌｅ１２ｃｍ−２の条件で行
う。その後、プリゲート酸化膜（図示せず）をＨＦにて
除去した後、ゲート酸化膜１７を、例えば、ｗｅｔ酸化
７５０℃で８ｎｍ形成する。その後、電極となるポリシ
リコン１８をＣＶＤ法で、例えば３００ｎｍ形成する
（図２（Ｄ）参照）。
【００３１】その後、図示しないが、ポリシリコン１８
をパターニングし、ソース、ドレイン部にＢＦ２ +のイ
オン注入を、例えば３０ｋｅＶ、１×１０１５ｃｍ−２
の条件で行う。
をパターニングし、ソース、ドレイン部にＢＦ２ +のイ
オン注入を、例えば３０ｋｅＶ、１×１０１５ｃｍ−２
の条件で行う。
【００３２】これで、基本的なＭＯＳＦＥＴの構造がで
き、後は、層間絶縁膜のＣＶＤと配線工程を繰り返し、
完成となる。
き、後は、層間絶縁膜のＣＶＤと配線工程を繰り返し、
完成となる。
【００３３】
【発明の効果】本発明によって、ＬＯＣＯＳ素子分離構
造を有するＳＯＩ−ＭＯＳＦＥＴ、特にｐチャネル型Ｍ
ＯＳＦＥＴにおいて、寄生トランジスタ部分のしきい値
電圧を増大させ、弱反転領域特性でのハンプ電流の発生
の抑制を、新たなイオン注入等のプロセスを追加するこ
となく、実現できる。よって、しきい値電圧等の電気的
特性の安定した半導体装置を提供することができる。
造を有するＳＯＩ−ＭＯＳＦＥＴ、特にｐチャネル型Ｍ
ＯＳＦＥＴにおいて、寄生トランジスタ部分のしきい値
電圧を増大させ、弱反転領域特性でのハンプ電流の発生
の抑制を、新たなイオン注入等のプロセスを追加するこ
となく、実現できる。よって、しきい値電圧等の電気的
特性の安定した半導体装置を提供することができる。
【図１】本発明の一実施の形態のＬＯＣＯＳエッジに固
定電荷を導入したＳＯＩ−ＭＯＳＦＥＴを説明するため
のチャネル幅方向断面模式図である。
定電荷を導入したＳＯＩ−ＭＯＳＦＥＴを説明するため
のチャネル幅方向断面模式図である。
【図２】本発明の一実施の形態のＬＯＣＯＳエッジに固
定電荷を導入したＳＯＩ−ＭＯＳＦＥＴの製造方法を説
明するためのプロセスフロー図である。
定電荷を導入したＳＯＩ−ＭＯＳＦＥＴの製造方法を説
明するためのプロセスフロー図である。
【図３】従来のＬＯＣＯＳ素子分離構造をもつＳＯＩ−
ＭＯＳＦＥＴのチャネル幅方向断面模式図である。
ＭＯＳＦＥＴのチャネル幅方向断面模式図である。
【図４】ｐチャネルＳＯＩ−ＭＯＳＦＥＴで発生するハ
ンプ電流を説明するための図である。
ンプ電流を説明するための図である。
１…ＳＯＩ−ＭＯＳＦＥＴ
１０…シリコン支持基板
１１…埋め込み酸化膜
１３…パッド酸化膜
１４…ＳｉＮ膜
１５…ＬＯＣＯＳ素子分離領域
１６…ＳＯＩ層
１７…ゲート酸化膜
１８…ポリシリコン
１９…ＬＯＣＯＳエッジ部
２０…固定電荷
３０…メイントランジスタ
３１…寄生トランジスタ
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/316
H01L 21/762
Claims (7)
- 【請求項１】半導体層を備える基板の前記半導体層上に
選択的に耐酸化膜を設けた状態で、前記半導体層を炉内
で選択的に酸化して素子分離領域を形成する工程と、 その後、前記炉内において、酸化雰囲気中で前記基板温
度を降温する工程と、 その後、前記基板を前記炉から取り出す工程と、 前記素子分離領域に囲まれた領域である素子形成領域
に、前記素子形成領域から前記素子分離領域上に延在す
るゲート電極を備えるｐチャネル型電界効果トランジス
タを形成する工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】前記素子分離領域を形成した後、前記炉内
において前記酸化雰囲気中で前記基板温度を８００℃以
下にまで降温し、その後前記基板を前記炉から取り出す
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】酸化雰囲気中で前記基板を前記炉から取り
出すことを特徴とする請求項１または２記載の半導体装
置の製造方法。 - 【請求項４】半導体層を備える基板の前記半導体層上に
選択的に耐酸化膜を設けた状態で、前記半導体層を選択
的に酸化して素子分離領域を形成する工程と、 その後、酸化雰囲気中で前記基板を前記素子分離領域を
形成した温度より低い温度で熱処理する工程と、 前記素子分離領域に囲まれた領域である素子形成領域
に、前記素子形成領域から前記素子分離領域上に延在す
るゲート電極を備えるｐチャネル型電界効果トランジス
タを形成する工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項５】前記酸化雰囲気中で前記基板を前記素子分
離領域を形成した温度より低い温度で熱処理する工程
が、 前記素子分離領域を形成した後、前記酸化雰囲気中で前
記基板温度を前記素子分離領域を形成した温度から８０
０℃以下の温度にまで降温する工程であることを特徴と
する請求項４記載の半導体装置の製造方法。 - 【請求項６】前記半導体層が絶縁体層上に形成されてい
ることを特徴とする請求項１乃至５のいずれかに記載の
半導体装置の製造方法。 - 【請求項７】前記酸化雰囲気が、ＷＥＴ酸化雰囲気、酸
素１００％雰囲気または酸素を不活性ガスで希釈した雰
囲気であることを特徴とする請求項１乃至６のいずれか
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32923399A JP3460649B2 (ja) | 1999-11-19 | 1999-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32923399A JP3460649B2 (ja) | 1999-11-19 | 1999-11-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001148481A JP2001148481A (ja) | 2001-05-29 |
| JP3460649B2 true JP3460649B2 (ja) | 2003-10-27 |
Family
ID=18219148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32923399A Expired - Fee Related JP3460649B2 (ja) | 1999-11-19 | 1999-11-19 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3460649B2 (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
| JP4540320B2 (ja) * | 2003-09-19 | 2010-09-08 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP5567247B2 (ja) | 2006-02-07 | 2014-08-06 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| US7592274B2 (en) | 2006-09-29 | 2009-09-22 | Oki Semiconductor Co., Ltd. | Method for fabricating semiconductor element |
| KR20120106766A (ko) * | 2009-11-20 | 2012-09-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
-
1999
- 1999-11-19 JP JP32923399A patent/JP3460649B2/ja not_active Expired - Fee Related
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| JP2001148481A (ja) | 2001-05-29 |
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