JP3361018B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関するもので、特に不良救済を行うためのリダンダンシ
ーシステムに係り、更に詳しくは並列にデータを入出力
する多ビットメモリ等においてスペアに置換したアドレ
スを識別するための技術に関する。

【０００２】

【従来の技術】メモリの容量が大きい場合、その容量を
有効に利用するためには、アドレスを与えた時に複数の
データを同時にメモリとやり取りできることが重要とな
ってきている。すなわち、多ビット構成のメモリであ
る。同時にやり取りできるデータ量が増えると、それだ
けデータの転送効率が上がり、高速データ転送メモリと
してメモリの容量を有効に利用できる。この際、同時に
データ転送される各ビットのアドレス空間は同一であ
り、外からアドレスで区別することはできない。換言す
れば、同時に入出力されるデータのアドレスは全て同じ
であり、メモリの外部からはＩ／Ｏの違いのみとして識
別される。

【０００３】一方、メモリの容量が大きくなると、より
進んだ微細加工技術を駆使して製造が行われ、製造工程
での塵やゴミの存在、あるいは製造プロセスの揺らぎ等
に対して製品としての良品率、すなわち歩留まりが敏感
に依存するようになる。よって、データの記憶場所であ
るメモリセルの全てが完璧であるような完全良品の割合
は当然少なくなる。このため、本来必要な容量のメモリ
セルに加えて、予め冗長用のメモリセルを設け、不良が
発生したメモリセルを上記冗長用のメモリセルに置換し
て救済するリダンダンシー技術により歩留まりを向上さ
せることが必要になる。

【０００４】図１５は、従来の多ビットメモリの概略構
成例を示すブロック図である。行列状にメモリセルが配
列されたメモリセルアレイ１１−１〜１１−ｎにはそれ
ぞれ、行デコーダ１２−１〜１２−ｎ、センスアンプ１
３−１〜１３−ｎ、及びカラムスイッチ１４−１〜１４
−ｎが設けられている。行アドレス信号が上記各行デコ
ーダ１２−１〜１２−ｎに供給されると、メモリセルア
レイ１１−１〜１１−ｎ中の選択された行のメモリセル
のデータは、センスアンプ１３−１〜１３−ｎによって
センス増幅された後、ラッチされる。上記センスアンプ
１３−１〜１３−ｎはそれぞれ、カラムスイッチ１４−
１〜１４−ｎを介して列毎にＤＱ線１５，１５，…に共
通接続されている。上記カラムスイッチ１４−１〜１４
−ｎ及びＤＱデコーダ１６には列アドレス信号が供給さ
れる。カラムスイッチ１４−１〜１４−ｎは、列アドレ
ス信号にしたがってＤＱ線１５，１５，…にどのセンス
アンプ１３−１〜１３−ｎを接続するかの選択動作を行
う。選択されたセンスアンプにラッチされているデータ
は、上記ＤＱ線１５，１５，…上に読み出される。ま
た、ＤＱデコーダ１６は、ＤＱ線１５，１５，…の選択
動作を行う。ＤＱデコーダ１６で選択されたＤＱ線１
５，１５，…上に読み出されたデータは、ＤＱバッファ
（ＤＱＢ）１７−１〜１７−ｍを介して出力される。あ
るいは、ＤＱバッファ１７−１〜１７−ｍに入力された
書き込みデータが、ＤＱデコーダ１６で選択されたＤＱ
線１５，１５，…、カラムスイッチ１４−１〜１４−
ｎ、及びセンスアンプ１３−１〜１３−ｎをそれぞれ介
してメモリセルアレイ１１−１〜１１−ｎ中のメモリセ
ルに書き込まれる。なお、ここでどのＤＱ線１５がどの
Ｉ／Ｏに属するかは固定されている。

【０００５】このような構成の多ビットメモリに、どの
ようにカラムのリダンダンシーを取り込むかの一例を模
式的に示したのが図１６である。図１６では図１５の列
アドレス信号によるデコードに関係する部分のみを抽出
して示している。メモリの外部からは列アドレス信号が
与えられてカラムが選択されるので、この列アドレス信
号を用いて不良カラムを特定し、スペアのカラムと置き
換える動作を行うようにしている。各メモリセルアレイ
１１−１〜１１−ｎに共通のＤＱ線をオーバーレイドＤ
Ｑ線１５ａ，１５ａ，…と呼ぶ。このオーバーレイドＤ
Ｑ線１５ａ，１５ａ，…の各々には、４つのセンスアン
プを有するセンスアンプ回路１３ａ，１３ａ，…がそれ
ぞれカラムスイッチ１４ａ，１４ａ，…を介して選択的
に接続されている。オーバーレイドＤＱ線１５ａ，１５
ａ，…の８ペア毎に１ペアのスペアＤＱ線１５ｂ，１５
ｂが設けられている。スペアＤＱ線１５ｂ，１５ｂに
は、４つのスペアセンスアンプを有するスペアセンスア
ンプ回路１３ｂがスペアカラムスイッチ１４ｂを介して
接続されている。８ペアのＤＱ線１５ａ，１５ａ，…の
いずれかに不良カラムが属していれば、そのＤＱ線をま
るごとスペアのＤＱ線１５ｂ，１５ｂへと置換する。８
ペアのＤＱ線１５ａ，１５ａ，…と１ペアのスペアＤＱ
線１５ｂ，１５ｂは一つのＩ／Ｏに属し、ＤＱデコーダ
１６−１，１６−２，…によって選択的にＤＱバッファ
１７−１，１７−２，…に接続される。上記ＤＱバッフ
ァ１７−１，１７−２，…はそれぞれ、ＲＷＤ（リード
ライトデータ）バス１８−１，１８−２，…に接続され
ており、Ｉ／Ｏデータがメモリ外部に出力、あるいはメ
モリ外部から入力される。

【０００６】フューズボックス１９は、スペアＤＱ線１
５ｂ，１５ｂを使用するか否かを示す１ビットのフュー
ズ回路１９ａと、８ペアのオーバーレイドＤＱ線１５
ａ，１５ａ，…のどれが不良であるかを示す３ビットの
フューズ回路１９ｂ，１９ｃ，１９ｄの計４ビットによ
り構成されており、これらのフューズ回路１９ｂ，１９
ｃ，１９ｄに不良ＤＱ線のアドレスを指定しておき、列
アドレス信号の上記不良ＤＱ線に対応するビットが上記
３ビットと一致した時にＤＱデコーダ１６−１，１６−
２，…をスペアＤＱ線１５ｂ，１５ｂを選択するように
切り替える。このフューズビットを構成するフューズ回
路１９ａ〜１９ｄ中にはそれぞれフューズ素子が設けら
れており、電流またはレーザー等によって溶断され、プ
ログラムされるのが一般的である。

【０００７】しかしながら、上記のような構成では、ど
れか一つのＩ／Ｏのみでスペアを使う必要があっても同
一アドレスの他の全てのＩ／Ｏでも置換が起きる。Ｉ／
Ｏの数が少なく、一つのＩ／Ｏに属するＤＱ線の数が多
い場合は大きな問題はないが、多ビットになればなるほ
どスペアの数も多くなり且つ必要のない置き換えが同時
に生じることになる。このため、上述した多ビットメモ
リのリダンダンシーシステムは無駄が多くなる。

【０００８】また、上記構成の半導体記憶装置を用いた
種々のシステムにおいて、経年変化等によってメモリセ
ルに不良が発生した場合、システムに組み込んだ後では
リダンダンシー技術を適用できない。

【０００９】

【発明が解決しようとする課題】上記のように従来の半
導体記憶装置は、不良救済が非効率的であるという問題
があった。

【００１０】

【００１１】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、効率的な不良救
済が行える半導体記憶装置を提供することにある。

【００１２】

【００１３】

【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、メモリセルが行列状に配列さ
れた複数のメモリセルアレイと、前記複数のメモリセル
アレイの各々に対応して設けられ、行アドレス信号に基
づいて前記メモリセルアレイの行を選択する行デコーダ
と、前記複数のメモリセルアレイの各々に対応して設け
られ、前記行デコーダによって選択された行のメモリセ
ルから読み出されたデータが供給されるセンスアンプ回
路と、前記各センスアンプ回路に対応して設けられ、前
記複数のメモリセルアレイで共用されるＤＱ線と、前記
各センスアンプ回路に対応して設けられ、列アドレス信
号に基づいて前記ＤＱ線に接続するセンスアンプ回路の
選択を行うカラムスイッチと、前記列アドレス信号に基
づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤ
Ｑデコーダと、前記ＤＱデコーダに対応して設けられ、
前記ＤＱデコーダで選択されたＤＱ線上のデータがＩ／
Ｏ毎に供給される複数のＤＱバッファと、各Ｉ／Ｏに属
するＤＱ線で共用されるスペアＤＱ線と、スペアメモリ
セルから読み出されたデータが供給される複数のスペア
センスアンプ回路と、前記スペアＤＱ線への前記複数の
スペアセンスアンプ回路の接続の選択を行うスペアカラ
ムスイッチと、前記複数のスペアセンスアンプ回路に対
応して設けられ、各Ｉ／Ｏに属するＤＱ線の数に対応す
るビット数の情報を記憶するフューズ回路を備え、不良
が発生したＤＱ線のアドレスが記憶され、この記憶され
たアドレスがアクセスされたことを検出する第１の検出
手段と、前記複数のスペアセンスアンプ回路に対応する
ビット数の情報を記憶するフューズ回路を備え、前記ア
クセスされたアドレスのＤＱ線の置換が必要であるか否
かの情報がＩ／Ｏ毎に記憶され、前記第１の検出手段に
よってアドレスがアクセスされたことが検出された場合
に、前記情報に基づいて、置換が必要な前記アクセスさ
れたアドレスのＤＱ線を前記Ｉ／Ｏ毎に検出する第２の
検出手段と、置換すべきメモリセルアレイへのアクセス
を検出する第３の検出手段と、前記第２の検出手段によ
ってＤＱ線が検出され、前記第３の検出手段によってア
クセスが検出された場合に、前記置換が行われるメモリ
セルアレイのうち、前記第２の検出手段によって検出さ
れたＤＱ線から前記第２の検出手段によって検出された
ＤＱ線に対応するＤＱバッファへのデータパスを前記ス
ペアＤＱ線から前記置換が必要なＤＱ線に対応するＤＱ
バッファへのデータパスに前記複数のスペアセンスアン
プ回路毎に切り替える切り替え手段とを具備することを
特徴としている。

【００１４】

【００１５】

【００１６】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る半導体記憶装置のリダンダンシーシ
ステム及びリダンダンシー方式について説明するための
もので、図１５に示した多ビットメモリにおける列アド
レス信号によるデコードに関係する部分のみを抽出して
模式的に示している。すなわち、図１に示した回路が図
１６に示した従来の回路と異なるのは、Ｉ／Ｏ毎にスペ
アＤＱ線１５ｂ，１５ｂを設けるのではなく、複数のＩ
／Ｏをまとめて置換の対象とするスペアＤＱ線１５ｃ，
１５ｃを設けた点にある。スペアＤＱ線１５ｃ，１５ｃ
には、スペアカラムスイッチ１４ｃを介してスペアセン
スアンプ回路１３ｃ及びスペアメモリセルが接続されて
いる。各Ｉ／Ｏには、図１６のスペアＤＱ線１５ｂ，１
５ｂを除いた８ペアのＤＱ線１５ａ，１５ａ，…が属し
ている。スペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏに共通
であり、全てのＤＱデコーダ１６−１，１６−２，…に
スペアＤＱ線１５ｃ，１５ｃが共通接続されている。セ
ンスアンプ回路のどれをＤＱ線に接続するかはスペアＤ
Ｑ線１５ｃ，１５ｃも正規のＤＱ線１５ａ，１５ａも同
じであり、列アドレス信号によって選択されるカラムス
イッチ１４ａまたは１４ｃによって選択される。フュー
ズボックス２０は、一つのＩ／Ｏに属し、列アドレス信
号で選択される８つのＤＱ線ペア１５ａ，１５ａ，…の
どれが不良ＤＱ線であるかを識別する３ビットのフュー
ズ回路２０ａ，２０ｂ，２０ｃから構成されている。ま
た、Ｉ／Ｏ毎に設けた１ビットのフューズ回路２１−
１，２１−２，…はそれぞれ、スペアＤＱ線１５ｃ，１
５ｃを用いるか否かを指定するためのものである。

【００１７】図２は、上記図１に示した回路におけるフ
ューズボックス２０の構成例を示している。各フューズ
回路２０ａ〜２０ｃ中にはそれぞれ、フューズ素子Ｆ
１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ
４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６、イン
バータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲート２
３，２４，２５等が含まれている。図２ではフューズ回
路２０ａの回路構成のみを詳細に示し、フューズ回路２
０ｂ，２０ｃはブロック化して示しているが、フューズ
回路２０ｂ，２０ｃもフューズ回路２０ａと実質的に同
じ構成になっている。

【００１８】信号ＢＰＲＳＴは、ＭＯＳトランジスタＱ
１，Ｑ５のゲート及びＭＯＳトランジスタＱ３，Ｑ６の
ゲートにそれぞれ供給される。ＭＯＳトランジスタＱ１
のソース，ドレイン、フューズ素子Ｆ１及びＭＯＳトラ
ンジスタＱ５のドレイン，ソースは、電源ＶccとＶss間
に直列接続される。上記ＭＯＳトランジスタＱ１のドレ
インとフューズ素子Ｆ１との接続ノードＮ１には、ＭＯ
ＳトランジスタＱ２のドレイン及びインバータ回路ＩＮ
Ｖ１の入力端が接続されている。ＭＯＳトランジスタＱ
２のソースは電源Ｖccに接続され、ゲートは上記インバ
ータ回路ＩＮＶ１の出力端に接続されている。ＭＯＳト
ランジスタＱ２とインバータ回路ＩＮＶ１はラッチ回路
を構成しており、ノードＮ１の電位をラッチする。イン
バータ回路ＩＮＶ２の入力端は上記インバータ回路ＩＮ
Ｖ１の出力端に接続され、出力端はアンドゲート２３の
一方の入力端に接続される。上記アンドゲート２３の他
方の入力端には列アドレスの１ビットＡ０が入力され、
このアンドゲート２３の出力がアンドゲート２５の一方
の入力端に供給される。

【００１９】また、ＭＯＳトランジスタＱ３のソース，
ドレイン、フューズ素子Ｆ２及びＭＯＳトランジスタＱ
６のドレイン，ソースは、電源ＶccとＶss間に直列接続
される。上記ＭＯＳトランジスタＱ３のドレインとフュ
ーズ素子Ｆ２との接続ノードＮ２には、ＭＯＳトランジ
スタＱ４のドレイン及びインバータ回路ＩＮＶ３の入力
端が接続されている。上記ＭＯＳトランジスタＱ４のソ
ースは電源Ｖccに接続され、ゲートは上記インバータ回
路ＩＮＶ３の出力端に接続されている。ＭＯＳトランジ
スタＱ４とインバータ回路ＩＮＶ３はラッチ回路を構成
しており、ノードＮ２の電位をラッチする。インバータ
回路ＩＮＶ４の入力端は上記インバータ回路ＩＮＶ３の
出力端に接続され、出力端はアンドゲート２４の一方の
入力端に接続される。上記アンドゲート２４の他方の入
力端には上記列アドレスの１ビットＡ０の相補信号／Ａ
０（／は反転信号、すなわちバーを意味する）が入力さ
れ、このアンドゲート２４の出力が上記アンドゲート２
５の他方の入力端に供給される。

【００２０】更に、フューズ回路２０ｂには列アドレス
の１ビットＡ１とその相補信号／Ａ１が入力され、フュ
ーズ回路２０ｃには列アドレスの１ビットＡ２とその相
補信号／Ａ２が入力される。

【００２１】上記信号ＢＰＲＳＴは、アクセスが始まる
前には“Ｌ”レベルとなり、ＭＯＳトランジスタＱ１，
Ｑ３をオン状態、ＭＯＳトランジスタＱ５，Ｑ６をオフ
状態にしてノードＮ１，Ｎ２をプリチャージし、その後
“Ｈ”レベルとなってフューズＦ１またはＦ２が切断さ
れたか否かの状態を保持するための信号である。リダン
ダンシーを行う場合には、上記フューズＦ１またはＦ２
のいずれか一方を切断し、両方のフューズを共に切断す
ることはない。フューズ素子Ｆ１またはＦ２が切断され
たアドレスビットでは、フューズ回路中のアンドゲート
２５の出力信号Ｂｊ（ｊ＝０〜２）が“Ｈ”レベルとな
る。

【００２２】各フューズ回路２０ａ〜２０ｃ中のアンド
ゲート２５の出力信号Ｂ０，Ｂ１，Ｂ２はそれぞれアン
ドゲート２６に供給され、不良ＤＱ線のアドレスと切断
されたフューズ素子のビットが全て一致した時、換言す
れば、入力された不良ＤＱ線のアドレスとフューズボッ
クス２０に記憶されたアドレスが一致した時、このアン
ドゲート２６の出力信号ＲＤＱが“Ｈ”レベルとなる。

【００２３】図３は上記図１に示した回路におけるフュ
ーズ回路２１−１，２１−２，…の構成例を示してい
る。このフューズ回路は、上記図２に示したフューズ回
路における相補型回路の一方と実質的に等しく構成され
ている。各フューズ回路２１−１，２１−２，…中には
それぞれ、フューズ素子Ｆ３、Ｐチャネル型ＭＯＳトラ
ンジスタＱ７，Ｑ８、Ｎチャネル型ＭＯＳトランジスタ
Ｑ９、インバータ回路ＩＮＶ５，ＩＮＶ６、及びアンド
ゲート２７等が含まれている。信号ＢＰＲＳＴは、上記
ＭＯＳトランジスタＱ７，Ｑ９のゲートにそれぞれ供給
される。ＭＯＳトランジスタＱ７のソース，ドレイン、
フューズ素子Ｆ３及びＭＯＳトランジスタＱ９のドレイ
ン，ソースは、電源ＶccとＶss間に直列接続されてい
る。上記ＭＯＳトランジスタＱ７のドレインとフューズ
素子Ｆ３との接続ノードＮ３には、ＭＯＳトランジスタ
Ｑ８のドレイン及びインバータ回路ＩＮＶ５の入力端が
接続されている。ＭＯＳトランジスタＱ８のソースは電
源Ｖccに接続され、ゲートは上記インバータ回路ＩＮＶ
５の出力端に接続されている。ＭＯＳトランジスタＱ８
とインバータ回路ＩＮＶ５はラッチ回路を構成してお
り、ノードＮ３の電位をラッチする。インバータ回路Ｉ
ＮＶ６の入力端は上記インバータ回路ＩＮＶ５の出力端
に接続され、出力端はアンドゲート２７の一方の入力端
に接続される。上記アンドゲート２７の他方の入力端に
は上記アンドゲート２６から出力された信号ＲＤＱが入
力される。

【００２４】フューズ回路２１−１を代表的に詳細に示
したが、各Ｉ／Ｏに対応して設けた他のフューズ回路２
１−２，…も上記フューズ回路２１−１と同じ構成にな
っている。

【００２５】各フューズ回路２２−１，２２−２，…中
のアンドゲート２７の出力信号ＦＢＭＴＣ０，ＦＢＭＴ
Ｃ１，…はそれぞれオアゲート２８に供給され、このオ
アゲート２８の出力信号ＳＲとこの信号ＳＲをインバー
タ回路２９で反転した信号ＳＮによってデータ経路が切
り替えられる。不良が発生したＩ／Ｏに属するフューズ
回路中のフューズ素子Ｆ３が切断されると、インバータ
回路ＩＮＶ６の出力が“Ｈ”レベルとなり、入力された
不良ＤＱ線に対応するアドレスとフューズボックス２０
に記憶されたアドレスとが一致して信号ＲＤＱが“Ｈ”
レベルとなった時に、この不良ＤＱ線に属するＩ／Ｏに
対応して設けたフューズ回路のアンドゲート２７の出力
信号が“Ｈ”レベルとなり、オアゲート２８の出力信号
ＳＲが“Ｈ”レベル、インバータ回路２９の出力信号Ｓ
Ｎが“Ｌ”レベルとなる。一方、不良が発生していない
Ｉ／Ｏに対応するフューズ回路は、オアゲート２８の出
力信号ＳＲが“Ｌ”レベル、インバータ回路２９の出力
信号ＳＮが“Ｈ”レベルとなる。

【００２６】図４は、リダンダンシーを行ったときに、
不良ＤＱ線から対応するＩ／Ｏに属するメモリセルから
ＤＱバッファへのデータパスを、スペアメモリセルから
上記ＤＱバッファへのデータパスに切り替えるためのデ
ータパス切り替え回路を簡略化して示しており、各オー
バーレイドＤＱ線１５ａ，１５ａ，…毎に設けられてい
る。この回路は、クロックトインバータ回路３０，３１
とインバータ回路３２を含んで構成されている。上記ク
ロックトインバータ回路３０の入力端にはオーバーレイ
ドＤＱ線１５ａが接続され、クロック入力端には上記図
３に示した回路の出力信号ＳＮが供給される。上記クロ
ックトインバータ回路３１の入力端にはスペアオーバー
レイドＤＱ線１５ｃが接続され、クロック入力端には信
号ＳＲが供給される。上記クロックトインバータ回路３
０，３１の出力端はインバータ３２の入力端に接続さ
れ、このインバータ３２の出力端がＤＱバッファ１７の
入力端に接続される。クロックトインバータ回路３０
は、信号ＳＮが“Ｈ”レベルの時にインバータ回路とし
て動作し、“Ｌ”レベルの時に出力端がハイインピーダ
ンス状態となる。同様に、クロックトインバータ回路３
１は、信号ＳＲが“Ｈ”レベルの時にインバータ回路と
して動作し、“Ｌ”レベルの時に出力端がハイインピー
ダンス状態となる。

【００２７】よって、入力されたアドレスと上記フュー
ズボックス２０の各ビットが不一致の時には、オーバー
レイドＤＱ線１５ａが選択され、このオーバーレイドＤ
Ｑ線１５ａ上の信号がクロックトインバータ回路３０及
びインバータ回路３２を介してＤＱバッファ１７に供給
される。一方、入力されたアドレスと上記フューズボッ
クス２０の各ビットが一致した時（オーバーレイドＤＱ
線１５ａが不良の時）には、スペアオーバーレイドＤＱ
線１５ｃが選択され、このスペアオーバーレイドＤＱ線
１５ｃ上の信号がクロックトインバータ回路３１及びイ
ンバータ回路３２を介してＤＱバッファ１７に供給され
る。

【００２８】このような半導体記憶装置のリダンダンシ
ーシステム及びリダンダンシー方式によれば、不良が発
生した一つのＩ／Ｏに属するメモリセルのみで置換が行
われるので、多ビット化が進行しても効率的に救済でき
る。また、スペアメモリセル、スペアセンスアンプ回路
１３ｃ、スペアカラムスイッチ１４ｃ及びスペアＤＱ線
１５ｃ，１５ｃは各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎に
これらを設ける必要がなく、各Ｉ／Ｏ毎に不良ＤＱ線が
存在するか否かを記憶する１ビットのフューズ回路２１
−１，２１−２，…を設ければ済むので、高集積化にも
寄与できる。

【００２９】図５は、この発明の第２の実施の形態に係
る半導体記憶装置のリダンダンシーシステム及びリダン
ダンシー方式について説明するためのもので、上記図１
に示したシステム及び方式をスペアＤＱ線に属する４つ
のセンスアンプに対してもそれぞれ独立に用いることが
できるようにしたものである。すなわち、第１の実施の
形態では、スペアを必要とするＩ／Ｏのみでスペア置換
が行われるが、あるＩ／ＯでスペアＤＱ線１５ｃ，１５
ｃが使用されると、他のＩ／ＯではもはやスペアＤＱ線
を用いることはできない。また、スペアへの置換は、ス
ペアセンスアンプ回路１３ｃ中の４つのセンスアンプま
とめてであり、この４つのセンスアンプの組は固定され
ている。そこで、この第２の実施の形態では、更に効率
的なリダンダンシーシステム及びリダンダンシー方式を
提供しようとするものである。

【００３０】図５に示す回路において、上記図１に示し
た回路と同一部分には同じ符号を付している。各Ｉ／Ｏ
に属するセンスアンプ回路１３ａ，１３ａ，…中のセン
スアンプの数は、４×８（ペア）＝３２であり、これを
選択するには５ビットのフューズ回路が必要である。ま
た、スペアＤＱ線１５ｃ，１５ｃに設けられているスペ
アセンスアンプ回路１３ｃ中の４つのスペアセンスアン
プの各々が独立に置換を受け付けられるので、５ビット
よりなる４つのフューズボックス３３〜３６を設けてい
る。スペアＤＱ線１５ｃ，１５ｃは、各ＤＱデコーダ１
６−１，１６−２，…に共通であり、このスペアＤＱ線
１５ｃ，１５ｃは４つの異なるＤＱ線１５ａ，１５ａ，
…に属していた４つのセンスアンプ回路１３ａ中の１つ
のセンスアンプを置換できるようになっている。４つの
スペアセンスアンプの各々が、どのＩ／Ｏで使用される
かを示すために、４ビットのフューズ回路を備えたフュ
ーズボックス３７−１，３７−２，…を各Ｉ／Ｏ毎に設
けている。この４ビットのフューズボックス３７−１，
３７−２，…の各々は、どれか一つのＩ／Ｏのみで使用
することができ、列アドレス信号が不良カラムを指示し
たときに、そのフューズボックスが使用されていること
を示すＩ／ＯでのみスペアＤＱ線１５ｃ，１５ｃがＤＱ
デコーダ１６−１，１６−２，…によって選択される。

【００３１】図６ないし図８はそれぞれ、図５に示した
回路における、フューズボックス３３の構成例、フュー
ズボックス３７−１の構成例、及びデータパス切り替え
回路の構成例をそれぞれ示している。

【００３２】図６に示す如く、フューズボックス３３
は、フューズ回路３３ａ〜３３ｅで構成されており、各
フューズ回路３３ａ〜３３ｅ中には、フューズ素子Ｆ
１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ
４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６、イン
バータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲート２
３，２４，２５等が含まれている。この図６ではフュー
ズ回路３３ａの回路構成を詳細に示し、フューズ回路３
３ｂ〜３３ｅはブロック化して示しているが、フューズ
回路３３ｂ〜３３ｅもフューズ回路３３ａと実質的に同
じ回路構成になっている。そして、各フューズ回路３３
ａ〜３３ｅには信号ＢＰＲＳＴが供給されると共に、各
フューズ回路毎に列アドレスの１ビットＡ０，／Ａ０〜
Ａ４，／Ａ４が供給される。そして、各フューズ回路３
３ａ〜３３ｅの出力信号Ｂ０〜Ｂ４がアンドゲート３８
に供給され、このアンドゲート３８から信号ＲＤＱ０が
出力される。

【００３３】フューズボックス３４〜３６は、上記フュ
ーズボックス３３と実質的に同じ回路構成であり、各フ
ューズボックス３４〜３６から信号ＲＤＱ１〜ＲＤＱ３
が出力される。

【００３４】図７は、上記図５に示した回路におけるフ
ューズボックス３７−１の構成例を示している。このフ
ューズボックス３７−１は、フューズ回路３７−１ａ〜
３７−１ｄで構成されている。各フューズ回路は、上記
図３に示した回路と同様に構成されており、フューズ回
路３７−１ａ中にはそれぞれフューズ素子Ｆ３、Ｐチャ
ネル型ＭＯＳトランジスタＱ７，Ｑ８、Ｎチャネル型Ｍ
ＯＳトランジスタＱ９、インバータ回路ＩＮＶ５，ＩＮ
Ｖ６、及びアンドゲート２７等が含まれている。各フュ
ーズ回路３７−１ａ〜３７−１ｄの出力信号ＦＢＭＴＣ
０〜ＦＢＭＴＣ３はそれぞれオアゲート３８に供給さ
れ、このオアゲート３８の出力信号ＳＲとこの信号ＳＲ
をインバータ回路３９で反転した信号ＳＮによってデー
タ経路が切り替えられる。

【００３５】図８は、データパスを切り替える回路を簡
略化して示しており、オーバーレイドＤＱ線１５ａ毎に
設けられている。この回路は、クロックトインバータ回
路４０，４１とインバータ回路４２を含んで構成されて
いる。上記クロックトインバータ回路４０の入力端には
オーバーレイドＤＱ線１５ａが接続され、クロック入力
端には上記図７に示した回路の出力信号ＳＮが供給され
る。上記クロックトインバータ回路４１の入力端にはス
ペアオーバーレイドＤＱ線１５ｃが接続され、クロック
入力端には信号ＳＲが供給される。上記クロックトイン
バータ回路４０，４１の出力端はインバータ４２の入力
端に接続され、このインバータ４２の出力端がＤＱバッ
ファ１７の入力端に接続される。クロックトインバータ
回路４０は、信号ＳＮが“Ｈ”レベルの時にインバータ
回路として動作し、“Ｌ”レベルの時に出力端がハイイ
ンピーダンス状態となる。また、クロックトインバータ
回路４１は、信号ＳＲが“Ｈ”レベルの時にインバータ
回路として動作し、“Ｌ”レベルの時に出力端がハイイ
ンピーダンス状態となる。

【００３６】よって、入力されたアドレスと上記フュー
ズボックス２０の各ビットが不一致の時には、オーバー
レイドＤＱ線１５ａ上の信号がクロックトインバータ回
路４０，インバータ回路４２を介してＤＱバッファ１７
に供給される。一方、入力されたアドレスと上記フュー
ズボックス２０の各ビットが一致した時には、スペアオ
ーバーレイドＤＱ線１５ｃ上の信号がクロックトインバ
ータ回路４１，インバータ回路４２を介してＤＱバッフ
ァ１７に供給される。

【００３７】このような構成並びに方式によれば、不良
が発生した一つのＩ／Ｏのみで置換が行われるので、多
ビット化が進行しても効率的に救済できる。また、スペ
アメモリセル、スペアセンスアンプ回路１３ｃ、スペア
カラムスイッチ１４ｃ及びスペアＤＱ線１５ｃ，１５ｃ
は各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎にこれらを設ける
必要がないので高集積化にも寄与できる。スペアへの置
換は、センスアンプ回路１３ｃ中の４つのスペアセンス
アンプを、それぞれ異なるＩ／Ｏに属するセンスアンプ
に対しても独立に行うことができるので、より効率的な
置換が行える。

【００３８】図９は、この発明の第３の実施の形態に係
る半導体記憶装置のリダンダンシーシステム及びリダン
ダンシー方式について説明するためのもので、メモリセ
ルアレイのカラム構成にも着目して具体的に示してい
る。すなわち、上述した第１，第２の実施の形態に係る
半導体記憶装置のリダンダンシーシステム及びリダンダ
ンシー方式では、全てのスペアＤＱ線がＤＱデコーダに
共通に接続されていた。このため、スペアＤＱ線の容量
は、他の正規のＤＱ線に比べるとかなり大きくなり、デ
ータ転送のスピードにアンバランスが生じる可能性があ
る。また、図１５に示したように、メモリはｎ個のメモ
リセルアレイから構成されており、このメモリセルアレ
イに共通にＤＱ線１５，１５，…が設けられているが、
全てのセルアレイで同時に同じ列アドレスでスペアへの
置換が生じるようになっている。この結果、実際にスペ
アＤＱ線を用いる必要がないメモリセルアレイがアクセ
スされているときでも、これを区別する手段がないの
で、スペアへの置換が生じる。そこで、これから説明す
る第３の実施の形態では、これらの点を改良し更に救済
効率を向上させている。

【００３９】１つのメモリセルアレイには１２８ペアの
オーバーレイドＤＱ線１５ａ，１５ａ，…が設けられて
おり、各ペアのオーバーレイドＤＱ線１５ａ，１５ａ，
…に対してセンスアンプ回路１３ｄが設けられている。
各センスアンプ回路１３ｄ中には８つのセンスアンプが
設けられ、１０２４のセンスアンプが存在する。オーバ
ーレイドＤＱ線１５ａ，１５ａの８ペアで一つのＩ／Ｏ
を構成しており、全部では１６のＩ／Ｏが存在すること
になる。また、独立に活性化されるメモリセルアレイの
数は４つとし、これを区別する行アドレスのビットとし
てｒ０とｒ１を割り振っている。

【００４０】まず、一つのＩ／Ｏには、８×８＝６４個
のセンスアンプが設けられているので、これを指定する
ためには６ビットが必要であり、一つのカラムの置き換
えに関して６ビットのフューズ回路を有するフューズボ
ックスが必要になる。一方、スペアセンスアンプ回路１
３ｃ中のスペアセンスアンプの数は４つであり、このそ
れぞれを任意のカラムと置き換え可能にするためには、
４つのフューズボックスが必要となる。よって、６ビッ
トのフューズ回路を備えた４つのフューズボックス４３
〜４６からなるフューズブロック４７を設けている。更
に、独立に活性化できるメモリセルアレイが４つあり、
この各々で独立にスペアセンスアンプへの置き換えを可
能にするために、各々のメモリセルアレイに対して上記
と同様なフューズブロック４８，４９，５０を設けてい
る。ここで、フューズブロック４８には行アドレスのビ
ットとしてｒ０＝０，ｒ１＝０が割り付けられ、フュー
ズブロック４９には行アドレスのビットとしてｒ０＝
１，ｒ１＝０が割り付けられている。また、フューズブ
ロック５０には行アドレスのビットとしてｒ０＝０，ｒ
１＝１が割り付けられ、フューズブロック４７には行ア
ドレスのビットとしてｒ０＝１，ｒ１＝１が割り付けら
れている。

【００４１】選択されたメモリセルアレイに送られた列
アドレスの６ビットと一致したフューズボックスからの
信号ＲＤＱ０〜ＲＤＱ３に従ってスペアセンスアンプが
スペアＤＱ線１５ｃ，１５ｃに接続され、このスペアＤ
Ｑ線１５ｃ，１５ｃ上のデータがスペアＤＱバッファ
（ＳＤＱＢ）５１でセンス増幅される。

【００４２】４ビットのフューズボックス５２−１，５
２−２，…は、正規のＤＱバッファ１７−１，１７−
２，…にそれぞれ対応して設けている。フューズボック
ス５２−１，５２−２，…は、４つのスペアセンスアン
プのどれがどのＩ／Ｏで使われているかを示すものであ
る。このフューズビットのいずれかが示すスペアセンス
アンプが使われると、そのＩ／Ｏではスペアが使用され
る可能性があるが、どのメモリセルアレイが活性化され
ているかが分からないと確定しない。そこで、どのメモ
リセルアレイが選択されているときに、どのＩ／Ｏでス
ペアが使用されているかを示すために、メモリセルアレ
イの数分、すなわち、今の場合、４ビットのフューズボ
ックス５３−１，５３−２，…を各ＤＱバッファ１７−
１，１７−２，…に更に設けている。そして、どのメモ
リセルアレイが活性化されているのかを示す行アドレス
の２ビットｒ０，ｒ１によって生成された信号が４つの
フューズビットのどれかと一致した場合、そのＩ／Ｏで
不良カラムが選択されるとスペアが使われる。すなわち
スペアセンスアンプを示すフューズからと活性化セルア
レイを示すフューズからの信号がそのＤＱバッファで同
時に生じたアクセスであり、そのＩ／Ｏではスペアが選
択される。スペアの選択は、データパス切り替え回路５
４−１，５４−２，…で、ＤＱバッファ１７−１，１７
−２，…からのデータ転送路をスペアＤＱバッファ５１
からのデータ転送路に変えて用いることによって行う。
スペアＤＱ線１５ｃ，１５ｃと正規のＤＱ線１５ａ，１
５ａの負荷容量の差をできるだけなくすために、データ
センスバッファであるＤＱバッファ１７−１，１７−
２，…とスペアＤＱバッファ５１の入出力データパスで
スペアへの切り替えを行うようにしている。スペア使用
時と普通の場合での各Ｉ／ＯでのＲＷＤ線１８−１，１
８−２，…の負荷の違いは、スペアＤＱバッファ５１の
駆動能力で調整できる。

【００４３】図１０は、上記図９に示した回路における
フューズボックス４３の構成例を示している。フューズ
ボックス４３は、フューズ回路４３ａ〜４３ｆで構成さ
れており、各フューズ回路４３ａ〜４３ｆ中には、フュ
ーズ素子Ｆ１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタ
Ｑ１〜Ｑ４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ
６、インバータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲ
ート２３，２４，２５等が含まれている。この図１０で
はフューズ回路４３ａの回路構成を詳細に示し、フュー
ズ回路４３ｂ〜４３ｆはブロック化して示しているが、
フューズ回路４３ｂ〜４３ｆもフューズ回路４３ａと実
質的に同じ回路構成になっている。そして、各フューズ
回路４３ａ〜４３ｆには信号ＢＰＲＳＴが供給されると
共に、各フューズ回路毎に列アドレスの１ビットＡ０，
／Ａ０〜Ａ５，／Ａ５が供給される。そして、各フュー
ズ回路４３ａ〜４３ｆの出力信号Ｂ０〜Ｂ５がアンドゲ
ート５５に供給され、このアンドゲート５５から信号Ｒ
ＤＱ０が出力される。

【００４４】フューズボックス４４〜４６は、上記フュ
ーズボックス４３と実質的に同じ回路構成であり、各フ
ューズボックス４４〜４６から同様に信号ＲＤＱ１〜Ｒ
ＤＱ３が出力される。また、フューズブロック４８〜５
０も上記フューズボックス４３〜４６のブロック４７と
同様に構成されている。

【００４５】図１１は、上記図９に示した回路における
フューズボックス５２−１及び５３−１とこれらに関係
する回路部を示している。フューズブロック４７〜５０
から出力される４つのセンスアンプにそれぞれ対応する
信号ＲＤＱ０〜ＲＤＱ３はそれぞれ、各センスアンプ毎
にオアゲート５６−１〜５６−４に供給される。オアゲ
ート５６−１には、ブロック４７から出力された信号Ｒ
ＤＱ０−４７、ブロック４８から出力された信号ＲＤＱ
０−４８、ブロック４９から出力された信号ＲＤＱ０−
４９及びブロック５０から出力された信号ＲＤＱ０−５
０が供給され、このオアゲート５６−１の出力信号がフ
ューズ回路５２−１ａ中のアンドゲート２７に供給され
る。オアゲート５６−２には信号ＲＤＱ１−４７，信号
ＲＤＱ１−４８，ＲＤＱ１−４９，信号ＲＤＱ１−５０
が供給され、このオアゲート５６−２の出力信号がフュ
ーズ回路５２−１ｂ中のアンドゲートに供給される。オ
アゲート５６−３には信号ＲＤＱ２−４７，信号ＲＤＱ
２−４８，ＲＤＱ２−４９，信号ＲＤＱ２−５０が供給
され、このオアゲート５６−３の出力信号がフューズ回
路５２−１ｃ中のアンドゲートに供給される。同様に、
オアゲート５６−４には信号ＲＤＱ３−４７，信号ＲＤ
Ｑ３−４８，ＲＤＱ３−４９，信号ＲＤＱ３−５０が供
給され、このオアゲート５６−４の出力信号がフューズ
回路５２−１ｄ中のアンドゲートに供給される。そし
て、各フューズ回路５２−１ａ〜５２−１ｄの出力信号
ＦＢＭＴＣ０〜ＦＢＭＴＣ３がオアゲート５８に供給さ
れる。

【００４６】また、メモリセルアレイの行のブロックを
識別するために、アンドゲート５７−１〜５７−４を設
けており、これらアンドゲート５７−１〜５７−４には
それぞれロウアドレスｒ０，ｒ１が（０，０），（１，
０），（０，１），（１，１）のそれぞれが供給され
る。各アンドゲート５７−１〜５７−４の出力信号は、
フューズ回路５３−１ａ〜５３−１ｄ中のアンドゲート
２７に供給され、これらフューズ回路５３−１ａ〜５３
−１ｄの出力信号ＲＢＭＴＣ０〜ＲＢＭＴＣ３がオアゲ
ート５９に供給される。上記オアゲート５８，５９の出
力信号はアンドゲート６０に供給され、このアンドゲー
ト６０の出力信号ＳＲとこの信号ＳＲをインバータ回路
６１で反転した信号ＳＮによってデータ経路が切り替え
が行われる。

【００４７】なお、図１１では、フューズボックス５２
−１と５３−１を例にとって説明したが、フューズボッ
クス５２−２，…並びに５３−２，…も同様に構成され
ている。

【００４８】図１２は、図９におけるデータパス切り替
え回路５４の概略構成を示している。この回路は、クロ
ックトインバータ回路６２，６３とインバータ回路６４
を含んで構成されている。上記クロックトインバータ回
路６２の入力端にはＤＱバッファ１７の出力端が接続さ
れ、クロック入力端には上記図１１に示した回路の出力
信号ＳＮが供給される。上記クロックトインバータ回路
６３の入力端にはスペアＤＱバッファ５１の出力端が接
続され、クロック入力端には信号ＳＲが供給される。上
記クロックトインバータ回路６２，６３の出力端はイン
バータ６４の入力端に接続され、このインバータ６４の
出力端がＲＷＤバス１８に接続される。クロックトイン
バータ回路６２は、信号ＳＮが“Ｈ”レベルの時にイン
バータ回路として動作し、“Ｌ”レベルの時に出力端が
ハイインピーダンス状態となる。また、クロックトイン
バータ回路６３は、信号ＳＲが“Ｈ”レベルの時にイン
バータ回路として動作し、“Ｌ”レベルの時に出力端が
ハイインピーダンス状態となる。

【００４９】このような構成によれば、不良が発生した
一つのＩ／Ｏのみで置換が行われるので、多ビット化が
進行しても効率的に救済できる。また、スペアメモリセ
ル、スペアセンスアンプ回路１３ｃ、スペアカラムスイ
ッチ１４ｃ及びスペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏ
に共通であり、各Ｉ／Ｏ毎にこれらを設ける必要がない
ので高集積化にも寄与できる。スペアへの置換は、セン
スアンプ回路１３ｃ中の４つのスペアセンスアンプを、
それぞれ異なるＩ／Ｏに属するセンスアンプに対しても
独立に行うことができ、より効率的な置換が行える。更
に、スペアＤＱバッファ５１を設け、ＤＱバッファ１７
−１，１７−２，…とスペアＤＱバッファ５１の入出力
データパスでスペアへの切り替えを行うので、スペアＤ
Ｑ線１５ｃ，１５ｃと正規のＤＱ線１５ａ，１５ａの負
荷容量の差を小さくでき、データ転送のスピードを均等
化できる。しかも、一つのメモリセルアレイ中で異なる
Ｉ／Ｏの同一列アドレスでスペアの使用要求がある場
合、すなわち二つ以上のＩ／Ｏでスペアセンスアンプ選
択フューズビットとセルアレイ選択フューズビットの双
方が同じビットが選択状態にある場合は、複数のＩ／Ｏ
で同時にスペアＤＱバッファの選択が生じてしまうが、
この場合を除いて、すなわち同時に二つ以上のＩ／Ｏで
スペアを使用する必要が生じる場合を除いて、メモリセ
ルアレイ上のカラムの位置に対して任意位置からスペア
への置き換えが可能となる。

【００５０】図１３は、上述したようなメモリチップを
システムに組み込んだ状態の一部を抽出して概略構成を
示すブロック図である。メモリチップ１００は、基本的
には上述した各実施の形態で説明した構成と同様になっ
ている。このメモリチップ１００は、バス（アドレスバ
ス、コマンドバス、データバス）１０１を介してＣＰＵ
１０２に接続され、ＣＰＵ１０２からアドレス及びコマ
ンドを受け、且つこのＣＰＵ１０２との間でデータの授
受を行うようになっている。上記メモリチップ１００中
には、メモリセルアレイ１０３、読み出し・書き込み回
路１０４、入力回路１０５、出力回路１０６、同期回路
１０７、クロックバッファ１０８、及びフューズプログ
ラム回路１０９等が含まれている。上記ＣＰＵ１０２か
ら出力されたクロック信号ＣＫは、クロックバッファ１
０８に入力され、このクロックバッファ１０８の出力が
メモリチップ１００の内部クロックＣＬＫとして用いら
れる。この内部クロックＣＬＫは読み出し・書き込み回
路１０４及び同期回路１０７に供給される。上記読み出
し・書き込み回路１０４は、ＣＰＵ１０２からバス１０
１を介してアドレスとコマンドを受け、上記内部クロッ
クＣＬＫに同期してメモリセルアレイ１０３からのデー
タの読み出し、及びメモリセルアレイ１０３へのデータ
の書き込みを行う。同期回路１０７は、クロック信号Ｃ
Ｋと内部クロック信号ＣＬＫとのずれ（スキュー）を取
り除くもので、このずれを取り除いた内部クロック信号
ＣＫ´が上記入力回路１０５及び出力回路１０６に供給
され、これらの回路１０５，１０６が信号ＣＫ´に同期
して動作する。上記フューズプログラム回路１０９は、
ＣＰＵ１０２からフューズプログラム信号ＦＰを受け、
上記読み出し・書き込み回路１０４を制御して不良ＤＱ
線から対応するＤＱバッファへのデータパスを、スペア
ＤＱ線からＤＱバッファへのデータパスに切り替えるよ
うになっている。

【００５１】上記のような構成において、経年変化等に
よってメモリチップ（メモリセル）１００に不良が発生
した場合、ＣＰＵ１０２からメモリセルアレイ１０３中
の各メモリセルにデータを書き込み、このデータを読み
出してベリファイを行う。そして、不一致のときにＣＰ
Ｕ１０２からフューズプログラム回路１０９にフューズ
プログラム信号ＦＰを供給し、フューズプログラム回路
１０９で前述した各実施の形態におけるフューズボック
スに不良アドレスをプログラムし、不良ＤＱ線から対応
するＤＱバッファへのデータパスを、スペアＤＱ線から
ＤＱバッファへのデータパスに切り替えて不良が発生し
たメモリセルをスペアメモリセルに置換する。これによ
って、システムに組み込んだ後で、経年変化等によって
メモリセルに不良が発生した場合でもシステムそのもの
を不良にすることなく救済が可能となる。

【００５２】図１４は、上記図１３に示したメモリシス
テムにおけるリダンダンシー方式について説明するため
のフローチャートである。まず、システムの電源を立ち
上げ（ステップ１）、ＣＰＵ１０２からメモリチップ１
００にアドレス及びデータを与えて書き込みを行う（ス
テップ２）。次に、ＣＰＵ１０２から同じアドレスを与
えてメモリチップ１００の上記書き込みを行ったアドレ
スからＣＰＵ１０２にデータを読み出し（ステップ
３）、この読み出したデータと書き込んだデータとを比
較する（ステップ４）。そして、両データが一致してい
るときには、全てのアドレスに対してテストを行ったか
否か判定し（ステップ５）、全てのアドレスに対してテ
ストを行っていないと判定されたときには、アドレスを
変更して（ステップ７）、ステップ２からステップ６の
動作を順次繰り返す。そして、ステップ５で書き込んだ
データと読み出したデータとが全てのアドレスで一致し
ていたと判定されると、メモリチップ１００は正常動作
をしているものと判断してテストを終了する（ステップ
７）。

【００５３】一方、ステップ４で両データの不一致が検
出されたときには、使用されているフューズボックスの
数を確認し（ステップ８）、使用可能なフューズが残っ
ているか否か判定する（ステップ９）。使用可能なフュ
ーズが残っていると判定された場合には、ＣＰＵ１０２
からフューズプログラム信号ＦＰを発生してフューズプ
ログラム回路１０９に供給し（ステップ１０）、不良ア
ドレスをフューズにプログラムする（ステップ１１）。
その後、ステップ６に戻ってアドレスを変更し、ステッ
プ２に戻って上述した動作を繰り返す。一方、ステップ
９で使用可能なフューズが残っていないと判定された場
合には、メモリ不良としてシステムを停止する（ステッ
プ１２）。

【００５４】上記のような方式によれば、メモリチップ
１００をシステムに組み込んだ後で経年変化等によって
不良が発生しても、使用可能なフューズ（スペアメモリ
セル）が存在すれば容易に救済可能である。また、使用
可能なフューズボックスの数を確認しつつテストを行う
ので、使用可能なフューズボックスがない場合に無駄な
テスト動作を繰り返すこともない。

【００５５】なお、上記図１３に示したシステムにおい
て、ＣＰＵ１０２からフューズプログラム回路に１０９
に信号線を介してフューズプログラム信号ＦＰを独立し
た信号として与える場合を例にとって説明したが、ＣＰ
Ｕ１０２からバス１０１を介してコマンドで入力するよ
うに構成しても良い。

【００５６】

【発明の効果】以上説明したように、この発明によれ
ば、効率的な不良救済が行える半導体記憶装置が得られ
る。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る半導体記憶
装置について説明するためのもので、多ビットメモリに
おける列アドレス信号によるデコードに関係する部分の
みを抽出して模式的に示す回路図。

【図２】図１に示した回路におけるフューズボックスの
構成例を示す回路図。

【図３】図１に示した回路におけるフューズ回路の構成
例を示す回路図。

【図４】図１に示した回路において、リダンダンシーを
行った時に、不良ＤＱ線からＤＱバッファへのデータパ
スを、スペアメモリセルから上記ＤＱバッファへのデー
タパスに切り替えるためのデータパス切り替え回路を簡
略化して示す回路図。

【図５】この発明の第２の実施の形態に係る半導体記憶
装置について説明するためのもので、多ビットメモリに
おける列アドレス信号によるデコードに関係する部分の
みを抽出して模式的に示す回路図。

【図６】図５に示した回路において、各Ｉ／Ｏに属する
センスアンプ回路中のセンスアンプを選択するためのフ
ューズボックスの構成例を示す回路図。

【図７】図５に示した回路において、スペアセンスアン
プ回路中のセンスアンプがどのＩ／Ｏで使用されている
かを示すためのフューズボックスの構成例を示す回路
図。

【図８】図５に示した回路において、リダンダンシーを
行った時に、不良ＤＱ線からＤＱバッファへのデータパ
スを、スペアメモリセルから上記ＤＱバッファへのデー
タパスに切り替えるためのデータパス切り替え回路を簡
略化して示す回路図。

【図９】この発明の第３の実施の形態に係る半導体記憶
装置について説明するためのもので、多ビットメモリに
おける列アドレス信号によるデコードに関係する部分の
みを抽出して模式的に示す回路図。

【図１０】図９に示した回路において、各Ｉ／Ｏに属す
るセンスアンプ回路中のセンスアンプを独立に活性化で
きるメモリセルアレイ毎に選択するためのフューズボッ
クスの構成例を示す回路図。

【図１１】図９に示した回路において、スペアセンスア
ンプ回路中のセンスアンプのどれがどのＩ／Ｏで使用さ
れているかを示すためのフューズボックス、メモリセル
アレイが選択されている時にどのＩ／Ｏでスペアが使用
されているかを示すフューズボックス及びこれらに関係
する回路部の構成例を示す回路図。

【図１２】図９におけるデータパス切り替え回路の概略
構成を示す回路図。

【図１３】この発明の第４の実施の形態に係るメモリシ
ステムの概略構成を示すブロック図。

【図１４】図１３に示したメモリシステムにおけるリダ
ンダンシー方式について説明するためのフローチャー
ト。

【図１５】従来の多ビットメモリの概略構成例を示すブ
ロック図。

【図１６】図１５の多ビットメモリに、どのようにカラ
ムのリダンダンシーを取り込むかの一例を模式的に示し
た回路図。

【符号の説明】

１１−１〜１１−ｎ…メモリセルアレイ、１２−１〜１
２−ｎ…行デコーダ、１３−１〜１３−ｎ，１３ａ，１
３ｄ…センスアンプ、１３ｃ…スペアセンスアンプ、１
４−１〜１４−ｎ，１４ａ，１４ｄ…カラムスイッチ、
１４ｃ…スペアカラムスイッチ、１５…ＤＱ線、１５ａ
…オーバーレイドＤＱ線、１５ｃ…スペアオーバーレイ
ドＤＱ線、１６，１６−１，１６−２…ＤＱデコーダ、
１７−１〜１７−ｍ…ＤＱバッファ、１８−１，１８−
２…ＲＷＤバス、２０，３３〜３６，４３〜４６，５２
−１，５２−２，５３−１，５３−２…フューズボック
ス、２０ａ〜２０ｃ，２１−１，２１−２，３３ａ〜３
３ｅ，３７−１，３７−２，４３ａ〜４３ｆ…フューズ
回路、３０，３１，４０，４１，６２，６３…クロック
トインバータ回路、３２，４２，６４…インバータ回
路、４７〜５０…フューズボックスのブロック、５１…
スペアＤＱバッファ、５４−１，５４−２，５４…デー
タパス切り替え回路、１００…メモリチップ、１０１…
バス、１０２…ＣＰＵ、１０３…メモリセルアレイ、１
０４…読み出し・書き込み回路、１０５…入力回路、１
０６…出力回路、１０７…同期回路、１０８…クロック
バッファ、１０９…フューズプログラム回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルが行列状に配列された複数の
   メモリセルアレイと、前記複数のメモリセルアレイの各
   々に対応して設けられ、行アドレス信号に基づいて前記
   メモリセルアレイの行を選択する行デコーダと、前記複
   数のメモリセルアレイの各々に対応して設けられ、前記
   行デコーダによって選択された行のメモリセルから読み
   出されたデータが供給されるセンスアンプ回路と、前記
   各センスアンプ回路に対応して設けられ、前記複数のメ
   モリセルアレイで共用されるＤＱ線と、前記各センスア
   ンプ回路に対応して設けられ、列アドレス信号に基づい
   て前記ＤＱ線に接続するセンスアンプ回路の選択を行う
   カラムスイッチと、前記列アドレス信号に基づいて前記
   ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダ
   と、前記ＤＱデコーダに対応して設けられ、前記ＤＱデ
   コーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供給
   される複数のＤＱバッファと、各Ｉ／Ｏに属するＤＱ線
   で共用されるスペアＤＱ線と、スペアメモリセルから読
   み出されたデータが供給される複数のスペアセンスアン
   プ回路と、前記スペアＤＱ線への前記複数のスペアセン
   スアンプ回路の接続の選択を行うスペアカラムスイッチ
   と、前記複数のスペアセンスアンプ回路に対応して設け
   られ、各Ｉ／Ｏに属するＤＱ線の数に対応するビット数
   の情報を記憶するフューズ回路を備え、不良が発生した
   ＤＱ線のアドレスが記憶され、この記憶されたアドレス
   がアクセスされたことを検出する第１の検出手段と、前
   記複数のスペアセンスアンプ回路に対応するビット数の
   情報を記憶するフューズ回路を備え、前記アクセスされ
   たアドレスのＤＱ線の置換が必要であるか否かの情報が
   Ｉ／Ｏ毎に記憶され、前記第１の検出手段によってアド
   レスがアクセスされたことが検出された場合に、前記情
   報に基づいて、置換が必要な前記アクセスされたアドレ
   スのＤＱ線を前記Ｉ／Ｏ毎に検出する第２の検出手段
   と、置換すべきメモリセルアレイへのアクセスを検出す
   る第３の検出手段と、前記第２の検出手段によってＤＱ
   線が検出され、前記第３の検出手段によってアクセスが
   検出された場合に、前記置換が行われるメモリセルアレ
   イのうち、前記第２の検出手段によって検出されたＤＱ
   線から前記第２の検出手段によって検出されたＤＱ線に
   対応するＤＱバッファへのデータパスを前記スペアＤＱ
   線から前記置換が必要なＤＱ線に対応するＤＱバッファ
   へのデータパスに前記複数のスペアセンスアンプ回路毎
   に切り替える切り替え手段とを具備することを特徴とす
   る半導体記憶装置。
2. 【請求項２】 前記第３の検出手段は、独立に活性化さ
   れるメモリセルアレイの数に対応するビット数の情報を
   記憶するフューズ回路を含むことを特徴とする請求項１
   に記載の半導体記憶装置。