JP3350411B2 - 半導体記憶装置の出力回路 - Google Patents
半導体記憶装置の出力回路Info
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- JP3350411B2 JP3350411B2 JP25819697A JP25819697A JP3350411B2 JP 3350411 B2 JP3350411 B2 JP 3350411B2 JP 25819697 A JP25819697 A JP 25819697A JP 25819697 A JP25819697 A JP 25819697A JP 3350411 B2 JP3350411 B2 JP 3350411B2
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルを有す
る半導体記憶装置に設けられ、出力ノードの電圧をメモ
リセルから読出されたデータに対応した電圧に設定する
半導体記憶装置の出力回路に関するものである。
る半導体記憶装置に設けられ、出力ノードの電圧をメモ
リセルから読出されたデータに対応した電圧に設定する
半導体記憶装置の出力回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；特開平７−１９２４６８号公報 上記文献の特許請求の範囲の請求項１３、第５１頁、第
５２頁、及び図８０には、電源ノード上の電圧を出力ノ
ードに伝達するトランジスタと、出力タイミングを与え
るクロック信号に応答して活性化してその電源ノード上
の電圧と基準電圧とを比較する比較手段と、電源ノード
と電源との間に接続されて比較手段の出力信号に応じて
該導通して電源ノードと電源との間に電流路を形成する
トランジスタとを備えた出力回路が示されている。この
出力回路では、電源ノードを最初は接地電位にしてお
き、クロックにより、出力タイミングが指定されたとき
以降に、比較手段の比較結果に基づき電源と電源ノード
との間に電流路を形成し、充電によってその電源ノード
の電圧を上昇させている。このようにすることで、出力
ノードの電圧上昇速度が緩やかになり、オーバシュート
やリンギング（振動）の発生が防止されている。
例えば、次のような文献に記載されるものがあった。 文献；特開平７−１９２４６８号公報 上記文献の特許請求の範囲の請求項１３、第５１頁、第
５２頁、及び図８０には、電源ノード上の電圧を出力ノ
ードに伝達するトランジスタと、出力タイミングを与え
るクロック信号に応答して活性化してその電源ノード上
の電圧と基準電圧とを比較する比較手段と、電源ノード
と電源との間に接続されて比較手段の出力信号に応じて
該導通して電源ノードと電源との間に電流路を形成する
トランジスタとを備えた出力回路が示されている。この
出力回路では、電源ノードを最初は接地電位にしてお
き、クロックにより、出力タイミングが指定されたとき
以降に、比較手段の比較結果に基づき電源と電源ノード
との間に電流路を形成し、充電によってその電源ノード
の電圧を上昇させている。このようにすることで、出力
ノードの電圧上昇速度が緩やかになり、オーバシュート
やリンギング（振動）の発生が防止されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置の出力回路では、次のような課題があっ
た。出力タイミングを与えるクロックに応答して、電源
ノード上の電圧を基準電圧と比較し、電源ノード上の電
圧を上昇させるので、例えば、メモリセルから読出した
“１”のデータに対応して出力ノードの電圧を所定の
“Ｈ”レベルの電圧に上昇させるまでに、時間がかかる
という課題があった。
半導体記憶装置の出力回路では、次のような課題があっ
た。出力タイミングを与えるクロックに応答して、電源
ノード上の電圧を基準電圧と比較し、電源ノード上の電
圧を上昇させるので、例えば、メモリセルから読出した
“１”のデータに対応して出力ノードの電圧を所定の
“Ｈ”レベルの電圧に上昇させるまでに、時間がかかる
という課題があった。
【０００４】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、データを記憶するメモリセルと、そのメ
モリセルから読出されたデータを増幅して電圧信号を生
成する増幅手段とを備えた半導体記憶装置に設けられ、
第１の電源電圧と第２の電源電圧との間に接続されると
共に外部に電圧を出力する出力ノードを有し、その電圧
信号に基づき第１及び第２の電源電圧で出力ノードの充
放電を行い、出力ノードの電圧をデータの論理に対応す
る所定の電圧に設定して出力する半導体記憶装置の出力
回路において、次のような第１のスイッチング素子、第
２のスイッチング素子、充放電手段、及びレベル認識回
路を設けている。
に、本発明は、データを記憶するメモリセルと、そのメ
モリセルから読出されたデータを増幅して電圧信号を生
成する増幅手段とを備えた半導体記憶装置に設けられ、
第１の電源電圧と第２の電源電圧との間に接続されると
共に外部に電圧を出力する出力ノードを有し、その電圧
信号に基づき第１及び第２の電源電圧で出力ノードの充
放電を行い、出力ノードの電圧をデータの論理に対応す
る所定の電圧に設定して出力する半導体記憶装置の出力
回路において、次のような第１のスイッチング素子、第
２のスイッチング素子、充放電手段、及びレベル認識回
路を設けている。
【０００５】第１のスイッチング素子は、第１のノード
と第１の電源電圧との間に接続され、与えられた帰還信
号に基づきオン、オフ動作する素子である。第２のスイ
ッチング素子は、第１の電源電圧と第２の電源電圧の中
間の電圧レベルを持つ基準電圧と第１のノードとの間に
接続され、帰還信号に基づきその第１のスイッチング素
子に対して相補的にオン、オフ動作する素子である。充
放電手段は、第１のノードと出力ノードとの間及び第２
の電源電圧と出力ノードとの間を電圧信号に基づいて接
続し該出力ノードの充放電を行うものである。レベル認
識回路は、設定された参照電圧と出力ノードの電圧のレ
ベルを比較し、出力ノードの電圧が参照電圧を越えるま
では第１のスイッチング素子をオン状態にし、出力ノー
ドの電圧が該参照電圧を越えたときには第２のスイッチ
ング素子をオン状態にする帰還信号を出力する構成にな
っている。
と第１の電源電圧との間に接続され、与えられた帰還信
号に基づきオン、オフ動作する素子である。第２のスイ
ッチング素子は、第１の電源電圧と第２の電源電圧の中
間の電圧レベルを持つ基準電圧と第１のノードとの間に
接続され、帰還信号に基づきその第１のスイッチング素
子に対して相補的にオン、オフ動作する素子である。充
放電手段は、第１のノードと出力ノードとの間及び第２
の電源電圧と出力ノードとの間を電圧信号に基づいて接
続し該出力ノードの充放電を行うものである。レベル認
識回路は、設定された参照電圧と出力ノードの電圧のレ
ベルを比較し、出力ノードの電圧が参照電圧を越えるま
では第１のスイッチング素子をオン状態にし、出力ノー
ドの電圧が該参照電圧を越えたときには第２のスイッチ
ング素子をオン状態にする帰還信号を出力する構成にな
っている。
【０００６】本発明によれば、以上のように半導体記憶
装置の出力回路を構成したので、レベル認識回路は、出
力ノードの電圧と参照電圧とを比較し、出力ノードの電
圧が参照電圧を越えるまでは、第１の電源電圧に接続さ
れた第１のスイッチング素子をオン状態にする。そし
て、データに対応した電圧信号に基づき、充放電手段が
出力ノードに充放電を開始する。このとき、第１の電源
電圧が第１のノードに与えられ、その第１の電源電圧で
出力ノードが充電または放電される。そして、充電また
は放電が進み、出力ノードの電圧が参照電圧を越える
と、レベル認識回路の出力する帰還信号により、第１の
スイッチング素子がオフ状態になり、第１の電源電圧よ
り低い基準電圧に接続された第２のスイッチング素子が
オン状態になる。第２のスイッチング素子がオン状態に
なると、第１のノードの電圧が基準電圧に設定される。
即ち、出力ノードの電圧は、高い第１の電源電圧によっ
て参照電圧まで充電された後、低い基準電圧によって充
電される。
装置の出力回路を構成したので、レベル認識回路は、出
力ノードの電圧と参照電圧とを比較し、出力ノードの電
圧が参照電圧を越えるまでは、第１の電源電圧に接続さ
れた第１のスイッチング素子をオン状態にする。そし
て、データに対応した電圧信号に基づき、充放電手段が
出力ノードに充放電を開始する。このとき、第１の電源
電圧が第１のノードに与えられ、その第１の電源電圧で
出力ノードが充電または放電される。そして、充電また
は放電が進み、出力ノードの電圧が参照電圧を越える
と、レベル認識回路の出力する帰還信号により、第１の
スイッチング素子がオフ状態になり、第１の電源電圧よ
り低い基準電圧に接続された第２のスイッチング素子が
オン状態になる。第２のスイッチング素子がオン状態に
なると、第１のノードの電圧が基準電圧に設定される。
即ち、出力ノードの電圧は、高い第１の電源電圧によっ
て参照電圧まで充電された後、低い基準電圧によって充
電される。
【０００７】
【発明の実施の形態】図２は、半導体記憶装置の要部の
構成図である。出力回路１０は、ＳＤＲＡＭ（Synchron
ous Dynamic Randam Access Memory）やＥＤＯＤＲＡＭ
（Extended Data Out Dynamic Randam Access Memory）
等の半導体記憶装置２０の出力側に設けられるものであ
る。半導体記憶装置２０は、メモリセルアレイ２１と、
該メモリセルアレイ２１中のメモリから読出されたデー
タＤを増幅して電圧信号Ｓ２２ａ，Ｓ２２ｂを生成する
増幅手段２２とを有している。増幅手段２２は、センス
アンプ２２−１及びリードアンプ２２−２を備えている
が、このリードアンプ２２−２に、出力回路１０が接続
されている。図１は、本発明の実施形態を示す半導体記
憶装置の出力回路の回路図であり、図２中の出力回路を
示している。
構成図である。出力回路１０は、ＳＤＲＡＭ（Synchron
ous Dynamic Randam Access Memory）やＥＤＯＤＲＡＭ
（Extended Data Out Dynamic Randam Access Memory）
等の半導体記憶装置２０の出力側に設けられるものであ
る。半導体記憶装置２０は、メモリセルアレイ２１と、
該メモリセルアレイ２１中のメモリから読出されたデー
タＤを増幅して電圧信号Ｓ２２ａ，Ｓ２２ｂを生成する
増幅手段２２とを有している。増幅手段２２は、センス
アンプ２２−１及びリードアンプ２２−２を備えている
が、このリードアンプ２２−２に、出力回路１０が接続
されている。図１は、本発明の実施形態を示す半導体記
憶装置の出力回路の回路図であり、図２中の出力回路を
示している。
【０００８】出力回路１０は、外部に電圧を出力する出
力ノードＮout を有する共に、該出力ノードＮout に対
して充放電を行う充放電手段１１を備えている。充放電
手段１１は、ドレインが出力ノードＮout に接続される
と共にソースが第１のノードである電源ノードＮ１に接
続され、ゲートに電圧信号Ｓ２２ａが入力されるＰチャ
ネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１
１ａと、ドレインが出力ノードＮout に接続されると共
にソースが第２の電源電圧であるグランドＧＮＤに接続
され、ゲートに電圧信号Ｓ２２ｂが入力されるＮチャネ
ル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１１
ｂとで構成されている。この出力回路１０には、さら
に、ドレインが例えば３．３［Ｖ］の第１の電源電圧Ｖ
ｃｃに接続され、ソースが電源ノードＮ１に接続された
第１のスイッチング素子であるＰＭＯＳ１２と、ドレイ
ンが例えば２．４［Ｖ］の基準電圧Ｖrefaに接続され、
ソースが電源ノードＮ１に接続された第２のスイッチン
グ素子であるＮＭＯＳ１３と、出力ノードＮout に接続
されたレベル認識回路１４とが設けられている。レベル
認識回路１４には、参照電圧Ｖrefbが入力されている。
レベル認識回路１４は、出力ノードＮout の電圧と参照
電圧Ｖrefbとの比較を行い、該比較結果を帰還信号Ｓ１
４としてＰＭＯＳ１２及びＮＭＯＳ１３のゲートに与え
るようになっている。
力ノードＮout を有する共に、該出力ノードＮout に対
して充放電を行う充放電手段１１を備えている。充放電
手段１１は、ドレインが出力ノードＮout に接続される
と共にソースが第１のノードである電源ノードＮ１に接
続され、ゲートに電圧信号Ｓ２２ａが入力されるＰチャ
ネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１
１ａと、ドレインが出力ノードＮout に接続されると共
にソースが第２の電源電圧であるグランドＧＮＤに接続
され、ゲートに電圧信号Ｓ２２ｂが入力されるＮチャネ
ル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１１
ｂとで構成されている。この出力回路１０には、さら
に、ドレインが例えば３．３［Ｖ］の第１の電源電圧Ｖ
ｃｃに接続され、ソースが電源ノードＮ１に接続された
第１のスイッチング素子であるＰＭＯＳ１２と、ドレイ
ンが例えば２．４［Ｖ］の基準電圧Ｖrefaに接続され、
ソースが電源ノードＮ１に接続された第２のスイッチン
グ素子であるＮＭＯＳ１３と、出力ノードＮout に接続
されたレベル認識回路１４とが設けられている。レベル
認識回路１４には、参照電圧Ｖrefbが入力されている。
レベル認識回路１４は、出力ノードＮout の電圧と参照
電圧Ｖrefbとの比較を行い、該比較結果を帰還信号Ｓ１
４としてＰＭＯＳ１２及びＮＭＯＳ１３のゲートに与え
るようになっている。
【０００９】図３は、図１の動作を示すタイムチャート
であり、この図３を参照しつつ、図１の出力回路の動作
を説明する。初期状態を、例えば電圧信号Ｓ２２ａが
“Ｈ”、電圧信号Ｓ２２ｂが“Ｌ”、レベル認識回路１
４の出力する帰還信号Ｓ１４が“Ｌ”とする。この状態
では、ＰＭＯＳ１１ａ及びＮＭＯＳ１１ｂが共にオフ状
態であると共に、ＰＭＯＳ１２がオンして、電源ノード
Ｎ１の電圧は電源電圧Ｖｃｃのレベルになっている。出
力タイミングを指定する半導体記憶装置２０のクロック
ＣＬＫが立上がると、メモリセルから読出されたデータ
Ｄに対応して電圧信号Ｓ２２ａまたはＳ２２ｂの電圧が
変化する。メモリセルから読出されたデータＤが例えば
“０”場合、電圧信号Ｓ２２ｂが“Ｌ”から“Ｈ”に変
化し、ＮＭＯＳ１１ｂがオンする。これにより、出力ノ
ードＮout の電圧は、グランドＧＮＤのレベルになる
（図３の時刻ｔ１）。次のクロックＣＬＫの立上がりに
同期して、“１”のデータがメモリセルから読出される
と、電圧信号Ｓ２２ｂが立下がってＮＭＯＳ１１ｂがオ
フされ、続いて、電圧信号Ｓ２２ａが立下がってＰＭＯ
Ｓ１１ａがオンする。このとき、出力ノードＮout の充
電が開始される。
であり、この図３を参照しつつ、図１の出力回路の動作
を説明する。初期状態を、例えば電圧信号Ｓ２２ａが
“Ｈ”、電圧信号Ｓ２２ｂが“Ｌ”、レベル認識回路１
４の出力する帰還信号Ｓ１４が“Ｌ”とする。この状態
では、ＰＭＯＳ１１ａ及びＮＭＯＳ１１ｂが共にオフ状
態であると共に、ＰＭＯＳ１２がオンして、電源ノード
Ｎ１の電圧は電源電圧Ｖｃｃのレベルになっている。出
力タイミングを指定する半導体記憶装置２０のクロック
ＣＬＫが立上がると、メモリセルから読出されたデータ
Ｄに対応して電圧信号Ｓ２２ａまたはＳ２２ｂの電圧が
変化する。メモリセルから読出されたデータＤが例えば
“０”場合、電圧信号Ｓ２２ｂが“Ｌ”から“Ｈ”に変
化し、ＮＭＯＳ１１ｂがオンする。これにより、出力ノ
ードＮout の電圧は、グランドＧＮＤのレベルになる
（図３の時刻ｔ１）。次のクロックＣＬＫの立上がりに
同期して、“１”のデータがメモリセルから読出される
と、電圧信号Ｓ２２ｂが立下がってＮＭＯＳ１１ｂがオ
フされ、続いて、電圧信号Ｓ２２ａが立下がってＰＭＯ
Ｓ１１ａがオンする。このとき、出力ノードＮout の充
電が開始される。
【００１０】レベル認識回路１４は、充電の開始された
出力ノードＮout の電圧と別途発生された例えば２．４
［Ｖ］程度の参照電圧Ｖrefbとを比較する。比較の結
果、レベル認識回路１４は、出力ノードＮout の電圧が
参照電圧Ｖrefbよりも低いときには“Ｌ”レベルの帰還
信号１４を出力し、出力ノードＮout の電圧が参照電圧
Ｖrefbを越えると、“Ｈ”レベルの帰還信号Ｓ１４を出
力する。出力ノードＮout の電圧が参照電圧Ｖrefbより
も低い期間には、帰還信号Ｓ１４が“Ｌ”なので、ＰＭ
ＯＳ１２がオン及びＮＭＯＳ１３がオフ状態であり、電
源ノードＮ１は例えば電源電圧Ｖｃｃの３．３［Ｖ］に
なっている。出力ノードＮout の充電が進み、該出力ノ
ードＮout の電圧が、参照電圧Ｖrefbを越えると、帰還
信号１４が“Ｈ”になり、ＰＭＯＳ１２がオフしてＮＭ
ＯＳ１３がオンする。ＮＭＯＳ１３がオンすることによ
り、電源ノードＮ１の電圧は、基準電圧Ｖrefaのレベル
になる。よって、出力ノードＮout は、基準電圧Ｖrefa
のレベルまでの充電でとどまる（図３の時刻ｔ２）。メ
モリセルのアクセスに対応する以上のような動作が繰り
返され、出力ノードＮout から、データＤの論理レベル
に対応する電圧が出力される。
出力ノードＮout の電圧と別途発生された例えば２．４
［Ｖ］程度の参照電圧Ｖrefbとを比較する。比較の結
果、レベル認識回路１４は、出力ノードＮout の電圧が
参照電圧Ｖrefbよりも低いときには“Ｌ”レベルの帰還
信号１４を出力し、出力ノードＮout の電圧が参照電圧
Ｖrefbを越えると、“Ｈ”レベルの帰還信号Ｓ１４を出
力する。出力ノードＮout の電圧が参照電圧Ｖrefbより
も低い期間には、帰還信号Ｓ１４が“Ｌ”なので、ＰＭ
ＯＳ１２がオン及びＮＭＯＳ１３がオフ状態であり、電
源ノードＮ１は例えば電源電圧Ｖｃｃの３．３［Ｖ］に
なっている。出力ノードＮout の充電が進み、該出力ノ
ードＮout の電圧が、参照電圧Ｖrefbを越えると、帰還
信号１４が“Ｈ”になり、ＰＭＯＳ１２がオフしてＮＭ
ＯＳ１３がオンする。ＮＭＯＳ１３がオンすることによ
り、電源ノードＮ１の電圧は、基準電圧Ｖrefaのレベル
になる。よって、出力ノードＮout は、基準電圧Ｖrefa
のレベルまでの充電でとどまる（図３の時刻ｔ２）。メ
モリセルのアクセスに対応する以上のような動作が繰り
返され、出力ノードＮout から、データＤの論理レベル
に対応する電圧が出力される。
【００１１】以上のように、この実施形態では、出力ノ
ードＮout の電圧と参照電圧Ｖrefbとを比較して帰還信
号Ｓ１４を出力するレベル認識回路１４と、その帰還信
号Ｓ１４に基づき相補的にオン、オフするＰＭＯＳ１２
及びＮＭＯＳ１３とを設け、出力ノードＮout の充電が
不十分なときには電源ノードＮ１の電圧を電源電圧Ｖｃ
ｃに設定して出力ノードＮout を充電し、出力ノードＮ
out の充電が進んだらＮＭＯＳ１３をオンして電源ノー
ドＮ１を基準電圧Ｖrefaに設定するようにしている。そ
のため、出力ノードＮout を高速で立上げることができ
るばかりでなく、その出力ノードＮuot における電圧レ
ベルの振幅を少なくできる。なお、本発明は、上記実施
形態に限定されず種々の変形が可能である。その変形例
としては、例えば次のようなものがある。
ードＮout の電圧と参照電圧Ｖrefbとを比較して帰還信
号Ｓ１４を出力するレベル認識回路１４と、その帰還信
号Ｓ１４に基づき相補的にオン、オフするＰＭＯＳ１２
及びＮＭＯＳ１３とを設け、出力ノードＮout の充電が
不十分なときには電源ノードＮ１の電圧を電源電圧Ｖｃ
ｃに設定して出力ノードＮout を充電し、出力ノードＮ
out の充電が進んだらＮＭＯＳ１３をオンして電源ノー
ドＮ１を基準電圧Ｖrefaに設定するようにしている。そ
のため、出力ノードＮout を高速で立上げることができ
るばかりでなく、その出力ノードＮuot における電圧レ
ベルの振幅を少なくできる。なお、本発明は、上記実施
形態に限定されず種々の変形が可能である。その変形例
としては、例えば次のようなものがある。
【００１２】上記実施形態では、出力ノードＮout の電
圧を立上げる場合に効果のある出力回路を説明したが、
レベル認識回路１４、ＰＭＯＳ１２及びＮＭＯＳ１３を
グランドＧＮＤと出力ノードＮout との間に設けること
により、出力ノードＮout の電圧を立下げる場合に効果
のある出力回路を実現できる。
圧を立上げる場合に効果のある出力回路を説明したが、
レベル認識回路１４、ＰＭＯＳ１２及びＮＭＯＳ１３を
グランドＧＮＤと出力ノードＮout との間に設けること
により、出力ノードＮout の電圧を立下げる場合に効果
のある出力回路を実現できる。
【００１３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、出力ノードの電圧と参照電圧とを比較して帰還信
号を出力するレベル認識回路と、その帰還信号に基づき
相補的にオン、オフする第１及び第２のスイッチング素
子を設け、出力ノードの充電が不十分なときには第１の
ノードの電圧を第１の電源電圧に設定して出力ノードを
充電し、出力ノードの充電が進んだら第１のノードを基
準電圧に設定するようにしている。そのため、出力ノー
ドの電圧レベルの振幅が少なく、かつ、高速で所定の電
圧にすることができる。
れば、出力ノードの電圧と参照電圧とを比較して帰還信
号を出力するレベル認識回路と、その帰還信号に基づき
相補的にオン、オフする第１及び第２のスイッチング素
子を設け、出力ノードの充電が不十分なときには第１の
ノードの電圧を第１の電源電圧に設定して出力ノードを
充電し、出力ノードの充電が進んだら第１のノードを基
準電圧に設定するようにしている。そのため、出力ノー
ドの電圧レベルの振幅が少なく、かつ、高速で所定の電
圧にすることができる。
【図１】本発明の実施形態を示す半導体記憶装置の出力
回路の回路図である。
回路の回路図である。
【図２】半導体記憶装置の要部の構成図である。
【図３】図１の動作を示すタイムチャートである。
１１ 充放電手段 １２ ＰＭＯＳ（第１のスイッチング素
子） １３ ＮＭＯＳ（第２のスイッチング素
子） １４ レベル認識回路 Ｎ１ 電源ノード（第１のノード） Ｎout 出力ノード Ｖｃｃ 第１の電源電圧 ＧＮＤ 第２の電源電圧 Ｖrefa 基準電圧 Ｖrefb 参照電圧
子） １３ ＮＭＯＳ（第２のスイッチング素
子） １４ レベル認識回路 Ｎ１ 電源ノード（第１のノード） Ｎout 出力ノード Ｖｃｃ 第１の電源電圧 ＧＮＤ 第２の電源電圧 Ｖrefa 基準電圧 Ｖrefb 参照電圧
Claims (1)
- 【請求項１】 データを記憶するメモリセルと、前記メ
モリセルから読出されたデータを増幅して電圧信号を生
成する増幅手段とを備えた半導体記憶装置に設けられ、 第１の電源電圧と第２の電源電圧との間に接続されると
共に外部に電圧を出力する出力ノードを有し、前記電圧
信号に基づき該第１及び第２の電源電圧で該出力ノード
の充放電を行い、該出力ノードの電圧を前記データの論
理に対応する所定の電圧に設定して出力する半導体記憶
装置の出力回路において、 第１のノードと前記第１の電源電圧との間に接続され、
与えられた帰還信号に基づきオン、オフ動作する第１の
スイッチング素子と、 前記第１と第２の電源電圧の中間の電圧レベルを持つ基
準電圧と前記第１のノードとの間に接続され、前記帰還
信号に基づき前記第１のスイッチング素子に対して相補
的にオン、オフ動作する第２のスイッチング素子と、 前記第１のノードと前記出力ノードとの間及び前記第２
の電源電圧と該出力ノードとの間を前記電圧信号に基づ
いて接続し該出力ノードの充放電を行う充放電手段と、 設定された参照電圧と前記出力ノードの電圧のレベルを
比較し、該出力ノードの電圧が該参照電圧を越えるまで
は前記第１のスイッチング素子をオン状態にし、該出力
ノードの電圧が該参照電圧を越えたときには前記第２の
スイッチング素子をオン状態にする前記帰還信号を出力
するレベル認識回路とを、備えたことを特徴とする半導
体記憶装置の出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25819697A JP3350411B2 (ja) | 1997-09-24 | 1997-09-24 | 半導体記憶装置の出力回路 |
| US09/140,329 US6052317A (en) | 1997-09-24 | 1998-08-26 | Output circuit of semiconductor memory device |
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