JP3235091B2 - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- Y02E30/30—Nuclear fission reactors
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Description
【０００１】
【産業上の利用分野】本願の発明は、ゲート電極を形成
する前に形成した所謂埋め込み拡散層を有するＭＩＳ型
半導体装置の製造方法に関するものである。
する前に形成した所謂埋め込み拡散層を有するＭＩＳ型
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】高密度のマスクＲＯＭ等を製造するため
の一つの方法として、埋め込み拡散層を有するＭＩＳ型
半導体装置を用いる方法がある。図４（ａ）（ｂ）は、
この様なマスクＲＯＭを示しており、このマスクＲＯＭ
では、１個のＭＯＳトランジスタ１１で１ビット分のメ
モリセルが形成されている。Ｓｉ基板１２（図４（ｃ）
（ｄ））中の拡散層１３がＭＯＳトランジスタ１１のソ
ース、ドレインになっており、Ｓｉ基板１２上の多結晶
Ｓｉ膜１４がゲート電極になっている。
の一つの方法として、埋め込み拡散層を有するＭＩＳ型
半導体装置を用いる方法がある。図４（ａ）（ｂ）は、
この様なマスクＲＯＭを示しており、このマスクＲＯＭ
では、１個のＭＯＳトランジスタ１１で１ビット分のメ
モリセルが形成されている。Ｓｉ基板１２（図４（ｃ）
（ｄ））中の拡散層１３がＭＯＳトランジスタ１１のソ
ース、ドレインになっており、Ｓｉ基板１２上の多結晶
Ｓｉ膜１４がゲート電極になっている。
【０００３】図４（ｃ）は、図４（ａ）（ｂ）に示した
マスクＲＯＭの製造方法の第１従来例を示している。こ
の第１従来例では、Ｓｉ基板１２の表面にＬＯＣＯＳ法
で素子分離用のＳｉＯ2 膜１５を形成するためにパター
ニングしたＳｉＮ膜（図示せず）等をマスクにして不純
物をイオン注入して、拡散層１３を形成する。その後、
ＳｉＯ2 膜１５及びゲート酸化膜としてのＳｉＯ2 膜１
６を形成し、更に多結晶Ｓｉ膜１４でゲート電極を形成
する。つまり、ＳｉＯ2 膜１５に対して自己整合的に拡
散層１３を形成する。
マスクＲＯＭの製造方法の第１従来例を示している。こ
の第１従来例では、Ｓｉ基板１２の表面にＬＯＣＯＳ法
で素子分離用のＳｉＯ2 膜１５を形成するためにパター
ニングしたＳｉＮ膜（図示せず）等をマスクにして不純
物をイオン注入して、拡散層１３を形成する。その後、
ＳｉＯ2 膜１５及びゲート酸化膜としてのＳｉＯ2 膜１
６を形成し、更に多結晶Ｓｉ膜１４でゲート電極を形成
する。つまり、ＳｉＯ2 膜１５に対して自己整合的に拡
散層１３を形成する。
【０００４】図４（ｄ）は、図４（ａ）（ｂ）に示した
マスクＲＯＭの製造方法の第２従来例を示している。こ
の第２従来例では、Ｓｉ基板１２の表面にＳｉＯ2 膜１
５（図４（ｃ））及びＳｉＯ2 膜１６を形成した後、レ
ジスト（図示せず）をパターニングし、このレジストを
マスクにして不純物をイオン注入して、拡散層１３を形
成する。その後、多結晶Ｓｉ膜１４でゲート電極を形成
する。
マスクＲＯＭの製造方法の第２従来例を示している。こ
の第２従来例では、Ｓｉ基板１２の表面にＳｉＯ2 膜１
５（図４（ｃ））及びＳｉＯ2 膜１６を形成した後、レ
ジスト（図示せず）をパターニングし、このレジストを
マスクにして不純物をイオン注入して、拡散層１３を形
成する。その後、多結晶Ｓｉ膜１４でゲート電極を形成
する。
【０００５】
【発明が解決しようとする課題】ところで、図４（ｃ）
に示した第１従来例では、拡散層１３を形成するための
不純物のイオン注入に際して専用のレジストをパターニ
ングする必要がないので、製造工程は少ない。しかし、
拡散層１３上にＳｉＯ2 膜１５を形成しているので、こ
のＳｉＯ2 膜１５の形成過程で拡散層１３の不純物がＳ
ｉＯ2 膜１５に吸収され、拡散層１３の不純物濃度が低
下して、低抵抗の拡散層１３を形成することができな
い。従って、この第１従来例では、特性の優れたＭＯＳ
トランジスタ１１を製造することができなかった。
に示した第１従来例では、拡散層１３を形成するための
不純物のイオン注入に際して専用のレジストをパターニ
ングする必要がないので、製造工程は少ない。しかし、
拡散層１３上にＳｉＯ2 膜１５を形成しているので、こ
のＳｉＯ2 膜１５の形成過程で拡散層１３の不純物がＳ
ｉＯ2 膜１５に吸収され、拡散層１３の不純物濃度が低
下して、低抵抗の拡散層１３を形成することができな
い。従って、この第１従来例では、特性の優れたＭＯＳ
トランジスタ１１を製造することができなかった。
【０００６】一方、図４（ｄ）に示した第２従来例で
は、第１従来例に比べて、製造工程が多少は増加する
が、低抵抗の拡散層１３を形成することができる。しか
し、ゲート酸化膜であるＳｉＯ2 膜１６を露出させた状
態でレジストをパターニングし且つ不純物をイオン注入
しているので、ＳｉＯ2 膜１６が重金属で汚染された
り、ＳｉＯ2 膜１６にダストが付着したりする。従っ
て、この第２従来例では、特性の優れたＭＯＳトランジ
スタ１１を製造することができず、歩留りも低かった。
は、第１従来例に比べて、製造工程が多少は増加する
が、低抵抗の拡散層１３を形成することができる。しか
し、ゲート酸化膜であるＳｉＯ2 膜１６を露出させた状
態でレジストをパターニングし且つ不純物をイオン注入
しているので、ＳｉＯ2 膜１６が重金属で汚染された
り、ＳｉＯ2 膜１６にダストが付着したりする。従っ
て、この第２従来例では、特性の優れたＭＯＳトランジ
スタ１１を製造することができず、歩留りも低かった。
【０００７】また、上述の第１及び第２従来例の何れに
おいても、ＬＤＤ構造を実現することができないので、
短チャネルのＭＯＳトランジスタ１１を製造することが
容易ではなかった。
おいても、ＬＤＤ構造を実現することができないので、
短チャネルのＭＯＳトランジスタ１１を製造することが
容易ではなかった。
【０００８】
【課題を解決するための手段】請求項１のＭＩＳ型半導
体装置の製造方法は、ゲート絶縁膜１６と導電膜１４と
を半導体基板１２上に順次に形成する工程と、チャネル
領域を覆うパターンの第１のマスク層１７を前記導電膜
１４上に形成する工程と、前記第１のマスク層１７をマ
スクにすると共に前記導電膜１４及び前記ゲート絶縁膜
１６を介して前記半導体基板１２に不純物を導入して拡
散層１３を形成する工程と、前記拡散層１３を形成した
後に、ゲート電極のパターンの第２のマスク層を前記導
電膜１４上に形成する工程と、前記第２のマスク層をマ
スクにして前記導電膜１４をパターニングして前記ゲー
ト電極を形成する工程とを有することを特徴としてい
る。
体装置の製造方法は、ゲート絶縁膜１６と導電膜１４と
を半導体基板１２上に順次に形成する工程と、チャネル
領域を覆うパターンの第１のマスク層１７を前記導電膜
１４上に形成する工程と、前記第１のマスク層１７をマ
スクにすると共に前記導電膜１４及び前記ゲート絶縁膜
１６を介して前記半導体基板１２に不純物を導入して拡
散層１３を形成する工程と、前記拡散層１３を形成した
後に、ゲート電極のパターンの第２のマスク層を前記導
電膜１４上に形成する工程と、前記第２のマスク層をマ
スクにして前記導電膜１４をパターニングして前記ゲー
ト電極を形成する工程とを有することを特徴としてい
る。
【０００９】請求項２のＭＩＳ型半導体装置の製造方法
は、請求項１のＭＩＳ型半導体装置の製造方法におい
て、前記第１のマスク層２４をマスクにすると共に前記
導電膜１４及び前記ゲート絶縁膜１６を介して前記半導
体基板１２に不純物を導入して相対的に低濃度の拡散層
２５を形成する工程と、前記相対的に低濃度の拡散層２
５を形成した後に、前記第１のマスク層２４の側面に側
壁２６を形成する工程と、前記第１のマスク層２４及び
前記側壁２６をマスクにすると共に前記導電膜１４及び
前記ゲート絶縁膜１６を介して前記半導体基板１２に不
純物を導入して相対的に高濃度の拡散層１３を形成する
工程と、前記相対的に高濃度の拡散層１３を形成した後
に、前記導電膜１４をパターニングして前記ゲート電極
を形成する工程とを有することを特徴としている。
は、請求項１のＭＩＳ型半導体装置の製造方法におい
て、前記第１のマスク層２４をマスクにすると共に前記
導電膜１４及び前記ゲート絶縁膜１６を介して前記半導
体基板１２に不純物を導入して相対的に低濃度の拡散層
２５を形成する工程と、前記相対的に低濃度の拡散層２
５を形成した後に、前記第１のマスク層２４の側面に側
壁２６を形成する工程と、前記第１のマスク層２４及び
前記側壁２６をマスクにすると共に前記導電膜１４及び
前記ゲート絶縁膜１６を介して前記半導体基板１２に不
純物を導入して相対的に高濃度の拡散層１３を形成する
工程と、前記相対的に高濃度の拡散層１３を形成した後
に、前記導電膜１４をパターニングして前記ゲート電極
を形成する工程とを有することを特徴としている。
【００１０】請求項３のＭＩＳ型半導体装置の製造方法
は、請求項１のＭＩＳ型半導体装置の製造方法におい
て、前記ゲート絶縁膜１６のうちで前記拡散層１３が形
成されるべき領域上の部分にコンタクト孔２７を形成す
る工程と、前記コンタクト孔２７を介して前記半導体基
板１２にコンタクトする前記導電膜１４を形成する工程
と、前記拡散層１３を形成した後に、前記導電膜１４を
パターニングして、前記コンタクト孔２７を介して前記
拡散層１３にコンタクトする配線層と前記ゲート電極と
を形成する工程とを有することを特徴としている。
は、請求項１のＭＩＳ型半導体装置の製造方法におい
て、前記ゲート絶縁膜１６のうちで前記拡散層１３が形
成されるべき領域上の部分にコンタクト孔２７を形成す
る工程と、前記コンタクト孔２７を介して前記半導体基
板１２にコンタクトする前記導電膜１４を形成する工程
と、前記拡散層１３を形成した後に、前記導電膜１４を
パターニングして、前記コンタクト孔２７を介して前記
拡散層１３にコンタクトする配線層と前記ゲート電極と
を形成する工程とを有することを特徴としている。
【００１１】請求項４のＭＩＳ型半導体装置の製造方法
は、請求項２のＭＩＳ型半導体装置の製造方法におい
て、前記ゲート絶縁膜１６のうちで前記相対的に高濃度
の拡散層１３が形成されるべき領域上の部分にコンタク
ト孔２７を形成する工程と、前記コンタクト孔２７を介
して前記半導体基板１２にコンタクトする前記導電膜１
４を形成する工程と、前記相対的に高濃度の拡散層１３
を形成した後に、前記導電膜１４をパターニングして、
前記コンタクト孔２７を介して前記相対的に高濃度の拡
散層１３にコンタクトする配線層と前記ゲート電極とを
形成する工程とを有することを特徴としている。
は、請求項２のＭＩＳ型半導体装置の製造方法におい
て、前記ゲート絶縁膜１６のうちで前記相対的に高濃度
の拡散層１３が形成されるべき領域上の部分にコンタク
ト孔２７を形成する工程と、前記コンタクト孔２７を介
して前記半導体基板１２にコンタクトする前記導電膜１
４を形成する工程と、前記相対的に高濃度の拡散層１３
を形成した後に、前記導電膜１４をパターニングして、
前記コンタクト孔２７を介して前記相対的に高濃度の拡
散層１３にコンタクトする配線層と前記ゲート電極とを
形成する工程とを有することを特徴としている。
【００１２】
【作用】請求項１のＭＩＳ型半導体装置の製造方法で
は、導電膜１４でゲート絶縁膜１６の全面を覆った状態
で、不純物を導入する際に用いる第１のマスク層１７を
形成し且つ不純物を導入しているので、ゲート絶縁膜１
６が重金属で汚染されたりゲート絶縁膜１６にダストが
付着したりすることがない。しかも、導電膜１４は後に
ゲート電極を形成するためのものであるので、導電膜１
４でゲート絶縁膜１６の全面を覆っても製造工程は増加
せず、重金属で汚染されたりダストが付着したりしたゲ
ート絶縁膜を除去する方法に比べて製造工程が少ない。
は、導電膜１４でゲート絶縁膜１６の全面を覆った状態
で、不純物を導入する際に用いる第１のマスク層１７を
形成し且つ不純物を導入しているので、ゲート絶縁膜１
６が重金属で汚染されたりゲート絶縁膜１６にダストが
付着したりすることがない。しかも、導電膜１４は後に
ゲート電極を形成するためのものであるので、導電膜１
４でゲート絶縁膜１６の全面を覆っても製造工程は増加
せず、重金属で汚染されたりダストが付着したりしたゲ
ート絶縁膜を除去する方法に比べて製造工程が少ない。
【００１３】また、素子分離領域のパターンで拡散層を
形成した後にそのパターンで素子分離用の酸化膜１５を
形成しているわけではないので、拡散層１３の不純物が
素子分離用の酸化膜１５に吸収されて拡散層１３の不純
物濃度が低下することがなく、低抵抗の拡散層１３を形
成することができる。しかも、第２のマスク層をマスク
にしてゲート電極を形成しているので、埋め込み拡散層
としての拡散層１３とゲート電極とを互いに独立に形成
することができる。
形成した後にそのパターンで素子分離用の酸化膜１５を
形成しているわけではないので、拡散層１３の不純物が
素子分離用の酸化膜１５に吸収されて拡散層１３の不純
物濃度が低下することがなく、低抵抗の拡散層１３を形
成することができる。しかも、第２のマスク層をマスク
にしてゲート電極を形成しているので、埋め込み拡散層
としての拡散層１３とゲート電極とを互いに独立に形成
することができる。
【００１４】請求項２のＭＩＳ型半導体装置の製造方法
では、チャネル領域を覆うパターンの第１のマスク層２
４をマスクにして相対的に低濃度の拡散層２５を形成
し、この第１のマスク層２４とその側壁２６とをマスク
にして相対的に高濃度の拡散層１３を形成しているの
で、ＬＤＤ構造を実現することができる。
では、チャネル領域を覆うパターンの第１のマスク層２
４をマスクにして相対的に低濃度の拡散層２５を形成
し、この第１のマスク層２４とその側壁２６とをマスク
にして相対的に高濃度の拡散層１３を形成しているの
で、ＬＤＤ構造を実現することができる。
【００１５】請求項３、４のＭＩＳ型半導体装置の製造
方法では、導電膜１４をパターニングして形成した配線
層を拡散層１３にコンタクトさせているので、シート抵
抗が実質的に更に低い拡散層１３を形成することができ
る。しかも、導電膜１４から配線層とゲート電極とを形
成しているので、ゲート電極のみを形成する方法に比べ
て平坦性の高い構造を実現することができ、且つ配線層
を形成しても製造工程は増加しない。
方法では、導電膜１４をパターニングして形成した配線
層を拡散層１３にコンタクトさせているので、シート抵
抗が実質的に更に低い拡散層１３を形成することができ
る。しかも、導電膜１４から配線層とゲート電極とを形
成しているので、ゲート電極のみを形成する方法に比べ
て平坦性の高い構造を実現することができ、且つ配線層
を形成しても製造工程は増加しない。
【００１６】
【実施例】以下、Ｎ型のＭＯＳトランジスタの製造に適
用した本願の発明の第１〜第３実施例を、図１〜３を参
照しながら説明する。なお、図４に示した第１及び第２
従来例と対応する構成部分には、同一の符号を付してあ
る。
用した本願の発明の第１〜第３実施例を、図１〜３を参
照しながら説明する。なお、図４に示した第１及び第２
従来例と対応する構成部分には、同一の符号を付してあ
る。
【００１７】図１が、第１実施例を示している。この第
１実施例では、図１（ａ）に示す様に、Ｐ型のＳｉ基板
１２の表面に膜厚が４００ｍのＳｉＯ2 膜１５（図４
（ｃ））をＬＯＣＯＳ法で選択的に形成して素子分離領
域を区画し、ＳｉＯ2 膜１５に囲まれている素子活性領
域の表面にゲート酸化膜として膜厚が１０ｎｍのＳｉＯ
2 膜１６を熱酸化で形成する。
１実施例では、図１（ａ）に示す様に、Ｐ型のＳｉ基板
１２の表面に膜厚が４００ｍのＳｉＯ2 膜１５（図４
（ｃ））をＬＯＣＯＳ法で選択的に形成して素子分離領
域を区画し、ＳｉＯ2 膜１５に囲まれている素子活性領
域の表面にゲート酸化膜として膜厚が１０ｎｍのＳｉＯ
2 膜１６を熱酸化で形成する。
【００１８】その後、膜厚が２００ｍの多結晶Ｓｉ膜１
４をＣＶＤ法で全面に堆積させる。但し、ＷＳｉ膜、Ｔ
ｉＳｉ膜等のシリサイド膜や、Ｗ膜、Ｔｉ膜等の高融点
金属膜や、シリサイド膜、高融点金属膜及び多結晶Ｓｉ
膜等の半導体膜等で構成されている複合膜を、多結晶Ｓ
ｉ膜１４の代わりに用いてもよい。
４をＣＶＤ法で全面に堆積させる。但し、ＷＳｉ膜、Ｔ
ｉＳｉ膜等のシリサイド膜や、Ｗ膜、Ｔｉ膜等の高融点
金属膜や、シリサイド膜、高融点金属膜及び多結晶Ｓｉ
膜等の半導体膜等で構成されている複合膜を、多結晶Ｓ
ｉ膜１４の代わりに用いてもよい。
【００１９】次に、フォトリソグラフィ工程によって、
図１（ｂ）に示す様に、形成すべき拡散層１３上に開口
１７ａを有するパターン、即ち、少なくともチャネル領
域を覆うパターンのレジスト１７を多結晶Ｓｉ膜１４上
に形成する。そして、このレジスト１７及びＳｉＯ2 膜
１５をマスクにして、１８０ｋｅＶの加速エネルギ及び
５×１０15ｃｍ-2のドーズ量でリンをＳｉ基板１２にイ
オン注入して、高濃度のＮ型の拡散層１３を形成する。
なお、１８０ｋｅＶという加速エネルギは、ＳｉＯ2 膜
１６下のＳｉ基板１２にリンのピーク濃度が位置する条
件である。
図１（ｂ）に示す様に、形成すべき拡散層１３上に開口
１７ａを有するパターン、即ち、少なくともチャネル領
域を覆うパターンのレジスト１７を多結晶Ｓｉ膜１４上
に形成する。そして、このレジスト１７及びＳｉＯ2 膜
１５をマスクにして、１８０ｋｅＶの加速エネルギ及び
５×１０15ｃｍ-2のドーズ量でリンをＳｉ基板１２にイ
オン注入して、高濃度のＮ型の拡散層１３を形成する。
なお、１８０ｋｅＶという加速エネルギは、ＳｉＯ2 膜
１６下のＳｉ基板１２にリンのピーク濃度が位置する条
件である。
【００２０】次に、レジスト１７を除去した後、今度は
ゲート電極のパターンに別のレジスト（図示せず）をパ
ターニングする。そして、図１（ｃ）に示す様に、この
レジストをマスクにして多結晶Ｓｉ膜１４をエッチング
して、ゲート電極を形成する。この段階で、ゲート電極
下にゲート電極とは独立に形成した拡散層１３が、埋め
込み拡散層として形成されたことになる。
ゲート電極のパターンに別のレジスト（図示せず）をパ
ターニングする。そして、図１（ｃ）に示す様に、この
レジストをマスクにして多結晶Ｓｉ膜１４をエッチング
して、ゲート電極を形成する。この段階で、ゲート電極
下にゲート電極とは独立に形成した拡散層１３が、埋め
込み拡散層として形成されたことになる。
【００２１】次に、図１（ｄ）に示す様に、層間絶縁膜
２１として膜厚が４００ｎｍのＢＰＳＧ膜をＣＶＤ法で
堆積させ、フォトリソグラフィ工程とＲＩＥとによっ
て、拡散層１３及び多結晶Ｓｉ膜１４に達するコンタク
ト孔２２を層間絶縁膜２１に形成する。そして、コンタ
クト孔２２を介して拡散層１３及び多結晶Ｓｉ膜１４に
夫々コンタクトするＡｌ配線２３をパターニングして、
ＭＯＳトランジスタ１１を完成させる。
２１として膜厚が４００ｎｍのＢＰＳＧ膜をＣＶＤ法で
堆積させ、フォトリソグラフィ工程とＲＩＥとによっ
て、拡散層１３及び多結晶Ｓｉ膜１４に達するコンタク
ト孔２２を層間絶縁膜２１に形成する。そして、コンタ
クト孔２２を介して拡散層１３及び多結晶Ｓｉ膜１４に
夫々コンタクトするＡｌ配線２３をパターニングして、
ＭＯＳトランジスタ１１を完成させる。
【００２２】図２が、第２実施例を示している。この第
２実施例でも、図２（ａ）に示す様に、多結晶Ｓｉ膜１
４を堆積させるまでは、図１に示した第１実施例と実質
的に同様の工程を実行する。しかし、この第２実施例で
は、その後、膜厚が４００ｎｍのＳｉＯ2 膜２４をＣＶ
Ｄ法で多結晶Ｓｉ膜１４上の全面に堆積させる。但し、
ＳｉＮ膜、ＰＳＧ膜等の絶縁膜や、多結晶Ｓｉ膜以外の
半導体膜等であって、多結晶Ｓｉ膜１４とのエッチング
選択比が大きな材料から成る膜をＳｉＯ2 膜２４の代わ
りに用いてもよい。
２実施例でも、図２（ａ）に示す様に、多結晶Ｓｉ膜１
４を堆積させるまでは、図１に示した第１実施例と実質
的に同様の工程を実行する。しかし、この第２実施例で
は、その後、膜厚が４００ｎｍのＳｉＯ2 膜２４をＣＶ
Ｄ法で多結晶Ｓｉ膜１４上の全面に堆積させる。但し、
ＳｉＮ膜、ＰＳＧ膜等の絶縁膜や、多結晶Ｓｉ膜以外の
半導体膜等であって、多結晶Ｓｉ膜１４とのエッチング
選択比が大きな材料から成る膜をＳｉＯ2 膜２４の代わ
りに用いてもよい。
【００２３】次に、フォトリソグラフィ工程及びエッチ
ング工程によって、図２（ｂ）に示す様に、チャネル領
域を覆うパターンにＳｉＯ2 膜２４を加工する。そし
て、このＳｉＯ2 膜２４をマスクにして、１８０ｋｅＶ
の加速エネルギ及び１×１０14ｃｍ-2のドーズ量でリン
をＳｉ基板１２にイオン注入して、低濃度のＮ型の拡散
層２５を形成する。なお、このときの１８０ｋｅＶとい
う加速エネルギも、ＳｉＯ2 膜１６下のＳｉ基板１２に
リンのピーク濃度が位置する条件である。
ング工程によって、図２（ｂ）に示す様に、チャネル領
域を覆うパターンにＳｉＯ2 膜２４を加工する。そし
て、このＳｉＯ2 膜２４をマスクにして、１８０ｋｅＶ
の加速エネルギ及び１×１０14ｃｍ-2のドーズ量でリン
をＳｉ基板１２にイオン注入して、低濃度のＮ型の拡散
層２５を形成する。なお、このときの１８０ｋｅＶとい
う加速エネルギも、ＳｉＯ2 膜１６下のＳｉ基板１２に
リンのピーク濃度が位置する条件である。
【００２４】次に、膜厚が２００ｎｍのＳｉＯ2 膜２６
をＣＶＤ法で全面に堆積させ、このＳｉＯ2 膜２６の全
面を異方性エッチングすることによって、図２（ｃ）に
示す様に、ＳｉＯ2 膜２６から成る側壁をＳｉＯ2 膜２
４の側面に形成する。そして、ＳｉＯ2 膜２４、２６を
マスクにして、１８０ｋｅＶの加速エネルギ及び５×１
０15ｃｍ-2のドーズ量でリンをＳｉ基板１２にイオン注
入して、高濃度のＮ型の拡散層１３を形成する。
をＣＶＤ法で全面に堆積させ、このＳｉＯ2 膜２６の全
面を異方性エッチングすることによって、図２（ｃ）に
示す様に、ＳｉＯ2 膜２６から成る側壁をＳｉＯ2 膜２
４の側面に形成する。そして、ＳｉＯ2 膜２４、２６を
マスクにして、１８０ｋｅＶの加速エネルギ及び５×１
０15ｃｍ-2のドーズ量でリンをＳｉ基板１２にイオン注
入して、高濃度のＮ型の拡散層１３を形成する。
【００２５】次に、図２（ｄ）に示す様に、ＳｉＯ2 膜
２４、２６を除去した後、フォトリソグラフィ工程及び
エッチング工程によって多結晶Ｓｉ膜１４をパターニン
グして、ゲート電極を形成する。この段階で、ゲート電
極下にゲート電極とは独立に形成した拡散層１３、２５
が、ＬＤＤ構造の埋め込み拡散層として形成されたこと
になる。その後、図２（ｅ）に示す様に、図１に示した
第１実施例と実質的に同様の工程を実行して、ＭＯＳト
ランジスタ１１を完成させる。
２４、２６を除去した後、フォトリソグラフィ工程及び
エッチング工程によって多結晶Ｓｉ膜１４をパターニン
グして、ゲート電極を形成する。この段階で、ゲート電
極下にゲート電極とは独立に形成した拡散層１３、２５
が、ＬＤＤ構造の埋め込み拡散層として形成されたこと
になる。その後、図２（ｅ）に示す様に、図１に示した
第１実施例と実質的に同様の工程を実行して、ＭＯＳト
ランジスタ１１を完成させる。
【００２６】図３が、第３実施例を示している。この第
３実施例でも、図３（ａ）に示す様に、ＳｉＯ2 膜１６
を形成するまでは、図２に示した第２実施例と実質的に
同様の工程を実行する。しかし、この第３実施例では、
このＳｉＯ2 膜１６のうちで後に拡散層１３を形成すべ
き領域上の部分にコンタクト孔２７を形成する。その
後、図３（ａ）〜（ｄ）に示す様に、ＳｉＯ2 膜２４、
２６を除去するまでは、再び、図２に示した第２実施例
と実質的に同様の工程を実行する。
３実施例でも、図３（ａ）に示す様に、ＳｉＯ2 膜１６
を形成するまでは、図２に示した第２実施例と実質的に
同様の工程を実行する。しかし、この第３実施例では、
このＳｉＯ2 膜１６のうちで後に拡散層１３を形成すべ
き領域上の部分にコンタクト孔２７を形成する。その
後、図３（ａ）〜（ｄ）に示す様に、ＳｉＯ2 膜２４、
２６を除去するまでは、再び、図２に示した第２実施例
と実質的に同様の工程を実行する。
【００２７】次に、フォトリソグラフィ工程及びエッチ
ング工程によって多結晶Ｓｉ膜１４をパターニングする
が、この第３実施例では、既述の第１及び第２実施例の
様にゲート電極のみを形成するのではなく、図３（ｄ）
に示す様に、コンタクト孔２７を介して拡散層１３にコ
ンタクトするソース／ドレイン配線層をも形成する。そ
の後、図３（ｅ）に示す様に、第１及び第２実施例と実
質的に同様の工程を実行して、ＭＯＳトランジスタ１１
を完成させる。
ング工程によって多結晶Ｓｉ膜１４をパターニングする
が、この第３実施例では、既述の第１及び第２実施例の
様にゲート電極のみを形成するのではなく、図３（ｄ）
に示す様に、コンタクト孔２７を介して拡散層１３にコ
ンタクトするソース／ドレイン配線層をも形成する。そ
の後、図３（ｅ）に示す様に、第１及び第２実施例と実
質的に同様の工程を実行して、ＭＯＳトランジスタ１１
を完成させる。
【００２８】なお、この第３実施例は図２に示した第２
実施例にコンタクト孔２７及びソース／ドレイン配線層
を形成する工程を加えたものであるが、図１に示した第
１実施例にコンタクト孔２７及びソース／ドレイン配線
層を形成する工程を加えることもできる。また、以上の
第１〜第３実施例は何れもＮ型のＭＯＳトランジスタ１
１の製造に本願の発明を適用したものであるが、本願の
発明はＰ型のＭＯＳトランジスタの製造にも適用するこ
とができる。
実施例にコンタクト孔２７及びソース／ドレイン配線層
を形成する工程を加えたものであるが、図１に示した第
１実施例にコンタクト孔２７及びソース／ドレイン配線
層を形成する工程を加えることもできる。また、以上の
第１〜第３実施例は何れもＮ型のＭＯＳトランジスタ１
１の製造に本願の発明を適用したものであるが、本願の
発明はＰ型のＭＯＳトランジスタの製造にも適用するこ
とができる。
【００２９】
【発明の効果】請求項１のＭＩＳ型半導体装置の製造方
法では、ゲート絶縁膜が重金属で汚染されたりゲート絶
縁膜にダストが付着したりすることなく、低抵抗の埋め
込み拡散層を形成することができ、しかも、埋め込み拡
散層とゲート電極とを互いに独立に形成することができ
るので、埋め込み拡散層とゲート電極とのパターンが互
いに独立で且つ特性の優れたＭＩＳ型半導体装置を高い
歩留りで製造することができる。
法では、ゲート絶縁膜が重金属で汚染されたりゲート絶
縁膜にダストが付着したりすることなく、低抵抗の埋め
込み拡散層を形成することができ、しかも、埋め込み拡
散層とゲート電極とを互いに独立に形成することができ
るので、埋め込み拡散層とゲート電極とのパターンが互
いに独立で且つ特性の優れたＭＩＳ型半導体装置を高い
歩留りで製造することができる。
【００３０】請求項２のＭＩＳ型半導体装置の製造方法
では、ＬＤＤ構造を実現することができるので、短チャ
ネルでしかも特性の優れたＭＩＳ型半導体装置を高い歩
留りで製造することができる。
では、ＬＤＤ構造を実現することができるので、短チャ
ネルでしかも特性の優れたＭＩＳ型半導体装置を高い歩
留りで製造することができる。
【００３１】請求項３、４のＭＩＳ型半導体装置の製造
方法では、シート抵抗が実質的に更に低い埋め込み拡散
層を形成することができ、平坦性の高い構造を実現する
こともできるので、特性が更に優れており信頼性も高い
ＭＩＳ型半導体装置を高い歩留りで製造することができ
る。
方法では、シート抵抗が実質的に更に低い埋め込み拡散
層を形成することができ、平坦性の高い構造を実現する
こともできるので、特性が更に優れており信頼性も高い
ＭＩＳ型半導体装置を高い歩留りで製造することができ
る。
【図１】本願の発明の第１実施例を工程順に示す側断面
図である。
図である。
【図２】本願の発明の第２実施例を工程順に示す側断面
図である。
図である。
【図３】本願の発明の第３実施例を工程順に示す側断面
図である。
図である。
【図４】（ａ）（ｂ）はマスクＲＯＭにおける２ビット
分のメモリセルの夫々等価回路図及び平面図、（ｃ）
（ｄ）は本願の発明の夫々第１及び第２従来例で製造し
たマスクＲＯＭにおけるトランジスタの側断面図であ
る。
分のメモリセルの夫々等価回路図及び平面図、（ｃ）
（ｄ）は本願の発明の夫々第１及び第２従来例で製造し
たマスクＲＯＭにおけるトランジスタの側断面図であ
る。
１２ Ｓｉ基板 １３ 拡散層 １４ 多結晶Ｓｉ膜 １６ ＳｉＯ2 膜 １７ レジスト ２４ ＳｉＯ2 膜 ２５ 拡散層 ２６ ＳｉＯ2 膜 ２７ コンタクト孔
Claims (4)
- 【請求項１】 ゲート絶縁膜と導電膜とを半導体基板上
に順次に形成する工程と、 チャネル領域を覆うパターンの第１のマスク層を前記導
電膜上に形成する工程と、 前記第１のマスク層をマスクにすると共に前記導電膜及
び前記ゲート絶縁膜を介して前記半導体基板に不純物を
導入して拡散層を形成する工程と、 前記拡散層を形成した後に、ゲート電極のパターンの第
２のマスク層を前記導電膜上に形成する工程と、 前記第２のマスク層をマスクにして 前記導電膜をパター
ニングして前記ゲート電極を形成する工程とを有するこ
とを特徴とするＭＩＳ型半導体装置の製造方法。 - 【請求項２】 前記第１のマスク層をマスクにすると共
に前記導電膜及び前記ゲート絶縁膜を介して前記半導体
基板に不純物を導入して相対的に低濃度の拡散層を形成
する工程と、 前記相対的に低濃度の拡散層を形成した後に、前記第１
のマスク層の側面に側壁を形成する工程と、 前記第１のマスク層及び前記側壁をマスクにすると共に
前記導電膜及び前記ゲート絶縁膜を介して前記半導体基
板に不純物を導入して相対的に高濃度の拡散層を形成す
る工程と、 前記相対的に高濃度の拡散層を形成した後に、前記導電
膜をパターニングして前記ゲート電極を形成する工程と
を有することを特徴とする請求項１記載のＭＩＳ型半導
体装置の製造方法。 - 【請求項３】 前記ゲート絶縁膜のうちで前記拡散層が
形成されるべき領域上の部分にコンタクト孔を形成する
工程と、 前記コンタクト孔を介して前記半導体基板にコンタクト
する前記導電膜を形成する工程と、 前記拡散層を形成した後に、前記導電膜をパターニング
して、前記コンタクト孔を介して前記拡散層にコンタク
トする配線層と前記ゲート電極とを形成する工程とを有
することを特徴とする請求項１記載のＭＩＳ型半導体装
置の製造方法。 - 【請求項４】 前記ゲート絶縁膜のうちで前記相対的に
高濃度の拡散層が形成されるべき領域上の部分にコンタ
クト孔を形成する工程と、 前記コンタクト孔を介して前記半導体基板にコンタクト
する前記導電膜を形成する工程と、 前記相対的に高濃度の拡散層を形成した後に、前記導電
膜をパターニングして、前記コンタクト孔を介して前記
相対的に高濃度の拡散層にコンタクトする配線層と前記
ゲート電極とを形成する工程とを有することを特徴とす
る請求項２記載のＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27004393A JP3235091B2 (ja) | 1993-10-01 | 1993-10-01 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27004393A JP3235091B2 (ja) | 1993-10-01 | 1993-10-01 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106572A JPH07106572A (ja) | 1995-04-21 |
| JP3235091B2 true JP3235091B2 (ja) | 2001-12-04 |
Family
ID=17480739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27004393A Expired - Fee Related JP3235091B2 (ja) | 1993-10-01 | 1993-10-01 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235091B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09121048A (ja) * | 1995-10-25 | 1997-05-06 | Nec Corp | 半導体装置の製造方法 |
-
1993
- 1993-10-01 JP JP27004393A patent/JP3235091B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07106572A (ja) | 1995-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |