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JP3221766B2 - 電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタの製造方法

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JP3221766B2
JP3221766B2 JP09640893A JP9640893A JP3221766B2 JP 3221766 B2 JP3221766 B2 JP 3221766B2 JP 09640893 A JP09640893 A JP 09640893A JP 9640893 A JP9640893 A JP 9640893A JP 3221766 B2 JP3221766 B2 JP 3221766B2
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drain
source
impurity diffusion
conductivity type
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光一 藤田
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Mitsubishi Electric Corp
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    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
及びその製造方法に関し、特にＭＯＳ型電界効果トラン
ジスタの高周波動作化，低電圧動作化，高耐圧化技術に
関するものである。
【０００２】
【従来の技術】図９は従来のＮチャネル型のＭＯＳ型電
界効果トランジスタ（以下、ＭＯＳＦＥＴと称す）の製
造工程の一部を示した断面図であり、図において、１は
Ｐ型半導体基板、２は該基板１上に設けられたゲート酸
化膜、３はゲート酸化膜２上に、高融点金属または多結
晶シリコンを成膜，加工して得られたゲート電極、６
ｄ，６ｅはそれぞれゲート電極３をマスクとしてリンま
たはヒ素等のＮ型不純物を注入して形成したソース側Ｎ
拡散層とドレイン側Ｎ拡散層である。
【０００３】図１０は従来のゲート長短縮時にしきい値
電圧の変動の低減，耐圧の低下を抑制するために用いら
れてきたＭＯＳＦＥＴの製造工程の一部を順に示した断
面図であり、図１０において、９はゲート電極３加工
後、基板１上全面に酸化膜を成膜しこれを異方性エッチ
ングにより除去した際に上記ゲート電極３両端に形成さ
れるサイドウォール、４ｃ，４ｄは上記ゲート電極３お
よびサイドウォール９をマスクとしてリンまたはヒ素等
Ｎ型不純物の傾斜角付回転注入により形成したソース側
Ｎ- 拡散層，ドレイン側Ｎ- 拡散層である。また、６
ｂ，６ｄはゲート電極３，サイドウォール９をマスクと
してリンまたはヒ素等Ｎ型不純物をソース側Ｎ- 拡散層
４ｃ，ドレイン側Ｎ- 拡散層４ｄよりも高濃度に注入し
て形成したソース側Ｎ拡散層，ドレイン側Ｎ拡散層であ
る。
【０００４】次に従来のＭＯＳＦＥＴの製造工程の一部
について説明する。図９において、Ｐ型半導体基板１上
にゲート酸化膜２を熱酸化にて数十ｎｍ成膜する。その
上部全面に高融点金属または多結晶シリコン膜を数百ｎ
ｍ成膜し、長さ１μｍ程度のゲート電極３に加工する。
次いで該ゲート電極３をマスクとしてリンまたはヒ素等
のＮ型不純物を注入して、ソース側Ｎ拡散層６ｄ，ドレ
イン側Ｎ拡散層６ｅをそれぞれ形成する。以後、不純物
アニール（図示せず），層間膜形成，配線形成工程を経
てＭＯＳＦＥＴの全工程が完了する。次に動作について
説明する。周知のように、図示していないドレイン電極
に正電圧を印加し、ソース電極を接地し、ゲート電極３
に正電圧を印加することで、ゲート電極３直下のＰ- 型
半導体基板１がＮ型に反転し、ＭＯＳＦＥＴとして動作
する。逆にドレイン電極とソース電極間に逆方向電圧を
印加した際に、ゲート電極３直下のドレインＮ拡散層６
ｅが最も高電界となり、アバランシェ降伏を引き起こ
す。さらに、Ｐ- 型半導体基板１の不純物濃度がドレイ
ンＮ拡散層６ｅの不純物濃度よりも低い場合、ドレイン
Ｎ拡散層６ｅより発生する空乏層がソースＮ拡散層６ｄ
に到達し、パンチスルー降伏が発生する。また、ゲート
電極３に印加するしきい値電圧は、Ｐ- 型半導体基板１
の不純物濃度とゲート酸化膜２の膜厚とによって決定さ
れる。図９の構造において、ゲート電極３の長さを１μ
ｍ以下にした場合、前述のアバランシェ降伏，パンチス
ルー降伏が顕著になり、実用に耐える降伏電圧が得られ
なくなる。また、ゲート電極３直下の等電位面が湾曲す
るために、しきい値電圧の低下が生じることとなる。こ
のためスイッチング動作が不安定となり、高周波帯での
アイソレーション特性が低下するという問題が生じる。
なおここではｎ型ＭＯＳＦＥＴについて説明したが、ｐ
型ＭＯＳＦＥＴにおいても、しきい値電圧の上昇のため
に定格動作しにくくなり、スイッチング動作が不安定と
なる。
【０００５】そこで従来の解決策としてＬＤＤ（Lightl
y Doped Drain ）と言われる構造が採用されている。す
なわち図１０(a) に示すように、ゲート電極３加工後、
半導体基板全面に図示しない酸化膜を成膜し、これを異
方性エッチングにより除去する。この際、ゲート電極３
両端は酸化膜厚が、ゲート電極３より離れた平坦部より
厚くなるために酸化膜未除去部が生じ、これをサイドウ
ォール９として用いる。サイドウォール９形成後、ゲー
ト電極３をマスクとして傾斜角付回転注入によりリン等
のＮ型不純物を注入して、ソース側Ｎ- 拡散層４ｃ，ド
レイン側Ｎ- 拡散層４ｄを形成する。続いて図１０(b)
に示すように、ゲート電極３，サイドウォール９をマス
クとしてリンまたはヒ素等のＮ型不純物を、傾斜角を０
°または７°として、上記形成したソース側Ｎ- 拡散層
４ｃ，ドレイン側Ｎ- 拡散層４ｄよりも高濃度に注入し
て、ソース側Ｎ拡散層６ｂ，ドレイン側Ｎ拡散層６ｄを
形成する。
【０００６】次に動作について説明する。図示していな
い以後の製造工程にて形成したドレイン電極に正電圧を
印加し、ソース電極を接地した際、本構造においては、
ゲート電極３直下のソース側Ｎ- 拡散層４ｃにより電界
強度が緩和されるため、アバランシェ降伏，パンチスル
ー降伏が抑制される。また、逆方向電圧印加時のゲート
電極３直下の等電界面の湾曲の曲率半径は、ソース側Ｎ
- 拡散層４ｃ，ドレイン側Ｎ- 拡散層４ｄにより広げら
れるために、ゲート電極３に印加するしきい値電圧の低
下が抑制される。
【０００７】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタは以上のように構成されているので、ゲート長の
短縮に伴って降伏電圧が低下するという問題が不可避と
なり、しきい値電圧の低下の抑制が困難になるという問
題点があった。そしてこれらの問題点の解決策として上
述のようにＬＤＤ構造を採用した場合、一般的なＩＣ回
路では充分な効果が得られるが、高周波にて大電力動作
する回路に用いられた場合には充分な効果が得られない
という問題があった。また、基板濃度自身を濃くするこ
とにより、降伏電圧の低下及びしきい値電圧の低下の抑
制を図る方法も知られているが、このような方法ではゲ
ート電極直下に発生するチャネルを走行する電子の移動
度の低下を引き起してしまい、高速動作化に対して不利
となるという問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、ゲート長を短縮しても降伏電圧
の低下，しきい値電圧の変動を抑制することができ、高
周波動作化，高耐圧化が可能なＭＯＳ型電界効果トラン
ジスタを得ることを目的としており、さらに上記ＭＯＳ
型電界効果トランジスタを得るのに適した製造方法を提
供することを目的とする。また、ソース側の低濃度不純
物拡散層をドレイン側の低濃度不純物拡散層よりも短く
形成するにあたり、十分なソース・ドレイン耐圧が得ら
れるＭＯＳ型電界効果トランジスタの製造方法を提供す
ることを目的とする。
【０００９】
【００１０】また、この発明に係る電界効果トランジス
タの製造方法は、ソース，ドレイン側不純物拡散層を形
成する際に、レジストを用いてソース及びドレイン側の
低濃度不純物拡散層の所定部分をマスクするようにした
ものである。 また、この発明に係る電界効果トランジス
タの製造方法は、ソース，ドレイン側不純物拡散層を形
成する際に、サイドウォールを用いてソース側の低濃度
不純物拡散層の所定部分をマスクするようにしたもので
ある。
【００１１】
【００１２】この発明においては、ソース，ドレイン側
不純物拡散層を形成する際に、レジストを用いてソース
及びドレイン側の低濃度不純物拡散層の所定部分をマス
クすることにより、低濃度不純物拡散層の不純物濃度が
上昇するのを抑制することができる。また、ソース，ド
レイン側不純物拡散層を形成する際に、サイドウォール
を用いてソース側の低濃度不純物拡散層の所定部分をマ
スクすることにより、セルフアラインにて低濃度不純物
拡散層を形成でき、また、該拡散層の不純物濃度の上昇
を抑制することができる。
【００１３】
【実施例】実施例１．以下、この発明の第１の実施例に
よるＭＯＳ型電界効果トランジスタを図について説明す
る。図１において、１はＰ- 半導体基板、２はＰ- 半導
体基板１上に形成したゲート酸化膜、３はゲート酸化膜
２上に高融点金属または多結晶シリコンにより形成した
ゲート電極、４ａ，４ｂはそれぞれゲート電極３をマス
クとしてリンまたはヒ素等Ｎ型不純物を注入して形成す
るソース側Ｎ- 拡散層，ドレイン側Ｎ- 拡散層、６ａは
ドレイン部を被覆するレジストマスクを用いてソース電
極側にリンまたはヒ素等Ｎ型不純物を注入して形成した
ソース側Ｎ拡散層である。また７は、傾斜回転注入によ
りボロン等の不純物を注入して形成されたＰ型拡散層で
ある。
【００１４】次に製造方法について説明する。まず、図
２(a) に示すように、Ｐ- 半導体基板１上に熱酸化等に
て数十ｎｍのゲート酸化膜２を形成し、その上部に高融
点金属または多結晶シリコンを数百ｎｍ成膜し、長さ１
μｍ程度のゲート電極３を形成する。続いて、該ゲート
電極３をマスクとしてリンまたはヒ素等Ｎ型不純物を注
入して、ソース側Ｎ- 拡散層４ａ，ドレイン側Ｎ- 拡散
層４ｂを形成する。
【００１５】次に図２(b) に示すように、ゲート電極３
上を境界としてソース電極側を開孔し、ドレイン電極側
を被覆するようにドレイン部被覆レジストマスク５を形
成する。ドレイン部被覆レジストマスク５のソース電極
側ではゲート電極３が露出しているので、このマスクに
イオン注入を行った際にゲート電極３のソース端部を基
準としたイオン注入が行える。この方法によって、まず
ソース電極部にリンまたはヒ素等の高濃度Ｎ拡散層６ａ
を形成する。
【００１６】さらに図２(c) に示すように、同じドレイ
ン部被覆レジストマスク５を用いて、傾斜回転注入によ
りボロン等の不純物を注入してＰ型拡散層７を形成す
る。
【００１７】次に作用効果について説明する。ソース側
Ｎ拡散層６ａを高濃度化することでソース寄生抵抗が低
下し、その分オン抵抗が低下し、低電圧動作化が図れ
る。また、ドレイン・ソース間に逆電圧を印加した際
に、基板１よりも不純物濃度の高いソース側Ｐ拡散層７
が存在するために、ゲート電極３直下に空乏層が拡がり
にくくなり、このため短チャネル効果によるパンチスル
ー降伏を抑制し、ドレイン・ソース間耐圧を向上するこ
とができる。また、ソース側Ｐ拡散層７のためにゲート
電極３直下のＰ型の不純物濃度が部分的に上昇するが、
ゲート電極３直下のドレイン側のＰ型不純物濃度はＰ-
半導体基板１と同様であり、このため電子の移動度を向
上させるためにＰ- 半導体基板１の濃度を低下させて
も、上記部分的にＰ型不純物濃度の高い領域が存在する
ためにしきい値電圧の低下を招くことはない。さらに、
ソース側Ｎ拡散層６ａの外周部およびゲート電極３直下
にソース側Ｐ拡散層７が分布することから、ソース側Ｎ
拡散層６ａとゲート電極３間の重なり部分を低減でき、
このためゲート・ソース間容量を低減することが可能と
なり、ゲート・ソース間容量と反比例の関係にある遮断
周波数を向上させることが可能となる。
【００１８】実施例２．次に本発明の第２の実施例によ
るＭＯＳ型電界効果トランジスタを図について説明す
る。図３において、６ｂ，６ｃはソース側Ｎ- 拡散層４
ａ，ドレイン側Ｎ- 拡散層４ｂの形成後に、ソース及び
ドレイン領域をそれぞれ所定量覆うレジストをマスクと
してイオン注入して形成されたソース側Ｎ拡散層，ドレ
イン側Ｎ拡散層である。
【００１９】次に製造方法について説明する。図４(a)
は上記図２(a) の工程と同一の工程であり、ゲート電極
３をマスクとしてリンまたはヒ素等のＮ型不純物を注入
し、ソース側Ｎ- 拡散層４ａとドレイン側Ｎ- 拡散層４
ｂを形成する。続いて図４(b) に示すように、ゲート電
極３，及びソース側Ｎ- 拡散層４ａとドレイン側Ｎ- 拡
散層４ｂの一部を被覆するＮ- 拡散層被覆レジストマス
ク８を形成する。この場合、ソース側Ｎ- 拡散層４ａの
一部の被覆巾は１μｍ以下とし、ドレイン側Ｎ- 拡散層
４ｂの一部の被覆巾は２μｍ程度とする。これはソース
側Ｎ- 拡散層４ａについては最終的に形成される該拡散
層４ａによってゲート電極３との重なりを極力狭くする
ことでゲート・ソース間容量を低減するためであり、こ
れにより遮断周波数を向上させることが可能となる。た
だし、このときＮ- 拡散層被覆レジストマスク８による
該拡散層４ａ部分の被覆巾が大きくなると、ソース抵抗
の増大を引き起こし、高周波特性の低下を引き起こすこ
とになる。一方、ドレイン側Ｎ- 拡散層４ｂについて
は、図示していないドレイン電極，ソース電極間に逆電
圧を印加した際に発生する空乏層を、ゲート電極３直下
のみにではなく最終的に形成されるドレイン側Ｎ- 拡散
層４ｂの範囲にわたって拡げることによりドレイン側Ｎ
- 拡散層４ｂのゲート電極３端部における電界を緩和す
る効果を奏するものであるので、ドレイン側Ｎ拡散層６
ｃはゲート電極３からドレイン側Ｎ- 拡散層４ｂ分の適
度の距離をとって形成する必要がある。さらにドレイン
側Ｎ - 拡散層４ｂとゲート電極３との重なりによって生
じるゲート・ドレイン間容量は、ソース側Ｐ拡散層７の
ドレイン側への拡散を拡張することと、ドレイン側Ｎ -
拡散層７の低濃度化によってさらに低下することができ
る。
【００２０】そしてＮ- 拡散層被覆レジストマスク８を
マスクとしてリンまたはヒ素等の高濃度Ｎ型不純物を注
入することにより、ソース側Ｎ拡散層６ｂ，ドレイン側
Ｎ拡散層６ｃを形成する。これらのＮ拡散層６ｂ，６ｃ
によりオン抵抗の低下を図ることができる。
【００２１】このように本実施例によれば、ゲート電極
３をマスクとして不純物注入を行いソース，ドレイン側
Ｎ - 拡散層４ａ，４ｂを形成し、Ｎ拡散層被覆レジスト
マスク８を用いて必要な部分をカバーしてソース，ドレ
イン側Ｎ拡散層６ｂ，６ｃを形成するようにしたから、
ソース領域側のＮ - 拡散層４ａの濃度を上げることな
く、ゲート電極３に対して、ソース領域側のＮ - 拡散層
４ａをドレイン電極側のＮ - 拡散層４ｂよりも短く形成
でき、これによりゲート電極３とＮ拡散層６ｂとの重な
りが確実に小さくなり、ゲート・ソース間容量を低減で
き、またソース領域側のＮ- 拡散層４ａよりも長く形成
されたドレイン電極側のＮ- 拡散層４ｂにより、ドレイ
ン・ソース間に逆方向電圧が印加した際に空乏層がドレ
イン側により大きく拡がるようになり、ドレイン・ソー
ス間耐圧を向上することができる。
【００２２】実施例３．次に本発明の第３の実施例によ
るＭＯＳ型電界効果トランジスタを図について説明す
る。図５に示すように、本実施例では上記第２の実施例
のＬＤＤ構造に加えて、ソース電極側にＮ拡散層６ｂ，
Ｎ- 拡散層４ａを囲むソース側Ｐ拡散層７を設けたもの
である。
【００２３】次に製造方法について説明する。図６(a)
は上記図２(a) の工程と同一の工程であり、ゲート電極
３をマスクとしてリンまたはヒ素等のＮ型不純物を注入
し、ソース側Ｎ- 拡散層４ａとドレイン側Ｎ- 拡散層４
ｂを形成する。続いて図６(b) に示すように、ドレイン
部被覆レジストマスク５を設け、ソース電極部が開孔さ
れた状態で、ボロン等のＰ型不純物を傾斜角付回転注入
を行い、ソース側Ｐ拡散層７を形成する。次に図６(c)
に示すように、Ｎ- 拡散層被覆レジストマスク８を形成
し、リンまたはヒ素等の高濃度不純物注入によりソース
側Ｎ拡散層６ｂ，ドレイン側Ｎ拡散層６ｃをそれぞれ形
成する。最終的に形成されるソース側Ｎ- 拡散層４ａ，
ドレイン側Ｎ- 拡散層４ｂの大きさは上記実施例２と同
様とする。
【００２４】以上のように構成することにより、ソース
側Ｎ - 拡散層４ａが基板１よりも不純物濃度の高いＰ拡
散層７で覆われているため、Ｎ - 拡散層４ａとゲート電
極３の重なり部分が低減されて、ゲート・ソース間容量
の低下による高周波特性の向上と、パンチスルー降伏，
アバランシェ降伏の抑制による耐圧の向上が図れ、さら
にソース・ドレイン間に基板１よりも不純物濃度の高い
拡散層７があるために、ゲート電極３の長さを短縮した
際の短チャネル効果によるしきい値電圧の変動が防止で
きる。
【００２５】実施例４．次に本発明の第４の実施例によ
るＭＯＳ型電界効果トランジスタを図について説明す
る。図７において、９はゲート電極３の側壁に形成され
た酸化膜からなるサイドウォールである。
【００２６】次に製造方法について説明する。図８(a)
は従来例で説明した図１０(a) の工程と同一の工程であ
り、ゲート電極３及び酸化膜からなるサイドウォール９
をマスクとして傾斜角付回転注入によりリン等のＮ型不
純物を注入してソース側Ｎ-拡散層４ｃとドレイン側Ｎ
- 拡散層４ｄを形成する。続いて図８(b) に示すよう
に、ドレイン部被覆レジストマスク５を形成し、ボロン
等のＰ型不純物を傾斜角付回転注入によって注入し、ソ
ース側Ｐ拡散層７を形成する。さらに図８(c) に示すよ
うに、ゲート電極３上を境としてソース電極側を開孔
し、ドレインＮ- 拡散層４ｄを被覆し、ドレイン電極コ
ンタクト部を開孔したドレインＮ- 拡散被覆レジストマ
スク１０にてソース側Ｎ拡散層６ｂ，ドレイン側Ｎ拡散
層６ｃをリンまたはヒ素等の高濃度Ｎ型不純物注入によ
り形成する。
【００２７】以上の製造方法により、サイドウォール９
付のＭＯＳＦＥＴを得ることができ、実施例３と同様の
構成によって実施例３と同様に高周波特性の向上、耐圧
の向上、しきい値電圧の安定化を図ることが可能とな
る。また、ソース・ドレインＮ拡散層６ｂ，６ｃを形成
する際に、ソース側にサイドウォール９を設けたことに
よって、セルフアラインにてソース側Ｎ- 拡散層４ｃを
残すことができ、上記実施例３のようにレジストを用い
る場合よりも高い製造精度が得られる。
【００２８】
【００２９】以上のように、この発明によれば、ソー
ス，ドレイン側不純物拡散層を形成する際に、レジスト
を用いてソース及びドレイン側の低濃度不純物拡散層の
所定部分をマスクすることにより、該拡散層の不純物濃
度の上昇を抑え、かつ低濃度不純物拡散層の大きさを精
度よく制御でき、ゲートオーバラップ容量を確実に低減
することができる効果がある。また、ソース，ドレイン
側不純物拡散層を形成する際に、サイドウォールを用い
てソース側の低濃度不純物拡散層の所定部分をマスクす
ることにより、該拡散層の不純物濃度の上昇を抑え、か
つセルフアラインにて低濃度不純物拡散層の大きさを精
度よく制御できる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＭＯＳ型電界効果
トランジスタの断面構成図である。
【図２】上記ＭＯＳ型電界効果トランジスタの製造方法
を示す図である。
【図３】本発明の第２の実施例によるＭＯＳ型電界効果
トランジスタの断面構成図である。
【図４】上記ＭＯＳ型電界効果トランジスタの製造方法
を示す図である。
【図５】本発明の第３の実施例によるＭＯＳ型電界効果
トランジスタの断面構成図である。
【図６】上記ＭＯＳ型電界効果トランジスタの製造方法
を示す図である。
【図７】本発明の第４の実施例によるＭＯＳ型電界効果
トランジスタの断面構成図である。
【図８】上記ＭＯＳ型電界効果トランジスタの製造方法
を示す図である。
【図９】従来のＭＯＳ型電界効果トランジスタの製造方
法を示す断面構成図である。
【図１０】従来例の他の例におけるＭＯＳ型電界効果ト
ランジスタの製造方法を示す断面構成図である。
【符号の説明】
１ Ｐ- 半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ４ａ ソース側Ｎ- 拡散層 ４ｂ ドレイン側Ｎ- 拡散層 ４ｃ ソース側Ｎ- 拡散層 ４ｄ ドレイン側Ｎ- 拡散層 ５ ドレイン部被覆レジストマスク ６ａ ソース側Ｎ拡散層 ６ｂ ソース側Ｎ拡散層 ６ｃ ドレイン側Ｎ拡散層 ６ｄ ドレイン側Ｎ拡散層 ７ ソース側Ｐ拡散層 ８ Ｎ- 拡散層被覆レジストマスク ９ サイドウォール １０ ドレインＮ- 拡散層被覆レジストマスク
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 29/78

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 ゲート電極をマスクに用いて不純物注入
    を行いソース・ドレイン不純物拡散層を形成する工程を
    有する電界効果トランジスタの製造方法において、 第１導電型の半導体基板上の所定領域に形成されたゲー
    ト電極をマスクとして第２導電型の不純物注入を行いソ
    ース・ドレイン側低濃度不純物拡散層を形成する工程
    と、 上記ゲート電極を中心としてソース電極側を開孔し、か
    つドレイン電極側を被覆するフォトレジストパターンを
    上記基板上に形成し、該フォトレジストパターンをマス
    クとして第２導電型の不純物注入を行い上記ソース側低
    濃度不純物拡散層をソース側高濃度不純物拡散層に変化
    させる工程と、 上記フォトレジストパターンをマスクとして第１導電型
    の不純物を斜め回転注入して上記ソース側高濃度不純物
    拡散層の下方に、これを覆うように、上記基板よりも不
    純物濃度の高い第１導電型不純物拡散層を形成する工程
    とを含むことを特徴とする電界効果トランジスタの製造
    方法。
  2. 【請求項２】 ゲート電極をマスクに用いて不純物注入
    を行いソース・ドレイン不純物拡散層を形成する工程を
    有する電界効果トランジスタの製造方法において、 第１導電型の半導体基板上の所定領域に形成されたゲー
    ト電極及びこれの側壁に形成されたサイドウォールをマ
    スクとして第２導電型の不純物を斜め回転注入してソー
    ス・ドレイン側低濃度不純物拡散層を形成する工程と、 上記ゲート電極を中心としてソース電極側を開孔し、か
    つドレイン電極側を被覆するフォトレジストパターンを
    上記基板上に形成し、該フォトレジストパターンをマス
    クとして第１導電型の不純物注入を行い、上記ソース側
    低濃度不純物拡散層の下方に、これを覆うように、上記
    基板よりも不純物濃度の高い第１導電型不純物拡散層を
    形成する工程と、 上記ソース側低濃度不純物拡散層よりもドレイン側低濃
    度不純物拡散層の方が被覆幅の大きなフォトレジストパ
    ターンを上記基板上に形成し、該フォトレジストパター
    ンをマスクとして第２導電型の不純物注入を行い、ソー
    ス・ドレイン側 高濃度不純物拡散層を形成する工程とを
    含むことを特徴とする電界効果トランジスタの製造方
    法。
  3. 【請求項３】 ゲート電極をマスクに用いて不純物注入
    を行いソース・ドレイン不純物拡散層を形成する工程を
    有する電界効果トランジスタの製造方法において、 第１導電型の半導体基板上の所定領域に形成されたゲー
    ト電極及びこれの側壁に形成されたサイドウォールをマ
    スクとして第２導電型の不純物を斜め回転注入してソー
    ス・ドレイン側低濃度不純物拡散層を形成する工程と、 上記ゲート電極を中心としてソース電極側を開孔し、か
    つドレイン電極側を被覆するフォトレジストパターンを
    上記基板上に形成し、該フォトレジストパターンをマス
    クとして第１導電型の不純物注入を行い、上記ソース側
    低濃度不純物拡散層の下方に、これを覆うように、上記
    基板よりも不純物濃度の高い第１導電型不純物拡散層を
    形成する工程と、 上記ソース側低濃度不純物拡散層よりもドレイン側低濃
    度不純物拡散層の方が被覆幅の大きなフォトレジストパ
    ターンを上記基板上に形成し、該フォトレジストパター
    ンをマスクとして第２導電型の不純物注入を行い、ソー
    ス・ドレイン側高濃度不純物拡散層を形成する工程とを
    含むことを特徴とする電界効果トランジスタの製造方
    法。
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