JP3114795B2 - 高速ａｄ変換装置 - Google Patents
高速ａｄ変換装置Info
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- JP3114795B2 JP3114795B2 JP08223883A JP22388396A JP3114795B2 JP 3114795 B2 JP3114795 B2 JP 3114795B2 JP 08223883 A JP08223883 A JP 08223883A JP 22388396 A JP22388396 A JP 22388396A JP 3114795 B2 JP3114795 B2 JP 3114795B2
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Description
【０００１】
【発明の属する技術分野】本発明は、高速アナログ・デ
ジタル変換装置（以下アナログ・デジタル変換をＡＤ変
換と略す）に関し、特に分解能の切り換えおよびＡＤ変
換の高速化に関するものである。
ジタル変換装置（以下アナログ・デジタル変換をＡＤ変
換と略す）に関し、特に分解能の切り換えおよびＡＤ変
換の高速化に関するものである。
【０００２】
【従来の技術】従来よりアナログ信号をデジタル信号に
変換するＡＤ変換器はよく知られている。ＡＤ変換器に
は各種のＡＤ変換方式があるが、高速のＡＤ変換器とし
ては例えばフラッシュ型のＡＤ変換器がある。
変換するＡＤ変換器はよく知られている。ＡＤ変換器に
は各種のＡＤ変換方式があるが、高速のＡＤ変換器とし
ては例えばフラッシュ型のＡＤ変換器がある。
【０００３】図４にフラッシュ型ＡＤ変換器の原理構成
図を示す。アナログ入力電圧Ｖinを複数のコンパレータ
ＣＭＰでリファレンス電圧とそれぞれ比較する。リファ
レンス電圧は、高圧側リファレンス電圧ＶHと低圧側リ
ファレンス電圧ＶLとを、複数個直列接続した抵抗Ｒで
分圧して得たものであり、各コンパレータにはそれぞれ
異なった電圧が加えられている。
図を示す。アナログ入力電圧Ｖinを複数のコンパレータ
ＣＭＰでリファレンス電圧とそれぞれ比較する。リファ
レンス電圧は、高圧側リファレンス電圧ＶHと低圧側リ
ファレンス電圧ＶLとを、複数個直列接続した抵抗Ｒで
分圧して得たものであり、各コンパレータにはそれぞれ
異なった電圧が加えられている。
【０００４】コンパレータＣＭＰの出力はエンコーダＥ
ＮＣでエンコードされ、アナログ入力電圧Ｖinに対応し
たデジタル信号（パラレル信号）で出力される。なお、
コンパレータは、エンコーダＥＮＣの出力をｎビットの
分解能とする場合には２n−１個必要である。
ＮＣでエンコードされ、アナログ入力電圧Ｖinに対応し
たデジタル信号（パラレル信号）で出力される。なお、
コンパレータは、エンコーダＥＮＣの出力をｎビットの
分解能とする場合には２n−１個必要である。
【０００５】
【発明が解決しようとする課題】ところで、ＡＤ変換器
では必要に応じて分解能を変えたい場合がある。上記の
フラッシュ型ＡＤ変換器において、例えば８ビットの分
解能を１０ビットの分解能に切り換える場合には、コン
パレータの個数を２8−１（＝２５５）から２10−１
（＝１０２３）と増やす必要があり、消費電力やチップ
面積、入力容量が著しく増大するという問題があった。
なお、他の方式のＡＤ変換器についてもほぼ同様のこと
が言える。
では必要に応じて分解能を変えたい場合がある。上記の
フラッシュ型ＡＤ変換器において、例えば８ビットの分
解能を１０ビットの分解能に切り換える場合には、コン
パレータの個数を２8−１（＝２５５）から２10−１
（＝１０２３）と増やす必要があり、消費電力やチップ
面積、入力容量が著しく増大するという問題があった。
なお、他の方式のＡＤ変換器についてもほぼ同様のこと
が言える。
【０００６】本発明の目的は、このような点に鑑み、逐
次比較型ＡＤ変換器を用い、ＡＤ変換の高速化と分解能
の切り換えを容易に行うことのできる高速ＡＤ変換装置
を提供することにある。
次比較型ＡＤ変換器を用い、ＡＤ変換の高速化と分解能
の切り換えを容易に行うことのできる高速ＡＤ変換装置
を提供することにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明では、パラレルパイプライン動作が可能
でそれぞれがアナログ入力電圧をデジタル変換する複数
のＡＤ変換器と、マスタークロックからｉ相のクロック
を発生するリングカウンタと、 このリングカウンタの分
周出力を得るフリップフロップと、 前記ｉ相のクロック
と前記分周出力と指定分解能に基づいて、前記複数のＡ
Ｄ変換器に与える互いに位相の異なるｊ相のクロックを
発生するロジック回路と、前記複数のＡＤ変換器の出力
を順次選択して出力する出力バッファを有し、前記フリ
ップフロップの分周数が前記ＡＤ変換器の個数と前記リ
ングカウンタが発生するｉ相のクロックとに関連して決
定されるように構成されたことを特徴とする。
るために本発明では、パラレルパイプライン動作が可能
でそれぞれがアナログ入力電圧をデジタル変換する複数
のＡＤ変換器と、マスタークロックからｉ相のクロック
を発生するリングカウンタと、 このリングカウンタの分
周出力を得るフリップフロップと、 前記ｉ相のクロック
と前記分周出力と指定分解能に基づいて、前記複数のＡ
Ｄ変換器に与える互いに位相の異なるｊ相のクロックを
発生するロジック回路と、前記複数のＡＤ変換器の出力
を順次選択して出力する出力バッファを有し、前記フリ
ップフロップの分周数が前記ＡＤ変換器の個数と前記リ
ングカウンタが発生するｉ相のクロックとに関連して決
定されるように構成されたことを特徴とする。
【０００８】
【作用】複数のＡＤ変換器にｊ相（例えば１０相あるい
は１２相）のクロックを与えて各ＡＤ変換器を順次動作
させる。このときの各ＡＤ変換器に与えられるクロック
は、ロジック回路において、リングカウンタから発生す
るｉ相のクロックと、フリップフロップの分周数と、指
定される分解能に基づいて求められた、少しずつ位相の
ずれたｊ相のクロックである。出力バッファでは、各Ａ
Ｄ変換器の出力を順次選択して出力する。
は１２相）のクロックを与えて各ＡＤ変換器を順次動作
させる。このときの各ＡＤ変換器に与えられるクロック
は、ロジック回路において、リングカウンタから発生す
るｉ相のクロックと、フリップフロップの分周数と、指
定される分解能に基づいて求められた、少しずつ位相の
ずれたｊ相のクロックである。出力バッファでは、各Ａ
Ｄ変換器の出力を順次選択して出力する。
【０００９】分解能の切り換えは、回路構成を変えるこ
となく可変タイミング発生回路から発生するｎ相クロッ
クを、１０相あるいは１２相などに切り換えるだけです
む。また、複数のＡＤ変換器のパラレルパイプライン動
作により繰り返しＡＤ変換速度を容易に高速化できる。
となく可変タイミング発生回路から発生するｎ相クロッ
クを、１０相あるいは１２相などに切り換えるだけです
む。また、複数のＡＤ変換器のパラレルパイプライン動
作により繰り返しＡＤ変換速度を容易に高速化できる。
【００１０】
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係る高速ＡＤ変換装置の一実
施例を示す構成図である。ここでは、８ビット／１０ビ
ット分解能切り換え型の場合を例にとる。
説明する。図１は本発明に係る高速ＡＤ変換装置の一実
施例を示す構成図である。ここでは、８ビット／１０ビ
ット分解能切り換え型の場合を例にとる。
【００１１】図において、１０はパラレルパイプライン
動作が可能な複数個の逐次比較方式のＡＤ変換器群であ
り、ここでは同一構成の５個の逐次比較方式のＡＤ変換
器１０1〜１０5が用いられる。この５個の逐次比較方式
のＡＤ変換器は周知のものが使用され、クロックに同期
して逐次比較動作が行われる。アナログ入力電圧Ｖinは
５つのＡＤ変換器に共通に加えられている。また、ＡＤ
変換器に必要なリファレンス電圧Ｖrefも共通に加えら
れている。
動作が可能な複数個の逐次比較方式のＡＤ変換器群であ
り、ここでは同一構成の５個の逐次比較方式のＡＤ変換
器１０1〜１０5が用いられる。この５個の逐次比較方式
のＡＤ変換器は周知のものが使用され、クロックに同期
して逐次比較動作が行われる。アナログ入力電圧Ｖinは
５つのＡＤ変換器に共通に加えられている。また、ＡＤ
変換器に必要なリファレンス電圧Ｖrefも共通に加えら
れている。
【００１２】２０はマスタークロックからｉ相のクロッ
ク（本実施例では１０相のクロック）を発生するリング
カウンタ、３０はリングカウンタ２０の２分周出力を得
るフリップフロップである。この２分周出力は、１０相
分のクロックが出力される周期の２倍の周期である。
ク（本実施例では１０相のクロック）を発生するリング
カウンタ、３０はリングカウンタ２０の２分周出力を得
るフリップフロップである。この２分周出力は、１０相
分のクロックが出力される周期の２倍の周期である。
【００１３】４０はロジック回路であり、リングカウン
タ２０が出力する１０相のクロックとフリップフロップ
３０が出力する２分周出力と外部から与えられる分解能
切り換え信号を演算し、ＡＤ変換器１０1〜１０5用のク
ロック（位相のずれた５組の１０相クロックまたは１２
相クロック）を発生する。５０は出力バッファであり、
リングカウンタ２０からのストローブ信号に従って５個
のＡＤ変換器１０1〜１０5の出力を順次に取り出す。
タ２０が出力する１０相のクロックとフリップフロップ
３０が出力する２分周出力と外部から与えられる分解能
切り換え信号を演算し、ＡＤ変換器１０1〜１０5用のク
ロック（位相のずれた５組の１０相クロックまたは１２
相クロック）を発生する。５０は出力バッファであり、
リングカウンタ２０からのストローブ信号に従って５個
のＡＤ変換器１０1〜１０5の出力を順次に取り出す。
【００１４】このような構成における動作を図２のタイ
ミングチャート（８ビットの分解能の場合）を参照して
次に説明する。フリップフロップ３０の２分周出力は８
／１０ビット切り換え信号によりロジック回路４０にお
いて図２の（ｂ）に示すようにＬＯＷレベル信号に固定
される。これによりロジック回路４０はリングカウンタ
２０の出力すなわち１０相のクロックを出力する。ただ
し、５つのＡＤ変換器１０1〜１０5に個別に与えられる
ｊ相のクロック（この場合１０相のクロック）は図2の
（ｃ）に示すように互いに位相がずれている。
ミングチャート（８ビットの分解能の場合）を参照して
次に説明する。フリップフロップ３０の２分周出力は８
／１０ビット切り換え信号によりロジック回路４０にお
いて図２の（ｂ）に示すようにＬＯＷレベル信号に固定
される。これによりロジック回路４０はリングカウンタ
２０の出力すなわち１０相のクロックを出力する。ただ
し、５つのＡＤ変換器１０1〜１０5に個別に与えられる
ｊ相のクロック（この場合１０相のクロック）は図2の
（ｃ）に示すように互いに位相がずれている。
【００１５】その位相差は本実施例では２クロック分で
ある。ＡＤ変換器１０1用にはリングカウンタ２０の出
力（図２の(a)）の９，８，７，６，５，４，３，２，
１，０の１０相クロックが使用され、ＡＤ変換器１０2
用にはこの１０相クロックより２クロック分遅れた７，
６，５，４，３，２，１，０，９，８の１０相クロック
が用いられる。以下同様な関係でＡＤ変換器１０3，１
０4，１０5に対しても順次２クロック分ずつ遅れた１０
相クロックが用いられる。
ある。ＡＤ変換器１０1用にはリングカウンタ２０の出
力（図２の(a)）の９，８，７，６，５，４，３，２，
１，０の１０相クロックが使用され、ＡＤ変換器１０2
用にはこの１０相クロックより２クロック分遅れた７，
６，５，４，３，２，１，０，９，８の１０相クロック
が用いられる。以下同様な関係でＡＤ変換器１０3，１
０4，１０5に対しても順次２クロック分ずつ遅れた１０
相クロックが用いられる。
【００１６】なお、この１０相クロックのうち、初めの
２クロックはアナログ入力電圧Ｖinのサンプリングに用
いられ、以下最上位ビット（ＭＳＢ）から最下位ビット
（ＬＳＢ）までの逐次比較に用いられる。
２クロックはアナログ入力電圧Ｖinのサンプリングに用
いられ、以下最上位ビット（ＭＳＢ）から最下位ビット
（ＬＳＢ）までの逐次比較に用いられる。
【００１７】出力バッファ５０は、８／１０ビット切り
換え信号とリングカウンタ２０からのストローブ信号に
より各ＡＤ変換器１０1〜１０5のＡＤ変換終了に合わせ
てそれぞれの１０ビット並列出力を順次取り出す。８ビ
ット分解能の場合には、この１０ビットのうち８ビット
が有効となる。
換え信号とリングカウンタ２０からのストローブ信号に
より各ＡＤ変換器１０1〜１０5のＡＤ変換終了に合わせ
てそれぞれの１０ビット並列出力を順次取り出す。８ビ
ット分解能の場合には、この１０ビットのうち８ビット
が有効となる。
【００１８】１つのＡＤ変換器で繰り返し変換する場合
には１０クロックごとにしかＡＤ変換値が得られない
が、実施例の場合には２クロックごとにＡＤ変換値が得
られ、容易に高速化を達成できることが分かる。
には１０クロックごとにしかＡＤ変換値が得られない
が、実施例の場合には２クロックごとにＡＤ変換値が得
られ、容易に高速化を達成できることが分かる。
【００１９】次に１０ビット分解能に切り換えた場合の
動作を説明する。図３は１０ビット分解能の場合におけ
る動作時のタイミングチャートである。ロジック回路４
０はフリップフロップ３０の２分周出力（図３の
（ｂ））とリングカウンタ２０の出力（ｉ相のクロッ
ク）に関連して図３の（ｃ）に示すようなｊ相（１２
相）のクロックを出力する。
動作を説明する。図３は１０ビット分解能の場合におけ
る動作時のタイミングチャートである。ロジック回路４
０はフリップフロップ３０の２分周出力（図３の
（ｂ））とリングカウンタ２０の出力（ｉ相のクロッ
ク）に関連して図３の（ｃ）に示すようなｊ相（１２
相）のクロックを出力する。
【００２０】ＡＤ変換器１０1用には、９，８，７，
６，５，４，３，２，１，０，９’，８’の１２相のク
ロックが用いられる。なお、９’，８’のクロックはリ
ングカウンタ２０より出力される次の１０相クロックに
おける９，８のクロックを意味する。ＡＤ変換器１０2
用には、前記１２相クロックから４クロック分遅れた
５，４，３，２，１，０，９’，８’，７’，６’，
５’，４’の１２相クロックが用いられる。以下同様な
関係でＡＤ変換器１０3，１０4，１０5に対しても順次
４クロック分ずつ遅れた１２相クロックが用いられる。
６，５，４，３，２，１，０，９’，８’の１２相のク
ロックが用いられる。なお、９’，８’のクロックはリ
ングカウンタ２０より出力される次の１０相クロックに
おける９，８のクロックを意味する。ＡＤ変換器１０2
用には、前記１２相クロックから４クロック分遅れた
５，４，３，２，１，０，９’，８’，７’，６’，
５’，４’の１２相クロックが用いられる。以下同様な
関係でＡＤ変換器１０3，１０4，１０5に対しても順次
４クロック分ずつ遅れた１２相クロックが用いられる。
【００２１】上記１２相のクロックのうち初めの２つの
クロックはＡＤ変換器１０1〜１０5における入力信号Ｖ
inのサンプリング用に用いられ、残りの１０個のクロッ
クがＭＳＢからＬＳＢまでの逐次比較に用いられる。出
力バッファ５０では、８／１０ビット切り換え信号とリ
ングカウンタ２０からのストローブ信号により各ＡＤ変
換器１０1〜１０5のＡＤ変換終了に合わせてそれぞれの
１０ビット並列出力を順次取り出す。したがって４クロ
ックごとにＡＤ変換値が得られる。
クロックはＡＤ変換器１０1〜１０5における入力信号Ｖ
inのサンプリング用に用いられ、残りの１０個のクロッ
クがＭＳＢからＬＳＢまでの逐次比較に用いられる。出
力バッファ５０では、８／１０ビット切り換え信号とリ
ングカウンタ２０からのストローブ信号により各ＡＤ変
換器１０1〜１０5のＡＤ変換終了に合わせてそれぞれの
１０ビット並列出力を順次取り出す。したがって４クロ
ックごとにＡＤ変換値が得られる。
【００２２】以上のように分解能８ビットと１０ビット
の切り換えは、回路構成を変えることなく８／１０ビッ
ト切り換え信号の設定だけで容易に達成できる。また、
複数のＡＤ変換器を用いてパラレルパイプライン動作を
実現したことにより、繰り返しＡＤ変換の速度を容易に
高速化できる。
の切り換えは、回路構成を変えることなく８／１０ビッ
ト切り換え信号の設定だけで容易に達成できる。また、
複数のＡＤ変換器を用いてパラレルパイプライン動作を
実現したことにより、繰り返しＡＤ変換の速度を容易に
高速化できる。
【００２３】なお、本発明はその本質から逸脱せずに多
くの変更、変形をなし得るものである。例えば、フリッ
プフロップ３０からロジック回路４０に与える２分周出
力はこれに限らず、ｋ分周出力を用いてもよい。ただ
し、次の関係が成立する必要がある。 ｉ×ｋ／（ＡＤ変換器の個数）＝ｍ ここに、ｉはリングカウンタ２０から発生するクロック
の相数 ｍは整数 ちなみに、上述の実施例では、分解能８
ビットの場合は、ｉ＝１０、ｋ＝１、ＡＤ変換器の個数
は５であるから、ｍ＝２となる。また分解能１０ビット
の場合は、ｉ＝１０、ｋ＝２、ＡＤ変換器の個数は５で
あるから、ｍ＝４となる。いずれも上記関係が満たされ
ている。
くの変更、変形をなし得るものである。例えば、フリッ
プフロップ３０からロジック回路４０に与える２分周出
力はこれに限らず、ｋ分周出力を用いてもよい。ただ
し、次の関係が成立する必要がある。 ｉ×ｋ／（ＡＤ変換器の個数）＝ｍ ここに、ｉはリングカウンタ２０から発生するクロック
の相数 ｍは整数 ちなみに、上述の実施例では、分解能８
ビットの場合は、ｉ＝１０、ｋ＝１、ＡＤ変換器の個数
は５であるから、ｍ＝２となる。また分解能１０ビット
の場合は、ｉ＝１０、ｋ＝２、ＡＤ変換器の個数は５で
あるから、ｍ＝４となる。いずれも上記関係が満たされ
ている。
【００２４】また、パラレルパイプライン動作をさせる
ＡＤ変換器として、循環比較方式のＡＤ変換器を用いる
ことも可能である。また、ＡＤ変換器の個数は実施例の
ように５個に限るものではない。
ＡＤ変換器として、循環比較方式のＡＤ変換器を用いる
ことも可能である。また、ＡＤ変換器の個数は実施例の
ように５個に限るものではない。
【００２５】
【発明の効果】以上説明したように本発明によれば、複
数のＡＤ変換器を用いてパラレルパイプライン動作を行
わせることにより繰り返しＡＤ変換の速度を容易に高速
化することができる。また、リングカウンタ、フリップ
フロップ、ロジック回路からなる可変タイミング発生回
路により回路構成の変更を要することなく分解能を容易
に切り換えることができる。
数のＡＤ変換器を用いてパラレルパイプライン動作を行
わせることにより繰り返しＡＤ変換の速度を容易に高速
化することができる。また、リングカウンタ、フリップ
フロップ、ロジック回路からなる可変タイミング発生回
路により回路構成の変更を要することなく分解能を容易
に切り換えることができる。
【図１】本発明に係る高速ＡＤ変換装置の一実施例を示
す構成図
す構成図
【図２】８ビット分解能の場合のタイミングチャート
【図３】１０ビット分解能の場合のタイミングチャート
【図４】フラッシュ型ＡＤ変換器の原理構成図である。
１０ ＡＤ変換器群 １０1〜１０5 ＡＤ変換器 ２０ リングカウンタ ３０ フリップフロップ ４０ ロジック回路 ５０ 出力バッファ
Claims (3)
- 【請求項１】パラレルパイプライン動作が可能でそれぞ
れがアナログ入力電圧をデジタル変換する複数のＡＤ変
換器と、マスタークロックからｉ相のクロックを発生するリング
カウンタと、 このリングカウンタの分周出力を得るフリップフロップ
と、 前記ｉ相のクロックと前記分周出力と指定分解能に基づ
いて、前記複数のＡＤ変換器用に与える互いに位相の異
なるｊ相のクロックを発生するロジック回路と、 前記複数のＡＤ変換器の出力を順次選択して出力する出
力バッファを有し、前記フリップフロップの分周数が前記ＡＤ変換器の個数
と前記リングカウンタが発生するｉ相のクロックとに関
連して決定されるように構成された 高速ＡＤ変換装置。 - 【請求項２】前記フリップフロップの分周数ｋは、ｉ×ｋ／（ＡＤ変換器の個数）＝ｍ ただし、ｉはリングカウンタから発生するクロックの相
数ｍは整数の関係にあることを特徴とする 請求項１記載
の高速ＡＤ変換装置。 - 【請求項３】前記ＡＤ変換器用のクロックには、アナロ
グ入力電圧のサンプリング用のクロックも含まれたこと
を特徴とする請求項１記載の高速ＡＤ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08223883A JP3114795B2 (ja) | 1996-08-26 | 1996-08-26 | 高速ａｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08223883A JP3114795B2 (ja) | 1996-08-26 | 1996-08-26 | 高速ａｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1070462A JPH1070462A (ja) | 1998-03-10 |
| JP3114795B2 true JP3114795B2 (ja) | 2000-12-04 |
Family
ID=16805209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08223883A Expired - Fee Related JP3114795B2 (ja) | 1996-08-26 | 1996-08-26 | 高速ａｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114795B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4561921B2 (ja) | 2008-04-04 | 2010-10-13 | 株式会社デンソー | 電圧検出装置、及び電池の状態制御装置 |
-
1996
- 1996-08-26 JP JP08223883A patent/JP3114795B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1070462A (ja) | 1998-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
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