JP3199465B2 - 情報処理装置 - Google Patents
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、メモリアクセスを改良
した情報処理装置に係り、特に、物理アドレスの確定を
早め、早期にキャッシュメモリの検索を可能とし、効率
よく命令の処理を続行させることのできる情報処理装置
に関する。
した情報処理装置に係り、特に、物理アドレスの確定を
早め、早期にキャッシュメモリの検索を可能とし、効率
よく命令の処理を続行させることのできる情報処理装置
に関する。
【０００２】
【従来の技術】図３は従来技術による情報処理装置の一
例を示すブロック図であり、以下、この図を参照して従
来技術を説明する。図１において、１１０は指標レジス
タ識別子１０１と基底レジスタ識別子１０２と変位ビッ
ト１０３とを含む命令レジスタ、１２０は指標レジスタ
及び基底レジスタとして使用できる多数の汎用レジスタ
（以下、ＧＰＲという）、１３０は指標レジスタの内容
２２１と基底レジスタの内容２２２と変位ビット１０３
とからページアドレス部分及びページオフセット部分を
有する論理アドレスを生成するためのアドレス加算器、
１４０はアドレス加算器１３０により求められた論理ア
ドレスを格納する論理アドレスレジスタ、１５０は論理
アドレスレジスタ１４０からの論理アドレスに対応する
物理アドレスを選択する変換索引緩衝機構（以下、ＴＬ
Ｂという）、１６０はＴＬＢ１５０により求められた物
理アドレスのページアドレス部分と論理アドレスレジス
タ１４０からのページオフセット部分とを格納する物理
アドレスレジスタ、１７０は物理アドレスレジスタ１６
０からの物理アドレスにより格納データを検索し要求し
ている装置にデータを供給するキャッシュメモリ装置、
１７１はキャッシュメモリ、１７２は命令によって要求
されたデータがキャッシュメモリ１７１内に存在するか
否かを判断するキャッシュディレクトリ、１８０は算術
論理演算装置（以下、ＡＬＵという）である。
例を示すブロック図であり、以下、この図を参照して従
来技術を説明する。図１において、１１０は指標レジス
タ識別子１０１と基底レジスタ識別子１０２と変位ビッ
ト１０３とを含む命令レジスタ、１２０は指標レジスタ
及び基底レジスタとして使用できる多数の汎用レジスタ
（以下、ＧＰＲという）、１３０は指標レジスタの内容
２２１と基底レジスタの内容２２２と変位ビット１０３
とからページアドレス部分及びページオフセット部分を
有する論理アドレスを生成するためのアドレス加算器、
１４０はアドレス加算器１３０により求められた論理ア
ドレスを格納する論理アドレスレジスタ、１５０は論理
アドレスレジスタ１４０からの論理アドレスに対応する
物理アドレスを選択する変換索引緩衝機構（以下、ＴＬ
Ｂという）、１６０はＴＬＢ１５０により求められた物
理アドレスのページアドレス部分と論理アドレスレジス
タ１４０からのページオフセット部分とを格納する物理
アドレスレジスタ、１７０は物理アドレスレジスタ１６
０からの物理アドレスにより格納データを検索し要求し
ている装置にデータを供給するキャッシュメモリ装置、
１７１はキャッシュメモリ、１７２は命令によって要求
されたデータがキャッシュメモリ１７１内に存在するか
否かを判断するキャッシュディレクトリ、１８０は算術
論理演算装置（以下、ＡＬＵという）である。
【０００３】図３に示す従来技術において、メモリオペ
ランドを使用する命令の処理は、次のように行われる。
ランドを使用する命令の処理は、次のように行われる。
【０００４】まず、命令解読のマシンサイクルが実行さ
れる。命令レジスタ１１０に格納された命令は解読さ
れ、その指標レジスタ識別子１０１、基底レジスタ識別
子１０２は、それぞれＧＰＲ１２０に転送される。ＧＰ
Ｒ１２０は、例えば、１６本の汎用レジスタ群により構
成されており、それぞれ、０〜１５の識別番号が割り当
てられている。ＧＰＲ１２０は、指標レジスタ識別子１
０１に対応する識別番号の汎用レジスタを選択し、その
内容を指標レジスタの内容２２１としてアドレス加算器
１３０に転送する。また、ＧＰＲ１２０は、基底レジス
タ識別子１０２に対応する識別番号の汎用レジスタを選
択し、その内容を基底レジスタの内容２２２としてアド
レス加算器１３０に転送する。
れる。命令レジスタ１１０に格納された命令は解読さ
れ、その指標レジスタ識別子１０１、基底レジスタ識別
子１０２は、それぞれＧＰＲ１２０に転送される。ＧＰ
Ｒ１２０は、例えば、１６本の汎用レジスタ群により構
成されており、それぞれ、０〜１５の識別番号が割り当
てられている。ＧＰＲ１２０は、指標レジスタ識別子１
０１に対応する識別番号の汎用レジスタを選択し、その
内容を指標レジスタの内容２２１としてアドレス加算器
１３０に転送する。また、ＧＰＲ１２０は、基底レジス
タ識別子１０２に対応する識別番号の汎用レジスタを選
択し、その内容を基底レジスタの内容２２２としてアド
レス加算器１３０に転送する。
【０００５】この場合、指標レジスタ、基底レジスタの
番号として０番の汎用レジスタが指定されたときは、０
番の汎用レジスタの内容にかかわらずＡｌｌ“０”のデ
ータがアドレス加算器１３０に転送される。
番号として０番の汎用レジスタが指定されたときは、０
番の汎用レジスタの内容にかかわらずＡｌｌ“０”のデ
ータがアドレス加算器１３０に転送される。
【０００６】次の論理アドレス生成のマシンサイクルで
は、アドレス加算器１３０が、指標レジスタの内容２２
１と基底レジスタの内容２２２と変位ビット１０３とを
加算することにより論理アドレスを求め、その値を論理
アドレスレジスタ１４０に格納する処理が実行される。
は、アドレス加算器１３０が、指標レジスタの内容２２
１と基底レジスタの内容２２２と変位ビット１０３とを
加算することにより論理アドレスを求め、その値を論理
アドレスレジスタ１４０に格納する処理が実行される。
【０００７】次のＴＬＢ検索のマシンサイクルでは次の
処理が実行される。論理アドレスレジスタ１４０のペー
ジアドレス部分をキーとしてＴＬＢ１５０が検索され、
ＴＬＢ１５０は、その論理アドレスに対応する物理アド
レスのページアドレス部分を物理アドレスレジスタ１６
０に転送する。そして、ＴＬＢ１５０からの物理アドレ
スのページアドレス部分と、論理アドレスレジスタ１４
０からのページオフセット部分とが物理アドレスレジス
タ１６０に格納される。
処理が実行される。論理アドレスレジスタ１４０のペー
ジアドレス部分をキーとしてＴＬＢ１５０が検索され、
ＴＬＢ１５０は、その論理アドレスに対応する物理アド
レスのページアドレス部分を物理アドレスレジスタ１６
０に転送する。そして、ＴＬＢ１５０からの物理アドレ
スのページアドレス部分と、論理アドレスレジスタ１４
０からのページオフセット部分とが物理アドレスレジス
タ１６０に格納される。
【０００８】なお、ＴＬＢ１５０の検索に関する詳細
は、本発明の範囲外であるためここでは省略する。
は、本発明の範囲外であるためここでは省略する。
【０００９】次のキャッシュメモリ検索のマシンサイク
ルでは次の処理が実行される。キャッシュメモリ装置１
７０は、物理アドレスレジスタ１６０からの物理アドレ
スによりキャッシュディレクトリ１７２を検索し、命令
によって要求されたデータがキャッシュメモリ１７１内
に存在するか否かを判断する。この結果、キャッシュメ
モリ装置１７０は、データがキャッシュメモリ１７１内
になければ、直接にはキャッシュメモリ１７１を検索せ
ず、要求されたデータを、別の独立した機構により検索
させるように処理をその機構に移す。データがキャッシ
ュメモリ１７１内にあれば、キャッシュメモリ装置１７
０は、物理アドレスによりキャッシュメモリ１７１を検
索し、命令によって要求されたデータをＡＬＵ１８０に
転送する。
ルでは次の処理が実行される。キャッシュメモリ装置１
７０は、物理アドレスレジスタ１６０からの物理アドレ
スによりキャッシュディレクトリ１７２を検索し、命令
によって要求されたデータがキャッシュメモリ１７１内
に存在するか否かを判断する。この結果、キャッシュメ
モリ装置１７０は、データがキャッシュメモリ１７１内
になければ、直接にはキャッシュメモリ１７１を検索せ
ず、要求されたデータを、別の独立した機構により検索
させるように処理をその機構に移す。データがキャッシ
ュメモリ１７１内にあれば、キャッシュメモリ装置１７
０は、物理アドレスによりキャッシュメモリ１７１を検
索し、命令によって要求されたデータをＡＬＵ１８０に
転送する。
【００１０】次の演算実行のマシンサイクルでは、ＡＬ
Ｕ１８０が、キャッシュメモリ装置１７０から転送され
たデータに基づいて演算の実行を行う。
Ｕ１８０が、キャッシュメモリ装置１７０から転送され
たデータに基づいて演算の実行を行う。
【００１１】なお、この種の情報処理装置に関する従来
技術として、例えば、特開平３−１９４６３２号公報等
に記載された技術が知られている。
技術として、例えば、特開平３−１９４６３２号公報等
に記載された技術が知られている。
【００１２】
【発明が解決しようとする課題】前述した従来技術は、
キャッシュメモリ装置の検索のために必要な物理アドレ
スの早期確定についての考慮がなされておらず、命令レ
ジスタへの命令格納から当該命令の要求するメモリオペ
ランドの読み出しに必要な物理アドレスの確定まで、常
に３マシンサイクルを要し、物理アドレスの確定までに
時間がかかるという問題点を有している。
キャッシュメモリ装置の検索のために必要な物理アドレ
スの早期確定についての考慮がなされておらず、命令レ
ジスタへの命令格納から当該命令の要求するメモリオペ
ランドの読み出しに必要な物理アドレスの確定まで、常
に３マシンサイクルを要し、物理アドレスの確定までに
時間がかかるという問題点を有している。
【００１３】本発明の目的は、前記従来技術の問題点を
解決し、キャッシュメモリ装置の検索のために必要な物
理アドレスを早期に確定させることができ、処理の高速
化を図ることのできる情報処理装置を提供することにあ
る。
解決し、キャッシュメモリ装置の検索のために必要な物
理アドレスを早期に確定させることができ、処理の高速
化を図ることのできる情報処理装置を提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明によれば前記目的
は、基底レジスタ識別子、指標レジスタ識別子、変位ビ
ットを含む命令格納装置と、基底レジスタ及び指標レジ
スタとして使用することのできる多数の汎用レジスタ
と、前記命令格納装置によって受け取った命令により指
定される基底レジスタの内容、指標レジスタの内容及び
変位ビットから、ページアドレス部分及びページオフセ
ット部分を有する論理アドレスを生成するための論理ア
ドレス生成装置と、前記論理アドレス生成装置により求
められた論理アドレスを格納する論理アドレス格納装置
と、論理アドレスに対応する物理アドレスを検索するた
めの変換索引緩衝機構と、前記変換索引緩衝機構により
求まった前記物理アドレスを格納する物理アドレス格納
装置とを備えて構成される情報処理装置において、前記
基底レジスタのページアドレス部分、前記指標レジスタ
のページアドレス部分、前記論理アドレス格納装置のペ
ージアドレス部分の１つを選択する第１の選択装置を備
え、前記第１の選択装置が、前記基底レジスタのページ
アドレス部分が全て“０”または前記指標レジスタのペ
ージアドレス部分が全て“０”のとき、前記指標レジス
タのページアドレス部分または前記基底レジスタのペー
ジアドレス部分を選択し、前記基底レジスタのページア
ドレス部分に“０”でないビットが少なくとも１つ存在
しかつ前記指標レジスタのページアドレス部分に“０”
でないビットが少なくとも１つ存在するとき、前記論理
アドレス格納装置のページアドレス部分を選択し、前記
変換索引緩衝機構が、前記第１の選択装置の選択結果に
対応する前記物理アドレスを検索することにより達成さ
れる。
は、基底レジスタ識別子、指標レジスタ識別子、変位ビ
ットを含む命令格納装置と、基底レジスタ及び指標レジ
スタとして使用することのできる多数の汎用レジスタ
と、前記命令格納装置によって受け取った命令により指
定される基底レジスタの内容、指標レジスタの内容及び
変位ビットから、ページアドレス部分及びページオフセ
ット部分を有する論理アドレスを生成するための論理ア
ドレス生成装置と、前記論理アドレス生成装置により求
められた論理アドレスを格納する論理アドレス格納装置
と、論理アドレスに対応する物理アドレスを検索するた
めの変換索引緩衝機構と、前記変換索引緩衝機構により
求まった前記物理アドレスを格納する物理アドレス格納
装置とを備えて構成される情報処理装置において、前記
基底レジスタのページアドレス部分、前記指標レジスタ
のページアドレス部分、前記論理アドレス格納装置のペ
ージアドレス部分の１つを選択する第１の選択装置を備
え、前記第１の選択装置が、前記基底レジスタのページ
アドレス部分が全て“０”または前記指標レジスタのペ
ージアドレス部分が全て“０”のとき、前記指標レジス
タのページアドレス部分または前記基底レジスタのペー
ジアドレス部分を選択し、前記基底レジスタのページア
ドレス部分に“０”でないビットが少なくとも１つ存在
しかつ前記指標レジスタのページアドレス部分に“０”
でないビットが少なくとも１つ存在するとき、前記論理
アドレス格納装置のページアドレス部分を選択し、前記
変換索引緩衝機構が、前記第１の選択装置の選択結果に
対応する前記物理アドレスを検索することにより達成さ
れる。
【００１５】本発明は、これにより、キャッシュメモリ
装置の検索のために必要な物理アドレスの確定を早める
ことができる。
装置の検索のために必要な物理アドレスの確定を早める
ことができる。
【００１６】また、前記目的は、前述において、変換索
引緩衝機構を複数備え、さらに、前記複数の変換索引緩
衝機構により求められた複数の前記物理アドレスを選択
する第２の選択装置を備え、前記複数の変換索引緩衝機
構が、第１の変換索引緩衝機構と第２の変換索引緩衝機
構とから構成され、前記第２の選択装置が、前記論理ア
ドレス生成装置のアドレス生成途中の結果が“０”のと
き、前記第１の変換索引緩衝機構の検索結果を選択し、
前記基底レジスタのページアドレス部分に“０”でない
ビットが少なくとも１つ存在しかつ前記指標レジスタの
ページアドレス部分に“０”でないビットが少なくとも
１つ存在するとき、前記第１の変換索引緩衝機構の検索
結果を選択し、前記論理アドレス生成装置のアドレス生
成途中の結果が“１”でかつ前記基底レジスタのページ
アドレス部分が全て“０”もしくは前記指標レジスタの
ページアドレス部分が全て“０”のとき、前記第２の変
換索引緩衝機構の検索結果を選択し、前記物理アドレス
格納装置が、前記第２の選択装置の選択結果を格納する
ことにより達成される。
引緩衝機構を複数備え、さらに、前記複数の変換索引緩
衝機構により求められた複数の前記物理アドレスを選択
する第２の選択装置を備え、前記複数の変換索引緩衝機
構が、第１の変換索引緩衝機構と第２の変換索引緩衝機
構とから構成され、前記第２の選択装置が、前記論理ア
ドレス生成装置のアドレス生成途中の結果が“０”のと
き、前記第１の変換索引緩衝機構の検索結果を選択し、
前記基底レジスタのページアドレス部分に“０”でない
ビットが少なくとも１つ存在しかつ前記指標レジスタの
ページアドレス部分に“０”でないビットが少なくとも
１つ存在するとき、前記第１の変換索引緩衝機構の検索
結果を選択し、前記論理アドレス生成装置のアドレス生
成途中の結果が“１”でかつ前記基底レジスタのページ
アドレス部分が全て“０”もしくは前記指標レジスタの
ページアドレス部分が全て“０”のとき、前記第２の変
換索引緩衝機構の検索結果を選択し、前記物理アドレス
格納装置が、前記第２の選択装置の選択結果を格納する
ことにより達成される。
【００１７】本発明は、これにより、基底レジスタまた
は指標レジスタの内容の次のページアドレスが論理アド
レスのページアドレスと一致する場合にも、ＴＬＢを予
め検索することができるので、キャッシュメモリ装置の
検索のために必要な物理アドレスの確定を早めることが
できる。
は指標レジスタの内容の次のページアドレスが論理アド
レスのページアドレスと一致する場合にも、ＴＬＢを予
め検索することができるので、キャッシュメモリ装置の
検索のために必要な物理アドレスの確定を早めることが
できる。
【００１８】さらに、前記目的は、アドレス加算結果の
ページオフセットと論理アドレスレジスタのページオフ
セットとを選択する選択装置を備え、アドレス加算処理
とＴＬＢ検索処理とを独立に動作可能とすることにより
達成される。
ページオフセットと論理アドレスレジスタのページオフ
セットとを選択する選択装置を備え、アドレス加算処理
とＴＬＢ検索処理とを独立に動作可能とすることにより
達成される。
【００１９】本発明は、これにより、命令の論理アドレ
スに対応するＴＬＢ検索処理が遅れた場合、次の命令の
アドレス加算処理を同時に行うことが可能となり、キャ
ッシュメモリ装置の検索のために必要な物理アドレスの
確定を早めることができる。
スに対応するＴＬＢ検索処理が遅れた場合、次の命令の
アドレス加算処理を同時に行うことが可能となり、キャ
ッシュメモリ装置の検索のために必要な物理アドレスの
確定を早めることができる。
【００２０】
【作用】本発明による情報処理装置において、メモリオ
ペランドを使用する命令が解読されると、指標レジスタ
識別子と基底レジスタ識別子とが汎用レジスタに送られ
る。汎用レジスタは、指標レジスタ識別子と基底レジス
タ識別子とに対応するレジスタのそれぞれの内容を、指
標レジスタの内容及び基底レジスタの内容として論理ア
ドレス生成装置に送る。論理アドレス生成装置は、指標
レジスタの内容と基底レジスタの内容と命令に含まれる
変位ビットとよりメモリオペランドの論理アドレスを求
め、求めた論理アドレスを論理アドレス格納装置に格納
する。
ペランドを使用する命令が解読されると、指標レジスタ
識別子と基底レジスタ識別子とが汎用レジスタに送られ
る。汎用レジスタは、指標レジスタ識別子と基底レジス
タ識別子とに対応するレジスタのそれぞれの内容を、指
標レジスタの内容及び基底レジスタの内容として論理ア
ドレス生成装置に送る。論理アドレス生成装置は、指標
レジスタの内容と基底レジスタの内容と命令に含まれる
変位ビットとよりメモリオペランドの論理アドレスを求
め、求めた論理アドレスを論理アドレス格納装置に格納
する。
【００２１】一方、選択装置は、論理アドレスのページ
アドレス部分と指標レジスタのページアドレス部分とが
等しい場合、指標レジスタのページアドレス部分を選択
し、論理アドレスのページアドレス部分と基底レジスタ
のページアドレス部分とが等い場合、基底レジスタのペ
ージアドレス部分を選択し、また、論理アドレスのペー
ジアドレス部分が指標レジスタのページアドレス部分及
び基底レジスタのページアドレス部分のどちらとも等し
くない場合、論理アドレスが論理アドレス格納装置内に
確定するまで待ってから論理アドレス格納装置のページ
アドレス部分を選択する。ＴＬＢは、この選択装置の選
択結果により検索され、これにより、メモリオペランド
の論理アドレスに対応する物理アドレスが求められる。
アドレス部分と指標レジスタのページアドレス部分とが
等しい場合、指標レジスタのページアドレス部分を選択
し、論理アドレスのページアドレス部分と基底レジスタ
のページアドレス部分とが等い場合、基底レジスタのペ
ージアドレス部分を選択し、また、論理アドレスのペー
ジアドレス部分が指標レジスタのページアドレス部分及
び基底レジスタのページアドレス部分のどちらとも等し
くない場合、論理アドレスが論理アドレス格納装置内に
確定するまで待ってから論理アドレス格納装置のページ
アドレス部分を選択する。ＴＬＢは、この選択装置の選
択結果により検索され、これにより、メモリオペランド
の論理アドレスに対応する物理アドレスが求められる。
【００２２】本発明は、前述のように、予め論理アドレ
スのページアドレス部分が判っている場合、論理アドレ
ス生成装置をバイパスして論理アドレス生成マシンサイ
クルでＴＬＢを検索するようにし、予め論理アドレスの
ページアドレス部分が判らない場合、論理アドレス格納
装置に論理アドレスが確定した後、すなわち、論理アド
レス生成マシンサイクルの次のマシンサイクルでＴＬＢ
を検索するようにしているので誤動作をすることがな
い。
スのページアドレス部分が判っている場合、論理アドレ
ス生成装置をバイパスして論理アドレス生成マシンサイ
クルでＴＬＢを検索するようにし、予め論理アドレスの
ページアドレス部分が判らない場合、論理アドレス格納
装置に論理アドレスが確定した後、すなわち、論理アド
レス生成マシンサイクルの次のマシンサイクルでＴＬＢ
を検索するようにしているので誤動作をすることがな
い。
【００２３】
【実施例】以下、本発明の一実施例を図面により詳細に
説明する。
説明する。
【００２４】図１は本発明の一実施例の構成を示すブロ
ック図、図２は命令の流れを説明する図である。図１に
おいて、１１１は“０”検出回路、１２１、１２２はＡ
ＮＤ回路、１５１は第２のＴＬＢ、１９０はＯＲ回路、
１９１〜１９３は選択回路、１９４は選択制御回路、１
９７は＋１加算回路であり、他の符号は図３の場合と同
一である。なお、図３におけると同一のＴＬＢ１５０
を、以下の説明では第１のＴＬＢ１５０という。
ック図、図２は命令の流れを説明する図である。図１に
おいて、１１１は“０”検出回路、１２１、１２２はＡ
ＮＤ回路、１５１は第２のＴＬＢ、１９０はＯＲ回路、
１９１〜１９３は選択回路、１９４は選択制御回路、１
９７は＋１加算回路であり、他の符号は図３の場合と同
一である。なお、図３におけると同一のＴＬＢ１５０
を、以下の説明では第１のＴＬＢ１５０という。
【００２５】図１に示す本発明の一実施例は、図３に説
明した従来技術の構成に加え、さらに、指標レジスタ識
別子１０１、基底レジスタ識別子１０２が“０”である
ことを検出する“０”検出回路１１１と、指標レジスタ
識別子１０１が“０”のときＯＮ状態となる制御信号１
１２及び基底レジスタ識別子１０２が“０”のときＯＮ
状態となる制御信号１０３により、指標レジスタ識別子
１０１、基底レジスタ識別子１０２により指定される汎
用レジスタ１２０の内容をＡｌｌ“０”とするＡＮＤ回
路１２１、１２２と、ＡＮＤ回路１２１の出力のページ
アドレス部分とＡＮＤ回路１２２の出力のページアドレ
ス部分の論理和をとるＯＲ回路１９０と、ページアドレ
ス１４１とＯＲ回路１９０の出力の一方選択する選択回
路１９１と、ページオフセット１４２とページオフセッ
ト１３３の一方を選択する選択回路１９２と、選択回路
１９１からのページアドレスに＋１を行う加算回路１９
７と、この加算回路１９７からのページアドレスに対応
する物理アドレスのページアドレス部分を選択する第２
のＴＬＢ１５１と、第１のＴＬＢ１５０の出力と第２の
ＴＬＢ１５１の出力の一方を選択する選択回路１９３
と、ＡＮＤ回路１２１の出力のページアドレス部分、Ａ
ＮＤ回路１２２の出力ページアドレス部分、及び、アド
レス加算器１３０の中間結果であるページオフセットか
らのＣarry１３１に基づいて選択回路１９１、１９２、
１９３の制御を行う選択制御回路１９４とを備えて構成
されている。
明した従来技術の構成に加え、さらに、指標レジスタ識
別子１０１、基底レジスタ識別子１０２が“０”である
ことを検出する“０”検出回路１１１と、指標レジスタ
識別子１０１が“０”のときＯＮ状態となる制御信号１
１２及び基底レジスタ識別子１０２が“０”のときＯＮ
状態となる制御信号１０３により、指標レジスタ識別子
１０１、基底レジスタ識別子１０２により指定される汎
用レジスタ１２０の内容をＡｌｌ“０”とするＡＮＤ回
路１２１、１２２と、ＡＮＤ回路１２１の出力のページ
アドレス部分とＡＮＤ回路１２２の出力のページアドレ
ス部分の論理和をとるＯＲ回路１９０と、ページアドレ
ス１４１とＯＲ回路１９０の出力の一方選択する選択回
路１９１と、ページオフセット１４２とページオフセッ
ト１３３の一方を選択する選択回路１９２と、選択回路
１９１からのページアドレスに＋１を行う加算回路１９
７と、この加算回路１９７からのページアドレスに対応
する物理アドレスのページアドレス部分を選択する第２
のＴＬＢ１５１と、第１のＴＬＢ１５０の出力と第２の
ＴＬＢ１５１の出力の一方を選択する選択回路１９３
と、ＡＮＤ回路１２１の出力のページアドレス部分、Ａ
ＮＤ回路１２２の出力ページアドレス部分、及び、アド
レス加算器１３０の中間結果であるページオフセットか
らのＣarry１３１に基づいて選択回路１９１、１９２、
１９３の制御を行う選択制御回路１９４とを備えて構成
されている。
【００２６】次に、前述のように構成される本発明の一
実施例において、メモリオペランドを使用する命令の処
理を行う動作を説明する。
実施例において、メモリオペランドを使用する命令の処
理を行う動作を説明する。
【００２７】まず、命令解読のマシンサイクルが実行さ
れる。命令レジスタ１１０に格納された命令は解読さ
れ、指標レジスタ識別子１０１及び基底レジスタ識別子
１０２はＧＰＲ１２０に転送される。ＧＰＲ１２０は、
例えば、１６本の汎用レジスタ群により構成されてお
り、それぞれ、０〜１５の識別番号が割り当てられてい
る。そして、ＧＰＲ１２０は、指標レジスタ識別子１０
１に対応する識別番号の汎用レジスタを選択し、その内
容を指標レジスタの内容としてＡＮＤ回路１２１に転送
する。また、ＧＰＲ１２０は、基底レジスタ識別子１０
２に対応する識別番号の汎用レジスタを選択し、その内
容を基底レジスタの内容としてＡＮＤ回路１２２に転送
する。
れる。命令レジスタ１１０に格納された命令は解読さ
れ、指標レジスタ識別子１０１及び基底レジスタ識別子
１０２はＧＰＲ１２０に転送される。ＧＰＲ１２０は、
例えば、１６本の汎用レジスタ群により構成されてお
り、それぞれ、０〜１５の識別番号が割り当てられてい
る。そして、ＧＰＲ１２０は、指標レジスタ識別子１０
１に対応する識別番号の汎用レジスタを選択し、その内
容を指標レジスタの内容としてＡＮＤ回路１２１に転送
する。また、ＧＰＲ１２０は、基底レジスタ識別子１０
２に対応する識別番号の汎用レジスタを選択し、その内
容を基底レジスタの内容としてＡＮＤ回路１２２に転送
する。
【００２８】“０”検出回路１１１は、指標レジスタ識
別子１０１の“０”検出を行い、指標レジスタ識別子１
０１が“０”のとき、制御信号１１２をＯＮ状態とし、
指標レジスタ識別子１０１が“０”以外のとき、制御信
号１１２をＯＦＦ状態とする。また、“０”検出回路１
１１は、基底レジスタ識別子１０２の“０”検出を行
い、基底レジスタ識別子１０２が“０”のとき、制御信
号１１３をＯＮ状態とし、基底レジスタ識別子１０２が
“０”以外のとき、制御信号１１３をＯＦＦ状態とす
る。
別子１０１の“０”検出を行い、指標レジスタ識別子１
０１が“０”のとき、制御信号１１２をＯＮ状態とし、
指標レジスタ識別子１０１が“０”以外のとき、制御信
号１１２をＯＦＦ状態とする。また、“０”検出回路１
１１は、基底レジスタ識別子１０２の“０”検出を行
い、基底レジスタ識別子１０２が“０”のとき、制御信
号１１３をＯＮ状態とし、基底レジスタ識別子１０２が
“０”以外のとき、制御信号１１３をＯＦＦ状態とす
る。
【００２９】従って、ＡＮＤ回路１２１は、制御信号１
１２がＯＮ状態のとき、すなわち、指標レジスタ識別子
１０１が“０”のとき、Ａｌｌ“０”のデータを出力
し、制御信号１１２がＯＦＦ状態のとき、すなわち、指
標レジスタ識別子１０１が“０”以外のとき、指標レジ
スタの内容を出力する。
１２がＯＮ状態のとき、すなわち、指標レジスタ識別子
１０１が“０”のとき、Ａｌｌ“０”のデータを出力
し、制御信号１１２がＯＦＦ状態のとき、すなわち、指
標レジスタ識別子１０１が“０”以外のとき、指標レジ
スタの内容を出力する。
【００３０】また、ＡＮＤ回路１２２は、制御信号１１
３がＯＮ状態のとき、すなわち、基底レジスタ識別子１
０２が“０”のとき、Ａｌｌ“０”データを出力し、制
御信号１１３がＯＦＦ状態のとき、すなわち、基底レジ
スタ識別子１０２が“０”以外のとき、基底レジスタの
内容を出力する。
３がＯＮ状態のとき、すなわち、基底レジスタ識別子１
０２が“０”のとき、Ａｌｌ“０”データを出力し、制
御信号１１３がＯＦＦ状態のとき、すなわち、基底レジ
スタ識別子１０２が“０”以外のとき、基底レジスタの
内容を出力する。
【００３１】これにより、指標レジスタ、基底レジスタ
として“０”番の汎用レジスタが指定されたとき、
“０”番の汎用レジスタの内容にかかわらず、Ａｌｌ
“０”のデータが、アドレス加算器１３０とＯＲ回路１
９０と選択制御回路１９４とに転送される。
として“０”番の汎用レジスタが指定されたとき、
“０”番の汎用レジスタの内容にかかわらず、Ａｌｌ
“０”のデータが、アドレス加算器１３０とＯＲ回路１
９０と選択制御回路１９４とに転送される。
【００３２】通常、この種の処理においては、指標レジ
スタ識別子１０１、基底レジスタ識別子１０２が“０”
のとき、それらにレジスタの内容をアドレス生成のため
に使用しない。本発明は、このような処理の特性を利用
するために、前述のような識別子の“０”検出と、それ
に伴う処理を実行するものである。
スタ識別子１０１、基底レジスタ識別子１０２が“０”
のとき、それらにレジスタの内容をアドレス生成のため
に使用しない。本発明は、このような処理の特性を利用
するために、前述のような識別子の“０”検出と、それ
に伴う処理を実行するものである。
【００３３】次の論理アドレス生成のマシンサイクルで
は次の処理が実行される。ＡＮＤ回路１２１の出力とＡ
ＮＤ回路１２２の出力と変位ビット１０３とが、アドレ
ス加算器１３０で加算され、ページアドレス１３２とペ
ージオフセット１３３を含む論理アドレスが求められ、
このアドレスが論理アドレスレジスタ１４０に格納され
る。また、ＡＮＤ回路１２１の出力のページアドレス部
分とＡＮＤ回路１２２の出力のページアドレス部分と
は、ＯＲ回路１９０で論理和をとられ選択回路１９１に
転送される。
は次の処理が実行される。ＡＮＤ回路１２１の出力とＡ
ＮＤ回路１２２の出力と変位ビット１０３とが、アドレ
ス加算器１３０で加算され、ページアドレス１３２とペ
ージオフセット１３３を含む論理アドレスが求められ、
このアドレスが論理アドレスレジスタ１４０に格納され
る。また、ＡＮＤ回路１２１の出力のページアドレス部
分とＡＮＤ回路１２２の出力のページアドレス部分と
は、ＯＲ回路１９０で論理和をとられ選択回路１９１に
転送される。
【００３４】一方、選択制御回路１９４は、ＡＮＤ回路
１２１の出力のページアドレス部分とＡＮＤ回路１２２
の出力のページアドレス部分とにより選択回路１９１お
よび選択回路１９２を制御する。具体的にいえば、選択
制御回路１９４は、ＡＮＤ回路１２１の出力のページア
ドレス部分に“０”でないビットが少なくとも１つ存在
し、かつ、ＡＮＤ回路１２２の出力のページアドレス部
分に“０”でないビットが少なくとも１つ存在すると
き、制御信号１９５をＯＮ状態とし、前記以外のときは
制御信号１９５をＯＦＦ状態にする。
１２１の出力のページアドレス部分とＡＮＤ回路１２２
の出力のページアドレス部分とにより選択回路１９１お
よび選択回路１９２を制御する。具体的にいえば、選択
制御回路１９４は、ＡＮＤ回路１２１の出力のページア
ドレス部分に“０”でないビットが少なくとも１つ存在
し、かつ、ＡＮＤ回路１２２の出力のページアドレス部
分に“０”でないビットが少なくとも１つ存在すると
き、制御信号１９５をＯＮ状態とし、前記以外のときは
制御信号１９５をＯＦＦ状態にする。
【００３５】これにより、選択回路１９１は、制御信号
１９５がＯＮ状態のとき、アドレス加算器１３０により
得られた論理アドレスレジスタ１４０のページアドレス
１４１を選択し、制御信号１９５がＯＦＦ状態のとき、
ＯＲ回路１９０の出力を選択する。また、選択回路１９
２は、制御信号１９５がＯＮ状態のとき、論理アドレス
レジスタ１４０のページオフセット１４２を選択し、制
御信号１９５がＯＦＦ状態のとき、アドレス加算器１３
０から早期に得られるページオフセット１３３を選択す
る。
１９５がＯＮ状態のとき、アドレス加算器１３０により
得られた論理アドレスレジスタ１４０のページアドレス
１４１を選択し、制御信号１９５がＯＦＦ状態のとき、
ＯＲ回路１９０の出力を選択する。また、選択回路１９
２は、制御信号１９５がＯＮ状態のとき、論理アドレス
レジスタ１４０のページオフセット１４２を選択し、制
御信号１９５がＯＦＦ状態のとき、アドレス加算器１３
０から早期に得られるページオフセット１３３を選択す
る。
【００３６】また、加算回路１９７は、選択回路１９１
の出力に１を加算し、選択回路１９１の出力の次のペー
ジアドレスを求める。
の出力に１を加算し、選択回路１９１の出力の次のペー
ジアドレスを求める。
【００３７】さらに、第１のＴＬＢ１５０は、選択回路
１９１の出力をキーとして論理アドレスに対応する物理
アドレスのページアドレス部分を検索し、第２のＴＬＢ
１５１は、加算回路１９７の出力、すなわち、選択回路
１９１の出力の次のページアドレスをキーとして論理ア
ドレスに対応する物理アドレスのページアドレス部分を
検索する。
１９１の出力をキーとして論理アドレスに対応する物理
アドレスのページアドレス部分を検索し、第２のＴＬＢ
１５１は、加算回路１９７の出力、すなわち、選択回路
１９１の出力の次のページアドレスをキーとして論理ア
ドレスに対応する物理アドレスのページアドレス部分を
検索する。
【００３８】なお、ＴＬＢ検索に関する詳細は本発明の
範囲外であるため、ここではその説明を省略する。
範囲外であるため、ここではその説明を省略する。
【００３９】また、選択制御回路１９４は、ＡＮＤ回路
１２１の出力のページアドレス部分とＡＮＤ回路１２２
の出力のページアドレス部分とＣarry１３１とにより選
択回路１９３を制御する。具体的にいえば、選択制御回
路１９４は、Ｃarry１３１が“０”のとき、制御信号１
９６をＯＮ状態とし、ＡＮＤ回路１２１の出力のページ
アドレス部分に“０”でないビットが少なくとも一つ存
在し、かつ、ＡＮＤ回路１２２の出力のページアドレス
部分に“０”でないビットが少なくとも一つ存在すると
き、制御信号１９６をＯＮ状態とし、前記以外のとき、
制御信号１９６をＯＦＦ状態にする。
１２１の出力のページアドレス部分とＡＮＤ回路１２２
の出力のページアドレス部分とＣarry１３１とにより選
択回路１９３を制御する。具体的にいえば、選択制御回
路１９４は、Ｃarry１３１が“０”のとき、制御信号１
９６をＯＮ状態とし、ＡＮＤ回路１２１の出力のページ
アドレス部分に“０”でないビットが少なくとも一つ存
在し、かつ、ＡＮＤ回路１２２の出力のページアドレス
部分に“０”でないビットが少なくとも一つ存在すると
き、制御信号１９６をＯＮ状態とし、前記以外のとき、
制御信号１９６をＯＦＦ状態にする。
【００４０】これにより、選択回路１９３は、制御信号
１９６がＯＮ状態のとき、第１のＴＬＢ１５０の検索結
果を選択し、制御信号１９６がＯＦＦ状態のとき、第２
のＴＬＢ１５１の検索結果を選択する。また、選択回路
１９３の出力と選択回路１９２の出力とは、物理アドレ
スレジスタ１６０に格納される。
１９６がＯＮ状態のとき、第１のＴＬＢ１５０の検索結
果を選択し、制御信号１９６がＯＦＦ状態のとき、第２
のＴＬＢ１５１の検索結果を選択する。また、選択回路
１９３の出力と選択回路１９２の出力とは、物理アドレ
スレジスタ１６０に格納される。
【００４１】本発明の一実施例は、指標レジスタ識別子
１０１が“０”番、または、指標レジスタ内ページアド
レス部分がＡｌｌ“０”のとき、ページアドレス１４１
が、基底レジスタの内容のページアドレス部分、すなわ
ち、ＯＲ回路１９０の出力あるいはその次のページアド
レスに等しく、また、基底レジスタ識別子１０２が
“０”番、または、基底レジスタ内ページアドレス部分
がＡｌｌ“０”のとき、ページアドレス１４１が、指標
レジスタの内容のページアドレス部分、すなわち、ＯＲ
回路１９０の出力あるいはその次のページアドレスに等
しいことを利用するものであり、この条件が成立したと
き、アドレス加算と同時にＴＬＢの検索を行うようにし
たものである。
１０１が“０”番、または、指標レジスタ内ページアド
レス部分がＡｌｌ“０”のとき、ページアドレス１４１
が、基底レジスタの内容のページアドレス部分、すなわ
ち、ＯＲ回路１９０の出力あるいはその次のページアド
レスに等しく、また、基底レジスタ識別子１０２が
“０”番、または、基底レジスタ内ページアドレス部分
がＡｌｌ“０”のとき、ページアドレス１４１が、指標
レジスタの内容のページアドレス部分、すなわち、ＯＲ
回路１９０の出力あるいはその次のページアドレスに等
しいことを利用するものであり、この条件が成立したと
き、アドレス加算と同時にＴＬＢの検索を行うようにし
たものである。
【００４２】これにより、本発明の一実施例は、１マシ
ンサイクルで物理アドレスを確定させることができる。
ンサイクルで物理アドレスを確定させることができる。
【００４３】なお、前述において、レジスタ識別子が
“０”番のとき、汎用レジスタの読み出し結果であるＡ
ＮＤ回路１２１の出力あるいはＡＮＤ回路１２２の出力
には、Ａｌｌ“０”のデータが保証されているため、選
択回路１９１に入力されるデータは、ＡＮＤ回路１２１
の出力とＡＮＤ回路１２２の出力の論理和で問題ない。
“０”番のとき、汎用レジスタの読み出し結果であるＡ
ＮＤ回路１２１の出力あるいはＡＮＤ回路１２２の出力
には、Ａｌｌ“０”のデータが保証されているため、選
択回路１９１に入力されるデータは、ＡＮＤ回路１２１
の出力とＡＮＤ回路１２２の出力の論理和で問題ない。
【００４４】また、指標レジスタ内のページアドレス部
分に“０”でないビットが少なくとも１つ存在し、か
つ、基底レジスタ内ページアドレス部分に“０”でない
ビットが少なくとも１つ存在する場合、アドレス加算が
終了するまで論理アドレスのページアドレス部分が判ら
ないため、アドレス加算とＴＬＢ検索とをシリアルに実
行し、２マシンサイクルを使用して物理アドレスを確定
させる。
分に“０”でないビットが少なくとも１つ存在し、か
つ、基底レジスタ内ページアドレス部分に“０”でない
ビットが少なくとも１つ存在する場合、アドレス加算が
終了するまで論理アドレスのページアドレス部分が判ら
ないため、アドレス加算とＴＬＢ検索とをシリアルに実
行し、２マシンサイクルを使用して物理アドレスを確定
させる。
【００４５】この場合、当該命令のＴＬＢ検索のマシン
サイクルでは、アドレス加算器１３０及び論理アドレス
レジスタ１４０が使用されないため、次命令のアドレス
加算を実行することができる。
サイクルでは、アドレス加算器１３０及び論理アドレス
レジスタ１４０が使用されないため、次命令のアドレス
加算を実行することができる。
【００４６】次のキャッシュメモリ検索のマシンサイク
ルでは次の処理が実行される。キャッシュメモリ装置１
７０は、物理アドレスレジスタ１６０によりキャッシュ
ディレクトリ１７２を検索し、命令によって要求された
データがキャッシュメモリ１７１内に存在するか否かを
判断する。データがキャッシュメモリ１７１内になけれ
ば、キャッシュメモリ装置１７０は、直接にはキャッシ
ュメモリ１７１を検索せず、要求されたデータを、別の
独立した機構により検索させるように処理をその機構に
移す。データがキャッシュメモリ１７１内にあれば、キ
ャッシュメモリ装置１７０は、物理アドレスによりキャ
ッシュメモリ１７１を検索し、命令によって要求された
データをＡＬＵ１８０に転送する。
ルでは次の処理が実行される。キャッシュメモリ装置１
７０は、物理アドレスレジスタ１６０によりキャッシュ
ディレクトリ１７２を検索し、命令によって要求された
データがキャッシュメモリ１７１内に存在するか否かを
判断する。データがキャッシュメモリ１７１内になけれ
ば、キャッシュメモリ装置１７０は、直接にはキャッシ
ュメモリ１７１を検索せず、要求されたデータを、別の
独立した機構により検索させるように処理をその機構に
移す。データがキャッシュメモリ１７１内にあれば、キ
ャッシュメモリ装置１７０は、物理アドレスによりキャ
ッシュメモリ１７１を検索し、命令によって要求された
データをＡＬＵ１８０に転送する。
【００４７】次の演算実行のマシンサイクルでは、ＡＬ
Ｕ１８０が、キャッシュメモリ装置１７０から転送され
たデータに基づいて演算の実行を行う。
Ｕ１８０が、キャッシュメモリ装置１７０から転送され
たデータに基づいて演算の実行を行う。
【００４８】次に、前述した本発明の一実施例における
命令の流れを図２を参照して説明する。図２において、
横軸は時間方向を表している。
命令の流れを図２を参照して説明する。図２において、
横軸は時間方向を表している。
【００４９】図２において、命令１、命令２は、論理ア
ドレスのページアドレス部分が指標レジスタまたは基底
レジスタのページアドレス部分から予め判っている場合
であり、論理アドレス生成マシンサイクルとＴＬＢ検索
マシンサイクルとを同一のマシンサイクル内で実行する
ことができる。命令３は、アドレス加算終了まで論理ア
ドレスのページアドレス部分が判らない場合であり、こ
の場合、論理アドレス生成マシンサイクルとＴＬＢ検索
マシンサイクルとがシリアルに実行される。
ドレスのページアドレス部分が指標レジスタまたは基底
レジスタのページアドレス部分から予め判っている場合
であり、論理アドレス生成マシンサイクルとＴＬＢ検索
マシンサイクルとを同一のマシンサイクル内で実行する
ことができる。命令３は、アドレス加算終了まで論理ア
ドレスのページアドレス部分が判らない場合であり、こ
の場合、論理アドレス生成マシンサイクルとＴＬＢ検索
マシンサイクルとがシリアルに実行される。
【００５０】また、命令３のＴＬＢ検索マシンサイクル
では、アドレス加算器が使用されないため、アドレス加
算処理とＴＬＢ検索処理は独立に動作可能であり、命令
４のアドレス加算を実行することができる。すなわち、
命令３の論理アドレス生成マシンサイクルとＴＬＢ検索
マシンサイクルとがシリアルに実行されても、命令４の
論理アドレス生成マシンサイクルが遅れることはない。
では、アドレス加算器が使用されないため、アドレス加
算処理とＴＬＢ検索処理は独立に動作可能であり、命令
４のアドレス加算を実行することができる。すなわち、
命令３の論理アドレス生成マシンサイクルとＴＬＢ検索
マシンサイクルとがシリアルに実行されても、命令４の
論理アドレス生成マシンサイクルが遅れることはない。
【００５１】さらに、命令５の命令解読マシンサイクル
が何らかの原因で遅れても、図の例では、１マシンサイ
クル遅れて命令５の命令解読マシンサイクルが開始され
るが、命令５の論理アドレスのページアドレス部分が指
標レジスタまたは基底レジスタのページアドレス部分か
ら予め判っている場合には、論理アドレス生成マシンサ
イクルとＴＬＢ検索マシンサイクルとを同時に実行する
ことができるので、命令５の演算実行マシンサイクルが
遅れることはない。
が何らかの原因で遅れても、図の例では、１マシンサイ
クル遅れて命令５の命令解読マシンサイクルが開始され
るが、命令５の論理アドレスのページアドレス部分が指
標レジスタまたは基底レジスタのページアドレス部分か
ら予め判っている場合には、論理アドレス生成マシンサ
イクルとＴＬＢ検索マシンサイクルとを同時に実行する
ことができるので、命令５の演算実行マシンサイクルが
遅れることはない。
【００５２】前述したように本発明の一実施例によれ
ば、指標レジスタまたは基底レジスタのページアドレス
部分と論理アドレスのページアドレス部分とが等しいと
き、あるいは、指標レジスタまたは基底レジスタのペー
ジアドレス部分の次のページアドレスと論理アドレスの
ページアドレス部分とが等しいさき、アドレス加算と同
時にＴＬＢを検索することが可能となり、物理アドレス
の確定までに要する時間を１マシンサイクル分短縮する
ことができる。
ば、指標レジスタまたは基底レジスタのページアドレス
部分と論理アドレスのページアドレス部分とが等しいと
き、あるいは、指標レジスタまたは基底レジスタのペー
ジアドレス部分の次のページアドレスと論理アドレスの
ページアドレス部分とが等しいさき、アドレス加算と同
時にＴＬＢを検索することが可能となり、物理アドレス
の確定までに要する時間を１マシンサイクル分短縮する
ことができる。
【００５３】また、前述した本発明の一実施例は、論理
アドレスのページアドレス部分が予め判らない命令が連
続したときにも、アドレス加算に要するマシンサイクル
とＴＬＢ検索に要するマシンサイクルとが独立して動作
可能であるため、実効的な処理の遅れが生じない。
アドレスのページアドレス部分が予め判らない命令が連
続したときにも、アドレス加算に要するマシンサイクル
とＴＬＢ検索に要するマシンサイクルとが独立して動作
可能であるため、実効的な処理の遅れが生じない。
【００５４】
【発明の効果】以上説明したように本発明によれば、論
理アドレスレジスタ確定以前に論理アドレスのページア
ドレス部分が予め判る場合、アドレス加算に要するマシ
ンサイクルと同一のマシンサイクルにおいてＴＬＢを検
索することができる、すなわち、アドレス加算器をバイ
パスしてＴＬＢを検索することができるので、キャッシ
ュメモリ装置の検索のために必要な物理アドレスの確定
までに要する時間を１マシンサイクル分短縮することが
できる。
理アドレスレジスタ確定以前に論理アドレスのページア
ドレス部分が予め判る場合、アドレス加算に要するマシ
ンサイクルと同一のマシンサイクルにおいてＴＬＢを検
索することができる、すなわち、アドレス加算器をバイ
パスしてＴＬＢを検索することができるので、キャッシ
ュメモリ装置の検索のために必要な物理アドレスの確定
までに要する時間を１マシンサイクル分短縮することが
できる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例における命令の流れを説明す
る図である。
る図である。
【図３】従来技術の構成を示すブロック図である。
１０１ 指標レジスタ識別子 １０２ 基底レジスタ識別子 １０３ 変位ビット １１０ 命令レジスタ １１１ “０”検出回路 １２０ 汎用レジスタ（ＧＰＲ） １２１、１２２ ＡＮＤ回路 １３０ アドレス加算器 １４０ 論理アドレスレジスタ １５０、１５１ 変換索引緩衝機構（ＴＬＢ） １６０ 物理アドレスレジスタ １７０ キャッシュメモリ装置 １７１ キャッシュメモリ １７２ キャッシュディレクトリ １８０ 算術論理演算装置（ＡＬＵ） １９０ ＯＲ回路 １９１〜１９３ 選択回路 １９４ 選択制御回路 １９７ ＋１加算回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山岡 彰 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (56)参考文献 特開 昭57−33478（ＪＰ，Ａ) 特開 昭57−74876（ＪＰ，Ａ) 特開 昭59−56278（ＪＰ，Ａ) 特開 平１−177145（ＪＰ，Ａ) 特開 平２−12544（ＪＰ，Ａ) 特開 平２−24718（ＪＰ，Ａ) 特開 平３−194632（ＪＰ，Ａ) 特開 平４−213135（ＪＰ，Ａ) 特開 平４−277846（ＪＰ，Ａ) 社団法人電子情報通信学会，”マイク ロプロセッサとＲＩＳＣ”，第１版，株 式会社オーム社，平成３年５月25日, ｐ．113−114，120−123 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12 G06F 9/30 - 9/355
Claims (5)
- 【請求項１】 基底レジスタ識別子、指標レジスタ識別
子、変位ビットを含む命令格納装置と、基底レジスタ及
び指標レジスタとして使用することのできる多数の汎用
レジスタと、前記命令格納装置によって受け取った命令
により指定される基底レジスタの内容、指標レジスタの
内容及び変位ビットから、ページアドレス部分及びペー
ジオフセット部分を有する論理アドレスを生成するため
の論理アドレス生成装置と、前記論理アドレス生成装置
により求められた論理アドレスを格納する論理アドレス
格納装置と、論理アドレスに対応する物理アドレスを検
索するための変換索引緩衝機構と、前記変換索引緩衝機
構により求まった前記物理アドレスを格納する物理アド
レス格納装置とを備えて構成される情報処理装置におい
て、 前記基底レジスタのページアドレス部分、前記指標レジ
スタのページアドレス部分、前記論理アドレス格納装置
のページアドレス部分の１つを選択する第１の選択装置
を備え、前記第１の選択装置は、前記基底レジスタのページアド
レス部分が全て“０”または前記指標レジスタのページ
アドレス部分が全て“０”のとき、前記指標レジスタの
ページアドレス部分または前記基底レジスタのページア
ドレス部分を選択し、前記基底レジスタのページアドレ
ス部分に“０”でないビットが少なくとも１つ存在しか
つ前記指標レジスタのページアドレス部分に“０”でな
いビットが少なくとも１つ存在するとき、前記論理アド
レス格納装置のページアドレス部分を選択し、 前記変換索引緩衝機構は、前記第１の選択装置の選択結
果に対応する前記物理アドレスを検索する ことを特徴と
する情報処理装置。 - 【請求項２】 前記変換索引緩衝機構を複数備え、さら
に、前記複数の変換索引緩衝機構により求められた複数
の前記物理アドレスを選択する第２の選択装置を備え、 前記複数の変換索引緩衝機構は、第１の変換索引緩衝機
構と第２の変換索引緩衝機構とから構成され、 前記第２の選択装置は、前記論理アドレス生成装置のア
ドレス生成途中の結果 が“０”のとき、前記第１の変換
索引緩衝機構の検索結果を選択し、前記基底レジスタの
ページアドレス部分に“０”でないビットが少なくとも
１つ存在しかつ前記指標レジスタのページアドレス部分
に“０”でないビットが少なくとも１つ存在するとき、
前記第１の変換索引緩衝機構の検索結果を選択し、前記
論理アドレス生成装置のアドレス生成途中の結果が
“１”でかつ前記基底レジスタのページアドレス部分が
全て“０”もしくは前記指標レジスタのページアドレス
部分が全て“０”のとき、前記第２の変換索引緩衝機構
の検索結果を選択し、 前記物理アドレス格納装置は、前記第２の選択装置の選
択結果を格納することを特徴とする請求項１記載の 情報
処理装置。 - 【請求項３】 前記第１の変換索引緩衝機構は、前記第
１の選択装置の選択結果に対応する第１の物理アドレス
を検索し、前記第２の変換索引緩衝機構は前記第１の選
択装置の選択結果の次のページアドレスに対応する第２
の物理アドレスを検索することを特徴とする請求項２記
載の情報処理装置。 - 【請求項４】 前記論理アドレス生成装置により求めら
れた前記論理アドレスのページオフセット部分と前記論
理アドレス格納装置のページオフセット部分とを選択す
る第３の選択装置を備え、 前記第３の選択装置は、前記基底レジスタのページアド
レス部分が全て“０”または前記指標レジスタのページ
アドレス部分が全て“０”のとき、前記論理アドレス生
成装置により求められた前記論理アドレスのページオフ
セット部分を選択し、前記基底レジスタのページアドレ
ス部分に“０”でないビットが少なくとも１つ存在しか
つ前記指標レジスタのページアドレス部分に“０”でな
いビットが少なくとも１つ存在するとき、前記論理アド
レス格納装置のページオフセット部分を選択することを
特徴とする請求項１または２記載の 情報処理装置。 - 【請求項５】 前記指標レジスタ識別子が“０”のとき
当該指標レジスタの内容を全て“０”とし、前記基底レ
ジスタ識別子が“０”のとき当該基底レジスタの内容を
全て“０”とする検出装置を備えることを特徴とする請
求項１ないし４のうちいずれか１記載の情報処理装置。
Priority Applications (2)
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|---|---|---|---|
| JP19550292A JP3199465B2 (ja) | 1992-07-22 | 1992-07-22 | 情報処理装置 |
| US08/093,969 US5490259A (en) | 1992-07-22 | 1993-07-21 | Logical-to-real address translation based on selective use of first and second TLBs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19550292A JP3199465B2 (ja) | 1992-07-22 | 1992-07-22 | 情報処理装置 |
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Country Status (2)
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-
1993
- 1993-07-21 US US08/093,969 patent/US5490259A/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 社団法人電子情報通信学会，"マイクロプロセッサとＲＩＳＣ"，第１版，株式会社オーム社，平成３年５月２５日，ｐ．１１３−１１４，１２０−１２３ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5490259A (en) | 1996-02-06 |
| JPH0644135A (ja) | 1994-02-18 |
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