JP3190045B2 - マルチポートｄｒａｍ内データ転送 - Google Patents
マルチポートｄｒａｍ内データ転送Info
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 発明の技術分野 本発明は、一般的にはATMスイッチに関し、具体的に
はマルチポート・メモリのATMスイッチ内部におけるデ
ータ転送に関する。
はマルチポート・メモリのATMスイッチ内部におけるデ
ータ転送に関する。
発明の背景 網トラフィックの全般的な増加のため、トラフィック
及び輻輳を高速且つ効率的に管理する方法が求められて
いる。網トラフィック管理における問題は、１つの通信
回線群から別の通信回線群へスイッチを使ってデータを
中継する回線交換の領域で生じる。網スイッチは一般
に、交換操作中一時的に伝送を記憶するメモリ型のデバ
イスを備える。
及び輻輳を高速且つ効率的に管理する方法が求められて
いる。網トラフィック管理における問題は、１つの通信
回線群から別の通信回線群へスイッチを使ってデータを
中継する回線交換の領域で生じる。網スイッチは一般
に、交換操作中一時的に伝送を記憶するメモリ型のデバ
イスを備える。
網スイッチには様々な待ち行列構造が採用され、異な
る結果が得られている。入力待ち行列構造を用いるスイ
ッチは、回線ブロッキングを生じがちであることが示さ
れている。反対に、出力待ち行列構造を用いるスイッチ
は、回線ブロッキングの問題を排除する。さらに、非同
期転送モード（ATM）網で使用されるスイッチは、より
一様な伝送網で使用されるスイッチよりも多くの記憶空
間を必要とする。即ち、ATMトラフィックは、データ・
バーストを有し、一様ではない傾向があり、そのため、
ATMトラフィックの交換時間を許容できる程度に維持す
るためには、任意の所与の時刻により大きな量の使用可
能メモリを必要とする。交換時間性能が低いことは、交
換操作中のATMデータの損失につながる。
る結果が得られている。入力待ち行列構造を用いるスイ
ッチは、回線ブロッキングを生じがちであることが示さ
れている。反対に、出力待ち行列構造を用いるスイッチ
は、回線ブロッキングの問題を排除する。さらに、非同
期転送モード（ATM）網で使用されるスイッチは、より
一様な伝送網で使用されるスイッチよりも多くの記憶空
間を必要とする。即ち、ATMトラフィックは、データ・
バーストを有し、一様ではない傾向があり、そのため、
ATMトラフィックの交換時間を許容できる程度に維持す
るためには、任意の所与の時刻により大きな量の使用可
能メモリを必要とする。交換時間性能が低いことは、交
換操作中のATMデータの損失につながる。
より大きなメモリに対しての増大する需要及び交換時
間を高速化する必要性から、高速で効率的なATMスイッ
チが求められている。さらに、ATMデータ・セルの構造
が多様であることから、スイッチがフレキシブルである
ことが求められている。ATM交換における具体的な課題
を１つは、非常に輻輳したトラフィック経路を避けるた
めにATMのルーチングを変更する必要性である。このた
めには一般に、ATMセルに含まれるヘッダが新しい経路
或いは目的地のアドレスを表示するように修正されるこ
とが必要となる。エラー・チェック・データなどのATM
セルに含まれる付加情報を更新できることも必要であ
る。さらに、メモリはエラーを誘発しやすいので、交換
中に誘発されるエラーの発生を監視するためのエラー・
チェックの構成をATMスイッチは備えていなければなら
ない。ホスト・インタフェースの説明はPCT公開第WO95/
14269号を、ダイアル−ポート・メモリ用のパリティ制
御システムは日本国特許第1,181,142号を、デュアルポ
ート・ビデオRAMを有する通信制御システムには米国特
許第5,394,399号を、それぞれ参照のこと。
間を高速化する必要性から、高速で効率的なATMスイッ
チが求められている。さらに、ATMデータ・セルの構造
が多様であることから、スイッチがフレキシブルである
ことが求められている。ATM交換における具体的な課題
を１つは、非常に輻輳したトラフィック経路を避けるた
めにATMのルーチングを変更する必要性である。このた
めには一般に、ATMセルに含まれるヘッダが新しい経路
或いは目的地のアドレスを表示するように修正されるこ
とが必要となる。エラー・チェック・データなどのATM
セルに含まれる付加情報を更新できることも必要であ
る。さらに、メモリはエラーを誘発しやすいので、交換
中に誘発されるエラーの発生を監視するためのエラー・
チェックの構成をATMスイッチは備えていなければなら
ない。ホスト・インタフェースの説明はPCT公開第WO95/
14269号を、ダイアル−ポート・メモリ用のパリティ制
御システムは日本国特許第1,181,142号を、デュアルポ
ート・ビデオRAMを有する通信制御システムには米国特
許第5,394,399号を、それぞれ参照のこと。
前述の理由、及び当業者が本明細書を読み理解するこ
とにより明らかとなる後述の他の理由から、ATMのルー
チング或は目的地アドレスを効率的に更新する、フレキ
シブルで高速なATMスイッチが当分野で求められてい
る。また、内部エラー・チェックをさらに備えたスイッ
チが求められている。
とにより明らかとなる後述の他の理由から、ATMのルー
チング或は目的地アドレスを効率的に更新する、フレキ
シブルで高速なATMスイッチが当分野で求められてい
る。また、内部エラー・チェックをさらに備えたスイッ
チが求められている。
発明の概要 本発明は、ATMスイッチの前述の問題及びその他の問
題に言及するものであり、以下の明細書を読み、研究す
ることで理解される。高速でフレキシブルなATMスイッ
チを提供するマルチポート・メモリ内の転送回路及び転
送方法を説明する。
題に言及するものであり、以下の明細書を読み、研究す
ることで理解される。高速でフレキシブルなATMスイッ
チを提供するマルチポート・メモリ内の転送回路及び転
送方法を説明する。
具体的には、本発明は、非同期転送モード（ATM）デ
ータの記憶に使用される複数の入力シリアル・アクセス
・メモリ（ISAM）、ISAMからATMデータを受け取り、記
憶するのに使用されるダイナミック・ランダム・アクセ
ス・メモリ（DRAM）、並びに、ダイナミック・ランダム
・アクセス・メモリからATMデータを受け取り、記憶す
るのに使用される複数の出力シリアル・アクセス・メモ
リ（OSAM）を有するマルチポート・メモリを説明する。
マルチポート・メモリはまた、エラー・コード・ジェネ
レータと、ISAM、エラー・コード・ジェネレータ、並び
にDRAMを一つに接続する書込み転送回路とを有する。好
ましい実施例のエラー・コード・ジェネレータはパリテ
ィ・コード・ジェネレータである。書込み転送回路は、
編集バッファーと、エラー・コード・チェック回路と、
エラー・コード・チェック回路、OSAM、並びにダイナミ
ック・ランダム・アクセス・メモリを一つに接続する読
出し転送回路とを有する。読出し転送回路は、編集レジ
スタを含む。
ータの記憶に使用される複数の入力シリアル・アクセス
・メモリ（ISAM）、ISAMからATMデータを受け取り、記
憶するのに使用されるダイナミック・ランダム・アクセ
ス・メモリ（DRAM）、並びに、ダイナミック・ランダム
・アクセス・メモリからATMデータを受け取り、記憶す
るのに使用される複数の出力シリアル・アクセス・メモ
リ（OSAM）を有するマルチポート・メモリを説明する。
マルチポート・メモリはまた、エラー・コード・ジェネ
レータと、ISAM、エラー・コード・ジェネレータ、並び
にDRAMを一つに接続する書込み転送回路とを有する。好
ましい実施例のエラー・コード・ジェネレータはパリテ
ィ・コード・ジェネレータである。書込み転送回路は、
編集バッファーと、エラー・コード・チェック回路と、
エラー・コード・チェック回路、OSAM、並びにダイナミ
ック・ランダム・アクセス・メモリを一つに接続する読
出し転送回路とを有する。読出し転送回路は、編集レジ
スタを含む。
書込み転送回路は、１つのバスが各ISAMの１ビットに
電気的に結合した複数の書込み転送バスを更に有するこ
とができる。エラー・コード・ジェネレータ回路は、複
数のヘルパー・フリップ／フロップのそれぞれが複数の
書込み転送バスの１つに接続して成る複数のヘルパー・
フリップ／フロップと、複数のヘルパー・フリップ／フ
ロップに接続し、エラー信号を生成するパリティ・コー
ド・ジェネレータとを有する。更に、編集バッファは、
複数のヘルパー・フリップ／フロップのそれぞれが複数
の書込み転送バスの１つに接続して成る複数のヘルパー
・フリップ／フロップを有することができる。
電気的に結合した複数の書込み転送バスを更に有するこ
とができる。エラー・コード・ジェネレータ回路は、複
数のヘルパー・フリップ／フロップのそれぞれが複数の
書込み転送バスの１つに接続して成る複数のヘルパー・
フリップ／フロップと、複数のヘルパー・フリップ／フ
ロップに接続し、エラー信号を生成するパリティ・コー
ド・ジェネレータとを有する。更に、編集バッファは、
複数のヘルパー・フリップ／フロップのそれぞれが複数
の書込み転送バスの１つに接続して成る複数のヘルパー
・フリップ／フロップを有することができる。
他の実施例では、読出し転送回路が、１つのバスが複
数の出力シリアル・アクセス・メモリの１ビットに電気
的に結合した複数の読出し転送バスを有する。更に、エ
ラー・コード・チェック回路は、複数のヘルパー・フリ
ップ／フロップのそれぞれが複数の読出し転送バスの１
つに接続して成る複数のヘルパー・フリップ／フロップ
と、複数のヘルパー・フリップ／フロップに接続し、エ
ラー・コードを生成するエラー・コード・ジェネレータ
と、パリティ・コード・ジェネレータに接続し、生成さ
れたパリティ・コードを定義済みのパリティ・コードと
比較するコンパレータとを有することができる。最後
に、パリティ・エラー回路を、エラー・コード・チェッ
ク回路を監視するために含めることができる。
数の出力シリアル・アクセス・メモリの１ビットに電気
的に結合した複数の読出し転送バスを有する。更に、エ
ラー・コード・チェック回路は、複数のヘルパー・フリ
ップ／フロップのそれぞれが複数の読出し転送バスの１
つに接続して成る複数のヘルパー・フリップ／フロップ
と、複数のヘルパー・フリップ／フロップに接続し、エ
ラー・コードを生成するエラー・コード・ジェネレータ
と、パリティ・コード・ジェネレータに接続し、生成さ
れたパリティ・コードを定義済みのパリティ・コードと
比較するコンパレータとを有することができる。最後
に、パリティ・エラー回路を、エラー・コード・チェッ
ク回路を監視するために含めることができる。
図面の簡単な説明 第１図は、マルチポート・メモリの簡略ブロック図で
ある。
ある。
第２図は、第１図のマルチポート・メモリの詳細ブロ
ック図である。
ック図である。
第３図は、特定のバイト割当てを有する56バイトATM
セルである。
セルである。
第４図は、特定のバイト割当てを有する52バイトATM
セルである。
セルである。
第５図は、特定のバイト割当てを有する53バイトATM
セルである。
セルである。
第６図は、第２図のマルチポート・メモリの転送回路
のブロック図である。
のブロック図である。
第７図は、第６図の転送回路のヘルパー・フリップ／
フロップの部分の概略図である。
フロップの部分の概略図である。
第８図は、第２図のマルチポート・メモリの入力シリ
アル・アクセス・メモリから編集バッファ回路へのデー
タ転送のグラフである。
アル・アクセス・メモリから編集バッファ回路へのデー
タ転送のグラフである。
発明の詳細な説明 以下の好適実施例の詳細説明では、説明の一部を構成
し、本発明を実施可能とする具体的な好適実施例を例示
的に示す添付図面を参照する。これらの実施例は、当業
者が本発明を実施できるよう十分詳しく説明されてお
り、他の実施例を利用できること、並びに、本発明の趣
旨及び範囲から逸脱することなく、論理的、機械的、電
気的変更を実施できることを理解されたい。したがっ
て、以下の詳細な説明は、限定的な意味でとらえるべき
ではなく、本発明の趣旨は、添付の請求の範囲によって
のみ定義されるものである。
し、本発明を実施可能とする具体的な好適実施例を例示
的に示す添付図面を参照する。これらの実施例は、当業
者が本発明を実施できるよう十分詳しく説明されてお
り、他の実施例を利用できること、並びに、本発明の趣
旨及び範囲から逸脱することなく、論理的、機械的、電
気的変更を実施できることを理解されたい。したがっ
て、以下の詳細な説明は、限定的な意味でとらえるべき
ではなく、本発明の趣旨は、添付の請求の範囲によって
のみ定義されるものである。
本発明の説明にあたっては、マルチポート・メモリに
組み込まれた形で説明する。第１図に示すマルチポート
・メモリ100の簡略ブロック図を用いることによって、
非同期転送モード（ATM）網のデータ経路要件を解決す
るものである。メモリは、ダイナミック・ランダム・ア
クセス・メモリ（DRAM）102及び８つの二重バッファ入
力シリアル・アクセス・メモリ（SAM）104（０）〜
（７）を有する。８つの出力SAM106（０）〜（７）もま
た二重バッファである。入力SAMはATMセルを背中合わせ
的に又は連続的に受け入れることができるものであっ
て、即ち、完全なATMセルの入力ポートからDRAMへの移
動を、第２のATMセルが入力ポートにロードされている
最中におこなうことができる。同様に出力SAMは、４ビ
ットのデータ・バスへのATMセルの出力を、第２のATMセ
ルがDRAMから転送されている最中に実施することができ
る。
組み込まれた形で説明する。第１図に示すマルチポート
・メモリ100の簡略ブロック図を用いることによって、
非同期転送モード（ATM）網のデータ経路要件を解決す
るものである。メモリは、ダイナミック・ランダム・ア
クセス・メモリ（DRAM）102及び８つの二重バッファ入
力シリアル・アクセス・メモリ（SAM）104（０）〜
（７）を有する。８つの出力SAM106（０）〜（７）もま
た二重バッファである。入力SAMはATMセルを背中合わせ
的に又は連続的に受け入れることができるものであっ
て、即ち、完全なATMセルの入力ポートからDRAMへの移
動を、第２のATMセルが入力ポートにロードされている
最中におこなうことができる。同様に出力SAMは、４ビ
ットのデータ・バスへのATMセルの出力を、第２のATMセ
ルがDRAMから転送されている最中に実施することができ
る。
ATMセルは、入力ポートを通ってSAMへ流れ、そこで編
集が実行される。ATMセルはDRAMへ転送され、次いで出
力SAMに転送され、そこで、更に編集を実行することが
できる。ATMセルは出力ポートを介して通信回線上に出
力される。
集が実行される。ATMセルはDRAMへ転送され、次いで出
力SAMに転送され、そこで、更に編集を実行することが
できる。ATMセルは出力ポートを介して通信回線上に出
力される。
第２図に、マルチポート・メモリ100のより詳細なブ
ロック図を示す。前述のようにメモリは、DRAM102、入
力SAM104（０）〜（７）、並びに、出力SAM106（０）〜
（７）を有する。各入力ポートは対応するバッファ回路
108を有する。バッファ回路108は、入力データのラッチ
及びバッファ、待ち行列ニブル・カウンタ、ポインタ・
デコーダ及びポインタ制御を含む幾つかの機能を実行す
るのに用いられる。４ビットの入力データ通信バス線11
0は、バッファ回路108へのATMセルの入力となる。バッ
ファ回路に接続した入力フレーム及びクロック回路112
は、入力セルの始めを示すと共に入力データを同期させ
る。
ロック図を示す。前述のようにメモリは、DRAM102、入
力SAM104（０）〜（７）、並びに、出力SAM106（０）〜
（７）を有する。各入力ポートは対応するバッファ回路
108を有する。バッファ回路108は、入力データのラッチ
及びバッファ、待ち行列ニブル・カウンタ、ポインタ・
デコーダ及びポインタ制御を含む幾つかの機能を実行す
るのに用いられる。４ビットの入力データ通信バス線11
0は、バッファ回路108へのATMセルの入力となる。バッ
ファ回路に接続した入力フレーム及びクロック回路112
は、入力セルの始めを示すと共に入力データを同期させ
る。
各出力SAM106は対応するバッファ回路116を有する。
バッファ回路116は、出力データのラッチ及びバッフ
ァ、待ち行列ニブル・カウンタ、ポインタ・デコーダ及
びポインタ制御を含む幾つかの機能を実行するのに用い
られる。４ビットの出力通信バス118は、バッファ回路1
16からのATMセルの出力となる。出力バッファ回路に接
続した出力フレーム及びクロック回路120は、出力セル
の始めを示すと共に出力データを同期させる。
バッファ回路116は、出力データのラッチ及びバッフ
ァ、待ち行列ニブル・カウンタ、ポインタ・デコーダ及
びポインタ制御を含む幾つかの機能を実行するのに用い
られる。４ビットの出力通信バス118は、バッファ回路1
16からのATMセルの出力となる。出力バッファ回路に接
続した出力フレーム及びクロック回路120は、出力セル
の始めを示すと共に出力データを同期させる。
バイト・パリティ・ジェネレータ122は入力SAM104か
らDRAMへ転送される各ATMセルにパリティ・コードを提
供し、バイト・パリティ・チェック124はDRAMから出力S
AM106に転送されるATMのパリティをチェックする。バイ
ト・パリティ・ジェネレータ122及びバイト・パリティ
・チェック124については後に説明する。
らDRAMへ転送される各ATMセルにパリティ・コードを提
供し、バイト・パリティ・チェック124はDRAMから出力S
AM106に転送されるATMのパリティをチェックする。バイ
ト・パリティ・ジェネレータ122及びバイト・パリティ
・チェック124については後に説明する。
制御インタフェース及びコマンド・デコード114は、
マルチポート・メモリ100と外部コントローラ（図示せ
ず）とを相互接続して、外部コントローラからインタフ
ェース線206に提供されたコマンドを復号化する。エラ
ー／ステータス回路126は、入力SAM104のステータスを
監視して、DRAMへの転送が必要かどうかを判定し、ま
た、バイト・パリティ・チェック124からの出力を追跡
して、ATM転送中にエラーが発生したがどうかを判定す
る。後述するように、巡回冗長検査（CRC）論理128及び
編集バッファ制御130は協力して、入力SAMポート104か
らDRAMへ転送する前にATMセルを修正する手段を提供す
る。出力エディタ132及び出力編集バッファ134は、出力
SAM106を介して出力する前にATMセルを修正することを
可能とする。メモリ制御回路136は、当業者周知のDRAM
アドレッシングに必要な回路を提供する。
マルチポート・メモリ100と外部コントローラ（図示せ
ず）とを相互接続して、外部コントローラからインタフ
ェース線206に提供されたコマンドを復号化する。エラ
ー／ステータス回路126は、入力SAM104のステータスを
監視して、DRAMへの転送が必要かどうかを判定し、ま
た、バイト・パリティ・チェック124からの出力を追跡
して、ATM転送中にエラーが発生したがどうかを判定す
る。後述するように、巡回冗長検査（CRC）論理128及び
編集バッファ制御130は協力して、入力SAMポート104か
らDRAMへ転送する前にATMセルを修正する手段を提供す
る。出力エディタ132及び出力編集バッファ134は、出力
SAM106を介して出力する前にATMセルを修正することを
可能とする。メモリ制御回路136は、当業者周知のDRAM
アドレッシングに必要な回路を提供する。
ATMデータ・フロー 第２図で参照されるように、一般にATMセルはバッフ
ァ回路108を通って入力シリアル・アクセス・メモリ（I
SAM）104に流れ、そこで、制御インタフェースを介して
提供される外部制御機能によって編集が実行可能とな
る。外部制御機能は、ISAMセルをDRAM102にいつ記憶す
るか、メモリ102から出力シリアル・アクセス・メモリ
・ポート（OSAM）106にいつロードするかをチップに指
示する。OSAMは、配信のためATMセルを出力バッファ116
に受け渡す。次項にデータ・フローをより詳細に説明す
る。
ァ回路108を通って入力シリアル・アクセス・メモリ（I
SAM）104に流れ、そこで、制御インタフェースを介して
提供される外部制御機能によって編集が実行可能とな
る。外部制御機能は、ISAMセルをDRAM102にいつ記憶す
るか、メモリ102から出力シリアル・アクセス・メモリ
・ポート（OSAM）106にいつロードするかをチップに指
示する。OSAMは、配信のためATMセルを出力バッファ116
に受け渡す。次項にデータ・フローをより詳細に説明す
る。
ATMセルは、通信回線入力110を通って入力バッファ10
8、即ちチップにはいる。４ビットのパラレル・ストリ
ームが、バッファと連携したクロックにより４ビット・
データ・バス105を通ってISAM104にロードされる。ATM
セルの最初のデータ・ニブルを標識する入力フレーム及
びクロック回路112を使って、ISAMへのロードが開始さ
れる。完全なセルがISAMにロードされると、SAMのエラ
ー／ステータス回路126は「ISAMフル」ステータス・ビ
ットをセットする。前述のようにISAMは2ATMセル長なの
で、次のATMセルが続けてISAMに流入することができ
る。非同期外部制御機能は制御インタフェース及びコマ
ンド・デコード114を介してISAMステータスをポーリン
グする。ISAMフル・ステータスを、制御インタフェース
及びコマンド・デコード114を介して外部コントローラ
が検出すると、ISAMの最初の72ビットが入力編集バッフ
ァ130に複写され、多重通信回路138を使ってISAMの最初
或いは２番目のワードが外部コントローラに出力できる
ようになる。外部コントローラはこのワードを評価し任
意に修正して、DRAMへの書込みを開始する。この書込み
は、入力編集バッファの内容（ビット０〜71）及びISAM
の残りの内容（ビット72〜447）を、メモリ論理制御136
を介して提示されたアドレスによって指定されたDRAM行
に、書込み転送バスを通じて移動するものである。ISAM
が転送されるとISAMフル・ステータスはクリアされる。
ISAMの内容を修正するために、入力編集バッファ130の
最初及び／又は２番目のワードを外部コントローラから
戻すことができる。入力編集バッファの操作は後にさら
に論ずる。ISAMの内容全体を、最初の72ビットを複写或
いは評価しないで、直後DRAMに転送することもできる。
この操作では、セル全体がそのまま転送される。
8、即ちチップにはいる。４ビットのパラレル・ストリ
ームが、バッファと連携したクロックにより４ビット・
データ・バス105を通ってISAM104にロードされる。ATM
セルの最初のデータ・ニブルを標識する入力フレーム及
びクロック回路112を使って、ISAMへのロードが開始さ
れる。完全なセルがISAMにロードされると、SAMのエラ
ー／ステータス回路126は「ISAMフル」ステータス・ビ
ットをセットする。前述のようにISAMは2ATMセル長なの
で、次のATMセルが続けてISAMに流入することができ
る。非同期外部制御機能は制御インタフェース及びコマ
ンド・デコード114を介してISAMステータスをポーリン
グする。ISAMフル・ステータスを、制御インタフェース
及びコマンド・デコード114を介して外部コントローラ
が検出すると、ISAMの最初の72ビットが入力編集バッフ
ァ130に複写され、多重通信回路138を使ってISAMの最初
或いは２番目のワードが外部コントローラに出力できる
ようになる。外部コントローラはこのワードを評価し任
意に修正して、DRAMへの書込みを開始する。この書込み
は、入力編集バッファの内容（ビット０〜71）及びISAM
の残りの内容（ビット72〜447）を、メモリ論理制御136
を介して提示されたアドレスによって指定されたDRAM行
に、書込み転送バスを通じて移動するものである。ISAM
が転送されるとISAMフル・ステータスはクリアされる。
ISAMの内容を修正するために、入力編集バッファ130の
最初及び／又は２番目のワードを外部コントローラから
戻すことができる。入力編集バッファの操作は後にさら
に論ずる。ISAMの内容全体を、最初の72ビットを複写或
いは評価しないで、直後DRAMに転送することもできる。
この操作では、セル全体がそのまま転送される。
外部コントローラは、制御インタフェース及びコマン
ド・デコード114を通して出力ポートのステータスにポ
ーリングして、空のOSAMを探す。空のOSAM106が検出さ
れると、DRAMの読出しが開始され、メモリ制御136から
のアドレスによって指定されたDRAM行のデータを、読出
し転送バスを通してOSAMに移動する。ATMセルの最初或
いは２番目のワードを出力編集レジスタ132で編集する
ことができる。出力編集レジスタの操作は後にさらに論
じる。書込み転送と同様に、OSAMへの転送によりOSAM空
白ステータスはクリアされる。OSAMは二重にバッファさ
れており、ISAMと同様に出力バッファ116からデータを
継続的に流出させることができる。４ビット・パラレル
・ストリームは４ビット・データバス117上で、出力バ
ッファ116と連携したクロック、即ち出力フレーム及び
クロック回路120によって刻時される。
ド・デコード114を通して出力ポートのステータスにポ
ーリングして、空のOSAMを探す。空のOSAM106が検出さ
れると、DRAMの読出しが開始され、メモリ制御136から
のアドレスによって指定されたDRAM行のデータを、読出
し転送バスを通してOSAMに移動する。ATMセルの最初或
いは２番目のワードを出力編集レジスタ132で編集する
ことができる。出力編集レジスタの操作は後にさらに論
じる。書込み転送と同様に、OSAMへの転送によりOSAM空
白ステータスはクリアされる。OSAMは二重にバッファさ
れており、ISAMと同様に出力バッファ116からデータを
継続的に流出させることができる。４ビット・パラレル
・ストリームは４ビット・データバス117上で、出力バ
ッファ116と連携したクロック、即ち出力フレーム及び
クロック回路120によって刻時される。
セル編集操作 マルチポート・メモリは、56バイトのATMセルを内部D
RAM102に記憶する。標準ATMセルは４バイトのヘッダ
と、48バイトのデータと、１バイトのヘッダ・エラー・
チェックとを有する。ヘッダ・エラー・チェックは一般
に巡回冗長検査（CRC）コードで、通信リンク上で使用
され、マルチポート・メモリに提示される場合と提示さ
れない場合がある。残りの空間はCRCの有無によって３
バイト或いは４バイトになるが、これを、空間分割スイ
ッチのルーチング情報、エラー制御情報の記憶に専用し
たり、或いは他の目的に使用することができる。これら
の追加バイトを以後、プリペンド／ポストペンド、デー
タと呼称し、それぞれのバイト数は変更可能である。以
下に説明するセル編集操作パラメータ及びコンフィグレ
ーション・パラメータを介して、プリペンド／ポストペ
ンド・データを生成、読込み、書込み、削除することが
できる。
RAM102に記憶する。標準ATMセルは４バイトのヘッダ
と、48バイトのデータと、１バイトのヘッダ・エラー・
チェックとを有する。ヘッダ・エラー・チェックは一般
に巡回冗長検査（CRC）コードで、通信リンク上で使用
され、マルチポート・メモリに提示される場合と提示さ
れない場合がある。残りの空間はCRCの有無によって３
バイト或いは４バイトになるが、これを、空間分割スイ
ッチのルーチング情報、エラー制御情報の記憶に専用し
たり、或いは他の目的に使用することができる。これら
の追加バイトを以後、プリペンド／ポストペンド、デー
タと呼称し、それぞれのバイト数は変更可能である。以
下に説明するセル編集操作パラメータ及びコンフィグレ
ーション・パラメータを介して、プリペンド／ポストペ
ンド・データを生成、読込み、書込み、削除することが
できる。
入力編集バッファ130はCRC回路128と協力して、ISAM1
04に捕捉されたATMセルをDRAM102に記憶する前に修正す
る手段を提供する。修正できるのは、セルに添付された
セル・ヘッダ或いはプリペンド／ポストペンド・データ
のいずれかである。セル・ヘッダの更新にCRCバイトの
更新を含めることができる。
04に捕捉されたATMセルをDRAM102に記憶する前に修正す
る手段を提供する。修正できるのは、セルに添付された
セル・ヘッダ或いはプリペンド／ポストペンド・データ
のいずれかである。セル・ヘッダの更新にCRCバイトの
更新を含めることができる。
出力編集レジスタ132は、セル出力前の最後の可能な
瞬間にATMセルの内容を修正する手段を提供する。出力
編集レジスタはデータをOR型論理関数に与え、制御イン
タフェース及びコマンド・デコーダ114が選択されたビ
ットをセルのヘッダ或いはプリペンド／ポストペンド・
データにセットするのを可能とする。セル・ヘッダが更
新されている場合に、出力編集レジスタを使って対応す
るCRCを変更することもできる。
瞬間にATMセルの内容を修正する手段を提供する。出力
編集レジスタはデータをOR型論理関数に与え、制御イン
タフェース及びコマンド・デコーダ114が選択されたビ
ットをセルのヘッダ或いはプリペンド／ポストペンド・
データにセットするのを可能とする。セル・ヘッダが更
新されている場合に、出力編集レジスタを使って対応す
るCRCを変更することもできる。
ATMセルの編集はすべて、外部コントローラを使って
実行される。外部コントローラはプリペンド／ポストペ
ンド或いはヘッダのいずれかのワードを編集バッファ13
0及び多重通信回路138を通してISAMから得ることができ
る。選択されたISAMの最初の９バイト（72ビット）が入
力編集バッファ130に複写され、最初或いは２番目のい
ずれかのワードが多重通信回路138を通してコマンド・
インタフェース及びコマンド・デコーダ114に渡され、
最終的には外部コントローラに渡される。CRCバイトの
チェックをCRC論理128を使って実行することもできる。
実行される。外部コントローラはプリペンド／ポストペ
ンド或いはヘッダのいずれかのワードを編集バッファ13
0及び多重通信回路138を通してISAMから得ることができ
る。選択されたISAMの最初の９バイト（72ビット）が入
力編集バッファ130に複写され、最初或いは２番目のい
ずれかのワードが多重通信回路138を通してコマンド・
インタフェース及びコマンド・デコーダ114に渡され、
最終的には外部コントローラに渡される。CRCバイトの
チェックをCRC論理128を使って実行することもできる。
外部コントローラは、ヘッダ及び／又はプリペンド／
ポストペンド・データを調べたあと、転送コマンド或い
はCRCコマンドを伴った転送を介してこれらを更新する
ことができる。例えば、CRCコマンドを伴った転送はCRC
バイトを更新するようにメモリに伝える。更新後、コン
トローラはISAM記憶コマンドを発信し、編集バッファ13
0及びCRC論理128でなされた全ての修正と共にISAMデー
タをDRAMに複写する。
ポストペンド・データを調べたあと、転送コマンド或い
はCRCコマンドを伴った転送を介してこれらを更新する
ことができる。例えば、CRCコマンドを伴った転送はCRC
バイトを更新するようにメモリに伝える。更新後、コン
トローラはISAM記憶コマンドを発信し、編集バッファ13
0及びCRC論理128でなされた全ての修正と共にISAMデー
タをDRAMに複写する。
出力編集レジスタ132は64個のデータ・ビットを含
み、これらのビットはDRAMからOSAMへの途中でヘッダ及
びプリペンド／ポストペンド・データのバイトの論理否
定和（NOR）がとられる。これにより外部コントローラ
は、伝送直前にATMセルを修正して、次段のスイッチの
ために例えば、最新の輻輳情報或いは最新のプリペンド
・ルーチング情報を含めることが可能となる。出力編集
レジスタ132は外部コントローラによって制御される。
更新されたヘッダに基づいてCRCバイトの訂正を実行す
ることもできる。CRCバイトはXOR論理回路によって更新
される。
み、これらのビットはDRAMからOSAMへの途中でヘッダ及
びプリペンド／ポストペンド・データのバイトの論理否
定和（NOR）がとられる。これにより外部コントローラ
は、伝送直前にATMセルを修正して、次段のスイッチの
ために例えば、最新の輻輳情報或いは最新のプリペンド
・ルーチング情報を含めることが可能となる。出力編集
レジスタ132は外部コントローラによって制御される。
更新されたヘッダに基づいてCRCバイトの訂正を実行す
ることもできる。CRCバイトはXOR論理回路によって更新
される。
各種長さのセルに対する編集支援は、ISAMの56バイト
空間内にISAMのスタート及びストップ位置を定義するこ
とで達成される。スタート・ポインタ及びストップ・ポ
インタがコマンド・インタフェース及びコマンド制御11
4によりロードされ、セル・ヘッダがISAMのバイト４な
いし７に現れるように設定される。CRCバイトがあればC
RCバイトは常に、ISAMのバイト８に置かれる。第３図
に、ATMセル・ヘッダを適正に整列させたISAM空間を示
す。プリペンド／ポストペンド・データが一切ない場合
として、第４図に、CRCがない場合で、ISAMスタート・
ポインタを４にストップ・ポインタを55にセットしたも
のを示す（52バイト・セルとなる）。同様に第５図に、
CRCがある場合で、ISAMストップ・ポインタを０にセッ
トしたものを示す（53バイト・セルとなる）。
空間内にISAMのスタート及びストップ位置を定義するこ
とで達成される。スタート・ポインタ及びストップ・ポ
インタがコマンド・インタフェース及びコマンド制御11
4によりロードされ、セル・ヘッダがISAMのバイト４な
いし７に現れるように設定される。CRCバイトがあればC
RCバイトは常に、ISAMのバイト８に置かれる。第３図
に、ATMセル・ヘッダを適正に整列させたISAM空間を示
す。プリペンド／ポストペンド・データが一切ない場合
として、第４図に、CRCがない場合で、ISAMスタート・
ポインタを４にストップ・ポインタを55にセットしたも
のを示す（52バイト・セルとなる）。同様に第５図に、
CRCがある場合で、ISAMストップ・ポインタを０にセッ
トしたものを示す（53バイト・セルとなる）。
ISAMには様々な構成があり、それぞれが様々な量のプ
リペンド／ポストペンド・データを与える。各種構成の
スタート及びストップ位置の値を第１表に示す。これら
以外の値も綿密に設計された非ATMシステムには使用で
きることを理解されたい。
リペンド／ポストペンド・データを与える。各種構成の
スタート及びストップ位置の値を第１表に示す。これら
以外の値も綿密に設計された非ATMシステムには使用で
きることを理解されたい。
OSAMのスタート及びストップ・アドレスは、ISAMのス
タート及びストップ・アドレスとは別に構成することが
できる。したがって、OSAMから出力するセルは入力する
セルよりも、多くのバイトを有する場合と少ないバイト
を有する場合とがある。この特徴により、プリペンド及
びポストペンデッド・データのバイトを追加、或いは削
除することが可能となる。スタート及びストップ・アド
レスの表は第１表に示したISAMのものと同じである。
タート及びストップ・アドレスとは別に構成することが
できる。したがって、OSAMから出力するセルは入力する
セルよりも、多くのバイトを有する場合と少ないバイト
を有する場合とがある。この特徴により、プリペンド及
びポストペンデッド・データのバイトを追加、或いは削
除することが可能となる。スタート及びストップ・アド
レスの表は第１表に示したISAMのものと同じである。
転送操作 前述のように、376本のデータ・バス線及び72本のそ
の他のバス線（56バイト）が、書込み転送バスを介して
ISAMをバイト・パリティ・ジェネレータ122に接続して
いる。バイトパリティ・ジェネレータ122がパリティ・
バイトを生成した後、504本のバス線（63バイト）がDRA
Mに接続する。同様に、504本のバス線がDRAMをバイト・
パリティ・チェック124に接続し、全448本の線が読出し
転送バスを介してOSAMに接続されている。これらのバス
のうちデータ・バス２本とヘッダ・バス２本の計４本を
第６図に示す。最初の２本のバスは転送バス140（０）
及び（１）で、ISAMのATMセルのプリペンド／ポストペ
ンド・バイトの最初の２ビットをDRAM102に接続するの
に使われる。転送バス142（446）及び（447）はATMセル
の56バイトの最後の２ビットである。第６図は「真の」
転送バス線を示している。図示されていないが、各転送
バスに対して付随する補完転送バス線があることに留意
されたい。
の他のバス線（56バイト）が、書込み転送バスを介して
ISAMをバイト・パリティ・ジェネレータ122に接続して
いる。バイトパリティ・ジェネレータ122がパリティ・
バイトを生成した後、504本のバス線（63バイト）がDRA
Mに接続する。同様に、504本のバス線がDRAMをバイト・
パリティ・チェック124に接続し、全448本の線が読出し
転送バスを介してOSAMに接続されている。これらのバス
のうちデータ・バス２本とヘッダ・バス２本の計４本を
第６図に示す。最初の２本のバスは転送バス140（０）
及び（１）で、ISAMのATMセルのプリペンド／ポストペ
ンド・バイトの最初の２ビットをDRAM102に接続するの
に使われる。転送バス142（446）及び（447）はATMセル
の56バイトの最後の２ビットである。第６図は「真の」
転送バス線を示している。図示されていないが、各転送
バスに対して付随する補完転送バス線があることに留意
されたい。
最も単純な例では、ISAM104の内容はDRAM102に書込み
転送され、次いで、OSAM106に読出し転送される。ATMセ
ルを正確且つ効率的に転送するために、前述のようにセ
ルの一部を操作する必要がある場合が頻繁にある。転送
バス140（０）及び（１）をトランジスタ144を介して、
104（０）〜104（Ｎ）（この実施例ではＮは７）と記さ
れた各ISAMの最初の２ビットに接続することができる。
制御線146を選択的に活動化して、トランジスタ144をオ
ンにし、ISAMの１つを１本の転送バスに接続することが
できる。多重通信（MUX）線ＡないしＦは、ある転送操
作中に転送バスのセクションを分離するために使用され
る。例えば、ISAM104（０）からこのISAMのヘッダを得
るために、書込み転送バス140がプレチャージ回路141で
プレチャージされ、制御線146が選択的に活動化され、
（始め活動化されていた）多重通信線Ｃが非活動化され
て、書込み転送バスをヘルパー・フリップ／フロップ
（HFF）148から分離する。HFFは当業者に周知のもので
あり、このHFFを第７図に示す。多重通信線Ａはオフに
維持されて、HFF150をこれに接続している編集バッファ
制御130から分離する。しかし、多重通信線Ｂは活動化
されているので、ISAMセル104（０）の内容がHFF150に
捕捉される。制御線146は非活動化されて、ISAMセル104
（０）を書込み転送バス140から分離する。次いで多重
通信線Ｂが非活動化され、多重通信Ａが活動化されて、
編集バッファ制御130及びCRC論理128が、HFF150内にラ
ッチされたヘッダ、プリペンド／ポストペンド及びCRC
のバイトにアクセスし、これらを修正できるようにな
る。
転送され、次いで、OSAM106に読出し転送される。ATMセ
ルを正確且つ効率的に転送するために、前述のようにセ
ルの一部を操作する必要がある場合が頻繁にある。転送
バス140（０）及び（１）をトランジスタ144を介して、
104（０）〜104（Ｎ）（この実施例ではＮは７）と記さ
れた各ISAMの最初の２ビットに接続することができる。
制御線146を選択的に活動化して、トランジスタ144をオ
ンにし、ISAMの１つを１本の転送バスに接続することが
できる。多重通信（MUX）線ＡないしＦは、ある転送操
作中に転送バスのセクションを分離するために使用され
る。例えば、ISAM104（０）からこのISAMのヘッダを得
るために、書込み転送バス140がプレチャージ回路141で
プレチャージされ、制御線146が選択的に活動化され、
（始め活動化されていた）多重通信線Ｃが非活動化され
て、書込み転送バスをヘルパー・フリップ／フロップ
（HFF）148から分離する。HFFは当業者に周知のもので
あり、このHFFを第７図に示す。多重通信線Ａはオフに
維持されて、HFF150をこれに接続している編集バッファ
制御130から分離する。しかし、多重通信線Ｂは活動化
されているので、ISAMセル104（０）の内容がHFF150に
捕捉される。制御線146は非活動化されて、ISAMセル104
（０）を書込み転送バス140から分離する。次いで多重
通信線Ｂが非活動化され、多重通信Ａが活動化されて、
編集バッファ制御130及びCRC論理128が、HFF150内にラ
ッチされたヘッダ、プリペンド／ポストペンド及びCRC
のバイトにアクセスし、これらを修正できるようにな
る。
前述のように、32ビットのヘッダ及び32ビットのプリ
ペンド／ポストペンドのデータを編集バッファ制御130
を使って修正することができる。これは、HFF150の状態
を選択的に変化させることによって達成される。８ビッ
トのCRCコードに関連したHFF150を編集バッファ制御130
を使って選択的に変更するように、修正されたヘッダの
ための新しいCRCコードを、CRCジェネレータ128を使っ
て生成することもできる。HFF150の使用は、ISAMビット
の状態にアクセスしこれを修正する高速で、低電力の方
法となる。HFF150を選択的に変更した後、多重通信線Ａ
は非活動化され、多重通信線Ｂ及びＣが活動化される。
これによりHFF150の内容がHFF148に転送される。多重通
信線Ｃ及びＢを非活動化することによって、HFF148は、
書込み転送バス140及びDRAM102から分離される。
ペンド／ポストペンドのデータを編集バッファ制御130
を使って修正することができる。これは、HFF150の状態
を選択的に変化させることによって達成される。８ビッ
トのCRCコードに関連したHFF150を編集バッファ制御130
を使って選択的に変更するように、修正されたヘッダの
ための新しいCRCコードを、CRCジェネレータ128を使っ
て生成することもできる。HFF150の使用は、ISAMビット
の状態にアクセスしこれを修正する高速で、低電力の方
法となる。HFF150を選択的に変更した後、多重通信線Ａ
は非活動化され、多重通信線Ｂ及びＣが活動化される。
これによりHFF150の内容がHFF148に転送される。多重通
信線Ｃ及びＢを非活動化することによって、HFF148は、
書込み転送バス140及びDRAM102から分離される。
パリティ・ジェネレータ122は、８本の書込み転送バ
ス線ごとにパリティ・ビットを生成するジェネレータ回
路149を有する。即ち、HFF148の１バイトの内容が１ビ
ットのパリティ・データ151を生成する。ISAM148から転
送された448ビットのデータに56ビットのパリティ・ビ
ットが追加され、全体で504ビットがDRAM102に転送され
る。
ス線ごとにパリティ・ビットを生成するジェネレータ回
路149を有する。即ち、HFF148の１バイトの内容が１ビ
ットのパリティ・データ151を生成する。ISAM148から転
送された448ビットのデータに56ビットのパリティ・ビ
ットが追加され、全体で504ビットがDRAM102に転送され
る。
ISAMに接続した376本のデータ・バス線が、書込み転
送バス140及びHFF148を介してデータをDRAMに転送する
のに使用される。ATMデータは修正されずに、直接HFF14
8に転送され、そこで対応するパリティ・ビットが生成
される。全てのパリティ・ビット151が生成された後、
多重通信線Ｄが活動化され、504の全HFFの内容が、メモ
リ制御136でアクセスされるDRAM行のアドレスに転送さ
れる。
送バス140及びHFF148を介してデータをDRAMに転送する
のに使用される。ATMデータは修正されずに、直接HFF14
8に転送され、そこで対応するパリティ・ビットが生成
される。全てのパリティ・ビット151が生成された後、
多重通信線Ｄが活動化され、504の全HFFの内容が、メモ
リ制御136でアクセスされるDRAM行のアドレスに転送さ
れる。
多重通信線Ｅが活動化され、DRAM102に記憶されたATM
セルがOSAM106へ読出し転送される。アクセスされたDRA
M行の内容はHFF152に転送され、次いで多重通信線Ｅが
非活動化される。バイト・パリティ・チェック124は、5
6バイトのATMセルの各バイトのためにパリティ・ビット
を生成するパリティ・ジェネレータ154を有する。この
パリティ・ビットは、書込み転送操作中にDRAMに記憶さ
れたパリティ・ビット151と、コンパレータ回路156を使
って比較される。パリティ・エラーは、コンパレータ15
6及びエラー・ステータス回路126を使って識別される。
セルがOSAM106へ読出し転送される。アクセスされたDRA
M行の内容はHFF152に転送され、次いで多重通信線Ｅが
非活動化される。バイト・パリティ・チェック124は、5
6バイトのATMセルの各バイトのためにパリティ・ビット
を生成するパリティ・ジェネレータ154を有する。この
パリティ・ビットは、書込み転送操作中にDRAMに記憶さ
れたパリティ・ビット151と、コンパレータ回路156を使
って比較される。パリティ・エラーは、コンパレータ15
6及びエラー・ステータス回路126を使って識別される。
多重通信線Ｆが活動化されて読出し転送バス158がHFF
152に接続され、制御線155及び対応するトランジスタ15
7を使用して、目的のOSAMに選択的にアクセスされる。
出力編集レジスタ132（第６図には図示せず）を使って
ヘッダ、プリペンド／ポストペンド、並びにCRCのビッ
トからなる72ビットの内容を修正する。ヘッダ及びプリ
ペンド／ポストペンドのバイトはNORゲートを使って修
正され、HFF152の各ビットの出力は、編集バッファの出
力134の出力との間で否定論理和がとられる。同様に、C
RCビットは、編集バッファ出力134の出力との間で個別
に排他的論理和（XOR）がとられる。DRAM以降の編集は
一般に、１つのロケーションではなく複数のロケーショ
ンにATMセルが同報通信できるように実行される。DRAM
以降の編集により、DRAMに記憶する前に指定された目的
の個々の受信側アドレスを変更することができることも
理解されたい。
152に接続され、制御線155及び対応するトランジスタ15
7を使用して、目的のOSAMに選択的にアクセスされる。
出力編集レジスタ132（第６図には図示せず）を使って
ヘッダ、プリペンド／ポストペンド、並びにCRCのビッ
トからなる72ビットの内容を修正する。ヘッダ及びプリ
ペンド／ポストペンドのバイトはNORゲートを使って修
正され、HFF152の各ビットの出力は、編集バッファの出
力134の出力との間で否定論理和がとられる。同様に、C
RCビットは、編集バッファ出力134の出力との間で個別
に排他的論理和（XOR）がとられる。DRAM以降の編集は
一般に、１つのロケーションではなく複数のロケーショ
ンにATMセルが同報通信できるように実行される。DRAM
以降の編集により、DRAMに記憶する前に指定された目的
の個々の受信側アドレスを変更することができることも
理解されたい。
プレチャージ回路141、143、或いは145は、多重通信
線を使って分離することのできる転送バス158の選択セ
グメントに含まれることを理解されたい。これにより、
後述するように別のセグメントに接続される前に各セグ
メントがプレチャージされることが可能となる。多重通
信線Ｆ及びこれに関連したプレチャージ回路145を、否
定回路（インバータ）及びその入力に置かれるプレチャ
ージ回路で置き換えることができることを理解された
い。したがって否定回路の入力は、HFF152に低値信号が
なければ、高値のままである。否定回路の出力はその通
常の低状態から高に切り換えられる。
線を使って分離することのできる転送バス158の選択セ
グメントに含まれることを理解されたい。これにより、
後述するように別のセグメントに接続される前に各セグ
メントがプレチャージされることが可能となる。多重通
信線Ｆ及びこれに関連したプレチャージ回路145を、否
定回路（インバータ）及びその入力に置かれるプレチャ
ージ回路で置き換えることができることを理解された
い。したがって否定回路の入力は、HFF152に低値信号が
なければ、高値のままである。否定回路の出力はその通
常の低状態から高に切り換えられる。
SAMからHFFへの転送 第７図に標準的なHFFアーキテクチャを示す。具体的
には、第７図に書込み転送バス140（０）に接続した編
集バッファ制御130に接続されたHFF150を示したもので
ある。書込み転送バス140（０）の真の線160及び補完線
162の両方が示されている。書込み転送バス160及び162
とHFFの真のデータ線166及び補完データ線168データ線
を電気的に分離するためにトランジスタ164が接続され
ている。HFF150は、ゲートを真のデータ線166及び補完
データ線168に交差結合した２つのｎ型トランジスタ170
及び２つのｐ型トランジスタ172から成る。トランジス
タ170のソースが電源電圧に接続され、トランジスタ172
のドレインがイネーブル／ラッチ・トランジスタ174に
接続される。イネーブル線176はイネーブル／ラッチ・
トランジスタ174のゲートに接続される。トランジスタ1
78は、HFF150をCRC論理128に電気的に接続するために使
われる。同様に、トランジスタ180は多重通信線Ａに接
続され、HFF150を、制御インタフェース及びコマンド・
デコード114の出力バッファに接続するために使われ
る。HFF150はイネーブル線176が高になったときに真の
データ線及び補完データ線の状態をラッチする。
には、第７図に書込み転送バス140（０）に接続した編
集バッファ制御130に接続されたHFF150を示したもので
ある。書込み転送バス140（０）の真の線160及び補完線
162の両方が示されている。書込み転送バス160及び162
とHFFの真のデータ線166及び補完データ線168データ線
を電気的に分離するためにトランジスタ164が接続され
ている。HFF150は、ゲートを真のデータ線166及び補完
データ線168に交差結合した２つのｎ型トランジスタ170
及び２つのｐ型トランジスタ172から成る。トランジス
タ170のソースが電源電圧に接続され、トランジスタ172
のドレインがイネーブル／ラッチ・トランジスタ174に
接続される。イネーブル線176はイネーブル／ラッチ・
トランジスタ174のゲートに接続される。トランジスタ1
78は、HFF150をCRC論理128に電気的に接続するために使
われる。同様に、トランジスタ180は多重通信線Ａに接
続され、HFF150を、制御インタフェース及びコマンド・
デコード114の出力バッファに接続するために使われ
る。HFF150はイネーブル線176が高になったときに真の
データ線及び補完データ線の状態をラッチする。
ISAMセル・ヘッダに記憶されたデータをHFF150でラッ
チする操作の代表的な電圧とタイミングを第８図に示
す。電圧とタイミングは例示が目的であって、限定的な
ものではない。ISAMからHFF150にデータを転送する前
に、書込み転送バスの真の線160及び補完線162が両方と
もプレチャージされて、データのラッチが高速化する。
この図に示すHFFによってラッチされた初期の状態は真
のデータ線166が高、補完データ線168が低である。ラッ
チ・イネーブル線176は低状態に切り替わり、これによ
りトランジスタ174をオフにする。トランジスタ172のド
レインは浮動している。多重通信線Ｂは190で高とな
り、HFF150を書込み転送バス線160及び162に電気的に接
続する。書込み転送バスは依然としてプレチャージされ
ているので、真の線160は高のままであり、補完線162
は、補完データ線168が高に引っ張られるにつれて高の
ままでいようとする。プレチャージ回路は192でオフに
なりSAMセルへの通過ゲート、即ち制御線146も192で活
動化され、ISAMは書込み転送バスに接続される。この図
では、SAMセルの状態は、書込み転送バスの真の線160は
補完線162より低くなっている。結果として、HFFの真の
データ線166は低に引かれ、HFFの補完データ線168はHFF
データ線が194で交差するまで増加を続ける。交差点194
で、HFFの状態が変化する。即ち、HFFの補完データ線16
8に接続したｎ型トランジスタ170はオンになり始め、こ
れにより補完データ線を高に継続的に引き上げる。デー
タ線が交差した後、イネーブル線176は活動化され、ト
ランジスタ174はオンとなる。データ線166及び168はそ
れぞれ198及び200で電源レール（power rail）に押し付
けられ、HFFはISAMセル上に現れた状態をラッチする。
次いで、多重通信線Ｂは202で非活動化され、HFFを書込
み転送バスから電気的に分離する。最後に、制御線146
が非活動化され、SAMを書込み転送バスから分離し、転
送バスのプレチャージが204でオンになる。
チする操作の代表的な電圧とタイミングを第８図に示
す。電圧とタイミングは例示が目的であって、限定的な
ものではない。ISAMからHFF150にデータを転送する前
に、書込み転送バスの真の線160及び補完線162が両方と
もプレチャージされて、データのラッチが高速化する。
この図に示すHFFによってラッチされた初期の状態は真
のデータ線166が高、補完データ線168が低である。ラッ
チ・イネーブル線176は低状態に切り替わり、これによ
りトランジスタ174をオフにする。トランジスタ172のド
レインは浮動している。多重通信線Ｂは190で高とな
り、HFF150を書込み転送バス線160及び162に電気的に接
続する。書込み転送バスは依然としてプレチャージされ
ているので、真の線160は高のままであり、補完線162
は、補完データ線168が高に引っ張られるにつれて高の
ままでいようとする。プレチャージ回路は192でオフに
なりSAMセルへの通過ゲート、即ち制御線146も192で活
動化され、ISAMは書込み転送バスに接続される。この図
では、SAMセルの状態は、書込み転送バスの真の線160は
補完線162より低くなっている。結果として、HFFの真の
データ線166は低に引かれ、HFFの補完データ線168はHFF
データ線が194で交差するまで増加を続ける。交差点194
で、HFFの状態が変化する。即ち、HFFの補完データ線16
8に接続したｎ型トランジスタ170はオンになり始め、こ
れにより補完データ線を高に継続的に引き上げる。デー
タ線が交差した後、イネーブル線176は活動化され、ト
ランジスタ174はオンとなる。データ線166及び168はそ
れぞれ198及び200で電源レール（power rail）に押し付
けられ、HFFはISAMセル上に現れた状態をラッチする。
次いで、多重通信線Ｂは202で非活動化され、HFFを書込
み転送バスから電気的に分離する。最後に、制御線146
が非活動化され、SAMを書込み転送バスから分離し、転
送バスのプレチャージが204でオンになる。
第８図に、HFFの以前の状態と反対のISAMセル状態を
ラッチするプロセスを示す。以前の状態と同じ状態をラ
ッチするのは、HFFが交差しないことを除けば同様のプ
ロセスに従うことを理解されたい。さらに、HFFがISAM
セルをラッチした後、コマンド・インタフェース及びコ
マンド制御114或いはCRC論理128がそれぞれ多重通信線
Ａ或いは多重通信線CRCのいずれかによってHFFにアクセ
スできる。追加の編集及びDRAMへの転送は前述のとおり
に実施される。
ラッチするプロセスを示す。以前の状態と同じ状態をラ
ッチするのは、HFFが交差しないことを除けば同様のプ
ロセスに従うことを理解されたい。さらに、HFFがISAM
セルをラッチした後、コマンド・インタフェース及びコ
マンド制御114或いはCRC論理128がそれぞれ多重通信線
Ａ或いは多重通信線CRCのいずれかによってHFFにアクセ
スできる。追加の編集及びDRAMへの転送は前述のとおり
に実施される。
結論 本明細書では特定の実施例の例示し、説明してきた
が、同じ目的を達成するように計算された一切の配置を
ここに示した特定の実施例と置き換えることができるこ
とを当業者は理解されたい。この応用は、本発明の一切
の適合或いは変形をカバーすることを意図している。し
たがって、本発明の請求の範囲及びその等価物によって
のみ制限されるものであることを明白に意図するもので
ある。
が、同じ目的を達成するように計算された一切の配置を
ここに示した特定の実施例と置き換えることができるこ
とを当業者は理解されたい。この応用は、本発明の一切
の適合或いは変形をカバーすることを意図している。し
たがって、本発明の請求の範囲及びその等価物によって
のみ制限されるものであることを明白に意図するもので
ある。
本発明は、内部DRAMへの記憶の前後にATMセルの一部
を編集することができる内部転送回路を有する、高速で
フレキシブルなATMスイッチを提供するものである。こ
のATMスイッチは、内部転送中に起こりうるエラーを監
視するために、パリティ・ジェネレータ及びパリティ・
チェック・コンパレータ回路を提供する。内部転送回路
は、ヘルパー・フリップ／フロップ（HFF）を有し、DRA
Mに記憶される前に、ATMデータが、内部ISAMからHFFに
転送され、編集されて、直接に別のHFFに転送される。
転送回路は、DRAMからOSAMへの出力転送中にATMデータ
を編集するOR型のゲートをさらに提供する。
を編集することができる内部転送回路を有する、高速で
フレキシブルなATMスイッチを提供するものである。こ
のATMスイッチは、内部転送中に起こりうるエラーを監
視するために、パリティ・ジェネレータ及びパリティ・
チェック・コンパレータ回路を提供する。内部転送回路
は、ヘルパー・フリップ／フロップ（HFF）を有し、DRA
Mに記憶される前に、ATMデータが、内部ISAMからHFFに
転送され、編集されて、直接に別のHFFに転送される。
転送回路は、DRAMからOSAMへの出力転送中にATMデータ
を編集するOR型のゲートをさらに提供する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハッシュ、グレン・イー アメリカ合衆国 83706 アイダホ、ボ イス、イースト・ジェントルウィンド・ コート 498 (56)参考文献 特開 平２−223253（ＪＰ，Ａ) 特開 平１−200455（ＪＰ，Ａ) 実開 昭56−145300（ＪＰ，Ｕ) ＩＳＳＣＣ 1996，ｐ114，115，427 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/56 H04L 12/28
Claims (7)
- 【請求項１】マルチポート・メモリであって、 少なくとも１つのシリアル・データ・セルの記憶に使用
される複数の入力シリアル・アクセス・メモリ（104）
と、 前記複数の入力シリアル・アクセス・メモリから前記少
なくとも１つのシリアル・データ・セルを受け取って記
憶するのに使用されるダイナミック・ランダム・アクセ
ス・メモリ（102）と、 前記ダイナミック・ランダム・アクセス・メモリから前
記少なくとも１つのシリアル・データ・セルを受け取っ
て記憶するのに使用される複数の出力シリアル・アクセ
ス・メモリ（106）と、 エラー・コード・ジェネレータ（122）と、 編集バッファー（130）と、それぞれのバスが前記複数
の入力シリアル・アクセス・メモリの各１ビットに電気
的に接続されていることから成る複数の書込み転送バス
（140）とを含み、前記複数の入力シリアル・アクセス
・メモリ、前記エラー・コード・ジェネレータ、並びに
前記ダイナミック・ランダム・アクセス・メモリに接続
する書込み転送回路と、 前記エラー・コード・ジェネレータが、複数のヘルパー
・フリップ／フロップ（148）であり、その各々が、前
記複数の書込み転送バスの内の対応する１つに接続して
いることから成る複数のヘルパー・フリップ／フロップ
（148）を含むことと、 エラー・コード・チェック回路（124）と、 編集レジスタ（132）と、それぞれのバスが前記複数の
出力シリアル・アクセス・メモリの各１ビットに電気的
に接続されていることから成る複数の読出し転送バス
（158）とを含み、前記エラー・コード・チェック回
路、前記複数の出力シリアル・アクセス・メモリ、並び
に前記ダイナミック・ランダム・アクセス・メモリに接
続する読出し転送回路と、 を備えるマルチポート・メモリ。 - 【請求項２】前記少なくとも１つのシリアル・データ・
セルが、非同期転送モード（ATM）セルである。請求項
１に記載のマルチポート・メモリ。 - 【請求項３】前記エラー・コード・ジェネレータ回路
が、 前記複数のヘルパー・フリップ／フロップに接続して、
そこからパリティ・コードを生成するパリティ・コード
・ジェネレータ（149）を具備する、請求項１に記載の
マルチポート・メモリ。 - 【請求項４】前記エラー・コード・チェック回路が、 複数のヘルパー・フリップ／フロップ（152）であり、
その各々が、前記複数の読出し転送バスの内の各１つと
接続されていることから成る複数のヘルパー・フリップ
／フロップ（152）と、 前記複数のヘルパー・フリップ／フロップに接続して、
そこからパリティ・コードを生成するパリティ・コード
・ジェネレータ（154）と、 前記パリティ・コード・ジェネレータに接続して、前記
の生成されたパリティ・コードを定義済みのパリティ・
コードと比較するコンパレータ（156）と、を具備す
る、請求項１に記載のマルチポート・メモリ。 - 【請求項５】複数のシリアル・アクセス・メモリ（SA
M）（106）及び前記複数のSAMに接続されたダイナミッ
ク・ランダム・アクセス・メモリ（DRAM）（102）を備
える非同期転送モード（ATM）スイッチ（100）内のデー
タ転送方法において、 前記DRAMに記憶されたATMデータ・セルをエラー・チェ
ック回路（124）内に設けられた複数のヘルパー・フリ
ップ／フロップ回路に転送するステップと、 前記ATMデータ・セルに基づいてエラー・コードを生成
するステップと、 前記生成されたエラー・コードを規定のエラー・コード
と比較するステップと、 前記ATMデータ・セルの少なくとも一部分を編集するス
テップと、 前記ATMデータ・セルを前記複数のSAMの１つに転送する
ステップと、の諸ステップを含む方法。 - 【請求項６】複数のシリアル・アクセス・メモリ（SA
M）（104）及び前記複数のSAMに接続されたランダム・
アクセス・メモリ（RAM）（102）を備える非同期転送モ
ード（ATM）スイッチ内のデータ転送方法において、 前記複数のSAMの１つにATMデータ・セルをロードするス
テップと、 前記ATMデータ・セルの少なくとも一部分を第１のヘル
パー・フリップ／フロップ（150）にラッチするステッ
プと、 前記ATMデータ・セルの前記少なくとも一部分を編集す
るステップと、 前記ATMデータ・セルの前記少なくとも一部分を前記第
１のヘルパー・フリップ／フロップ（150）から第２の
ヘルパー・フリップ／フロップ（148）に転送するステ
ップと、 前記ATMデータ・セルの前記少なくとも一部分を前記第
２のヘルパー・フリップ／フロップ（148）から前記DRA
Mに転送するステップと、 の諸ステップを含む方法。 - 【請求項７】前記ATMデータ・セルの前記少なくとも一
部分に基づいてパリティ・コードを生成するステップ
と、 前記パリティ・コードを前記DRAMに記憶するステップ
と、 を更に含む、請求項６に記載の方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US456,520 | 1995-06-01 | ||
| US08/456,520 US5719890A (en) | 1995-06-01 | 1995-06-01 | Method and circuit for transferring data with dynamic parity generation and checking scheme in multi-port DRAM |
| US08/456,520 | 1995-06-01 | ||
| PCT/US1995/015802 WO1996039004A2 (en) | 1995-06-01 | 1995-12-07 | Transferring data in a multi-port dram |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10506776A JPH10506776A (ja) | 1998-06-30 |
| JP3190045B2 true JP3190045B2 (ja) | 2001-07-16 |
Family
ID=23813088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53642696A Expired - Fee Related JP3190045B2 (ja) | 1995-06-01 | 1995-12-07 | マルチポートｄｒａｍ内データ転送 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US5719890A (ja) |
| JP (1) | JP3190045B2 (ja) |
| KR (1) | KR100264873B1 (ja) |
| TW (1) | TW291546B (ja) |
| WO (1) | WO1996039004A2 (ja) |
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|---|---|---|---|---|
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