JP3018038B2 - キャッシュを有するデータ処理装置 - Google Patents
キャッシュを有するデータ処理装置Info
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- JP3018038B2 JP3018038B2 JP2010839A JP1083990A JP3018038B2 JP 3018038 B2 JP3018038 B2 JP 3018038B2 JP 2010839 A JP2010839 A JP 2010839A JP 1083990 A JP1083990 A JP 1083990A JP 3018038 B2 JP3018038 B2 JP 3018038B2
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- cache
- cpu
- data
- signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0879—Burst mode
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュシステムを有するデータ処理装置
に関し、更に詳述すれば、キャッシュミス時におけるメ
モリへのアクセス制御の容易化とCPUの高速処理を図っ
たキャッシュシステムを有するデータ処理装置に関す
る。
に関し、更に詳述すれば、キャッシュミス時におけるメ
モリへのアクセス制御の容易化とCPUの高速処理を図っ
たキャッシュシステムを有するデータ処理装置に関す
る。
第４図は従来のキャッシュシステムを有するデータ処
理装置の一例として、本願発明者らが先に出願した特開
平１−187653号公報の発明のCPU及びキャッシュの周辺
部の構成を示すブロック図である。
理装置の一例として、本願発明者らが先に出願した特開
平１−187653号公報の発明のCPU及びキャッシュの周辺
部の構成を示すブロック図である。
この従来例では、CPU1からの単一のデータのリードア
クセスに対してキャッシュ２がキャッシュミスした際
に、メモリシステム３から複数のデータを転送するブロ
ック転送モードでのみメモリシステム３がアクセスされ
る場合の構成が示されている。
クセスに対してキャッシュ２がキャッシュミスした際
に、メモリシステム３から複数のデータを転送するブロ
ック転送モードでのみメモリシステム３がアクセスされ
る場合の構成が示されている。
CPU1及びキャッシュ２とシステムバスSBとの間の共通
のインターフェイスとしてシステムバスバッファ６が備
えられている。
のインターフェイスとしてシステムバスバッファ６が備
えられている。
これらのCPU1,キャッシュ２及びシステムバスバッフ
ァ６間において送受される信号は、制御信号，アドレス
信号，データ信号に大別可能である。
ァ６間において送受される信号は、制御信号，アドレス
信号，データ信号に大別可能である。
制御信号SCaはCPU1,キャッシュ2,システムバスバッフ
ァ６間の双方向共通制御信号として利用される。一方、
CPU1がバスマスタである場合にのみ使用される制御信号
SCbはCPU1とキャッシュ２との間の双方向信号及びCPU1
とマルチプレクサ７との間の双方向信号として利用され
る。更に、キャッシュ２がバスマスタである場合にのみ
使用される制御信号CSCbはキャッシュ２とマルチプレク
サ７との間の双方向信号として利用される。
ァ６間の双方向共通制御信号として利用される。一方、
CPU1がバスマスタである場合にのみ使用される制御信号
SCbはCPU1とキャッシュ２との間の双方向信号及びCPU1
とマルチプレクサ７との間の双方向信号として利用され
る。更に、キャッシュ２がバスマスタである場合にのみ
使用される制御信号CSCbはキャッシュ２とマルチプレク
サ７との間の双方向信号として利用される。
マルチプレクサ７はキャッシュ２から与えられるマル
チプレクサ制御信号SC1に従って、データ出力に際して
は、制御信号SCb又はCSCbのいずれかを選択して制御信
号SCcとしてシステムバスバッファ６へ出力する。また
マルチプレクサ７は、データ入力に際しては、システム
バスバッファ６から与えられる制御信号SCcをマルチプ
レクサ制御信号SC1に従って制御信号SCbとしてCPU1へ送
るか、あるいは制御信号SCbとしてCPU1へ送ると共に制
御信号CSCbとしてキャッシュ２へ送る機能を有してい
る。
チプレクサ制御信号SC1に従って、データ出力に際して
は、制御信号SCb又はCSCbのいずれかを選択して制御信
号SCcとしてシステムバスバッファ６へ出力する。また
マルチプレクサ７は、データ入力に際しては、システム
バスバッファ６から与えられる制御信号SCcをマルチプ
レクサ制御信号SC1に従って制御信号SCbとしてCPU1へ送
るか、あるいは制御信号SCbとしてCPU1へ送ると共に制
御信号CSCbとしてキャッシュ２へ送る機能を有してい
る。
信号SCcはシステムバスバッファ６からCPU1とキャッ
シュ２とへ共通に入力される制御信号であり、第４図に
示したキャッシュシステムの例では、メモリシステム３
からのレディ信号をも含む。また、信号SCdはキャッシ
ュ２からCPU1への再読出し要求信号であり、信号SCeは
キャッシュ２からメモリシステム３への動作許可信号で
ある。
シュ２とへ共通に入力される制御信号であり、第４図に
示したキャッシュシステムの例では、メモリシステム３
からのレディ信号をも含む。また、信号SCdはキャッシ
ュ２からCPU1への再読出し要求信号であり、信号SCeは
キャッシュ２からメモリシステム３への動作許可信号で
ある。
アドレス信号AD1はCPU1からキャッシュ２及びCPU1か
らシステムバスバッファ６へ送られる。CPU1がバスマス
タである場合にのみ使用されるアドレス信号AD2はCPU1
からキャッシュ２及びマルチプレクサ８へ伝えられる。
キャッシュ２がバスマスタである場合にのみ使用される
アドレス信号CAD2はキャッシュ２からマルチプレクサ８
へ伝えられる。
らシステムバスバッファ６へ送られる。CPU1がバスマス
タである場合にのみ使用されるアドレス信号AD2はCPU1
からキャッシュ２及びマルチプレクサ８へ伝えられる。
キャッシュ２がバスマスタである場合にのみ使用される
アドレス信号CAD2はキャッシュ２からマルチプレクサ８
へ伝えられる。
マルチプレクサ８はキャッシュ２から出力されるマル
チプレクサ制御信号SC2に従って、アドレス信号AD2とCA
D2とのいずれか一方を選択してアドレス信号AD3として
システムバスバッファ６へ出力する機能を有している。
チプレクサ制御信号SC2に従って、アドレス信号AD2とCA
D2とのいずれか一方を選択してアドレス信号AD3として
システムバスバッファ６へ出力する機能を有している。
なお、データ信号SDは、CPU1とキャッシュ２とシステ
ムバスバッファ６との相互間において双方向共通信号と
して利用される。また、φはCPU1とキャッシュ２とに与
えられるクロックである。
ムバスバッファ６との相互間において双方向共通信号と
して利用される。また、φはCPU1とキャッシュ２とに与
えられるクロックである。
このような構成の従来のキャッシュシステムを有する
データ処理装置において、CPU1がキャッシュ２を使用し
た際にキャッシュヒットした場合及びキャッシュミスし
た場合のそれぞれについて以下に説明する。なお、以下
の説明では、CPU1の単一データのリードアクセスはキャ
ッシュ２に対して行われていることを前提としているの
で、制御信号SCaはキャッシュ２を有効な状態にしてい
るものとする。
データ処理装置において、CPU1がキャッシュ２を使用し
た際にキャッシュヒットした場合及びキャッシュミスし
た場合のそれぞれについて以下に説明する。なお、以下
の説明では、CPU1の単一データのリードアクセスはキャ
ッシュ２に対して行われていることを前提としているの
で、制御信号SCaはキャッシュ２を有効な状態にしてい
るものとする。
CPU1は、第５図に示す如きクロックφのタイミングT1
〜T4（第５図ではT1234として示されている）を１バス
サイクルとしており、単一データのリードアクセスで
は、ウェイトなしの２バスサイクルでその動作が完了す
る。
〜T4（第５図ではT1234として示されている）を１バス
サイクルとしており、単一データのリードアクセスで
は、ウェイトなしの２バスサイクルでその動作が完了す
る。
第５図は、CPU1からの単一データのキャッシュ２に対
するリードアクセスに際してキャッシュヒットした場合
のノーウェイト動作の実行状態を示すタイミングチャー
トである。
するリードアクセスに際してキャッシュヒットした場合
のノーウェイト動作の実行状態を示すタイミングチャー
トである。
また第５図において、［CPU1→］はCPU1から出力され
る信号を示しており、アドレス信号AD1（アドレス値
“m"）はアドレス上位28ビットを、アドレス信号AD2
（アドレス値“n"）はアドレス下位２ビットをそれぞれ
示している。
る信号を示しており、アドレス信号AD1（アドレス値
“m"）はアドレス上位28ビットを、アドレス信号AD2
（アドレス値“n"）はアドレス下位２ビットをそれぞれ
示している。
制御信号SCb10,SCb11は共に制御信号SCbに含まれる信
号である。前者のSCb10はCPU1が外部デバイスに対して
バスアクセスを開始することを知らせるために１バスサ
イクルに亙ってアサートされる。後者のSCb11はデータ
の確定を期待する信号であり、制御信号SCb10がアサー
トされたタイミングT4の立上がり（以下、T4↑にて表
す）時点からアサートを開始する。
号である。前者のSCb10はCPU1が外部デバイスに対して
バスアクセスを開始することを知らせるために１バスサ
イクルに亙ってアサートされる。後者のSCb11はデータ
の確定を期待する信号であり、制御信号SCb10がアサー
トされたタイミングT4の立上がり（以下、T4↑にて表
す）時点からアサートを開始する。
一方、［キャッシュ２→］はキャッシュ２から出力さ
れる信号を示しており、キャッシュヒットした場合に、
制御信号SCbに含まれるキャッシュヒットを示すレディ
信号SCb12がアサートされてデータ信号SDが出力され
る。この際、キャッシュ２はバスマスタにはなっていな
いので、マルチプレクサ７を制御する信号SC1,マルチプ
レクサ８を制御する信号SC2及びメモリシステム３に対
して動作の許可を要求する制御信号SCeはいずれもネゲ
ートされた状態になっている。
れる信号を示しており、キャッシュヒットした場合に、
制御信号SCbに含まれるキャッシュヒットを示すレディ
信号SCb12がアサートされてデータ信号SDが出力され
る。この際、キャッシュ２はバスマスタにはなっていな
いので、マルチプレクサ７を制御する信号SC1,マルチプ
レクサ８を制御する信号SC2及びメモリシステム３に対
して動作の許可を要求する制御信号SCeはいずれもネゲ
ートされた状態になっている。
リードキャッシュヒット時の動作を説明する。
CPU1により信号SCb10がアサートされ、次のアドレス
信号AD1,AD2の出力が開始されるバスサイクルをキャッ
シュ２のステートSR1と称する。このキャッシュ２のス
テートSR1の間にキャッシュ２がヒットしたか否かが判
定される。この判定の結果、キャッシュヒットであれば
次のバスサイクルであるステートSR2Hの間に、キャッシ
ュヒット信号であるレディ信号SCb12及びデータ信号SD
がアサートされ、CPU1に対してデータが転送される。
信号AD1,AD2の出力が開始されるバスサイクルをキャッ
シュ２のステートSR1と称する。このキャッシュ２のス
テートSR1の間にキャッシュ２がヒットしたか否かが判
定される。この判定の結果、キャッシュヒットであれば
次のバスサイクルであるステートSR2Hの間に、キャッシ
ュヒット信号であるレディ信号SCb12及びデータ信号SD
がアサートされ、CPU1に対してデータが転送される。
次に、キャッシュミスが生じてCPU1からリードアクセ
ス要求があった単一データを含む４ワードのデータがリ
ードされる手順について説明する。
ス要求があった単一データを含む４ワードのデータがリ
ードされる手順について説明する。
キャッシュ２がキャッシュミスが発生したと判定する
と、CPU1がリードアクセスした単一データを含む４ワー
ドのデータがシステムバスSBに接続されているメモリシ
ステム３からラウンドロビン方式でリードされる。
と、CPU1がリードアクセスした単一データを含む４ワー
ドのデータがシステムバスSBに接続されているメモリシ
ステム３からラウンドロビン方式でリードされる。
第６図のタイミングチャートはこの状態を示してい
る。なお、第６図において各制御信号はローアクティブ
である。
る。なお、第６図において各制御信号はローアクティブ
である。
まず、CPU1からリードアクセス要求があったステート
SR1において、キャッシュ２はキャッシュミスと判定す
ると、次のバスサイクルであるステートSR2M以降キャッ
シュヒット信号であるレディ信号SCb12はアサートせ
ず、システムバスバッファ６に対する制御信号SCeをア
サートしてメモリシステム３に対してリード動作の起動
をかける。
SR1において、キャッシュ２はキャッシュミスと判定す
ると、次のバスサイクルであるステートSR2M以降キャッ
シュヒット信号であるレディ信号SCb12はアサートせ
ず、システムバスバッファ６に対する制御信号SCeをア
サートしてメモリシステム３に対してリード動作の起動
をかける。
キャッシュ２は、マルチプレクサ８に対するマルチプ
レクサ制御信号SC2をアサートし、キャッシュ２から出
力されるアドレス信号CAD2（CPU1によりアクセスされた
アドレス値“n"を“＋1"インクリメントした値“ｎ＋
1"）をアドレス信号AD3としてシステムバスバッファ６
へ出力する。このアドレス“ｎ＋1"に対してメモリシス
テム３から転送されて来たレディ信号であるシステムバ
スバッファ６から出力された制御信号SCcに含まれる信
号SCc12は、マルチプレクサ７への制御信号である信号S
C1がアサートされているので、制御信号SCbとしてCPU1
へ、また制御信号CSCbに含まれる信号CSCb12としてキャ
ッシュ２へそれぞれ送られる。
レクサ制御信号SC2をアサートし、キャッシュ２から出
力されるアドレス信号CAD2（CPU1によりアクセスされた
アドレス値“n"を“＋1"インクリメントした値“ｎ＋
1"）をアドレス信号AD3としてシステムバスバッファ６
へ出力する。このアドレス“ｎ＋1"に対してメモリシス
テム３から転送されて来たレディ信号であるシステムバ
スバッファ６から出力された制御信号SCcに含まれる信
号SCc12は、マルチプレクサ７への制御信号である信号S
C1がアサートされているので、制御信号SCbとしてCPU1
へ、また制御信号CSCbに含まれる信号CSCb12としてキャ
ッシュ２へそれぞれ送られる。
この際、キャッシュ２は再読出し要求信号SCdをアサ
ートすることにより、CPU1に対して再読出しを要求す
る。しかし、キャッシュ２はアドレス信号AD1（アドレ
ス値“m"）及びアドレス信号AD3（アドレス値“ｎ＋
1"）に対してメモリシステム３から転送されるデータ信
号SDを第１ワード目のデータとしてレディ信号SCc12と
共に入力し、CPU1のリードアクセス動作が終了する。
ートすることにより、CPU1に対して再読出しを要求す
る。しかし、キャッシュ２はアドレス信号AD1（アドレ
ス値“m"）及びアドレス信号AD3（アドレス値“ｎ＋
1"）に対してメモリシステム３から転送されるデータ信
号SDを第１ワード目のデータとしてレディ信号SCc12と
共に入力し、CPU1のリードアクセス動作が終了する。
この後、CPU1は再読出し要求を受付けているので、前
のサイクルと同じアドレス値（“m",“n"）を出力し、
バスサイクルを起動する。以降、キャッシュ２は、第１
ワード目のデータを読込んだ際と同様に、ラウンドロビ
ン方式でアドレス信号CAD2を“ｎ＋2",“ｎ＋3"と順次
インクリメントし、第２ワード目，第３ワード目のデー
タを読込む。第４ワード目のデータを読込む場合、キャ
ッシュ２は再読出し要求信号SCdはアサートせず、シス
テムバスバッファ６から出力されるレディ信号SCc12と
第４ワード目のデータとをCPU1とキャッシュ２とへ同時
に読込む。
のサイクルと同じアドレス値（“m",“n"）を出力し、
バスサイクルを起動する。以降、キャッシュ２は、第１
ワード目のデータを読込んだ際と同様に、ラウンドロビ
ン方式でアドレス信号CAD2を“ｎ＋2",“ｎ＋3"と順次
インクリメントし、第２ワード目，第３ワード目のデー
タを読込む。第４ワード目のデータを読込む場合、キャ
ッシュ２は再読出し要求信号SCdはアサートせず、シス
テムバスバッファ６から出力されるレディ信号SCc12と
第４ワード目のデータとをCPU1とキャッシュ２とへ同時
に読込む。
このようにして、CPU1はアドレス値（“m",“n"）の
単一データを読込み、キャッシュ２はCPU1がリードアク
セスしたデータを含む４ワードのデータを読込む。
単一データを読込み、キャッシュ２はCPU1がリードアク
セスしたデータを含む４ワードのデータを読込む。
上述のような従来のキャッシュシステムを有するデー
タ処理装置においては、CPU1がキャッシュ２に対して単
一データをリードアクセスした際にキャッシュミスが発
生すると、CPU1は３回の再読出しを実行した後にのみリ
ードアクセスしたデータを読出すことが出来る。
タ処理装置においては、CPU1がキャッシュ２に対して単
一データをリードアクセスした際にキャッシュミスが発
生すると、CPU1は３回の再読出しを実行した後にのみリ
ードアクセスしたデータを読出すことが出来る。
即ち、CPU1は必要とするデータを読出すのに第６図に
示す例においては12バスサイクルが必要になる。しか
も、キャッシュ２がCPU1に対していずれも再読出し動作
を要求しているので、その間はCPU1の内部処理、たとえ
ばパイプライン処理等の実行は継続することが出来ず、
CPU1の処理能力を低下させる要因になる。また、CPU1内
部では、再読出し要求を判定するためにその内部処理に
時間が必要になり、より多くのバスサイクルが必要にな
る可能性がある。
示す例においては12バスサイクルが必要になる。しか
も、キャッシュ２がCPU1に対していずれも再読出し動作
を要求しているので、その間はCPU1の内部処理、たとえ
ばパイプライン処理等の実行は継続することが出来ず、
CPU1の処理能力を低下させる要因になる。また、CPU1内
部では、再読出し要求を判定するためにその内部処理に
時間が必要になり、より多くのバスサイクルが必要にな
る可能性がある。
このような問題を回避するには、CPU1内部に特別な回
路、たとえば再読出し要求の有無に拘わらずに同一サイ
クルでリードアクセスが実現可能な回路等を付加してバ
スサイクルの低減を図る必要がある。
路、たとえば再読出し要求の有無に拘わらずに同一サイ
クルでリードアクセスが実現可能な回路等を付加してバ
スサイクルの低減を図る必要がある。
この発明はキャッシュミスが発生した場合にはCPUに
よるデータアクセスをキャッシュからの信号で停止させ
るようにすることにより、キャッシュミス時のバスサイ
クルを低減すると共に、CPUには内部処理を継続せしめ
るようにして処理の効率化が図れるデータ処理装置を提
供することを目的とする。
よるデータアクセスをキャッシュからの信号で停止させ
るようにすることにより、キャッシュミス時のバスサイ
クルを低減すると共に、CPUには内部処理を継続せしめ
るようにして処理の効率化が図れるデータ処理装置を提
供することを目的とする。
本発明のキャッシュシステムを有するデータ処理装置
は、CPUと、該CPUによりアクセスされるデータを記憶し
たメモリと、該メモリに記憶されているデータの一部を
記憶するキャッシュとを有するデータ処理装置におい
て、前記CPUによりアクセスされたデータが前記キャッ
シュに記憶されていないキャッシュミス状態を検出する
検出手段と、該検出手段がキャッシュミス状態を検出し
た場合に有効になり、アクセス対象のデータを先頭とし
て読み、後記第４の手段を介して他のデータを順次前記
メモリから読出す第１の手段と、該第１の手段が有効で
ある期間、前記CPUに対して新たなバスサイクルの起動
を停止させる第２の手段と、前記CPUによるキャッシュ
メモリへのアクセスに際して有効になり、前記第１の手
段により前記メモリから読出されたアクセス対象のデー
タを前記CPUへ読込ませた後に無効になる第３の手段
と、該第３の手段が無効になった後に、前記アクセス対
象のデータに続く他のデータを前記第１の手段に前記メ
モリから読出させる第４の手段と、前記第１の手段によ
り前記メモリから読出されるデータを前記キャッシュへ
読込ませる第５の手段とを備えたことを特徴とする。
は、CPUと、該CPUによりアクセスされるデータを記憶し
たメモリと、該メモリに記憶されているデータの一部を
記憶するキャッシュとを有するデータ処理装置におい
て、前記CPUによりアクセスされたデータが前記キャッ
シュに記憶されていないキャッシュミス状態を検出する
検出手段と、該検出手段がキャッシュミス状態を検出し
た場合に有効になり、アクセス対象のデータを先頭とし
て読み、後記第４の手段を介して他のデータを順次前記
メモリから読出す第１の手段と、該第１の手段が有効で
ある期間、前記CPUに対して新たなバスサイクルの起動
を停止させる第２の手段と、前記CPUによるキャッシュ
メモリへのアクセスに際して有効になり、前記第１の手
段により前記メモリから読出されたアクセス対象のデー
タを前記CPUへ読込ませた後に無効になる第３の手段
と、該第３の手段が無効になった後に、前記アクセス対
象のデータに続く他のデータを前記第１の手段に前記メ
モリから読出させる第４の手段と、前記第１の手段によ
り前記メモリから読出されるデータを前記キャッシュへ
読込ませる第５の手段とを備えたことを特徴とする。
本発明のキャッシュシステムを有するデータ処理装置
では、CPUが指定したアドレスのデータがCPUとキャッシ
ュとに最初は同時に並列に読込まれ、CPUがリードアク
セスを終了した後に、残りの複数のデータがキャッシュ
に読込まれる。また、CPUは新たなアドレス信号及びバ
ス制御信号等はアサートしないが、CPUの内部処理、た
とえばパイプライン処理等の実行は継続される。
では、CPUが指定したアドレスのデータがCPUとキャッシ
ュとに最初は同時に並列に読込まれ、CPUがリードアク
セスを終了した後に、残りの複数のデータがキャッシュ
に読込まれる。また、CPUは新たなアドレス信号及びバ
ス制御信号等はアサートしないが、CPUの内部処理、た
とえばパイプライン処理等の実行は継続される。
以下、本発明をその実施例を示す図面に基づいて詳述
する。
する。
第１図は本発明のデータ処理装置の一構成例のCPU1及
びキャッシュ２の周辺部の構成を示したブロック図であ
る。なお、本実施例では、CPU1から単一データのリード
アクセスに対してキャッシュ２がキャッシュミスした際
に、メモリシステム３から複数のデータが転送されるブ
ロック転送でのみメモリシステム３がアクセスされる構
成を採っている。また、第１図に示した構成は第４図に
示した従来例と類似しているが、CPU1自体には外部から
の制御信号により内部処理、たとえばパイプライン処理
等は続行させる一方、CPU1が外部に対して新たなバスサ
イクルの実行を中止するアイドル状態のような機能を付
加している。
びキャッシュ２の周辺部の構成を示したブロック図であ
る。なお、本実施例では、CPU1から単一データのリード
アクセスに対してキャッシュ２がキャッシュミスした際
に、メモリシステム３から複数のデータが転送されるブ
ロック転送でのみメモリシステム３がアクセスされる構
成を採っている。また、第１図に示した構成は第４図に
示した従来例と類似しているが、CPU1自体には外部から
の制御信号により内部処理、たとえばパイプライン処理
等は続行させる一方、CPU1が外部に対して新たなバスサ
イクルの実行を中止するアイドル状態のような機能を付
加している。
第１図において、参照符号１はCPU、２はキャッシ
ュ、３はメモリシステム、６はシステムバスバッファ、
８はマルチプレクサ、９はOR論理回路、SBはシステムバ
スである。
ュ、３はメモリシステム、６はシステムバスバッファ、
８はマルチプレクサ、９はOR論理回路、SBはシステムバ
スである。
システムバスバッファ６はCPU1及びキャッシュ２とシ
ステムバスSBとの間の共通のインターフェイスとして備
えられている。
ステムバスSBとの間の共通のインターフェイスとして備
えられている。
これらのCPU1,キャッシュ２及びシステムバスバッフ
ァ６間において送受される信号は、制御信号，アドレス
信号，データ信号に大別される。
ァ６間において送受される信号は、制御信号，アドレス
信号，データ信号に大別される。
制御信号SCaはCPU1,キャッシュ2,システムバスバッフ
ァ６間の双方向共通制御信号として利用される。一方、
CPU1がバスマスタである場合にのみ使用される制御信号
SCb1はCPU1とキャッシュ２との間の双方向信号及びCPU1
とシステムバスバスバッファ６との間の双方向信号とし
て利用される。
ァ６間の双方向共通制御信号として利用される。一方、
CPU1がバスマスタである場合にのみ使用される制御信号
SCb1はCPU1とキャッシュ２との間の双方向信号及びCPU1
とシステムバスバスバッファ６との間の双方向信号とし
て利用される。
CPU1へ入力される制御信号SCb14はキャッシュ２から
出力されるレディ信号SCb12とメモリシステム３からシ
ステムバスバッファ６を経由して出力されるレディ信号
SCc12とのOR論理回路９によるOR信号であり、データの
転送終了をCPU1へ伝えるために使用される。
出力されるレディ信号SCb12とメモリシステム３からシ
ステムバスバッファ６を経由して出力されるレディ信号
SCc12とのOR論理回路９によるOR信号であり、データの
転送終了をCPU1へ伝えるために使用される。
なお、レディ信号SCb12は、キャッシュヒットした場
合にはキャッシュヒット信号として使用される。
合にはキャッシュヒット信号として使用される。
制御信号SCc15は、メモリシステム３からのリードア
クセスに対するバスアクセス異常信号であり、レディ信
号SCc12と共にCPU1又はキャッシュ２に対して出力され
る。この信号は、たとえばそのリードアクセス動作が不
適切なアクセスであったことを知らせるために利用され
る。
クセスに対するバスアクセス異常信号であり、レディ信
号SCc12と共にCPU1又はキャッシュ２に対して出力され
る。この信号は、たとえばそのリードアクセス動作が不
適切なアクセスであったことを知らせるために利用され
る。
信号SCeはキャッシュ２からメモリシステム３への動
作許可信号である。信号SCfはCPU1に対して新たなバス
サイクルの実行を中止させてアドレス信号あるいはバス
制御信号を起動させないようにキャッシュ２からCPU1を
制御するための信号である。
作許可信号である。信号SCfはCPU1に対して新たなバス
サイクルの実行を中止させてアドレス信号あるいはバス
制御信号を起動させないようにキャッシュ２からCPU1を
制御するための信号である。
アドレス信号AD1はCPU1からキャッシュ２及びシステ
ムバスバッファ６へ伝えられる。CPU1がバスマスタであ
る場合にのみ使用されるアドレス信号AD2はCPU1からキ
ャッシュ２及びマルチプレクサ８へ伝えられる。キャッ
シュ２がバスマスタである場合にのみ使用されるアドレ
ス信号CAD2はキャッシュ２からマルチプレクサ８へ伝え
られる。
ムバスバッファ６へ伝えられる。CPU1がバスマスタであ
る場合にのみ使用されるアドレス信号AD2はCPU1からキ
ャッシュ２及びマルチプレクサ８へ伝えられる。キャッ
シュ２がバスマスタである場合にのみ使用されるアドレ
ス信号CAD2はキャッシュ２からマルチプレクサ８へ伝え
られる。
キャッシュ２から出力されるマルチプレクサ制御信号
SC2に従って、マルチプレクサ８はアドレス信号AD2とCA
D2との内のいずれか一方を選択してアドレス信号AD3と
してシステムバスバッファ６へ出力する。
SC2に従って、マルチプレクサ８はアドレス信号AD2とCA
D2との内のいずれか一方を選択してアドレス信号AD3と
してシステムバスバッファ６へ出力する。
なお、データ信号SDは、CPU1,キャッシュ2,システム
バスバッファ６相互間において双方向共通信号として利
用される。また、φはCPU1及びキャッシュ２に与えられ
るクロックである。
バスバッファ６相互間において双方向共通信号として利
用される。また、φはCPU1及びキャッシュ２に与えられ
るクロックである。
このような構成の本発明のキャッシュシステムにおい
て、CPU1がキャッシュ２を使用し、キャッシュヒット及
びキャッシュミスした場合の動作について、第２図及び
第３図のタイミングチャートを参照して以下に説明す
る。なお、以下の説明では、CPU1のアクセスはキャッシ
ュ２に対して行われていることを前提としているので、
制御信号SCaはキャッシュ２を有効な状態にしているも
のとする。
て、CPU1がキャッシュ２を使用し、キャッシュヒット及
びキャッシュミスした場合の動作について、第２図及び
第３図のタイミングチャートを参照して以下に説明す
る。なお、以下の説明では、CPU1のアクセスはキャッシ
ュ２に対して行われていることを前提としているので、
制御信号SCaはキャッシュ２を有効な状態にしているも
のとする。
CPU1は、第２図に示す如きクロックφのタイミングT1
〜T4（第２図ではT1234として示されている）を１バス
サイクルとしており、単一データのリードアクセスに際
しては、ウェイト無しの２バスサイクルでその動作が完
了する。
〜T4（第２図ではT1234として示されている）を１バス
サイクルとしており、単一データのリードアクセスに際
しては、ウェイト無しの２バスサイクルでその動作が完
了する。
第２図は、CPU1からの単一データのキャッシュ２に対
するリードアクセスに際して、キャッシュヒットした場
合のノーウェイト動作の実行状態を示すタイミングチャ
ートである。
するリードアクセスに際して、キャッシュヒットした場
合のノーウェイト動作の実行状態を示すタイミングチャ
ートである。
また第２図において、［CPU→］は、CPU1から出力さ
れる信号を示しており、アドレス信号AD1（アドレス値
“m"）はアドレス上位28ビットを、アドレス信号AD2
（アドレス値“n"）はアドレス下位２ビットをそれぞれ
示している。
れる信号を示しており、アドレス信号AD1（アドレス値
“m"）はアドレス上位28ビットを、アドレス信号AD2
（アドレス値“n"）はアドレス下位２ビットをそれぞれ
示している。
制御信号SCb10,SCb11は共に制御信号SCb1に含まれる
信号である。前者のSCb10はCPU1が外部デバイスに対し
てバスアクセスを開始することを知らせるために１バス
サイクルに亙ってアサートされる。後者のScb11はデー
タの確定を期待する信号であり、制御信号SCb10がアサ
ートされたタイミングT4の立上がり（以降、T4↑にて表
す）時点からアサートを開始する。
信号である。前者のSCb10はCPU1が外部デバイスに対し
てバスアクセスを開始することを知らせるために１バス
サイクルに亙ってアサートされる。後者のScb11はデー
タの確定を期待する信号であり、制御信号SCb10がアサ
ートされたタイミングT4の立上がり（以降、T4↑にて表
す）時点からアサートを開始する。
一方、［キャッシュ２→］は、キャッシュ２から出力
される信号を示しており、キャッシュヒットした場合
に、キャッシュヒットを示すレディ信号SCb12及びデー
タ信号SDが出力される。この際、キャッシュ２はバスマ
スタにはなっていないので、マルチプレクサ８を制御す
る信号SC2及びメモリシステム３に対して動作の許可を
要求する制御信号SCeはネゲートされた状態になってい
る。
される信号を示しており、キャッシュヒットした場合
に、キャッシュヒットを示すレディ信号SCb12及びデー
タ信号SDが出力される。この際、キャッシュ２はバスマ
スタにはなっていないので、マルチプレクサ８を制御す
る信号SC2及びメモリシステム３に対して動作の許可を
要求する制御信号SCeはネゲートされた状態になってい
る。
リードキャッシュヒット時の本発明のデータ処理装置
の動作は以下の如くである。
の動作は以下の如くである。
CPU1により信号SCb10がアサートされ、次のアドレス
信号AD1,AD2の出力が開始されるバスサイクルをキャッ
シュ２のステートSR1と称する。このキャッシュ２のス
テートSR1の間にキャッシュ２がヒットしたか否かが判
断される。この判定の結果、キャッシュヒットであれ
ば、次のバスサイクルであるステートSR2Hの間にキャッ
シュヒット信号であるレディ信号SCb12及びデータ信号S
Dがアサートされ、CPU1に対してデータが転送される。
信号AD1,AD2の出力が開始されるバスサイクルをキャッ
シュ２のステートSR1と称する。このキャッシュ２のス
テートSR1の間にキャッシュ２がヒットしたか否かが判
断される。この判定の結果、キャッシュヒットであれ
ば、次のバスサイクルであるステートSR2Hの間にキャッ
シュヒット信号であるレディ信号SCb12及びデータ信号S
Dがアサートされ、CPU1に対してデータが転送される。
次に、キャッシュミスしてCPU1からリードアクセス要
求があった単一データを含む４ワードのデータがリード
される場合の本発明のデータ処理装置の動作手順につい
て説明する。
求があった単一データを含む４ワードのデータがリード
される場合の本発明のデータ処理装置の動作手順につい
て説明する。
キャッシュ２がキャッシュミスが発生したと判定する
と、CPUがリードアクセスした単一データを含む４ワー
ドのデータがシステムバスSBに接続されているメモリシ
ステム３からラウンドロビン方式でリードされる。
と、CPUがリードアクセスした単一データを含む４ワー
ドのデータがシステムバスSBに接続されているメモリシ
ステム３からラウンドロビン方式でリードされる。
この動作を第３図のリードキャッシュミス時のタイミ
ングチャートに示す。なお、図中の各制御信号はローア
クティブである。
ングチャートに示す。なお、図中の各制御信号はローア
クティブである。
まず、CPU1からリードアクセス要求があったステート
SR1において、キャッシュ２はキャッシュミスと判定す
ると、次のバスサイクルであるステートSR2M以降キャッ
シュヒット信号であるレディ信号SCb12はアサートせ
ず、システムバスバッファ６に対する制御信号SCeをア
サートしてメモリシステム３に対してリード動作の起動
をかける。
SR1において、キャッシュ２はキャッシュミスと判定す
ると、次のバスサイクルであるステートSR2M以降キャッ
シュヒット信号であるレディ信号SCb12はアサートせ
ず、システムバスバッファ６に対する制御信号SCeをア
サートしてメモリシステム３に対してリード動作の起動
をかける。
キャッシュ２は、マルチプレクサ８に対するマルチプ
レクサ制御信号SC2をアサートし、キャッシュ２から出
力されるアドレス信号CAD2（CPU1によりアクセスされた
アドレス値“n"）をアドレス信号AD3としてシステムバ
スバッファ６へ出力する。このアドレスに対してメモリ
システム３から転送されて来たレディ信号SCc12はキャ
ッシュ２へ入力されると共に、OR論理回路９からCPU1へ
レディ信号SCb14として入力される。
レクサ制御信号SC2をアサートし、キャッシュ２から出
力されるアドレス信号CAD2（CPU1によりアクセスされた
アドレス値“n"）をアドレス信号AD3としてシステムバ
スバッファ６へ出力する。このアドレスに対してメモリ
システム３から転送されて来たレディ信号SCc12はキャ
ッシュ２へ入力されると共に、OR論理回路９からCPU1へ
レディ信号SCb14として入力される。
この際、現在のバスサイクルのステートSRM2でCPU1に
対して新たなバスサイクルの起動を停止させる制御信号
SCfがアサートされる。
対して新たなバスサイクルの起動を停止させる制御信号
SCfがアサートされる。
システムバスバッファ６からのレディ信号SCc12とデ
ータ信号SDとが共にアサートされると、CPU1とキャッシ
ュ２とはタイミングT3↓において同時にサンプリング
し、データをリードする。そして、CPU1は制御信号SCb1
1をネゲートして単一データのリードアクセスを終了す
る。
ータ信号SDとが共にアサートされると、CPU1とキャッシ
ュ２とはタイミングT3↓において同時にサンプリング
し、データをリードする。そして、CPU1は制御信号SCb1
1をネゲートして単一データのリードアクセスを終了す
る。
この時点では上述の如く既にキャッシュ２からの制御
信号SCfはアサートされているので、次の新たなバスサ
イクルはアサートされず、アドレス信号AD1（“m"）,AD
2（“n"）は共に以前の値を保持している。この間、CPU
1は内部処理、たとえばパイプライン処理等の実行を継
続することが可能である。
信号SCfはアサートされているので、次の新たなバスサ
イクルはアサートされず、アドレス信号AD1（“m"）,AD
2（“n"）は共に以前の値を保持している。この間、CPU
1は内部処理、たとえばパイプライン処理等の実行を継
続することが可能である。
この後、キャッシュ２はアドレス信号CAD2を１バスサ
イクル単位でラウンドロビン方式により“ｎ＋1",“ｎ
＋2",“ｎ＋3"と順次インクリメントしつつメモリシス
テム３をアクセスしてそれぞれに対応する第2,第3,第４
ワード目のデータをリードする。
イクル単位でラウンドロビン方式により“ｎ＋1",“ｎ
＋2",“ｎ＋3"と順次インクリメントしつつメモリシス
テム３をアクセスしてそれぞれに対応する第2,第3,第４
ワード目のデータをリードする。
なお、キャッシュ２はアドレス信号CAD2として“ｎ＋
3"を出力している間に、次のバスサイクルからCPU1が通
常のアクセスを可能とすべく制御信号SCfをネゲートす
る。
3"を出力している間に、次のバスサイクルからCPU1が通
常のアクセスを可能とすべく制御信号SCfをネゲートす
る。
以上に詳述した如く本発明のキャッシュシステムを有
するデータ処理装置では、CPUが指定したアドレスのデ
ータがCPUとキャッシュとに最初は同時に並列に読込ま
れ、CPUがリードアクセスを終了した後に、キャッシュ
は残りの複数のデータの読込みを実行する。
するデータ処理装置では、CPUが指定したアドレスのデ
ータがCPUとキャッシュとに最初は同時に並列に読込ま
れ、CPUがリードアクセスを終了した後に、キャッシュ
は残りの複数のデータの読込みを実行する。
また、CPUはアクセス対象のデータを読込んだ後、メ
モリへのアクセスを禁じられるから、新たなアドレス信
号及びバス制御信号等はアサートしないが、CPUの内部
処理、たとえばパイプライン処理等の実行は継続する。
これにより、CPUによる単一データのアクセスは、従来
のキャッシュが再読出し動作で残りの複数のデータをリ
ードする場合よりも迅速に処理され、且つCPUの内部処
理も従来よりも迅速に実行される。
モリへのアクセスを禁じられるから、新たなアドレス信
号及びバス制御信号等はアサートしないが、CPUの内部
処理、たとえばパイプライン処理等の実行は継続する。
これにより、CPUによる単一データのアクセスは、従来
のキャッシュが再読出し動作で残りの複数のデータをリ
ードする場合よりも迅速に処理され、且つCPUの内部処
理も従来よりも迅速に実行される。
第１図は本発明に係るデータ処理装置のCPU及びキャッ
シュの周辺の構成を示すブロック図、第２図はそのキャ
ッシュヒット時の動作手順を示すタイミングチャート、
第３図は同じくそのキャッシュミス時のデータアクセス
方法の手順を示すタイミングチャート、第４図は従来の
データ処理装置のCPU及びキャッシュの周辺の構成を示
すブロック図、第５図はそのキャッシュヒット時の動作
手順を示すタイミングチャート、第６図は同じくそのキ
ャッシュミス時の動作手順を示すタイミングチャートで
ある。 CAD2……アドレス信号、SCf,SCe,SCb11……制御信号、S
D……データ信号、SB……システムバス、１……CPU、２
……キャッシュ、３……メモリシステム なお、図中、同一符号は同一、又は相当部分を示す。
シュの周辺の構成を示すブロック図、第２図はそのキャ
ッシュヒット時の動作手順を示すタイミングチャート、
第３図は同じくそのキャッシュミス時のデータアクセス
方法の手順を示すタイミングチャート、第４図は従来の
データ処理装置のCPU及びキャッシュの周辺の構成を示
すブロック図、第５図はそのキャッシュヒット時の動作
手順を示すタイミングチャート、第６図は同じくそのキ
ャッシュミス時の動作手順を示すタイミングチャートで
ある。 CAD2……アドレス信号、SCf,SCe,SCb11……制御信号、S
D……データ信号、SB……システムバス、１……CPU、２
……キャッシュ、３……メモリシステム なお、図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畑 雅之 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭63−249240（ＪＰ，Ａ)
Claims (1)
- 【請求項１】CPUと、該CPUによりアクセスされるデータ
を記憶したメモリと、該メモリに記憶されているデータ
の一部を記憶するキャッシュとを有するデータ処理装置
において、 前記CPUによりアクセスされたデータが前記キャッシュ
に記憶されていないキャッシュミス状態を検出する検出
手段と、 該検出手段がキャッシュミス状態を検出した場合に有効
になり、アクセス対象のデータを先頭として読み、後記
第４の手段を介して他のデータを順次前記メモリから読
出す第１の手段と、 該第１の手段が有効である期間、前記CPUに対して新た
なバスサイクルの起動を停止させる第２の手段と、 前記CPUによるキャッシュメモリへのアクセスに際して
有効になり、前記第１の手段により前記メモリから読出
されたアクセス対象のデータを前記CPUへ読込ませた後
に無効になる第３の手段と、 該第３の手段が無効になった後に、前記アクセス対象の
データに続く他のデータを前記第１の手段に前記メモリ
から読出させる第４の手段と、 前記第１の手段により前記メモリから読出されるデータ
を前記キャッシュへ読込ませる第５の手段と を備えたことを特徴とするキャッシュを有するデータ処
理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010839A JP3018038B2 (ja) | 1990-01-18 | 1990-01-18 | キャッシュを有するデータ処理装置 |
| US08/377,300 US5459852A (en) | 1990-01-18 | 1995-01-23 | Cache bypass system with simultaneous initial transfer of target data to both processor and cache |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010839A JP3018038B2 (ja) | 1990-01-18 | 1990-01-18 | キャッシュを有するデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214247A JPH03214247A (ja) | 1991-09-19 |
| JP3018038B2 true JP3018038B2 (ja) | 2000-03-13 |
Family
ID=11761521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010839A Expired - Lifetime JP3018038B2 (ja) | 1990-01-18 | 1990-01-18 | キャッシュを有するデータ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5459852A (ja) |
| JP (1) | JP3018038B2 (ja) |
Families Citing this family (9)
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| JP3442118B2 (ja) * | 1993-11-19 | 2003-09-02 | 富士通株式会社 | バッファ回路 |
| US5802323A (en) * | 1996-06-14 | 1998-09-01 | Advanced Micro Devices, Inc. | Transparent burst access to data having a portion residing in cache and a portion residing in memory |
| US5937431A (en) * | 1996-07-12 | 1999-08-10 | Samsung Electronics Co., Ltd. | Multi- node, multi-level cache- only memory architecture with relaxed inclusion |
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| US5944805A (en) * | 1997-08-21 | 1999-08-31 | Advanced Micro Devices, Inc. | System and method for transmitting data upon an address portion of a computer system bus during periods of maximum utilization of a data portion of the bus |
| US6308241B1 (en) * | 1997-12-22 | 2001-10-23 | U.S. Philips Corporation | On-chip cache file register for minimizing CPU idle cycles during cache refills |
| US7143264B2 (en) * | 2002-10-10 | 2006-11-28 | Intel Corporation | Apparatus and method for performing data access in accordance with memory access patterns |
| US6957317B2 (en) * | 2002-10-10 | 2005-10-18 | Intel Corporation | Apparatus and method for facilitating memory data access with generic read/write patterns |
| JP5003973B2 (ja) | 2008-07-04 | 2012-08-22 | トヨタ紡織株式会社 | 衝撃吸収部材及びそれを備えた車両用ドアトリム |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4156906A (en) * | 1977-11-22 | 1979-05-29 | Honeywell Information Systems Inc. | Buffer store including control apparatus which facilitates the concurrent processing of a plurality of commands |
| US4399506A (en) * | 1980-10-06 | 1983-08-16 | International Business Machines Corporation | Store-in-cache processor means for clearing main storage |
| US4571674A (en) * | 1982-09-27 | 1986-02-18 | International Business Machines Corporation | Peripheral storage system having multiple data transfer rates |
| US4740889A (en) * | 1984-06-26 | 1988-04-26 | Motorola, Inc. | Cache disable for a data processor |
| JPS63249240A (ja) * | 1987-04-03 | 1988-10-17 | Fujitsu Ltd | キヤツシユメモリシステムにおけるデ−タ転送制御方式 |
| US5134563A (en) * | 1987-07-02 | 1992-07-28 | International Business Machines Corporation | Sequentially processing data in a cached data storage system |
| US4888679A (en) * | 1988-01-11 | 1989-12-19 | Digital Equipment Corporation | Method and apparatus using a cache and main memory for both vector processing and scalar processing by prefetching cache blocks including vector data elements |
| US5185878A (en) * | 1988-01-20 | 1993-02-09 | Advanced Micro Device, Inc. | Programmable cache memory as well as system incorporating same and method of operating programmable cache memory |
| US5185879A (en) * | 1988-01-21 | 1993-02-09 | Akira Yamada | Cache system and control method therefor |
| US5027270A (en) * | 1988-10-11 | 1991-06-25 | Mips Computer Systems, Inc. | Processor controlled interface with instruction streaming |
-
1990
- 1990-01-18 JP JP2010839A patent/JP3018038B2/ja not_active Expired - Lifetime
-
1995
- 1995-01-23 US US08/377,300 patent/US5459852A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03214247A (ja) | 1991-09-19 |
| US5459852A (en) | 1995-10-17 |
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