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JP3017860B2 - 半導体基体およびその製造方法とその半導体基体を用いた半導体装置 - Google Patents

半導体基体およびその製造方法とその半導体基体を用いた半導体装置

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JP3017860B2
JP3017860B2 JP3253899A JP25389991A JP3017860B2 JP 3017860 B2 JP3017860 B2 JP 3017860B2 JP 3253899 A JP3253899 A JP 3253899A JP 25389991 A JP25389991 A JP 25389991A JP 3017860 B2 JP3017860 B2 JP 3017860B2
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semiconductor substrate
plane orientation
semiconductor
element formation
substrate
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進 吉川
章 須藤
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Toshiba Corp
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、能動素子の性能や特
性を最適化できる半導体基体およびその製造方法と、そ
の半導体基体を用いた半導体装置に関する。
【０００２】
【従来の技術】ＣＭＯＳ型の集積回路を集積する半導体
装置においては、同一基板上に、Ｎチャネル型ＭＯＳＦ
ＥＴ（以下、ＮＭＯＳと略す）、Ｐチャネル型ＭＯＳＦ
ＥＴ（以下、ＰＭＯＳと略す）を形成する。しかし、こ
のような装置において、ＮＭＯＳ、ＰＭＯＳそれぞれの
トランジスタの性能を最大限に引き出せるような構造が
現在、あると言うわけではない。
【０００３】すなわち、ＭＯＳ構造のトランジスタにお
いて、基板の面方位が、トランジスタの特性、例えばト
ランスコンダクタンスや、トランジスタの信頼性等に影
響をあたえるためである。（参考文献：M.Kinugawa et
al. IEDM Tech,Dig.P581 (1985).）
【０００４】
【発明が解決しようとする課題】現在用いられている一
つの面方位しか持たない半導体基体では、能動素子の性
能や特性を最適化できない。例えばＮＭＯＳ、ＰＭＯＳ
のトランジスタを形成するＣＭＯＳ型の半導体装置で
は、ＮＭＯＳ、ＰＭＯＳそれぞれのトランジスタの性能
を同時に最大限に引き出すことはできない。
【０００５】この発明は、上記のような点に顧みてなさ
れたもので、異なる導電型の能動素子それぞれの性能を
同時に最大限に引き出せるとともに、能動素子を装置に
最適な特性をもって形成することもできる半導体基体お
よびその製造方法と、その基体を用いた半導体装置を提
供することを目的とするものである。
【０００６】
【課題を解決するための手段】この発明の半導体基体
は、第１の面方位を有する部分とこの部分にほぼ平行な
第２の面方位を有する部分とを有するようにした。
【０００７】また、この発明の半導体装置は、上記基体
を用い、第１の面方位を有する部分および第２の面方位
を有する部分それぞれに能動素子を形成して構成するよ
うにした。
【０００８】
【作用】上記半導体基体によれば、第１の面方位を有す
る部分とこの部分にほぼ平行な第２の面方位を有する部
分とを有しているので、例えば異なる導電型の能動素子
を、第１、第２の面方位を有する部分にそれぞれ形成す
れば、異なる導電型の能動素子の性能を同時に最大限に
引き出すことが可能となる。
【０００９】また、第１の面方位を有する部分に形成さ
れた能動素子と、第２の面方位を有する部分に形成され
た能動素子とでは、その性能ばかりでなく、特性も種々
変わる。この点を利用すれば、能動素子を、第１の面方
位を有する部分に形成するか、第２の面方位を有する部
分に形成するか、を選ぶことにより、半導体装置に最適
な特性を持つ能動素子を形成することも可能となる。こ
のようにして得られた半導体装置においては、その性能
が向上する等の利点が得られるようになる。
【００１０】上記半導体基体の具体的な製法としては、
まず、主表面に第１の面方位を有する第１の半導体単結
晶、および主表面に前記第１の面方位と異なる第２の面
方位を有する第２の半導体単結晶をそれぞれ用意し、前
記第１の半導体単結晶の主表面と前記第２の半導体単結
晶の主表面とを互いに貼り合わせ、前記第１の半導体単
結晶に、前記第２の半導体単結晶が露出する開口部を少
なくとも１つ形成することにより得ることができる。
【００１１】さらに、前記開口部内に前記第２の半導体
単結晶を種結晶とした半導体で成るエピタキシャル層を
成長させれば、第１の面方位を有する部分と第２の面方
位を有する部分とが、互いにほぼ平行となるばかりでな
く、互いにほぼフラットな関係とすることもできる。
【００１２】このようにして得た半導体基体であると、
第１の面方位を有する部分と第２の面方位を有する部分
との間の段差が軽減するので、内部配線層によっての能
動素子どうしの接続が容易となる利点が得られるように
なる。
【００１３】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。尚、この説明において、全図にわたり共通
部分には共通の参照符号を用いることで、重複説明を避
けることにする。図１〜図６は、この発明の第１の実施
例に係わる半導体装置を製造工程順に示す断面図であ
る。まず、主表面に（１００）面を露呈したシリコン基
板１０と、主表面に（１１０）を露呈したシリコン基板
１２を用意する（図１）。
【００１４】次いで、シリコン基板１０と基板１２とを
それぞれ貼り合わせ、シリコン基体２０を得る（図
２）。この２枚の基板の貼り合わせは、例えば鏡面接着
により行う。
【００１５】次いで、シリコン基板１０の主表面上に、
例えばシリコン酸化膜から成るマスク材１４をデポジシ
ョンする。次いで、マスク材１４上に、ホトレジスト
（図示せず）を塗布し、次いで、写真蝕刻法によりこの
ホトレジストをパターニングする。次いで、このホトレ
ジストをマスクとしてマスク材１４をパターニングし、
このマスク材１４にシリコン基板１０の主表面が露出す
る窓１６を開ける。次いで、マスク材１４をマスクに、
シリコン基板１０をエッチングし、シリコン基板１２の
主表面が露出する開口部１８を得る（図３）。
【００１６】尚、開口部１８の形成を容易とするため
に、基板１０を、図２に示した貼り合わせ工程以前、ま
たは貼り合わせ工程以後に、ポリッシュし、その膜厚を
減らしても良い。
【００１７】次いで、マスク材１４を除去する。以上の
ような工程を経ることにより、シリコン基体２０は、互
いにほぼ平行で部分的に異なる面方位を有する部分を持
つようになる（図４）。
【００１８】次いで、ホトレジスト（図示せず）をマス
クにＰ型の不純物を（１００）の面方位を持つ基板１０
内に導入する。次いで、新たなホトレジスト（図示せ
ず）をマスクにＮ型の不純物を（１１０）の面方位を持
つ基板１２内に導入する。次いで、導入された不純物を
活性化させ、Ｐ型のウェル２２を基板１０内に、および
Ｎ型のウェル２４を基板１２内にそれぞれ形成する（図
５）。
【００１９】次いで、Ｐ型のウェル２２内にＮＭＯＳ２
６を、また、Ｎ型のウェル２４内にＰＭＯＳ２８をそれ
ぞれ形成することにより、この発明の第１の実施例に係
わる半導体装置が完成する。
【００２０】このように、この発明によれば、シリコン
基体２０が複数の異なる面方位を有しており、ＮＭＯＳ
およびＰＭＯＳはそれぞれ、そのパフォーマンスを最大
限に引き出せる面方位の部分に形成されることにより、
高性能な半導体デバイスが得られる。第１の実施例で
は、その一例として（１００）の面方位を持つ基板１０
にＰＭＯＳを形成し、（１１０）の面方位を持つ基板１
２にＮＭＯＳ２８を形成している。このような半導体デ
バイスを集積して集積回路を得ると、高性能な半導体集
積回路装置が実現される。図７〜図１１は、この発明の
第２の実施例に係わる半導体装置を製造工程順に示す断
面図である。まず、主表面に（１００）面を露呈したＰ
型のシリコン基板１０と、主表面に（１１０）を露呈し
たＮ型のシリコン基板１２を用意する（図７）。次い
で、シリコン基板１０と基板１２とを、例えば鏡面接着
により互いに貼り合わせ、シリコン基体４０を得る（図
８）。
【００２１】次いで、図３を参照して説明した方法と同
様な方法によって、例えばシリコン酸化膜から成り、Ｐ
型基板３０上に形成されたマスク材１４をマスクに、Ｐ
型基板３０をエッチングし、Ｎ型基板３２が露出する開
口部１８を得る（図９）。
【００２２】次いで、マスク材１４を除去する。以上の
ような工程を経ることにより、シリコン基体４０は、部
分的に異なる面方位を持つようになり、かつ異なる面方
位の部分においてそれぞれ、異なる導電型を得ることが
できる（図１０）。
【００２３】次いで、Ｐ型基板３０内にＮＭＯＳ２６
を、また、Ｎ型基板３２内にＰＭＯＳ２８をそれぞれ形
成することにより、この発明の第２の実施例に係わる半
導体装置が完成する。
【００２４】上記のような装置によれば、第１の実施例
と同様、ＮＭＯＳおよびＰＭＯＳがそれぞれ、そのパフ
ォーマンスを最大限に引き出せる面方位の部分に形成さ
れることにより、高性能な半導体デバイスが得られる。
また、２枚の基板３０、３２の導電型をそれぞれ異なら
せることにより、ウェル形成の工程を省略することがで
き、製造工程の簡素化を実現できる。図１２〜図１８
は、この発明の第３の実施例に係わる半導体装置を製造
工程順に示す断面図である。
【００２５】まず、主表面に（１００）面を露呈したシ
リコン基板１０、および主表面に（１１０）を露呈した
シリコン基板１２をそれぞれ用意し（図１２）、基板１
０と基板１２とを、例えば鏡面接着により互いに貼り合
わせ、シリコン基体２０を得る（図１３）。
【００２６】次いで、基板１０上に例えばシリコン酸化
膜から成るマスク材１４を形成し、図３を参照して説明
した方法と同様な方法によって、マスク材１４をマスク
に、基板１０をエッチングし、基板１２が露出する開口
部１８を得る（図１４）。次いで、マスク材１４を除去
する。以上のような工程を経ることにより、シリコン基
体２０は、部分的に異なる面方位を持つようになる（図
１５）。
【００２７】次いで、開口部１８の側壁上のみに例えば
シリコン窒化膜５０を形成する。この窒化膜５０は、例
えば基板１０および基板１２上に窒化膜を形成し、この
後、窒化膜を異方性エッチングであるＲＩＥ法によって
エッチングして、開口部１８の側壁上に窒化膜をサイド
ウォール状に残すことにより得ることができる。次い
で、（１１０）の面方位を有する基板１２上に、この基
板１２を種結晶として選択的エピタキシャル成長法によ
り、エピタキシャルシリコン層５２を成長させる。この
エピタキシャルシリコン層５２の露出面は、（１１０）
の面方位を有するようになる。この時、成長させるエピ
タキシャルシリコン層５２の厚さを制御することによ
り、エピタキシャルシリコン層５２の表面と基板１０の
表面とをほぼフラットとすることができる。従って、部
分的に異なる面方位を持ち、かつ異なる面方位の部分ど
うしがフラットとなるシリコン基体２０が得られる（図
１６）。
【００２８】次いで、ホトレジスト（図示せず）をマス
クにＰ型の不純物を（１００）の面方位を持つ基板１０
内に導入し、次いで、新たなホトレジスト（図示せず）
をマスクにＮ型の不純物を（１１０）の面方位を持つエ
ピタキシャルシリコン層５２内に導入する。次いで、導
入された不純物を活性化させ、Ｐ型のウェル２２を基板
１０内に、およびＮ型のウェル２４をエピタキシャルシ
リコン層５２内にそれぞれ形成する（図１７）。
【００２９】次いで、Ｐ型のウェル２２内にＮＭＯＳ２
６を、また、Ｎ型のウェル２４内にＰＭＯＳ２８をそれ
ぞれ形成することにより、この発明の第３の実施例に係
わる半導体装置が完成する（図１８）。
【００３０】上記のような半導体装置によれば、第１の
実施例と同様な効果が得られるとともに、異なる面方位
を有する部分どうしがそれぞれほぼフラットとなるシリ
コン基体２０が得られるため、異なる面方位の部分に形
成された能動素子を内部配線層によっての接続が容易と
なる効果が得られる。図１９〜図２４は、この発明の第
４の実施例に係わる半導体装置を製造工程順に示す断面
図である。
【００３１】まず、主表面に（１００）面を露呈したＰ
型シリコン基板３０、および主表面に（１１０）を露呈
したＮ型シリコン基板３２をそれぞれ用意し（図１
９）、基板３０と基板３２とを、たとえば鏡面接着によ
り互いに貼り合わせ、シリコン基体４０を得る（図２
０）。
【００３２】次いで、図３を参照して説明した方法と同
様な方法によって、例えばシリコン酸化膜から成るマス
ク材１４をマスクに、Ｐ型基板３０をエッチングし、Ｎ
型基板３２が露出する開口部１８を得る（図２１）。次
いで、マスク材１４を除去する。以上のような工程を経
ることにより、シリコン基体２０は、部分的に異なる面
方位を持つようになる（図２２）。
【００３３】次いで、図１６を参照して説明した方法と
同様な方法によって、開口部１８の側壁上のみにシリコ
ン窒化膜５０を形成し、次いで、（１１０）の面方位を
有する基板１２上に、この基板１２を種結晶として選択
的エピタキシャル成長法により、Ｎ型のエピタキシャル
シリコン層５４を成長させる（図２３）。
【００３４】次いで、Ｐ型基板３０内にＮＭＯＳ２６
を、また、Ｎ型エピタキシャル層５４内にＰＭＯＳ２８
をそれぞれ形成することにより、この発明の第４の実施
例に係わる半導体装置が完成する（図２４）。
【００３５】上記のような半導体装置によれば、異なる
面方位を有する部分で導電型が異なり、かつ異なる面方
位を有する部分どうしが互いにほぼフラットとなるシリ
コン基体４０が得られる。よって、異なる面方位を有す
る部分相互間の段差が緩和されるようになり、能動素子
どうしの内部配線層によっての接続が容易となるととも
に、異なる面方位を有する部分で導電型が異なっている
ことにより、ウェル形成の工程を省略することができ
る。図２５〜図２９は、この発明の第５の実施例に係わ
る半導体装置を製造工程順に示す断面図である。まず、
図１〜図４を参照して説明した方法にしたがって、部分
的に異なる面方位を有するシリコン基体２０を得る（図
２５）。
【００３６】次いで、ホトレジスト（図示せず）をマス
クに、基板１０および基板１２にＰ型の不純物を導入
し、基板１０内にＰ型のウェル２２1 、２２3 を、基板
１２内にＰ型のウェル２２2 をそれぞれ得る。次いで、
新たなホトレジスト（図示せず）をマスクに、基板１０
および基板１２にＮ型の不純物を導入し、基板１０内に
Ｎ型のウェル２４1 を、基板１２内にＰ型のウェル２４
2 をそれぞれ形成する（図２６）。次いで、ＬＯＣＯＳ
法を用いて、基板１０および基板１２上に、素子分離領
域となるフィールド酸化膜６０を形成する（図２７）。
【００３７】次いで、基板１０および基板１２のシリコ
ン露出面を、例えば熱酸化し、ゲート酸化膜６
２(100) 、６２(110) をそれぞれ得る（図２８）。この
時、第１〜第４の実施例では言及しなかったが、（１０
０）の面方位を持つ部分と（１１０）の面方位を持つ部
分とで酸化レートが異なることにより、基板１０上に形
成された酸化膜６２(100) と基板１２上に形成された酸
化膜６２(110) とで、その膜厚に差が生じる。その関係
は、（１００）面上に形成された酸化膜の厚さをＴOX(1
00) 、（１１０）面上に形成された酸化膜の厚さをＴ
OX(110) とそれぞれした時、 ＴOX(100) ＜ ＴOX(110) … （１） となる。
【００３８】次いで、ゲート酸化膜６２(100) 、６２
(110) 上それぞれに、例えばポリシリコン層を形成し、
これをパターニングすることによりゲート電極６４1 〜
６４4をそれぞれ得る。次いで、ホトレジスト（図示せ
ず）、ゲート電極６４1 、６４4 、およびフィールド酸
化膜６０をマスクに、Ｎ型不純物をＰ型ウェル２２1 〜
２２3 内に導入し、ＮＭＯＳのソース／ドレインとなる
Ｎ型拡散層６６を得る。次いで、新たなホトレジスト
（図示せず）、ゲート電極６４2 、６４3 、およびフィ
ールド酸化膜６０をマスクに、Ｐ型不純物をＮ型ウェル
２４1 、２４2 内に導入し、ＰＭＯＳのソース／ドレイ
ンとなるＰ型拡散層６８を得る。このようにして、Ｐ型
ウェル２２1 〜２２3 内にＮＭＯＳ２６(100)、２６
(110) を、また、Ｎ型ウェル２４1 、２４2 内にＰＭＯ
Ｓ２８(100) 、２８(110) をそれぞれ形成することによ
り、この発明の第５の実施例に係わる半導体装置が完成
する（図２９）。このように、異なる面方位を有する部
分それぞれに、ＮＭＯＳ、ＰＭＯＳを形成するようにし
ても良い。図３０〜図３４は、この発明の第６の実施例
に係わる半導体装置を製造工程順に示す断面図である。
【００３９】まず、図７〜図１０を参照して説明した方
法にしたがって、部分的に異なる面方位を有し、かつ異
なる面方位を有する部分が異なる導電型を有するシリコ
ン基体４０を得る（図３０）。
【００４０】次いで、ホトレジスト（図示せず）をマス
クに、Ｎ型基板３２にＰ型の不純物を導入し、Ｎ型基板
３２内にＰ型のウェル２２を形成する。次いで、新たな
ホトレジスト（図示せず）をマスクに、Ｐ型基板３０に
Ｎ型の不純物を導入し、Ｐ型基板３０内にＮ型のウェル
２４を形成する（図３１）。次いで、ＬＯＣＯＳ法を用
いて、Ｐ型基板３０およびＮ型基板３２上に、素子分離
領域となるフィールド酸化膜６０を形成する（図３
２）。
【００４１】次いで、Ｐ型基板３０およびＮ型基板３２
のシリコン露出面を、例えば熱酸化し、ゲート酸化膜６
２(100) 、６２(110) をそれぞれ得る（図３３）。この
時にも、図２８を参照して説明したように（１００）の
面方位を持つ部分に形成された酸化膜６２(100) の膜厚
ＴOX(100) と、（１１０）の面方位を持つ部分に形成さ
れた酸化膜６２(110) の膜厚ＴOX(110) とには、（１）
式に示したような関係が得られる。
【００４２】次いで、図２９を参照して説明した方法と
同様な方法によって、Ｐ型基板３０内にＮＭＯＳ２６
(100) 、Ｐ型ウェル２２内にＮＭＯＳ２６(110) 、ま
た、Ｎ型ウェル２４内にＰＭＯＳ２８(100) 、Ｎ型基板
３２内にＰＭＯＳ２８(110) をそれぞれ形成することに
より、この発明の第６の実施例に係わる半導体装置が完
成する（図３４）。このように、異なる面方位、かつ異
なる導電型を有する部分それぞれに、ＮＭＯＳ、ＰＭＯ
Ｓを形成するようにしても良い。図３５は、この発明の
第７の実施例に係わる半導体装置の断面図である。
【００４３】図３５に示すように、Ｐ型のシリコン基板
３０1 とＰ型のシリコン基板３０2とを貼り合わせ、Ｐ
型の導電型を有するとともに部分的に異なる面方位を有
するシリコン基体４２を得て、（１００）の面方位を有
するＰ型基板３０1 にＮ型のウェル２４1 を、また（１
１０）の面方位を有するＰ型基板３０2 にＮ型のウェル
２４2 をそれぞれ形成して、ＮＭＯＳ２６(100) 、ＮＭ
ＯＳ２６(110) 、ＰＭＯＳ２８(100) およびＰＭＯＳ２
８(110) のそれぞれを形成するようにしても良い。Ｐ型
の基体４２は、図１〜図４を参照して説明した方法にし
たがって、特に基板１０および１２のそれぞれをＰ型と
することにより得られる。図３６〜図４０は、この発明
の第８の実施例に係わる半導体装置を製造工程順に示す
断面図である。
【００４４】まず、図１３〜図１６を参照して説明した
方法にしたがって、部分的に異なる面方位を有し、かつ
異なる面方位の部分どうしがほぼフラットとなるシリコ
ン基体２０を得る（図３６）。
【００４５】次いで、ホトレジスト（図示せず）をマス
クに、基板１０およびエピタキシャルシリコン層５２に
Ｐ型の不純物を導入し、基板１０内にＰ型のウェル２２
1 、２２3 を、エピタキシャルシリコン層５２内にＰ型
のウェル２２2 をそれぞれ得る。次いで、新たなホトレ
ジスト（図示せず）をマスクに、基板１０およびエピタ
キシャルシリコン層５２にＮ型の不純物を導入し、基板
１０内にＮ型のウェル２４1 を、エピタキシャルシリコ
ン層５２内にＰ型のウェル２４2 をそれぞれ形成する
（図３７）。
【００４６】次いで、ＬＯＣＯＳ法を用いて、基板１０
およびエピタキシャルシリコン層５２上に、素子分離領
域となるフィールド酸化膜６０を形成する（図３８）。
この時、基板１０とエピタキシャルシリコン層５２との
間には膜厚Ｗを有するシリコン窒化膜５０が形成されて
おり、基板１０とエピタキシャルシリコン層５２とは絶
縁分離されているため、この部分においてはフィールド
酸化膜６０を新たに形成する必要はない。
【００４７】次いで、基板１０およびエピタキシャルシ
リコン層５２のシリコン露出面を、例えば熱酸化し、ゲ
ート酸化膜６２(100) 、６２(110) をそれぞれ得る（図
３８）。この時にも、図２８を参照して説明したように
（１００）の面方位を持つ基板１０上に形成された酸化
膜６２(100) の膜厚ＴOX(100) と、（１１０）の面方位
を持つエピタキシャルシリコン層５２上に形成された酸
化膜６２(110) の膜厚ＴOX(110) とには、（１）式に示
したような関係が得られる。
【００４８】次いで、図２９を参照して説明した方法と
同様な方法によって、Ｐ型ウェル２２1 、２２3 内にそ
れぞれＮＭＯＳ２６(100) を、Ｐ型ウェル２２2 内にＮ
ＭＯＳ(110) を、Ｎ型ウェル２４1 内にＰＭＯＳ２８
(100) を、Ｎ型ウェル２４2 内にＰＭＯＳ２８(110) を
それぞれ形成することにより、この発明の第８の実施例
に係わる半導体装置が完成する（図４０）。
【００４９】このように、部分的に異なる面方位を有す
るとともに異なる面方位の部分どうしがほぼフラットと
なるシリコン基体２０を用いて、異なる面方位を有する
部分それぞれに、ＮＭＯＳ、ＰＭＯＳを形成するように
しても良い。図４１〜図４６は、この発明の第９の実施
例に係わる半導体装置を製造工程順に示す断面図であ
る。
【００５０】まず、図１９〜図２３を参照して説明した
方法にしたがって、部分的に異なる面方位を有し、この
面方位が異なる部分において導電型が異なり、かつ異な
る面方位の部分どうしがほぼフラットとなるシリコン基
体４０を得る（図４１）。
【００５１】次いで、ホトレジスト（図示せず）をマス
クに、Ｎ型エピタキシャルシリコン層５４にＰ型の不純
物を導入し、Ｐ型のウェル２２を得る。次いで、新たな
ホトレジスト（図示せず）をマスクに、Ｐ型基板３０に
Ｎ型の不純物を導入し、Ｎ型のウェル２４を得る（図４
２）。
【００５２】次いで、ＬＯＣＯＳ法を用いて、Ｐ型基板
３０およびＮ型エピタキシャル層５４上に、素子分離領
域となるフィールド酸化膜６０を形成する（図４３）。
この時、Ｐ型基板３０とエピタキシャルシリコン層５４
との間には膜厚Ｗを有するシリコン窒化膜５０が形成さ
れているため、図３８を参照して説明したように、この
部分においてはフィールド酸化膜６０を新たに形成する
必要はない。
【００５３】次いで、Ｐ型基板３０およびＮ型エピタキ
シャルシリコン層５４のシリコン露出面を、例えば熱酸
化し、ゲート酸化膜６２(100) 、６２(110) をそれぞれ
得る（図４４）。この時にも、図２８を参照して説明し
たように、酸化膜６２(100)の膜厚ＴOX(100) と酸化膜
６２(110) の膜厚ＴOX(110) とには、（１）式に示した
ような関係が得られる。
【００５４】次いで、図２９を参照して説明した方法と
同様な方法によって、Ｐ型基板３０内にＮＭＯＳ２６
(100) 、Ｐ型ウェル２２内にＮＭＯＳ２６(110) 、ま
た、Ｎ型ウェル２４内にＰＭＯＳ２８(100) 、Ｎ型エピ
タキシャルシリコン層５４内にＰＭＯＳ２８(110) をそ
れぞれ形成することにより、この発明の第９の実施例に
係わる半導体装置が完成する（図４５）。
【００５５】このように、部分的に異なる面方位を有
し、この面方位が異なる部分において導電型が異なり、
かつ異なる面方位の部分どうしがほぼフラットとなるシ
リコン基体４０を用い、異なる導電型を有する部分それ
ぞれに、ＮＭＯＳ、ＰＭＯＳを形成するようにしても良
い。図４６は、この発明の第１０の実施例に係わる半導
体装置の断面図である。
【００５６】図４６に示すように、Ｐ型のシリコン基板
３０1 とＰ型のシリコン基板３０2とを貼り合わせ、か
つ基板３０2 上にＰ型エピタキシャルシリコン層５６を
成長させ、異なる面方位を有する部分どうしが互いにほ
ぼフラットとなるＰ型の導電型を有するようなシリコン
基体４２を用いて、ＮＭＯＳ２６(100) 、ＮＭＯＳ２６
(110) 、ＰＭＯＳ２８(100) 、およびＰＭＯＳ２８
(110) のそれぞれを形成するようにしても良い。次に、
上記第１〜第１０の実施例で説明した半導体装置を、具
体的な装置に適用した例について説明する。
【００５７】図４７はダイナミック型ＲＡＭ（以下、Ｄ
ＲＡＭと称す）のメモリセル部の代表的なブロック図、
図４８はスタティック型ＲＡＭ（以下、ＳＲＡＭと称
す）のメモリセル部の代表的なブロック図である。
【００５８】図４７および図４８に示すように、ワード
線ＷＬ0 〜ＷＬ3 とビット線ＢＬ0、ＢＬ0 −（−は反
転信号が供給されていることを示す）、ＢＬ1 、ＢＬ1
−との交点には、ダイナミック型のメモリセル１００ま
たはスタティック型１０２が接続されている。ＤＲＡＭ
やＳＲＡＭのビット線対ＢＬ0 、ＢＬ0 −、ＢＬ1 、Ｂ
Ｌ1 −には、ビット線対を流れるデータ信号を差動増幅
するためのセンス回路１０４が、通常、接続されてい
る。図４９は、センス回路１０４の具体的な回路構成の
一例を示す図である。
【００５９】図４９に示すように、ビット線対の一方と
なるビット線ＢＬ0には、ＰＭＯＳ１０６のドレインお
よびＮＭＯＳ１０８のドレインがそれぞれ接続されると
ともに、ＰＭＯＳ１１０のゲートおよびＮＭＯＳ１１２
のゲートがそれぞれ接続されている。また、ビット線対
の他方となるビット線ＢＬ0−には、ＰＭＯＳ１１０の
ドレインおよびＮＭＯＳ１１２のドレインがそれぞれ接
続されるとともに、ＰＭＯＳ１０６のゲートおよびＮＭ
ＯＳ１０８のゲートがそれぞれされている。ＰＭＯＳ１
０６、１１０のソースは高電位電源ＶＣＣにそれぞれ接
続されている。ＮＭＯＳ１０８、１１２のソースは低電
位電源、例えば接地ＧＮＤに、センス信号SENSE をゲー
トに受けてセンス回路１０４をスイッチングするＮＭＯ
Ｓ１１４の電流通路を介して接続されている。
【００６０】このように構成されているセンス回路１０
４においては、ＰＭＯＳの性能とＮＭＯＳの性能とをほ
ぼ同等とすると、センス回路１０４の性能向上を図るこ
とができる。現在のＭＯＳＦＥＴにおいては、ＮＭＯＳ
の性能がＰＭＯＳの性能よりも優っている点を考える
と、ＰＭＯＳとＮＭＯＳとの性能均一化を推進するに
は、ＰＭＯＳの性能を向上させることが最良である。
【００６１】この点を鑑み、第１〜第１０の実施例にお
いて説明した半導体装置を用い、ＰＭＯＳ１０６、１１
０をＰＭＯＳ２８(110) で構成すれば、その性能を向上
させることができ、また、ＮＭＯＳ１０８、１１２をＮ
ＭＯＳ２６(100) で構成することによって、ＰＭＯＳと
ＮＭＯＳとの性能均一化を図ることができる。図５０
は、スタティック型のメモリセル１０２の具体的な回路
構成の第１の例を示す図である。
【００６２】図５０に示すように、ＮＭＯＳ１１６のド
レインは抵抗１１７を介して高電位電源ＶＣＣに接続さ
れるとともにＮＭＯＳ１１８のゲートに接続されてい
る。そのソースは低電位電源、例えば接地ＧＮＤに接続
されている。ＮＭＯＳ１１８のドレインは抵抗１１９を
介して高電位電源ＶＣＣに接続され、そのソースは接地
ＧＮＤに接続されるとともに、ＮＭＯＳ１１６のゲート
に接続されている。これらのＮＭＯＳ１１６、１１８、
抵抗１１７、１１９によってラッチ回路が構成されてお
り、データはラッチされることにより保持される。ＮＭ
ＯＳ１１６のドレインは、データ伝達用のトランジスタ
ＮＭＯＳ１２０の電流通路を介してビット線ＢＬ0 に接
続されている。同様に、ＮＭＯＳ１１８のドレインは、
データ伝達用のトランジスタＮＭＯＳ１２２の電流通路
を介してビット線ＢＬ0 −に接続されている。ＮＭＯＳ
１２０、１２２のゲートはともにワード線ＷＬに接続さ
れている。
【００６３】このように構成されているスタティック型
のメモリセル１０２においては、データを伝達するトラ
ンジスタ、すなわちＮＭＯＳ１２０および１２２の駆動
能力βT と、データを駆動するトランジスタ、すなわち
ＮＭＯＳ１１６および１１８の駆動能力βD との比率β
T ／βD を大きくすると、メモリセル１０２の安定性が
向上することが知られている。
【００６４】そこで、特に第５〜第１０の実施例で説明
した半導体装置を用い、ＮＭＯＳ１２０および１２２
（データ伝達用トランジスタ）をゲート酸化膜が厚くな
るＮＭＯＳ２６(110) で構成し、ＮＭＯＳ１１６および
１１８（データ駆動用トランジスタ）をゲート酸化膜が
薄くなるＮＭＯＳ２６(100) で構成する。このような構
成であると、ゲート酸化膜の厚みの違いによってＭＯＳ
ＦＥＴの駆動能力に差が生じ、比率βT ／βDを大きく
することができる。図５１は、スタティック型のメモリ
セル１０２の具体的な回路構成の第２の例を示す図であ
る。図５１に示すように、ＮＭＯＳ１１６、１１８と、
ＰＭＯＳ１２１、１２３からラッチ回路が構成されてお
り、データはラッチされることにより保持される。
【００６５】このようなＣＭＯＳ回路構成のセルでは、
ＰＭＯＳが形成される領域とＮＭＯＳが形成される領域
とを互いに分離する素子分離領域を小さくできると、１
つのセル当りの面積を効率良く縮小することが可能とな
る。
【００６６】そこで、特に第３、第４、第８、第９、第
１０の実施例で説明した半導体装置を用い、ＮＭＯＳ１
１６、１１８とＰＭＯＳ１２１、１２３とをそれぞれ面
方位の異なる領域に形成する。
【００６７】このような構成の装置であると、ＮＭＯＳ
が形成される領域（Ｐ型ウェル２２、Ｐ型シリコン基板
３０等）とＰＭＯＳが形成される領域（Ｎ型ウェル２
４、Ｎ型エピタキシャル層５４等）とがそれぞれシリコ
ン窒化膜５０によって分離されるようになる。すなわ
ち、窒化膜５０が素子分離領域として用いられるので、
例えばＬＯＣＯＳ法により形成された素子分離領域より
も、その大きさを小さくすることができる。よって、セ
ル面積の縮小が実現され、例えば大容量のスタティック
型ＲＡＭに好適な装置構造が得られる。上記素子分離領
域の微細化の効果は、スタティック型のメモリセルばか
りでなく、その他のＣＭＯＳ回路構成を有する装置にお
いても得ることができる。
【００６８】さらに、シリコン窒化膜５０は、ＮＭＯＳ
とＰＭＯＳといったＣＭＯＳ回路の素子分離ばかりでな
く、（１００）面上に形成されたＮＭＯＳと（１１０）
面上に形成されたＮＭＯＳ、あるいは（１００）面上に
形成されたＰＭＯＳと（１１０）面上に形成されたＰＭ
ＯＳといったような同一導電型の素子どうしの分離にお
いても、素子分離領域の微細化の効果をもって適用可能
であることはもちろんである。図５１に示すメモリセル
をこの発明に適用すると、例えば次のような構成とな
る。
【００６９】まず、ラッチ回路におけるＮＭＯＳとＰＭ
ＯＳとの性能差を考慮し、ＮＭＯＳ１１６、１１８をＮ
ＭＯＳ２６(100) により構成し、ＰＭＯＳ１２１、１２
３をＰＭＯＳ２８(110) により構成する。また、データ
伝達用であるＮＭＯＳ１２０、１２２はセルの安定性を
考慮し、ゲート酸化膜が厚くなるＮＭＯＳ２６(110) に
より構成する。図５２は書き替え可能なＲＯＭ（以下、
ＰＲＯＭと称す）のメモリセル部およびロウデコーダ部
の代表的なブロック図である。
【００７０】ＰＲＯＭには、現在、電気的にデータ書き
込みを行い、紫外線を照射することによりデータ消去を
行うＥＰＲＯＭ、データ書き込みおよび消去をともに電
気的に行うＥＥＰＲＯＭ等が知られている。このような
ＰＲＯＭにおいては、データ書き込みやデータ消去の際
に、ワード線およびビット線の昇圧が行われる。
【００７１】例えば図５２には、メモリセル１３０とロ
ウデコーダ１３２との接続関係のみが示されているが、
ワード線ＷＬ0 〜ＷＬ3 を昇圧して活性化させるため
に、ロウデコーダ１３２を構成する論理積（ＡＮＤ）ゲ
ート１３３の出力とワード線ＷＬ0 〜ＷＬ3 との間にレ
ベルシフタ１３４がそれぞれ設けられている。図５３
は、論理積ゲート１３３およびレベルシフタ１３４の具
体的な回路構成の一例を示す図である。
【００７２】図５３に示すように、論理積ゲート１３３
は、ソースおよびドレインをともに共通に接続したＰＭ
ＯＳ１４０および１４２と、この共通ドレインと低電位
電源、例えば接地ＧＮＤとの間に電流通路を直列に接続
したＮＭＯＳ１４４および１４６とによって構成された
非論理積（ＮＡＮＤ）ゲートの出力を、ＰＭＯＳ１４８
とＮＭＯＳ１５０とで構成されたインバータで反転する
ようにして構成されている。アドレス信号Ａ0 はＰＭＯ
Ｓ１４２およびＮＭＯＳ１４６のゲートに、また、アド
レス信号Ａ1 はＰＭＯＳ１４０およびＮＭＯＳ１４４の
ゲートにそれぞれ供給される。
【００７３】また、レベルシフタ１３４は、次のような
回路により構成されている。ＰＭＯＳ１５２のソースは
高電位電源ＶＣＣまたはプログラム電位ＶＰＰが選択的
に供給される端子Ｖｓｗに接続され、そのドレインはＮ
ＭＯＳ１５４のドレインに接続され、そのゲートはＰＭ
ＯＳ１５６のドレインに接続されるとともに、ＮＭＯＳ
１５８のドレインおよびワード線ＷＬ3 に接続されてい
る。ＮＭＯＳ１５４のソースは非論理積ゲート１３３の
ＰＭＯＳ１４８およびＮＭＯＳ１５０のドレインに接続
され、そのゲートには高電位電源ＶＣＣが供給される。
ＰＭＯＳ１５６のゲートはＰＭＯＳ１５２およびＮＭＯ
Ｓ１５４のドレインに接続される。ＮＭＯＳ１５８のゲ
ートはＮＭＯＳ１５４のソースに接続され、そのソース
は低電位電源、例えば接地ＧＮＤに接続されている。
【００７４】上記構成のレベルシフタ１３４によれば、
非論理積ゲート１３３より“Ｈ”レベル（ＶＣＣ）の信
号が供給されるとＮＭＯＳ１５８がオンする。よって、
ＰＭＯＳ１５２がオンし、ワード線ＷＬ3 を“Ｌ”レベ
ルとする。反対に、非論理積ゲート１３３より“Ｌ”レ
ベルの信号が供給されるとＮＭＯＳ１５８がオフ、ＮＭ
ＯＳ１５４がオンとなり、ＰＭＯＳ１５６がオンとなる
ので、ワード線ＷＬ3を“Ｈ”レベル（ＶＣＣまたはＶ
ＰＰ）とする。
【００７５】このように構成されているレベルシフタ１
３４においては、この回路を構成するＰＭＯＳ１５２お
よび１５６、ＮＭＯＳ１５４およびＮＭＯＳ１５８に、
非常に高い電圧、すなわち、ＶＰＰ（１２〜２０Ｖ）が
印加される時がある。このため、これらのＭＯＳＦＥＴ
は、高い耐圧を有するＭＯＳＦＥＴにて構成されること
が望ましい。
【００７６】反対に、ロウデコーダ１３３を構成するＰ
ＭＯＳ１４０、１４２および１４８、ＮＭＯＳ１４４、
１４６および１５０は、集積度を高めるために微細な構
造を有するＭＯＳＦＥＴにて構成されることが好ましい
が、ＭＯＳＦＥＴを微細化すると、その耐圧が落ちると
いう問題がある。すなわち、ロウデコーダ１３３とレベ
ルシフタ１３４とを、同一構造のＭＯＳＦＥＴにて構成
することは、ＰＲＯＭの大容量化の進展を妨げになると
推測される。
【００７７】この点に鑑み、特に第５〜第１０の実施例
で説明した半導体装置を用い、ＰＭＯＳ１５２および１
５６、ＮＭＯＳ１５４および１５８をゲート酸化膜が厚
くなるＮＭＯＳ２６(110) 、ＰＭＯＳ２８(110)で構成
し、ＰＭＯＳ１４０、１４２および１４８、ＮＭＯＳ１
４４、１４６および１５０をゲート酸化膜が薄くなるＮ
ＭＯＳ２６(100) 、ＰＭＯＳ２６(100) にて構成する。
このようにすると、ロウデコーダ１３３はゲート酸化膜
が薄く微細化に適したＭＯＳＦＥＴで、またレベルシフ
タ１３４はゲート酸化膜が厚く耐圧が高いＭＯＳＦＥＴ
でそれぞれ形成することができる。図５４は、ＰＲＯＭ
のメモリセル部および周辺回路部を構成するＭＯＳＦＥ
Ｔを一部断面として示した斜視図である。
【００７８】図５４に示すように、ＰＲＯＭのメモリセ
ル、特にＥＥＰＲＯＭのメモリセルにおいては、浮遊ゲ
ート電極１６０とＰ型基板３０1 との間に設けられる第
１ゲート絶縁膜の膜厚を薄くしてトンネル絶縁膜とする
ものが知られている。
【００７９】そこで、特に第５〜第１０の実施例で説明
した半導体装置を用い、メモリセル１３０を（１００）
の面方位を有するＰ型基板３０1 上に形成するように
し、また、ロウデコーダ等の周辺回路部を構成するＭＯ
ＳＦＥＴ（ＰＭＯＳ２６(110)、ＮＭＯＳ２８(110) ）
を、（１１０）の面方位を有する、例えばＰ型エピタキ
シャルシリコン層５６上に形成する。
【００８０】このような構成とすると、ゲート絶縁膜形
成する際、ゲート酸化膜６２(100)の膜厚とゲート酸化
膜６２(110) の膜厚とにそれぞれ、差を生じるように形
成できるので、メモリセル１３０においては電子のトン
ネル現象が得られるような薄いゲート絶縁膜を、また、
周辺回路部においては、通常の回路動作時にトンネル現
象が生じることがない厚いゲート絶縁膜をそれぞれ得る
ことができる。
【００８１】以上のこの発明を実施例により説明した
が、この発明は上記実施例に限られるものではなく、そ
の主旨を逸脱しない範囲で様々に変形することが可能で
ある。例えば基板１２または３２上に形成されるエピタ
キシャルシリコン層５２、５４および５６が、その成長
過程中、基板１０または３０の結晶方位の影響を受けに
くくするために形成されたシリコン窒化膜５０は、シリ
コン酸化膜等のその他の絶縁膜等で構成するようにして
も良い。
【００８２】また、基板１０および３０の面方位と基板
１２および３２の面方位とはそれぞれ反対とし、基板１
０および３０を（１１０）、基板１２および３２（１０
０）とすることも可能である。さらに、面方位は、（１
００）、（１１０）だけでなく、（１１１）等、形成さ
れる能動素子の特性や、または酸化レート等を考慮して
その他の面方位を選ぶようにしても良い。さらに、半導
体はシリコンばかりでなく、その他の半導体とすること
も可能である。
【００８３】また、この発明に係わる、異なる面方位を
有するシリコン基体には、ＭＯＳＦＥＴばかりでなくバ
イポーラトランジスタ等、その他の能動素子を形成する
ことも可能であることは言うまでもない。例えばバイポ
ーラトランジスタ等においても、その特性に面方位依存
性が確認されれば、最適な特性を得られる面方位の部分
にバイポーラトランジスタをそれぞれ形成することもこ
の発明の範囲である。
【００８４】
【発明の効果】以上説明したように、この発明によれ
ば、異なる導電型の能動素子それぞれの性能を同時に最
大限に引き出すことが可能となるとともに、能動素子を
装置に最適な特性をもって形成することも可能な半導体
基体およびその製造方法と、その基体を用いた半導体装
置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施例に係わる半導体
基体および装置の第１の製造工程を示す断面図である。
【図２】図２はこの発明の第１の実施例に係わる半導体
基体および装置の第２の製造工程を示す断面図である。
【図３】図３はこの発明の第１の実施例に係わる半導体
基体および装置の第３の製造工程を示す断面図である。
【図４】図４はこの発明の第１の実施例に係わる半導体
基体および装置の第４の製造工程を示す断面図である。
【図５】図５はこの発明の第１の実施例に係わる半導体
基体および装置の第５の製造工程を示す断面図である。
【図６】図６はこの発明の第１の実施例に係わる半導体
基体および装置の第６の製造工程を示す断面図である。
【図７】図７はこの発明の第２の実施例に係わる半導体
基体および装置の第１の製造工程を示す断面図である。
【図８】図８はこの発明の第２の実施例に係わる半導体
基体および装置の第２の製造工程を示す断面図である。
【図９】図９はこの発明の第２の実施例に係わる半導体
基体および装置の第３の製造工程を示す断面図である。
【図１０】図１０はこの発明の第２の実施例に係わる半
導体基体および装置の第４の製造工程を示す断面図であ
る。
【図１１】図１１はこの発明の第２の実施例に係わる半
導体基体および装置の第５の製造工程を示す断面図であ
る。
【図１２】図１２はこの発明の第３の実施例に係わる半
導体基体および装置の第１の製造工程を示す断面図であ
る。
【図１３】図１３はこの発明の第３の実施例に係わる半
導体基体および装置の第２の製造工程を示す断面図であ
る。
【図１４】図１４はこの発明の第３の実施例に係わる半
導体基体および装置の第３の製造工程を示す断面図であ
る。
【図１５】図１５はこの発明の第３の実施例に係わる半
導体基体および装置の第４の製造工程を示す断面図であ
る。
【図１６】図１６はこの発明の第３の実施例に係わる半
導体基体および装置の第５の製造工程を示す断面図であ
る。
【図１７】図１７はこの発明の第３の実施例に係わる半
導体基体および装置の第６の製造工程を示す断面図であ
る。
【図１８】図１８はこの発明の第３の実施例に係わる半
導体基体および装置の第７の製造工程を示す断面図であ
る。
【図１９】図１９はこの発明の第４の実施例に係わる半
導体基体および装置の第１の製造工程を示す断面図であ
る。
【図２０】図２０はこの発明の第４の実施例に係わる半
導体基体および装置の第２の製造工程を示す断面図であ
る。
【図２１】図２１はこの発明の第４の実施例に係わる半
導体基体および装置の第３の製造工程を示す断面図であ
る。
【図２２】図２２はこの発明の第４の実施例に係わる半
導体基体および装置の第４の製造工程を示す断面図であ
る。
【図２３】図２３はこの発明の第４の実施例に係わる半
導体基体および装置の第５の製造工程を示す断面図であ
る。
【図２４】図２４はこの発明の第４の実施例に係わる半
導体基体および装置の第６の製造工程を示す断面図であ
る。
【図２５】図２５はこの発明の第５の実施例に係わる半
導体基体および装置の第１の製造工程を示す断面図であ
る。
【図２６】図２６はこの発明の第５の実施例に係わる半
導体基体および装置の第２の製造工程を示す断面図であ
る。
【図２７】図２７はこの発明の第５の実施例に係わる半
導体基体および装置の第３の製造工程を示す断面図であ
る。
【図２８】図２８はこの発明の第５の実施例に係わる半
導体基体および装置の第４の製造工程を示す断面図であ
る。
【図２９】図２９はこの発明の第５の実施例に係わる半
導体基体および装置の第５の製造工程を示す断面図であ
る。
【図３０】図３０はこの発明の第６の実施例に係わる半
導体基体および装置の第１の製造工程を示す断面図であ
る。
【図３１】図３１はこの発明の第６の実施例に係わる半
導体基体および装置の第２の製造工程を示す断面図であ
る。
【図３２】図３２はこの発明の第６の実施例に係わる半
導体基体および装置の第３の製造工程を示す断面図であ
る。
【図３３】図３３はこの発明の第６の実施例に係わる半
導体基体および装置の第４の製造工程を示す断面図であ
る。
【図３４】図３４はこの発明の第６の実施例に係わる半
導体基体および装置の第５の製造工程を示す断面図であ
る。
【図３５】図３５はこの発明の第７の実施例に係わる半
導体基体および装置の断面図である。
【図３６】図３６はこの発明の第８の実施例に係わる半
導体基体および装置の第１の製造工程を示す断面図であ
る。
【図３７】図３７はこの発明の第８の実施例に係わる半
導体基体および装置の第２の製造工程を示す断面図であ
る。
【図３８】図３８はこの発明の第８の実施例に係わる半
導体基体および装置の第３の製造工程を示す断面図であ
る。
【図３９】図３９はこの発明の第８の実施例に係わる半
導体基体および装置の第４の製造工程を示す断面図であ
る。
【図４０】図４０はこの発明の第８の実施例に係わる半
導体基体および装置の第５の製造工程を示す断面図であ
る。
【図４１】図４１はこの発明の第９の実施例に係わる半
導体基体および装置の第１の製造工程を示す断面図であ
る。
【図４２】図４２はこの発明の第９の実施例に係わる半
導体基体および装置の第２の製造工程を示す断面図であ
る。
【図４３】図４３はこの発明の第９の実施例に係わる半
導体基体および装置の第３の製造工程を示す断面図であ
る。
【図４４】図４４はこの発明の第９の実施例に係わる半
導体基体および装置の第４の製造工程を示す断面図であ
る。
【図４５】図４５はこの発明の第９の実施例に係わる半
導体基体および装置の第５の製造工程を示す断面図であ
る。
【図４６】図４６はこの発明の第１０の実施例に係わる
半導体基体および装置の断面図である。
【図４７】図４７はＤＲＡＭのメモリセル部のブロック
図である。
【図４８】図４８はＳＲＡＭのメモリセル部のブロック
図である。
【図４９】図４９は図４７および図４８に示すセンス回
路の回路図である。
【図５０】図５０は図４８に示すメモリセルの第１の例
の回路図である。
【図５１】図５１は図４８に示すメモリセルの第２の例
の回路図である。
【図５２】図５２はＰＲＯＭのメモリセル部およびその
周辺回路部のブロック図である。
【図５３】図５３は図５２に示す論理積ゲートおよびレ
ベルシフタの回路図である。
【図５４】図５４は図５２に示すメモリセル部およびそ
の周辺回路部を構成するＭＯＳＦＥＴを一部断面として
示した斜視図である。
【符号の説明】
１０…（１００）の面方位を有するシリコン基板、１２
…（１１０）の面方位を有するシリコン基板、１４…マ
スク材、１８…開口部、２０…シリコン基体、２２，２
２1 ，２２2 ，２２3 ，…Ｐ型のウェル、２４，２
４1 ，２４2 ，…Ｎ型のウェル、２６…ＮＭＯＳ、２６
(100) …（１００）面上に形成されたＮＭＯＳ、２６
(110) …（１１０）面上に形成されたＮＭＯＳ、２８…
ＰＭＯＳ、２８(100) …（１００）面上に形成されたＰ
ＭＯＳ、２８(110) …（１１０）面上に形成されたＰＭ
ＯＳ、３０…（１００）の面方位を有するＰ型のシリコ
ン基板、３０1 …（１００）の面方位を有するＰ型のシ
リコン基板、３０2 …（１１０）の面方位を有するＰ型
のシリコン基板、３２…（１１０）の面方位を有するＮ
型のシリコン基板、４０…シリコン基体、５０…シリコ
ン窒化膜、５２…エピタキシャルシリコン層、５４…Ｎ
型のエピタキシャルシリコン層、５６…Ｐ型のエピタキ
シャル層、６０…フィールド酸化膜、６２(100) …（１
００）面上に形成されたゲート酸化膜、６２(110) …
（１１０）面上に形成されたゲート酸化膜、６４1 ，６
４2 ，６４3 ，６４4 ，６４5 …ゲート電極、６６…Ｎ
型の拡散層、６８…Ｐ型の拡散層、１００…ダイナミッ
ク型のメモリセル、１０２…スタティック型のメモリセ
ル、１０４…センス回路、１０６，１１０，１２１，１
２３…ＰＭＯＳ、１０８，１１２１１４，１１６，１１
８，１２０，１２２…ＮＭＯＳ、１３０…ＰＲＯＭのメ
モリセル、１３２…ロウデコーダ、１３３…論理積ゲー
ト、１３４…レベルシフタ、１４０，１４２，１４８，
１５２，１５６…ＰＭＯＳ、１４４，１４６，１５０，
１５４，１５８…ＮＭＯＳ、１６０…浮遊ゲート。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/02 H01L 21/8238 H01L 27/092

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の素子形成面および第１の貼り合わ
    せ面をそれぞれ有し、前記第１の素子形成面が第１の面
    方位を有する第１の半導体基板と、 前記第１の面方位と異なる第２の面方位を有する第２の
    貼り合わせ面を有し、この第２の貼り合わせ面を前記第
    １の半導体基板の第１の貼り合わせ面に貼り合わせてい
    る第２の半導体基板と、 前記第１の半導体基板に設けられた前記第２の半導体基
    板が露呈する少なくとも１つの開口部と、 前記開口部に露呈する前記第２の半導体基板が第２の面
    方位を有する第２の素子形成面として構成されているこ
    とを特徴とする半導体基体。
  2. 【請求項２】 前記第１の半導体基板は第１導電型を持
    ち、前記第２の半導体基板は第２導電型を持つことを特
    徴とする請求項１に記載の半導体基体。
  3. 【請求項３】 前記第１の半導体基板および前記第２の
    半導体基板はともに、同一導電型を持つことを特徴とす
    る請求項１に記載の半導体基体。
  4. 【請求項４】 第１の素子形成面および第１の貼り合わ
    せ面をそれぞれ有し、前記第１の素子形成面が第１の面
    方位を有する第１の半導体基板と、 前記第１の面方位と異なる第２の面方位を有する第２の
    貼り合わせ面を有し、この第２の貼り合わせ面を前記第
    １の半導体基板の第１の貼り合わせ面に貼り合わせてい
    る第２の半導体基板と、 前記第１の半導体基板に設けられた前記第２の半導体基
    板が露呈する少なくとも１つの開口部と、 前記開口部内に形成された半導体層とを具備し、 前記半導体層の露出面が第２の面方位を有する第２の素
    子形成面として構成され、 かつ前記第１の半導体基板は
    第１導電型を持ち、前記半導体層は第２導電型を持つこ
    とを特徴とする半導体基体。
  5. 【請求項５】 主表面に第１の面方位を有する第１の半
    導体単結晶、および主表面に前記第１の面方位と異なる
    第２の面方位を有する第２の半導体単結晶をそれぞれ用
    意する工程と、 前記第１の半導体単結晶の主表面と前記第２の半導体単
    結晶の主表面とを互いに貼り合わせる工程と、 前記第１の半導体単結晶に、前記第２の半導体単結晶が
    露出する開口部を少なくとも１つ形成する工程と、 を具備することを特徴とする半導体基体の製造方法。
  6. 【請求項６】 主表面に第１の面方位を有する第１の半
    導体単結晶、および主表面に前記第１の面方位と異なる
    第２の面方位を有する第２の半導体単結晶をそれぞれ用
    意する工程と、 前記第１の半導体単結晶の主表面と前記第２の半導体単
    結晶の主表面とを互いに貼り合わせる工程と、 前記第１の半導体単結晶に、前記第２の半導体単結晶が
    露出する開口部を少なくとも１つ形成する工程と、 前記開口部内に前記第２の半導体単結晶を種結晶とした
    半導体で成るエピタキシャル層を選択成長させる工程
    と、 を具備することを特徴とする半導体基体の製造方法。
  7. 【請求項７】 第１の素子形成面および第１の貼り合わ
    せ面をそれぞれ有し、前記第１の素子形成面が第１の面
    方位を有する第１の半導体基板と、 前記第１の面方位と異なる第２の面方位を有する第２の
    貼り合わせ面を有し、この第２の貼り合わせ面を前記第
    １の半導体基板の第１の貼り合わせ面に貼り合わせてい
    る第２の半導体基板と、 前記第１の半導体基板に設けられた前記第２の半導体基
    板が露呈する少なくとも１つの開口部と、 前記開口部に露呈する前記第２の半導体基板が第２の面
    方位を有する第２の素子形成面として構成されている半
    導体基体を用い、 前記第１の素子形成面に形成された第１の能動素子と、 前記第２の素子形成面に形成された第２の能動素子と、 を具備することを特徴とする半導体装置。
  8. 【請求項８】 第１の素子形成面および第１の貼り合わ
    せ面をそれぞれ有し、前記第１の素子形成面が第１の面
    方位を有する第１の半導体基板と、 前記第１の面方位と異なる第２の面方位を有する第２の
    貼り合わせ面を有し、この第２の貼り合わせ面を前記第
    １の半導体基板の第１の貼り合わせ面に貼り合わせてい
    る第２の半導体基板と、 前記第１の半導体基板に設けられた前記第２の半導体基
    板が露呈する少なくとも１つの開口部と、 前記開口部に露呈する前記第２の半導体基板が第２の面
    方位を有する第２の素子形成面として構成されている半
    導体基体を用い、 前記第１の素子形成面に形成された第１導電型および第
    ２導電型ともに含む第１の能動素子群と、 前記第２の素子形成面に形成された第１導電型および第
    ２導電型ともに含む第２の能動素子と、 を具備することを特徴とする半導体装置。
  9. 【請求項９】 第１の素子形成面および第１の貼り合わ
    せ面をそれぞれ有し、前記第１の素子形成面が第１の面
    方位を有する第１の半導体基板と、 前記第１の面方位と異なる第２の面方位を有する第２の
    貼り合わせ面を有し、この第２の貼り合わせ面を前記第
    １の半導体基体の第１の貼り合わせ面に貼り合わせてい
    る第２の半導体基板と、 前記第１の半導体基板に設けられた前記第２の半導体基
    板が露呈する少なくとも１つの開口部と、 前記開口部内に形成された半導体層と、 前記半導体層の露出面が第２の面方位を有する第２の素
    子形成面として構成されている半導体基体を用い、 前記第１の素子形成面に形成された第１導電型および第
    ２導電型ともに含む第１の能動素子群と、 前記第２の素子形成面に形成された第１導電型および第
    ２導電型ともに含む第２の能動素子群と、 を具備することを特徴とする半導体装置。
  10. 【請求項１０】 メモリセルに接続され、このセルに保
    持されたデータを信号として、この信号をその反転信号
    とともに伝播するビット線対と、 前記ビット線対間に接続され、このビット線対を伝播す
    る信号を差動増幅する、第１導電型および第２導電型の
    絶縁ゲート型ＦＥＴで構成されたセンス回路と、を具備
    し、 第１の面方位を有する第１の素子形成面と、前記第１の
    面方位と異なる第２の面方位を有し、前記第１の素子形
    成面と互いにほぼフラットな第２の素子形成面と、を具
    備する半導体基体を用い、 前記センス回路を構成する第１導電型の絶縁ゲート型Ｆ
    ＥＴが前記第１の素子形成面に形成され、前記センス回
    路を構成する前記第２導電型の絶縁ゲート型ＦＥＴが前
    記第２の素子形成面に形成されていることを特徴とする
    半導体装置。
  11. 【請求項１１】 絶縁ゲート型ＦＥＴにより構成される
    ラッチ回路でデータをラッチして保持するメモリセル
    と、 ワード線の電位状態によって、前記メモリセルからデー
    タをビット線に伝達するか否かを決定するデータ伝達用
    絶縁ゲート型ＦＥＴと、を具備し、 第１の面方位を有する第１の素子形成面と、前記第１の
    面方位と異なる第２の面方位を有し、前記第１の素子形
    成面と互いにほぼフラットな第２の素子形成面と、を具
    備する半導体基体を用い、 前記ラッチ回路を構成する絶縁ゲート型ＦＥＴが前記第
    １の素子形成面に形成され、前記データ伝達用絶縁ゲー
    ト型ＦＥＴが前記第２の素子形成面に形成されているこ
    とを特徴とする半導体装置。
  12. 【請求項１２】 第１導電型および第２導電型の絶縁ゲ
    ート型ＦＥＴそれぞれにより構成されるラッチ回路でデ
    ータをラッチして保持するメモリセルを具備し、 第１の面方位を有する第１の素子形成面と、前記第１の
    面方位と異なる第２の面方位を有し、前記第１の素子形
    成面と互いにほぼフラットな第２の素子形成面と、を具
    備する半導体基体を用い、 前記ラッチ回路を構成する第１導電型の絶縁ゲート型Ｆ
    ＥＴが前記第１の素子形成面に形成され、前記ラッチ回
    路を構成する第２導電型の絶縁ゲート型ＦＥＴが前記第
    ２の素子形成面に形成されていることを特徴とする半導
    体装置。
  13. 【請求項１３】 絶縁ゲート型ＦＥＴで構成され、メモ
    リセル列または行を選択するデコーダと、 前記デコーダの出力に接続され、絶縁ゲート型ＦＥＴで
    構成されるレベルシフタと、 前記レベルシフタと前記メモリセルとを互いに電気的に
    接続する配線と、を具備し、 第１の面方位を有する第１の素子形成面と、前記第１の
    面方位と異なる第２の面方位を有し、前記第１の素子形
    成面と互いにほぼフラットな第２の素子形成面と、を具
    備する半導体基体を用い、 前記デコーダを構成する絶縁ゲート型ＦＥＴが前記第１
    の素子形成面に形成され、前記レベルシフタを構成する
    絶縁ゲート型ＦＥＴが前記第２の素子形成面に形成され
    ていることを特徴とする半導体装置。
  14. 【請求項１４】 絶縁ゲート型ＦＥＴで構成され、ゲー
    トと半導体基体との間にキャリアを蓄積するキャリア蓄
    積部を有し、この蓄積部へのキャリア注入および引き抜
    きを、前記蓄積部と前記半導体基体との間に設けられた
    トンネル絶縁膜を介して行うメモリセルと、 前記メモリセルを活性化させる、絶縁ゲート型ＦＥＴで
    構成される周辺回路部と、を具備し、 第１の面方位を有する第１の素子形成面と、前記第１の
    面方位と異なる第２の面方位を有し、前記第１の素子形
    成面と互いにほぼフラットな第２の素子形成面と、を具
    備する半導体基体を用い、 前記メモリセルを構成する絶縁ゲート型ＦＥＴが前記第
    １の素子形成面に形成され、前記周辺回路を構成する絶
    縁ゲート型ＦＥＴが前記第２の素子形成面に形成されて
    いることを特徴とする半導体装置。
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