JP3068871B2 - アナログ‐ディジタル変換器 - Google Patents
アナログ‐ディジタル変換器Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
- H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は並列法によるアナログ‐
ディジタル変換器に関する。
ディジタル変換器に関する。
【０００２】
【従来の技術】短い変換時間および高い分解能はアナロ
グ‐ディジタル変換器を構成する際の両立に困難を伴う
２つの要求である。たとえば計数法または平衡法により
動作する変換器のような高い分解能を有する変換器はた
いてい比較的長い変換時間を有し、他方において、たと
えば並列法により動作する変換器のような非常に短い変
換時間を有する変換器は、必要な回路費用が出力語長と
共にほぼ指数関数的に上昇するため得られる分解能に制
約がある。１０ビット変換器に対してたとえば既に１０
２３のコンパレータが必要とされる。この費用は、変換
速度の点で譲歩することによって顕著に低減され得る。
そのために並列法が平衡法と組み合わされる。
グ‐ディジタル変換器を構成する際の両立に困難を伴う
２つの要求である。たとえば計数法または平衡法により
動作する変換器のような高い分解能を有する変換器はた
いてい比較的長い変換時間を有し、他方において、たと
えば並列法により動作する変換器のような非常に短い変
換時間を有する変換器は、必要な回路費用が出力語長と
共にほぼ指数関数的に上昇するため得られる分解能に制
約がある。１０ビット変換器に対してたとえば既に１０
２３のコンパレータが必要とされる。この費用は、変換
速度の点で譲歩することによって顕著に低減され得る。
そのために並列法が平衡法と組み合わされる。
【０００３】この拡張された並列法による１０ビット変
換器はたとえば、最初の段階で上位の５ビットを並列に
変換することにより実現される。結果は入力電圧の粗く
量子化された値である。ディジタル‐アナログ変換器に
より付属のアナログ電圧が形成され、これが入力電圧か
ら減算される。残留する余りは最初の分解能よりも高い
分解能を有するアナログ‐ディジタル変換器により量子
化される。
換器はたとえば、最初の段階で上位の５ビットを並列に
変換することにより実現される。結果は入力電圧の粗く
量子化された値である。ディジタル‐アナログ変換器に
より付属のアナログ電圧が形成され、これが入力電圧か
ら減算される。残留する余りは最初の分解能よりも高い
分解能を有するアナログ‐ディジタル変換器により量子
化される。
【０００４】粗い値および細かい値はもちろん同一の入
力電圧により形成されなければならない。しかし、最初
のアナログ‐ディジタル変換器およびディジタル‐アナ
ログ変換器を通る伝播時間のために時間遅れが生ずる。
従って、入力電圧はこの方法では、全数が形成されるま
で、アナログ式サンプル・アンド・ホールド回路により
一定に保持されなければならない。拡張された並列法に
よるアナログ‐ディジタル変換器の原理はたとえばU.Ti
etze,Ch.Schenk著「Halbleiter-Schaltungstechnik（半
導体回路技術）」第７版、１９８５年、第７６５〜７６
７頁に記載されている。
力電圧により形成されなければならない。しかし、最初
のアナログ‐ディジタル変換器およびディジタル‐アナ
ログ変換器を通る伝播時間のために時間遅れが生ずる。
従って、入力電圧はこの方法では、全数が形成されるま
で、アナログ式サンプル・アンド・ホールド回路により
一定に保持されなければならない。拡張された並列法に
よるアナログ‐ディジタル変換器の原理はたとえばU.Ti
etze,Ch.Schenk著「Halbleiter-Schaltungstechnik（半
導体回路技術）」第７版、１９８５年、第７６５〜７６
７頁に記載されている。
【０００５】アナログ‐ディジタル変換器への要求はこ
の回路原理では確かに低いが、ディジタル‐アナログ変
換器が完全な精度、すなわち完全な１０ビット精度を有
していなければならない。従って、必要とされる精度を
達成するため、なんらかの形態の調整が不可欠である。
しかし、集積回路では、特にモノリシック集積回路では
調整はどの形態でも常に問題があり、またたいていかな
りの付加費用を必要とする。
の回路原理では確かに低いが、ディジタル‐アナログ変
換器が完全な精度、すなわち完全な１０ビット精度を有
していなければならない。従って、必要とされる精度を
達成するため、なんらかの形態の調整が不可欠である。
しかし、集積回路では、特にモノリシック集積回路では
調整はどの形態でも常に問題があり、またたいていかな
りの付加費用を必要とする。
【０００６】
【発明が解決しようとする課題】本発明の課題は、調整
を不可欠としないアナログ・ディジタル変換器を提供す
ることである。
を不可欠としないアナログ・ディジタル変換器を提供す
ることである。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
め、本発明においては、並列法により動作し、コンパレ
ータを有し、かつＮビット分解能を有する第１のアナロ
グ‐ディジタル変換器と、並列法により動作し、コンパ
レータを有し、かつＭビット分解能を有する第２のアナ
ログ‐ディジタル変換器と、第１のアナログ‐ディジタ
ル変換器の入力側に接続されたサンプル・アンド・ホー
ルド回路と、第２のアナログ‐ディジタル変換器の入力
側に接続されたディジタル‐アナログ変換器と、ディジ
タル‐アナログ変換器およびサンプル・アンド・ホール
ド回路と接続された減算器と、減算器の出力側に接続さ
れた増幅器とを備え、第１のアナログ‐ディジタル変換
器およびディジタル‐アナログ変換器には等しい参照電
圧が与えられ、サンプル・アンド・ホールド回路、第１
および第２のアナログ‐ディジタル変換器、ディジタル
‐アナログ変換器および（または）減算器に、対称な信
号処理および対称な参照電圧が用いられる。ここで対称
な信号ないし対称な参照電圧とは、大きさが等しく符号
が相互に異なる２つの信号ないし電位を含む信号ないし
参照電圧を意味する。
め、本発明においては、並列法により動作し、コンパレ
ータを有し、かつＮビット分解能を有する第１のアナロ
グ‐ディジタル変換器と、並列法により動作し、コンパ
レータを有し、かつＭビット分解能を有する第２のアナ
ログ‐ディジタル変換器と、第１のアナログ‐ディジタ
ル変換器の入力側に接続されたサンプル・アンド・ホー
ルド回路と、第２のアナログ‐ディジタル変換器の入力
側に接続されたディジタル‐アナログ変換器と、ディジ
タル‐アナログ変換器およびサンプル・アンド・ホール
ド回路と接続された減算器と、減算器の出力側に接続さ
れた増幅器とを備え、第１のアナログ‐ディジタル変換
器およびディジタル‐アナログ変換器には等しい参照電
圧が与えられ、サンプル・アンド・ホールド回路、第１
および第２のアナログ‐ディジタル変換器、ディジタル
‐アナログ変換器および（または）減算器に、対称な信
号処理および対称な参照電圧が用いられる。ここで対称
な信号ないし対称な参照電圧とは、大きさが等しく符号
が相互に異なる２つの信号ないし電位を含む信号ないし
参照電圧を意味する。
【０００８】本発明の有利な構成は請求項２以下にあげ
られている。
られている。
【０００９】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
明を一層詳細に説明する。
【００１０】図１に示されている本発明によるアナログ
‐ディジタル変換器はサンプル・アンド・ホールド回路
Ｓ／Ｈ、並列法により動作する第１のアナログ‐ディジ
タル変換器ＡＤＣ１、並列法により動作する第２のアナ
ログ‐ディジタル変換器ＡＤＣ２、減算ディジタル‐ア
ナログ変換器ＤＡＣ／ＳＵＢおよび増幅器ＡＭＰを有す
る。サンプル・アンド・ホールド回路Ｓ／Ｈにより、ク
ロックＣＬＫ０により制御されて、アナログの対称入力
信号ＶＡＮ、即ち大きさが等しく符号が相異なる２つの
信号を含む入力信号、が記憶される。サンプル・アンド
・ホールド回路Ｓ／Ｈの出力端（反転出力端および非反
転出力端）は第１のアナログ‐ディジタル変換器ＡＤＣ
１および減算ディジタル‐アナログ変換器ＤＡＣ／ＳＵ
Ｂの対応する入力端と接続されている。これらの入力端
はサンプル・アンド・ホールド回路Ｓ／Ｈの入力端と同
じく対称性に基づいて差入力端である。アナログ‐ディ
ジタル変換器ＡＤＣ１は第１の対称な抵抗回路網ＤＲＬ
１を有し、その後にクロック信号ＣＬＫ１により制御さ
れる１６個の第１のコンパレータＣＡ１…ＣＡ１６の差
入力端が接続されている。
‐ディジタル変換器はサンプル・アンド・ホールド回路
Ｓ／Ｈ、並列法により動作する第１のアナログ‐ディジ
タル変換器ＡＤＣ１、並列法により動作する第２のアナ
ログ‐ディジタル変換器ＡＤＣ２、減算ディジタル‐ア
ナログ変換器ＤＡＣ／ＳＵＢおよび増幅器ＡＭＰを有す
る。サンプル・アンド・ホールド回路Ｓ／Ｈにより、ク
ロックＣＬＫ０により制御されて、アナログの対称入力
信号ＶＡＮ、即ち大きさが等しく符号が相異なる２つの
信号を含む入力信号、が記憶される。サンプル・アンド
・ホールド回路Ｓ／Ｈの出力端（反転出力端および非反
転出力端）は第１のアナログ‐ディジタル変換器ＡＤＣ
１および減算ディジタル‐アナログ変換器ＤＡＣ／ＳＵ
Ｂの対応する入力端と接続されている。これらの入力端
はサンプル・アンド・ホールド回路Ｓ／Ｈの入力端と同
じく対称性に基づいて差入力端である。アナログ‐ディ
ジタル変換器ＡＤＣ１は第１の対称な抵抗回路網ＤＲＬ
１を有し、その後にクロック信号ＣＬＫ１により制御さ
れる１６個の第１のコンパレータＣＡ１…ＣＡ１６の差
入力端が接続されている。
【００１１】第１のコンパレータＣＡ１…ＣＡ１６の各
々に、クロック信号ＣＬＫ２により制御されるメモリ要
素Ｌ１…Ｌ１６が続いている。メモリ要素Ｌ１…Ｌ１６
の出力端は優先順位デコーダーＥＣ１に導かれている。
メモリ要素Ｌ１…Ｌ１６および優先順位デコーダーＥＣ
１の入力端はメモリ要素Ｌ１…Ｌ１６の出力端と同じく
差入力端または差出力端として構成されている。第１の
コンパレータＣＡ１…ＣＡ１６の差出力端はさらにディ
ジタル‐アナログ変換器ＤＡＣの差入力端に接続されて
いる。ディジタル‐アナログ変換器ＤＡＣはその出力側
に接続されている減算器ＳＵＢと共に減算ディジタル‐
アナログ変換器ＤＡＣ／ＳＵＢを形成している。ディジ
タル‐アナログ変換器ＤＡＣには第１の対称な抵抗回路
網ＤＲＬ１と同じく対称な参照電圧ＶＲＥＦ、即ち大き
さが等しく符号が相異なる２つの電位からなる参照電
圧、が与えられている。減算器ＳＵＢはディジタル‐ア
ナログ変換器ＤＡＣの出力信号のほかにサンプル・アン
ド・ホールド回路Ｓ／Ｈの出力信号を与えられている。
減算器ＳＵＢの後に、増幅率４を有する増幅器ＡＭＰが
接続されており、この増幅器は同じく差入力端および差
出力端を有する。増幅器ＡＭＰの後に第２の対称な抵抗
回路網ＤＲＬ２が続いており、この抵抗回路網には前述
の対称な参照電圧ＶＲＥＦも与えられている。第２の対
称な抵抗回路網ＤＲＬ２の差出力端は、クロックＣＬＫ
２により制御される第２のコンパレータＣＢ１…ＣＢ９
６と接続されている。コンパレータＣＢ１…ＣＢ９６の
差出力端は第２の優先順位デコーダーＥＣ２に導かれて
いる。対称な抵抗回路網ＤＲＬ２、第２のコンパレータ
ＣＢ１…ＣＢ９６および第２の優先順位デコーダーＥＣ
２は第２のアナログ‐ディジタル変換器ＡＤＣ２を形成
している。両優先順位デコーダーＥＣ１、ＥＣ２の非対
称な出力端には変換結果の上位ビットＭＳＢおよび下位
ビットＬＳＢが与えられている。
々に、クロック信号ＣＬＫ２により制御されるメモリ要
素Ｌ１…Ｌ１６が続いている。メモリ要素Ｌ１…Ｌ１６
の出力端は優先順位デコーダーＥＣ１に導かれている。
メモリ要素Ｌ１…Ｌ１６および優先順位デコーダーＥＣ
１の入力端はメモリ要素Ｌ１…Ｌ１６の出力端と同じく
差入力端または差出力端として構成されている。第１の
コンパレータＣＡ１…ＣＡ１６の差出力端はさらにディ
ジタル‐アナログ変換器ＤＡＣの差入力端に接続されて
いる。ディジタル‐アナログ変換器ＤＡＣはその出力側
に接続されている減算器ＳＵＢと共に減算ディジタル‐
アナログ変換器ＤＡＣ／ＳＵＢを形成している。ディジ
タル‐アナログ変換器ＤＡＣには第１の対称な抵抗回路
網ＤＲＬ１と同じく対称な参照電圧ＶＲＥＦ、即ち大き
さが等しく符号が相異なる２つの電位からなる参照電
圧、が与えられている。減算器ＳＵＢはディジタル‐ア
ナログ変換器ＤＡＣの出力信号のほかにサンプル・アン
ド・ホールド回路Ｓ／Ｈの出力信号を与えられている。
減算器ＳＵＢの後に、増幅率４を有する増幅器ＡＭＰが
接続されており、この増幅器は同じく差入力端および差
出力端を有する。増幅器ＡＭＰの後に第２の対称な抵抗
回路網ＤＲＬ２が続いており、この抵抗回路網には前述
の対称な参照電圧ＶＲＥＦも与えられている。第２の対
称な抵抗回路網ＤＲＬ２の差出力端は、クロックＣＬＫ
２により制御される第２のコンパレータＣＢ１…ＣＢ９
６と接続されている。コンパレータＣＢ１…ＣＢ９６の
差出力端は第２の優先順位デコーダーＥＣ２に導かれて
いる。対称な抵抗回路網ＤＲＬ２、第２のコンパレータ
ＣＢ１…ＣＢ９６および第２の優先順位デコーダーＥＣ
２は第２のアナログ‐ディジタル変換器ＡＤＣ２を形成
している。両優先順位デコーダーＥＣ１、ＥＣ２の非対
称な出力端には変換結果の上位ビットＭＳＢおよび下位
ビットＬＳＢが与えられている。
【００１２】図２には減算ディジタル‐アナログ変換器
ＤＡＣ／ＳＵＢの１つの好ましい実施例が示されてい
る。減算器ＳＵＢとして２つのｎｐｎトランジスタＴ
１、Ｔ２を有する差増幅器段が設けられており、それら
のトランジスタのコレクタはそれぞれ抵抗Ｒ１およびＲ
２を介して正供給電位Ｖ＋と、またエミッタはそれぞれ
抵抗Ｒ３またはＲ４を介して基準電位に通ずる定電流源
Ｓ０と接続されている。両トランジスタＴ１およびＴ２
のベースは減算器ＳＵＢの差入力端を形成しており、そ
れらに、図１中に示されているように、サンプル・アン
ド・ホールド回路Ｓ／Ｈの対称な出力信号ＶＳＨが与え
られている。ディジタル‐アナログ変換器ＤＡＣはアナ
ログ‐ディジタル変換器ＡＤＣ１のように４ビット変換
器であるが、１つの４ビット２進コードにより駆動され
ずに１つのｘ‐アウトオブ‐２N コード（Ｎは付属の２
進コードのビットの数に一致）により駆動される。いま
の実施例ではディジタル‐アナログ変換器ＤＡＣは図１
から明らかなように直接にアナログ‐ディジタル変換器
ＡＤＣ１のコンパレータＣＡ１…ＣＡ１６の出力端から
取り出される１６の対称な入力信号Ｄ１…Ｄ１６、Ｄ１
´…Ｄ１６´により駆動される。
ＤＡＣ／ＳＵＢの１つの好ましい実施例が示されてい
る。減算器ＳＵＢとして２つのｎｐｎトランジスタＴ
１、Ｔ２を有する差増幅器段が設けられており、それら
のトランジスタのコレクタはそれぞれ抵抗Ｒ１およびＲ
２を介して正供給電位Ｖ＋と、またエミッタはそれぞれ
抵抗Ｒ３またはＲ４を介して基準電位に通ずる定電流源
Ｓ０と接続されている。両トランジスタＴ１およびＴ２
のベースは減算器ＳＵＢの差入力端を形成しており、そ
れらに、図１中に示されているように、サンプル・アン
ド・ホールド回路Ｓ／Ｈの対称な出力信号ＶＳＨが与え
られている。ディジタル‐アナログ変換器ＤＡＣはアナ
ログ‐ディジタル変換器ＡＤＣ１のように４ビット変換
器であるが、１つの４ビット２進コードにより駆動され
ずに１つのｘ‐アウトオブ‐２N コード（Ｎは付属の２
進コードのビットの数に一致）により駆動される。いま
の実施例ではディジタル‐アナログ変換器ＤＡＣは図１
から明らかなように直接にアナログ‐ディジタル変換器
ＡＤＣ１のコンパレータＣＡ１…ＣＡ１６の出力端から
取り出される１６の対称な入力信号Ｄ１…Ｄ１６、Ｄ１
´…Ｄ１６´により駆動される。
【００１３】ディジタル‐アナログ変換器ＤＡＣは１６
の同一に構成された差増幅器段から成っている。これら
の段の各々は、一方では基準電位に接続され他方ではそ
れぞれ抵抗Ｒ１１…Ｒ１６１またはＲ１２…Ｒ１６２を
介してそれぞれｎｐｎトランジスタＴ１１…Ｔ１６１ま
たはＴ１２…Ｔ１６２と接続されている定電流源Ｓ１…
Ｓ１６を有する。これらの両トランジスタＴ１１…Ｔ１
６１およびＴ１２…Ｔ１６２のベースは、図１中にも示
されているように対称な参照電圧ＶＲＥＦを与えられて
いる差入力端を形成している。トランジスタＴ１１…Ｔ
１６１のコレクタは、第１のトランジスタ対を形成する
２つのｎｐｎトランジスタＴ１３…Ｔ１６３およびＴ１
４…Ｔ１６４の結合されたエミッタに導かれている。同
じくトランジスタＴ１２…Ｔ１６２のコレクタは、第２
のトランジスタ対を形成する２つのｎｐｎトランジスタ
Ｔ１５…Ｔ１６５およびＴ１６…Ｔ１６６の結合された
エミッタに導かれている。両トランジスタ対におけるそ
れぞれ１つのトランジスタのベースは互いに結合されて
おり、入力信号Ｄ１…Ｄ１６を与えられている。両トラ
ンジスタ対の他方のトランジスタのベースは同様に互い
に接続されており、反転された入力信号Ｄ１´…Ｄ１６
´を与えられている。さらに第１のトランジスタ対のト
ランジスタのコレクタは交叉して第２のトランジスタ対
の相応のトランジスタと結合されている。いまの実施例
に対して、このことは、トランジスタＴ１３…Ｔ１６３
のベースがトランジスタＴ１６…Ｔ１６６のベースと接
続されており、また両ベースに反転された入力信号Ｄ１
´…Ｄ１６´が与えられていることを意味する。その結
果、トランジスタＴ１４…Ｔ１６４およびＴ１５…Ｔ１
６５のベースは互いに接続されており、入力信号Ｄ１…
Ｄ１６を与えられている。最後にトランジスタＴ１３…
Ｔ１６３およびＴ１５…Ｔ１６５のコレクタは互いに接
続されており、トランジスタＴ１のコレクタと節点Ｌを
形成して接続されており、同じくトランジスタＴ１４…
Ｔ１６４およびＴ１６…Ｔ１６６は節点Ｒを形成してコ
レクタ側で一括接続されており、トランジスタＴ２のコ
レクタと接続されている。正の供給電位Ｖ＋から節点Ｌ
に電流ＩＬが流れ、また節点Ｒに電流ＩＲが流れる。節
点ＬからトランジスタＴ１に電流ＩＡが、またディジタ
ル‐アナログ変換器ＤＡＣに電流ＩＸが流れ、他方にお
いて節点ＲからトランジスタＴ２に電流ＩＢが、またデ
ィジタル‐アナログ変換器ＤＡＣに電流ＩＹが流れる。
の同一に構成された差増幅器段から成っている。これら
の段の各々は、一方では基準電位に接続され他方ではそ
れぞれ抵抗Ｒ１１…Ｒ１６１またはＲ１２…Ｒ１６２を
介してそれぞれｎｐｎトランジスタＴ１１…Ｔ１６１ま
たはＴ１２…Ｔ１６２と接続されている定電流源Ｓ１…
Ｓ１６を有する。これらの両トランジスタＴ１１…Ｔ１
６１およびＴ１２…Ｔ１６２のベースは、図１中にも示
されているように対称な参照電圧ＶＲＥＦを与えられて
いる差入力端を形成している。トランジスタＴ１１…Ｔ
１６１のコレクタは、第１のトランジスタ対を形成する
２つのｎｐｎトランジスタＴ１３…Ｔ１６３およびＴ１
４…Ｔ１６４の結合されたエミッタに導かれている。同
じくトランジスタＴ１２…Ｔ１６２のコレクタは、第２
のトランジスタ対を形成する２つのｎｐｎトランジスタ
Ｔ１５…Ｔ１６５およびＴ１６…Ｔ１６６の結合された
エミッタに導かれている。両トランジスタ対におけるそ
れぞれ１つのトランジスタのベースは互いに結合されて
おり、入力信号Ｄ１…Ｄ１６を与えられている。両トラ
ンジスタ対の他方のトランジスタのベースは同様に互い
に接続されており、反転された入力信号Ｄ１´…Ｄ１６
´を与えられている。さらに第１のトランジスタ対のト
ランジスタのコレクタは交叉して第２のトランジスタ対
の相応のトランジスタと結合されている。いまの実施例
に対して、このことは、トランジスタＴ１３…Ｔ１６３
のベースがトランジスタＴ１６…Ｔ１６６のベースと接
続されており、また両ベースに反転された入力信号Ｄ１
´…Ｄ１６´が与えられていることを意味する。その結
果、トランジスタＴ１４…Ｔ１６４およびＴ１５…Ｔ１
６５のベースは互いに接続されており、入力信号Ｄ１…
Ｄ１６を与えられている。最後にトランジスタＴ１３…
Ｔ１６３およびＴ１５…Ｔ１６５のコレクタは互いに接
続されており、トランジスタＴ１のコレクタと節点Ｌを
形成して接続されており、同じくトランジスタＴ１４…
Ｔ１６４およびＴ１６…Ｔ１６６は節点Ｒを形成してコ
レクタ側で一括接続されており、トランジスタＴ２のコ
レクタと接続されている。正の供給電位Ｖ＋から節点Ｌ
に電流ＩＬが流れ、また節点Ｒに電流ＩＲが流れる。節
点ＬからトランジスタＴ１に電流ＩＡが、またディジタ
ル‐アナログ変換器ＤＡＣに電流ＩＸが流れ、他方にお
いて節点ＲからトランジスタＴ２に電流ＩＢが、またデ
ィジタル‐アナログ変換器ＤＡＣに電流ＩＹが流れる。
【００１４】定電流源Ｓ１…Ｓ１６はそれらの同一の構
成に基づいて等しい定電流Ｉを供給する。定電流源Ｓ０
は２N 倍の電流、すなわちこの場合には１６倍の電流Ｉ
を供給するように構成されている。抵抗Ｒ１ないしＲ４
は互いに同一に構成されている。抵抗Ｒ１１、Ｒ１２…
Ｒ１６１、Ｒ１６２も互いに同一に構成されており、こ
れらの抵抗はそれぞれ抵抗Ｒ１ないしＲ４にくらべて１
６倍の値を有する。これに関連してなお言及すべきこと
として、図示されている実施例に代えて、減算器ＳＵＢ
は、２N ＝１６の同一の減算器が並列接続され、それら
の抵抗および定電流源がディジタル‐アナログ変換器Ｄ
ＡＣの抵抗および定電流源と等しい値を有するように構
成することもできる。
成に基づいて等しい定電流Ｉを供給する。定電流源Ｓ０
は２N 倍の電流、すなわちこの場合には１６倍の電流Ｉ
を供給するように構成されている。抵抗Ｒ１ないしＲ４
は互いに同一に構成されている。抵抗Ｒ１１、Ｒ１２…
Ｒ１６１、Ｒ１６２も互いに同一に構成されており、こ
れらの抵抗はそれぞれ抵抗Ｒ１ないしＲ４にくらべて１
６倍の値を有する。これに関連してなお言及すべきこと
として、図示されている実施例に代えて、減算器ＳＵＢ
は、２N ＝１６の同一の減算器が並列接続され、それら
の抵抗および定電流源がディジタル‐アナログ変換器Ｄ
ＡＣの抵抗および定電流源と等しい値を有するように構
成することもできる。
【００１５】減算器ＳＵＢとして使用される増幅器回路
におけるアナログ信号と逆変換された信号との間の減算
過程は各２つの電流ＩＡ、ＩＸおよびＩＢ、ＩＹの加算
により実行され、その際に増幅器回路の出力電流ＩＬま
たはＩＲは入力電圧ＶＳＨと共に比例的に上昇し、一方
ディジタル‐アナログ変換器ＤＡＣの電流ＩＸまたはＩ
ＹはＶＳＨの増大と共に低下する。減算結果は抵抗Ｒ１
およびＲ２を流れる電流ＩＬおよびＩＲにより与えられ
る。しかし、両電流には１つの直流成分が重畳されてい
る。本発明の実施例に示されているように回路を対称に
構成すると、この直流成分は本質的に意味がなく、従っ
て節点ＬとＲとの間に与えられている対称な出力電圧Ｕ
ＯＵＴは減算結果を示す。そのために重要なことは、電
流ＩＡまたはＩＢの上昇が正確に出力電流ＩＬまたはＩ
Ｒの平均上昇に合致し、それによって出力電流ＩＬおよ
びＩＲの直流成分が入力電圧ＶＳＨに無関係であり、ま
た変換特性曲線の湾曲が生じないことである。このこと
を達成するため、一般に通常はなんらかの形態の調整が
行われる。
におけるアナログ信号と逆変換された信号との間の減算
過程は各２つの電流ＩＡ、ＩＸおよびＩＢ、ＩＹの加算
により実行され、その際に増幅器回路の出力電流ＩＬま
たはＩＲは入力電圧ＶＳＨと共に比例的に上昇し、一方
ディジタル‐アナログ変換器ＤＡＣの電流ＩＸまたはＩ
ＹはＶＳＨの増大と共に低下する。減算結果は抵抗Ｒ１
およびＲ２を流れる電流ＩＬおよびＩＲにより与えられ
る。しかし、両電流には１つの直流成分が重畳されてい
る。本発明の実施例に示されているように回路を対称に
構成すると、この直流成分は本質的に意味がなく、従っ
て節点ＬとＲとの間に与えられている対称な出力電圧Ｕ
ＯＵＴは減算結果を示す。そのために重要なことは、電
流ＩＡまたはＩＢの上昇が正確に出力電流ＩＬまたはＩ
Ｒの平均上昇に合致し、それによって出力電流ＩＬおよ
びＩＲの直流成分が入力電圧ＶＳＨに無関係であり、ま
た変換特性曲線の湾曲が生じないことである。このこと
を達成するため、一般に通常はなんらかの形態の調整が
行われる。
【００１６】しかしこの調整措置を回避するため、ディ
ジタル‐アナログ変換器ＤＡＣに対して、アナログ‐デ
ィジタル変換器ＡＤＣ１による量子化の際にも使用され
る参照電圧と等しい参照電圧ＶＲＥＦが使用される。い
まの実施例に示されているディジタル‐アナログ変換器
は、４ビット変換器であるから、定電流源Ｓ１…Ｓ１６
を介して電流Ｉを供給される１６の同種の段から構成さ
れる。対称な参照電圧ＶＲＥＦを使用することにより、
この電流Ｉはそれぞれ、入力信号Ｄ１、Ｄ１´…Ｄ１
６、Ｄ１６´から出力節点Ｌもしくは出力節点Ｒに与え
られ得る２つの部分電流に分割される。トランジスタＴ
１およびＴ２を有する差増幅器ならびに抵抗Ｒ１ないし
Ｒ４および電流１６Ｉを有する定電流源Ｓ０を介して、
対称な入力電圧ＶＳＨからそれに比例する２つの電流Ｉ
ＡおよびＩＢが得られる。奇数のディジタル信号のみが
予定されている用途においては、もう１つの対称な段が
付加される。これはディジタル‐アナログ変換器ＤＡＣ
の他の段と同一に構成されている。この段の両差入力端
は互いに接続され、またディジタル入力信号の最高のレ
ベルと最低のレベルとの間に位置する１つの電位に接続
される。すなわちたとえばディジタル‐アナログ変換器
ＤＡＣが１５の入力信号のみを与えられたならば、ディ
ジタル信号Ｄ１６またはＤ１６´に対する入力端は、た
とえばその他の入力信号Ｄ１、Ｄ１´…Ｄ１５、Ｄ１５
´の最小および最大レベルの平均値に等しい１つの非対
称な電位におかれるであろう。さらに、節点ＬまたはＲ
とトランジスタＴ１またはＴ２のコレクタとの間に、２
つのトランジスタから成り、ベース側で同じくこの非対
称電位と接続されている１つのカスコード段をおくこと
ができる。図示されている実施例では対称な段の駆動は
付加されたコンパレータ、すなわちアナログ‐ディジタ
ル変換器ＡＤＣ１のコンパレータＣＡ１６により行われ
る。１つの４ビット変換器、たとえばアナログ‐ディジ
タル変換器ＡＤＣ１に対して原理的には１５のコンパレ
ータのみが必要であろう。付加されたコンパレータは対
称な抵抗回路網ＤＲＬ１に重畳されている直流成分に応
動する。
ジタル‐アナログ変換器ＤＡＣに対して、アナログ‐デ
ィジタル変換器ＡＤＣ１による量子化の際にも使用され
る参照電圧と等しい参照電圧ＶＲＥＦが使用される。い
まの実施例に示されているディジタル‐アナログ変換器
は、４ビット変換器であるから、定電流源Ｓ１…Ｓ１６
を介して電流Ｉを供給される１６の同種の段から構成さ
れる。対称な参照電圧ＶＲＥＦを使用することにより、
この電流Ｉはそれぞれ、入力信号Ｄ１、Ｄ１´…Ｄ１
６、Ｄ１６´から出力節点Ｌもしくは出力節点Ｒに与え
られ得る２つの部分電流に分割される。トランジスタＴ
１およびＴ２を有する差増幅器ならびに抵抗Ｒ１ないし
Ｒ４および電流１６Ｉを有する定電流源Ｓ０を介して、
対称な入力電圧ＶＳＨからそれに比例する２つの電流Ｉ
ＡおよびＩＢが得られる。奇数のディジタル信号のみが
予定されている用途においては、もう１つの対称な段が
付加される。これはディジタル‐アナログ変換器ＤＡＣ
の他の段と同一に構成されている。この段の両差入力端
は互いに接続され、またディジタル入力信号の最高のレ
ベルと最低のレベルとの間に位置する１つの電位に接続
される。すなわちたとえばディジタル‐アナログ変換器
ＤＡＣが１５の入力信号のみを与えられたならば、ディ
ジタル信号Ｄ１６またはＤ１６´に対する入力端は、た
とえばその他の入力信号Ｄ１、Ｄ１´…Ｄ１５、Ｄ１５
´の最小および最大レベルの平均値に等しい１つの非対
称な電位におかれるであろう。さらに、節点ＬまたはＲ
とトランジスタＴ１またはＴ２のコレクタとの間に、２
つのトランジスタから成り、ベース側で同じくこの非対
称電位と接続されている１つのカスコード段をおくこと
ができる。図示されている実施例では対称な段の駆動は
付加されたコンパレータ、すなわちアナログ‐ディジタ
ル変換器ＡＤＣ１のコンパレータＣＡ１６により行われ
る。１つの４ビット変換器、たとえばアナログ‐ディジ
タル変換器ＡＤＣ１に対して原理的には１５のコンパレ
ータのみが必要であろう。付加されたコンパレータは対
称な抵抗回路網ＤＲＬ１に重畳されている直流成分に応
動する。
【００１７】さらに調整措置は、ディジタル‐アナログ
変換器ＤＡＣが、たとえばディジタル‐アナログ変換器
ＤＡＣにおける２進段階付けを不可欠とする２進コード
で存在する出力信号により駆動されずに、アナログ‐デ
ィジタル変換器ＡＤＣ１の個々のコンパレータの出力信
号により駆動されるので、不可欠ではない。それにより
２進段階付けは必要でなく、単に同一に構成された段で
すますことができる。同一の構成は本質的に一層正確に
行うことができ、またそれによって変動が本質的にわず
かである。さらにディジタル‐アナログ変換器ＤＡＣの
個々の段はアナログ‐ディジタル変換器ＡＤＣの個々の
コンパレータにその構成の点でマッチングされ得る。
変換器ＤＡＣが、たとえばディジタル‐アナログ変換器
ＤＡＣにおける２進段階付けを不可欠とする２進コード
で存在する出力信号により駆動されずに、アナログ‐デ
ィジタル変換器ＡＤＣ１の個々のコンパレータの出力信
号により駆動されるので、不可欠ではない。それにより
２進段階付けは必要でなく、単に同一に構成された段で
すますことができる。同一の構成は本質的に一層正確に
行うことができ、またそれによって変動が本質的にわず
かである。さらにディジタル‐アナログ変換器ＤＡＣの
個々の段はアナログ‐ディジタル変換器ＡＤＣの個々の
コンパレータにその構成の点でマッチングされ得る。
【００１８】
【発明の効果】本発明によれば、調整措置を省略するこ
とができ、しかも回路技術的費用もほとんど上昇しない
という効果が得られるものである。
とができ、しかも回路技術的費用もほとんど上昇しない
という効果が得られるものである。
【図１】本発明によるアナログ‐ディジタル変換器の基
本的な実施例の回路図。
本的な実施例の回路図。
【図２】本発明によるアナログ‐ディジタル変換器にお
ける減算器およびディジタル‐アナログ変換器の好まし
い実施例の回路図。
ける減算器およびディジタル‐アナログ変換器の好まし
い実施例の回路図。
ＡＤＣ アナログ‐ディジタル変換器 ＡＭＰ 増幅器 ＣＡ、ＣＢ コンパレータ ＤＡＣ ディジタル‐アナログ変換器 Ｓ／Ｈ サンプル・アンド・ホールド回路 ＳＵＢ 減算器 ＶＳＨ 対称出力信号 ＶＲＥＦ 参照電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−28320（ＪＰ，Ａ) 特開 昭57−115026（ＪＰ，Ａ) 特開 平１−151826（ＪＰ，Ａ) 米国特許4862171（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/14 H03M 1/10
Claims (6)
- 【請求項１】 並列法により動作し、コンパレータ（Ｃ
Ａ１…ＣＡ１６）を有し、かつＮビット分解能を有する
第１のアナログ‐ディジタル変換器（ＡＤＣ１）と、並
列法により動作し、コンパレータ（ＣＢ１…ＣＢ９６）
を有し、かつＭビット分解能を有する第２のアナログ‐
ディジタル変換器（ＡＤＣ２）と、第１のアナログ‐デ
ィジタル変換器（ＡＤＣ１）の入力側に接続されたサン
プル・アンド・ホールド回路（Ｓ／Ｈ）と、第２のアナ
ログ‐ディジタル変換器（ＡＤＣ２）の入力側に接続さ
れたディジタル‐アナログ変換器（ＤＡＣ）と、ディジ
タル‐アナログ変換器（ＤＡＣ）およびサンプル・アン
ド・ホールド回路（Ｓ／Ｈ）と接続された減算器（ＳＵ
Ｂ）と、減算器（ＳＵＢ）の出力側に接続された増幅器
（ＡＭＰ）とを備え、第１のアナログ‐ディジタル変換
器（ＡＤＣ１）およびディジタル‐アナログ変換器（Ｄ
ＡＣ）には等しい参照電圧（ＶＲＥＦ）が与えられ、サ
ンプル・アンド・ホールド回路（Ｓ／Ｈ）、第１および
第２のアナログ‐ディジタル変換器（ＡＤＣ１、ＡＤＣ
２）、ディジタル‐アナログ変換器（ＤＡＣ）および
（または）減算器（ＳＵＢ）に、対称な信号処理および
対象な参照電圧（ＶＲＥＦ）が用いられることを特徴と
するアナログ‐ディジタル変換器。 - 【請求項２】 ディジタル‐アナログ変換器（ＤＡＣ）
および減算器（ＳＵＢ）が一体化されており、ディジタ
ル‐アナログ変換器（ＤＡＣ）および減算器（ＳＵＢ）
は第１の差増幅器段（Ｔ１、Ｔ２、Ｒ３、Ｒ４、Ｓ０）
と、第１のアナログ‐ディジタル変換器（ＡＤＣ１）の
コンパレータの数に一致する数の第２の差増幅器段（Ｒ
１１…Ｒ１６１、Ｒ１２…Ｒ１６２、Ｓ１…Ｓ１６、Ｔ
１１…Ｔ１６１、Ｔ１２…Ｔ１６２）とを備え、第１の
差増幅器段の差入力端にはサンプル・アンド・ホールド
回路（Ｓ／Ｈ）の対称な出力信号（ＶＨＳ）が与えら
れ、第２の差増幅器段の各出力線にはそれぞれ第３の差
増幅器段（Ｔ１３…Ｔ１６３、Ｔ１４…Ｔ１６４）、第
４の差増幅器段（Ｔ１５…Ｔ１６５、Ｔ１６…Ｔ１６
６）が接続され、第３の差増幅器段（Ｔ１３…Ｔ１６
３、Ｔ１４…Ｔ１６４） 、第４の差増幅器段（Ｔ１５…
Ｔ１６５、Ｔ１６…Ｔ１６６）は第１のアナログ‐ディ
ジタル変換器（ＡＤＣ１）のコンパレータにより駆動さ
れ相互に交叉結合され、第１の差増幅器段（Ｔ１、Ｔ
２、Ｒ３、Ｒ４、Ｓ０）および第２の差増幅器段（Ｒ１
１…Ｒ１６１、Ｒ１２…Ｒ１６２、Ｓ１…Ｓ１６、Ｔ１
１…Ｔ１６１、Ｔ１２…Ｔ１６２）の出力線はそれぞれ
共通の抵抗（Ｒ１、Ｒ２）と接続され、第２の差増幅器
段（Ｒ１１…Ｒ１６１、Ｒ１２…Ｒ１６２、Ｓ１…Ｓ１
６、Ｔ１１…Ｔ１６１、Ｔ１２…Ｔ１６２）の供給電流
が互いに等しく、第１の差増幅器段（Ｔ１、Ｔ２、Ｒ
３、Ｒ４、Ｓ０）の供給電流が第２の差増幅器段（Ｒ１
１…Ｒ１６１、Ｒ１２…Ｒ１６２、Ｓ１…Ｓ１６、Ｔ１
１…Ｔ１６１、Ｔ１２…Ｔ１６２）の供給電流の和に等
しいことを特徴とする請求項１記載のアナログ‐ディジ
タル変換器。 - 【請求項３】 減算器を構成する第１の差増幅器段（Ｔ
１、Ｔ２、Ｒ３、Ｒ４、Ｓ０）にディジタル‐アナログ
変換器（ＤＡＣ）を構成する差増幅器段が並列接続され
ていることを特徴とする請求項２記載のアナログ‐ディ
ジタル変換器。 - 【請求項４】 第１および第２の差増幅器段（Ｔ１、Ｔ
２、Ｒ３、Ｒ４、Ｓ０、Ｒ１１…Ｒ１６１、Ｒ１２…Ｒ
１６２、Ｓ１…Ｓ１６、Ｔ１１…Ｔ１６１、Ｔ１２…Ｔ
１６２）が抵抗（Ｒ３、Ｒ４、Ｒ１１…Ｒ１６１、Ｒ１
２…Ｒ１６２）を有することを特徴とする請求項２又は
３記載のアナログ‐ディジタル変換器。 - 【請求項５】 第１の差増幅器段（Ｔ１、Ｔ２、Ｒ３、
Ｒ４、Ｓ０）には別の参照電位に接続されているカスコ
ード段が出力線に設けられていることを特徴とする請求
項２ないし４のいずれか１つに記載のアナログ‐ディジ
タル変換器。 - 【請求項６】 第２の差増幅器段の１つに接続された第
３および第４の差増幅器段がベース側で別の参照電位に
接続されていることを特徴とする請求項２ないし５のい
ずれか１つに記載のアナログ‐ディジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4004545.5 | 1990-02-14 | ||
| DE4004545 | 1990-02-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04213920A JPH04213920A (ja) | 1992-08-05 |
| JP3068871B2 true JP3068871B2 (ja) | 2000-07-24 |
Family
ID=6400134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039323A Expired - Lifetime JP3068871B2 (ja) | 1990-02-14 | 1991-02-08 | アナログ‐ディジタル変換器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5072220A (ja) |
| EP (1) | EP0442321B1 (ja) |
| JP (1) | JP3068871B2 (ja) |
| AT (1) | ATE155299T1 (ja) |
| CA (1) | CA2036204C (ja) |
| DE (1) | DE59108762D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0522136A (ja) * | 1990-11-16 | 1993-01-29 | Hitachi Ltd | アナログ／デイジタル変換器 |
| US5248973A (en) * | 1991-10-24 | 1993-09-28 | The Mitre Corporation | High-speed, high-resolution analog to digital converter subranging architecture |
| EP0557052A3 (en) * | 1992-02-19 | 1994-10-26 | Hewlett Packard Co | Analog to digital converter |
| JP2787641B2 (ja) * | 1992-12-22 | 1998-08-20 | 三菱電機株式会社 | 差動減算器回路およびａ／ｄ変換器 |
| US5416484A (en) * | 1993-04-15 | 1995-05-16 | Tektronix, Inc. | Differential comparator and analog-to-digital converter comparator bank using the same |
| US5489904A (en) * | 1993-09-28 | 1996-02-06 | The Regents Of The University Of California | Analog current mode analog/digital converter |
| US5691722A (en) * | 1996-05-21 | 1997-11-25 | Wang; Wenwei | Direct-digitizing, self stabilizing analog to digital converter |
| JP3657218B2 (ja) * | 2001-11-12 | 2005-06-08 | Ｎｅｃマイクロシステム株式会社 | 差動入力ａ／ｄ変換器 |
| JP3897733B2 (ja) * | 2003-06-03 | 2007-03-28 | ローム株式会社 | 増幅回路 |
| FR2863120B1 (fr) * | 2003-12-02 | 2006-02-17 | Atmel Grenoble Sa | Convertisseur analogique-numerique rapide |
| JP4424406B2 (ja) * | 2007-10-22 | 2010-03-03 | ソニー株式会社 | 直並列型アナログ／デジタル変換器及びアナログ／デジタル変換方法 |
| CN107196658B (zh) * | 2016-03-14 | 2020-11-13 | 创意电子股份有限公司 | 模拟数字转换器与数据转换方法 |
| EP3401651B1 (de) * | 2017-05-09 | 2022-07-13 | VEGA Grieshaber KG | Grenzstandmessung, druckmessung oder durchflussmessung mit kurzer messzeit |
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| TWI770922B (zh) * | 2021-03-31 | 2022-07-11 | 財團法人工業技術研究院 | 低精度神經網路的資料特徵擴增系統及方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862171A (en) | 1987-10-23 | 1989-08-29 | Westinghouse Electric Corp. | Architecture for high speed analog to digital converters |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3597761A (en) * | 1969-11-14 | 1971-08-03 | American Astronics Inc | High-speed analog-to-digital converter and method therefor |
| US3721975A (en) * | 1971-10-07 | 1973-03-20 | Singer Co | High speed analog-to-digital converter |
| BE793482A (nl) * | 1972-12-29 | 1973-06-29 | Bell Telephone Mfg | Elektrische signaalversterkings-, opslag- en codeerschakelingen. |
| US4214232A (en) * | 1977-06-17 | 1980-07-22 | Motorola, Inc. | Serial-parallel analog-to-digital converter using voltage subtraction |
| US4684924A (en) * | 1982-09-30 | 1987-08-04 | Wood Lawson A | Analog/digital converter using remainder signals |
| US4663610A (en) * | 1985-11-22 | 1987-05-05 | Tektronix, Inc. | Serial digital-to-analog converter |
| US4774497A (en) * | 1986-07-10 | 1988-09-27 | Tektronix, Inc. | Digital-to-analog converter with gain compensation |
| JP2690905B2 (ja) * | 1987-08-28 | 1997-12-17 | 株式会社日立製作所 | 直並列形ａｄ変換器 |
-
1991
- 1991-01-29 DE DE59108762T patent/DE59108762D1/de not_active Expired - Fee Related
- 1991-01-29 EP EP91101145A patent/EP0442321B1/de not_active Expired - Lifetime
- 1991-01-29 AT AT91101145T patent/ATE155299T1/de not_active IP Right Cessation
- 1991-02-08 JP JP3039323A patent/JP3068871B2/ja not_active Expired - Lifetime
- 1991-02-12 CA CA002036204A patent/CA2036204C/en not_active Expired - Fee Related
- 1991-02-14 US US07/655,735 patent/US5072220A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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