JP3068842B2 - 画像処理装置におけるダイレクトメモリアクセス装置およびそれに用いる外部記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は画像処理装置におけるダイレクトメモリア
クセス装置に関する。より特定的には、この発明は、ラ
スタスキャン方式のCRTディスプレイなどのモニタに画
像を表示する画像処理装置において用いられるダイレク
トメモリアクセス装置およびそれに用いる外部記憶装置
に関する。

〔従来技術〕

ラスタスキャンモニタを用いて画像を表示する画像処
理装置が平成２年２月19日付で出願公告された特公平２
−7478号（対応アメリカ合衆国特許第4,824,106号）に
開示されている。この種の画像処理装置において、或る
水平ラインで表示データを変更する場合、従来技術にお
いては、モニタの水平ブランキング期間になったかどう
かをCPUが判断し、CPUが表示データまたは表示用パラメ
ータを変更するのが一般的であった。

〔発明が解決しようとする課題〕 従来技術による方法では、CPUの負担が大きくなるば
かりでなく水平ブランキング期間は短いのでその期間内
に変更できるデータ量は少ない。したがって、高価な高
速CPUを用いることができないテレビゲーム機等におい
てはプログラムが非常に複雑になってしまうので、実際
には、水平ライン毎に表示データを変更することはでき
なかった。

それゆえに、この発明の主たる目的は、複雑なプログ
ラムなしに水平ライン毎に表示データを変更できる、画
像処理装置におけるダイレクトメモリアクセス装置およ
びそれに用いる外部記憶装置を提供することである。

この発明の他の目的は、水平ブランキング期間にダイ
レクトメモリアクセスによるデータ転送が行える、画像
処理装置におけるダイレクトメモリアクセス装置および
それに用いる外部記憶装置を提供することである。

〔課題を解決するための手段〕

この発明に従ったダイレクトメモリアクセス装置は、
ラスタキャンモニタ上に画像を表示する画像処理装シス
テムに用いられるダイレクトメモリアクセス装置であっ
て、転送すべきデータを記憶するデータ記憶手段、転送
されたデータを受け取るデータ受取手段、ダイレクトメ
モリアクセスに必要な第１アドレス値と第２のアドレス
値とを発生するアドレス値発生手段、ラスタスキャンモ
ニタの水平ブランキング期間に同期した水平ブランキン
グ信号を検出する水平ブランキング検出手段、ラスタス
キャンモニタの垂直ブランキング期間に同期した垂直ブ
ランキング信号を検出する垂直ブランキング検出手段、
水平ブランキング検出手段が水平ブランキング信号を検
出しかつ垂直ブランキング検出手段が垂直ブランキング
信号を検出しないときデータ転送要求信号を発生するデ
ータ転送要求手段、およびデータ転送要求手段からのデ
ータ転送要求信号に応答して第１アドレス値に基づいて
データ記憶手段から転送すべきデータを読み出し、読み
出したデータを第２のアドレス値に従ってデータ受取手
段に転送する第１のデータ転送手段を備える、ダイレク
トメモリアドレス装置である。

この発明に従った外部記憶装置は、ラスタスキャンモ
ニタで画像を表示する画像処理装置で用いられる外部記
憶装置であって、ダイレクトメモリアクセスに必要な第
１のアドレス値および第２のアドレス値を記憶するアド
レス値記憶手段を備え、外部記憶装置および画像処理装
置の少なくとも一方がダイレクトメモリアクセスによっ
て転送すべきデータを記憶するデータ記憶手段を含み、
画像処理装置は転送されたデータを受け取るデータ受取
手段を含み、外部記憶装置はさらにラスタスキャンモニ
タの水平ブランキング期間に同期した水平ブランキング
信号を発生する第１の信号発生手段、ラスタスキャンモ
ニタの垂直ブランキング期間に同期して垂直ブランキン
グ信号を発生する第２の信号発生手段，および垂直ブラ
ンキング信号がないとき動作し、第１の信号発生手段か
らの水平ブランキング信号に応答しかつ第１のアドレス
値に従ってデータ記憶手段から転送すべきデータを読み
出す第１のデータ転送手段を備え、第１のデータ転送手
段は第２のアドレス値に従って読み出したデータをデー
タ受取手段に転送する、外部記憶装置である。

〔作用〕

たとえば、CPUのワーキングRAMやプログラムROMのよ
うなデータ記憶手段には１または複数バイトの転送され
るべきデータが記憶され、アドレス値発生手段は、ダイ
レクトメモリアクセスの開始に先立って、第１のアドレ
ス値および第２のアドレス値を発生する。たとえばビデ
オプロセサに含まれるカウンタのような信号発生手段か
ら水平ブランキング信号が出力されると、第１のデータ
転送手段がトリガされて動作を開始し、第１のアドレス
値によってデータ記憶手段からデータを読み出し、第２
のアドレス値に従ってそのデータをデータ受取手段に転
送する。データ受取手段としてはたとえばビデオプロセ
サの内部メモリやビデオメモリあるいはポートなどがあ
る。

〔発明の効果〕

この発明によれば、水平ブランキング信号に応答して
第１のデータ転送手段によってデータ転送が実行される
ので、CPUの関与なしで水平ブランキング期間に表示デ
ータを変更することができる。したがって、プログラム
を複雑にすることなく、画像表示の多様性を実現でき
る。

たとえば、第42図に示す静止画（背景画）を第43図の
ように変化させる場合、従来であれば第43図においてＣ
＝１で示した部分において水平ライン毎にCPUがスクロ
ール値を書き換える必要があった。これに対して、この
発明によれば、水平ブランキング信号に応答してダイレ
クトメモリアクセスが実行されるので、CPUが関与する
ことなしに、自動的にそのようなスクロール値を変化さ
せることができる。

この発明の上述の目的，その他の目的，特徴および利
点は、図面を参照して行う以下の実施例の詳細な説明か
ら一層明らかとなろう。

〔実施例〕

第１図を参照して、この実施例のテレビゲーム機のよ
うな画像処理装置10は、CPU12を含み、このCPU12は、メ
モリ14に予め設定されているプログラムに従ってビデオ
プロセサ16など画像処理装置10の全体的な動作を制御す
る。このCPU12としては、たとえば、16ビットのマイク
ロプロセサが利用される。

ビデオプロセサ16は、マイクロプロセサないしCPU12
からの指示に従って、画像メモリ18からのグラフィック
データを読み出して、図示しないTVインタフェースを通
して、モニタ20に与える。

なお、メモリ20は、ワーキングRAMや図示しない着脱
式のメモリカートリッジに含まれるプログラムデータ記
憶装置などを含む。また、画像メモリ18はオブジェクト
（オペレータないしプレーヤによって移動可能なキャラ
クタ）や背景パターン（オペレータないしプレーヤによ
っては移動不可能な静止画）のグラフィックデータ（ド
ットデータ）を記憶する。なお、ビデオプロセサ16はＨ
カウンタ,Vカウンタおよび画像信号発生回路などを含
み、Ｈカウンタはモニタ20の水平方向のドット数をカウ
ントすることにより１水平走査期間を形成し、Ｖカウン
タはモニタ20の水平走査線（ライン）をカウントするこ
とにより１垂直走査期間を形成する。そして、画像信号
発生回路は、プログラムデータに従ってCPU12によって
制御され、画像メモリ18から必要なキャラクタのドット
データを読み出す。

ダイレクトメモリアクセス（Direct Memory Access:D
MA）制御回路22が設けられ、このDMA制御回路22による
制御の下で、この実施例では、メモリ14およびビデオプ
ロセサ16の間でDMA動作が実行される。

DMA制御回路22はデコーダ24を含み、このデコーダ24
は、CPU12からの信号R/WやCPU12のアドレスバス上のア
ドレス信号ならびにDMA回路26からのシステムクロックS
YSTEMCKに基づいて、DMA動作以外のときに、メモリ14お
よびビデオプロセサ16に書込信号および読出信号を与え
る。DMA回路26は、後に詳細に説明するが、CPU12からの
命令および／またはビデオプロセサ16からのタイミング
信号によって、メモリ14とビデオプロセサ16との間でDM
A転送を行う。なお、この実施例においては、システム
全体のタイミングを同期させるためのシステムクロック
SYSTEMCKおよびCPUクロックCPUCKを、このDMA回路26に
よって、クロック発生器28からのたとえば21.47727MHz
の基本クロックに基づいて作成する。

そして、マルチプレクサ30は、通常動作時にはCPU12
からのアドレスデータおよびデコーダ24からの制御信号
をメモリ14およびビデオプロセサ16に与え、DMA動作時
には、DMA回路26からのアドレスデータおよび制御信号
をメモリ14およびビデオプロセサ16に与える。ただし、
この実施例では、Ａバスおよび制御信号の切り換えはト
ライステートバッファによって行い、マルチプレクサ30
はＢバスの切り換えにのみ使用される。

ここで、第２図を参照して、第１図のDMA制御回路22
によって実行されるDMA動作について概略的に説明す
る。この実施例は、汎用DMAとＨ−DMAとの２つのDMA動
作を選択的に実行できるように構成されていて、汎用DM
AはCPU12からの命令に応答してデータ転送を開始するも
のであり、Ｈ−DMAはＨブランキング期間毎にデータ転
送を行うものである。このようなDMAとしては、０−７
までの８チャネルの動作を同時に設定でき、各チャネル
毎に汎用DMAとして動作するかあるいはＨ−DMAとして動
作するかを設定できる。汎用DMAは、CPU12の指令に応じ
て、随時行われる。Ｈ−DMA動作においては、第２図に
示すように、表示期間開始直後に行われるＨ−DMAテー
ブル処理V,水平ブランキング開始直後に行われるＨ−DM
Aデータ処理およびＨ−DMAデータ処理直後に行われるＨ
−DMAテーブル処理Ｈがある。Ｈ−DMAテーブル処理Ｖは
Ｈブランキング期間に入った直後に行われるＨ−DMAデ
ータ処理におけるデータ転送に先立って、CPU12がDMAワ
ーキングメモリ502（後述：第3A図オペレータ第29図）
内の設定パラメータ領域に種々の設定パラメータ、たと
えば転送方向，アドレシングモード,Bバスモードなどを
書き込む。そして、Ｈ−DMAテーブル処理Ｈでは、そのD
MAワーキングメモリの後述のライン数カウント用ワーク
エリアをディクリメントし、その結果に応じた処理を行
う。

次に、第３図すなわち第3A図および第3B図を参照し
て、第１図実施例のDMA回路26について詳細に説明す
る。DMA回路26はDMAタイミング信号発生回路32を含む。
このDMAタイミング信号発生回路32は、第４図に示すよ
うに、基本信号発生回路34,カウンタ回路36,データ切り
換え制御信号発生回路38,チャネル終了回路40,演算制御
回路42およびLBO信号発生回路44を含む。基本信号発生
回路34は、クロック発生器28（第１図）からの基本クロ
ック21Mおよびビデオプロセサ16から出力される水平ブ
ランキング信号HBおよび垂直ブランキング信号VBに基づ
いて、基本タイミング信号V0H0,VDTOP,10M,/10M,5M,/5
M,DMACK,/DMACKおよびMCKを作成する。なお、この明細
書において記号“/"は反転を意味する。

基本信号発生回路34は、第５図に示すように、３ビッ
トのカウンタ46を含み、このカウンタ46のカウント入力
としては、基本クロック信号21Mが与えられ、リセット
信号としては、CPU12から出力されるシステムリセット
信号/RSTが与えられる。カウンタ46によって基本クロッ
ク信号21Mが２分周されることによって、信号10Mおよび
/10Mが出力され、さらに、その信号10Mが２分周される
ことによって、信号5Mおよび/5Mが得られる。信号5Mの
１サイクルがモニタ20上の１ドット（画素：ピクセル）
の表示期間に相当する。DMA動作の基本クロックとなる
クロック信号DMACKは、信号5Mがさらに２分周されるこ
とによって得られる。そして、信号/5Mが、Ｄフリップ
フロップ（DFF）48,50,52,54および56ならびに９ビット
カウンタ58のクロック入力として与えられる。DFF48の
Ｄ入力には水平ブランキング信号HBが与えられ、DFF52
のＤ入力には垂直ブランキング信号VBが与えられる。DF
F48の出力ＱがDFF50のＤ入力に与えられるとともに、OR
ゲート60の一方入力に与えられ、DFF50の出力/QがORゲ
ート60の他方入力に与えられる。ORゲート60の出力とシ
ステムリセット信号/RSTとがANDゲート62に与えられ、A
NDゲート62の出力が９ビットカウンタ58のリセット入力
/Rに与えられる。この９ビットカウンタ58のカウントア
ップ出力がDFF56のクロックとして与えられる。DFF52の
出力ＱがDFF54および56のそれぞれのＤ入力として与え
られるとともに、NORゲート64および66のそれぞれの一
方入力として与えられる。/DFF54の出力/QがNORゲート6
4の他方入力に与えられ、DFF56の出力ＱがNORゲート66
の他方入力に与えられる。そして、NORゲート64から、
信号V0H0が出力され、この信号V0H0は先に説明した第２
図の表示期間の最初に信号/5Mの１サイクルの期間、た
とえば第35A図に示すように、ハイレベルとなる。ま
た、NORゲート66からは信号VDTOPが出力され、この信号
VDTOPは第２図に示すＶブランキング期間終了後表示期
間（走査期間）になったときに第35A図に示すようにハ
イレベルとなり、第２図図示のＨ−DMAテーブル処理期
間Ｖであることを意味する。

第５図に示す基本信号発生回路34は、さらに、８ビッ
トシフトレジスタ68を含み、このシフトレジスタ68は、
シフトクロックとして基本クロック信号21Mを受け、そ
のクリア端子にはシステムリセット信号/RSTが与えられ
る。また、アドレスバスからのアドレスデータを受ける
アドレスデコーダ70が設けられ、このアドレスデコーダ
70は、与えられるアドレスデータに応じて、シフトレジ
スタ68から出力されるクロック信号MCKを３つの周波数
3.58MHz,2.68MHzおよび1.79MHzのいずれかに設定するた
めの信号3.58EN,2.68ENまたは1.79ENを出力する。それ
ぞれの信号はDFFs72のそれぞれのＤ入力に与えられ、DF
Fs72のそれぞれの出力Ｑは、インバータ74,NANDゲート7
6およびNANDゲート78を介して、NANDゲート80に与えら
れる。すなわち、アドレスデコーダ70からの信号3.58EN
の信号はDFFs72を経て、インバータ74によって反転され
てNANDゲート80の１入力に与えられる。信号2.68ENに相
当するDFFs72からの出力ＱはNANDゲート76の一方入力に
与えられ、このNANDゲート76の他方入力には、シフトレ
ジスタ68からのビット出力Q_Eが与えられ、この信号Q_Eは
NANDゲート78の１入力に与えられる。信号1.79ENに相当
するDFFs72の出力ＱはNANDゲート78の１入力に与えら
れ、このNANDゲート78はさらに、シフトレジスタ68のビ
ット出力Q_GおよびDFF82の出力Ｑを受ける。NANDゲート7
6および78の出力が、それぞれ、反転されて、NANDゲー
ト80に与えられる。このNANDゲート80の出力は、シフト
レジスタ68のビット出力Q_Cとともに、NANDゲート84に与
えられ、このNANDゲート84の出力がシフトレジスタ68の
入力SIに与えられる。なお、DFF82のクロックとしては
基本クロック信号21Mが与えられ、Ｄ入力としてはシフ
トレジスタ68のビット出力Q_Hが与えられ、リセット入力
/Rにはシステムリセット信号/RSTが与えられる。そし
て、このシフトレジスタ68は、基本クロック信号21Mを
分周することによって、そのビット出力Q_Bからクロック
信号MCKを出力する。このクロック信号MCKはシステムク
ロック信号SYSTEMCKの基本となるものである。ただし、
DMA動作時には、後述のクロック信号DMACKがシステムク
ロックとして使用されるため、信号MCKの周波数の変化
は意味がない。

カウンタ回路36は、第６図に示すように、６ビットの
シフトレジスタ86を含み、このシフトレジスタのシフト
クロックとしては信号/10Mが与えられる。そして、後述
のDMA起動／停止回路206（第3B図および第13図−第18
図）からDMAスタート時，チャネル変更時およびＨ−DMA
データ処理からＨ−DMAテーブル処理Ｈへの移行時に出
力される信号RACKがDFF88のＤ入力に与えられるととも
に、ANDゲート90の一方入力に与えられる。DFF88のクロ
ックとしては信号/10Mが与えられ、このDFF88の出力/Q
がANDゲート90の他方入力に与えられる。したがって、A
NDゲート90からは、信号RACKの立ち上がりから信号/10M
の１サイクル分の間ハイレベルとなる信号LCNTが出力さ
れる。この信号LCNTは、信号RACKの立ち上がり検出パル
スとなる。そして、信号LCNTがシフトレジスタ86の入力
として与えられる。したがって、シフトレジスタ86から
は、信号LCNTがハイレベルとなった後、信号/10Mの１サ
イクル毎に、出力D0−D55から、タイミング信号SHT00−
SHT5が順次出力される。タイミング信号SHT0は信号LCNT
を信号10Mの１サイクル分遅延した信号であり、同様
に、タイミング信号SHT5は信号LCNTを信号10Mの６サイ
クル分遅延した信号である。

シフトレジスタ86からの信号SHT0がインバータ92によ
って反転されてANDゲート94の１入力に与えられ、このA
NDゲート94の他の２入力としては、システムリセット信
号/RSTおよびNANDゲート96の出力が与えられる。NANDゲ
ート96は、４入力NANDゲートであり、後述のDMA起動／
停止回路206（第3B図）からの汎用DMA動作時にハイレベ
ルとなり汎用DMA動作中を示す信号GDMA,基本信号発生回
路34（第５図）からのクロック信号5MおよびDMACKなら
びにDFF98の出力Ｑすなわち信号PAIRENDが与えられる。
信号PAIRENDは、Ｈ−DMAデータ処理における１チャネル
が終了したことを示す信号である。そして、前述のNOR
ゲート94の出力は２ビットカウンタ100のリセット入力/
Rに与えられる。この２ビットカウンタ100のクロック入
力としては、DFF102の出力Ｑが与えられる。DFF98およ
び102のクロック入力としては信号10Mが与えられ、DFF1
02のＤ入力には信号DMACKが与えられる。２ビットカウ
ンタ100は、したがって、Ｈ−DMAテーブル処理および汎
用DMAを実行している場合には、シフトレジスタ86から
の信号SHT0によってリセットされ、Ｈ−DMA処理値に
は、DFF98からの信号PAIRENDによってリセットされ、信
号10Mの４サイクル分でカウントアップされるカウント
データCOUNTを出力する。

２ビットカウンタ100からの信号ないしカウントデー
タCOUNTは、ROM104に与えられる。一方、先の信号LCNT
がインバータ106によって反転されてDFF108のクロック
入力に与えられる。このDFF108のＤ入力には、後述の設
定パラメータレジスタ584（第3B図）からのＢバスモー
ドデータ（３ビット）が与えられる。そして、このROM1
04は、これらの入力に従って次表Ｉに示す信号BFA1,BFA
0およびPEをそれぞれ出力する。

信号ないしデータBFA1およびBFA0は、Ｂバスデータへ
の被加算値として後述のＢバス演算回路590（第3B図）
に与えられ、信号PEは、さらに、上述のDFF98のＤ入力
に与えられる。したがって、信号PEは汎用DMA動作時に
は２ビットカウンタ100のリセットのために使用され、
Ｈ−DMAデータ処理期間においては、チャネル終了信号D
MACHENDの基礎となる。この信号PEによって作られる前
述の信号PAIRENDが、汎用DMA実行中にＨ−DMAを起動す
る際のタイミング信号として後述のDMA起動／停止回路2
06に与えられる。

第７図に示すデータ切換制御信号発生回路38は、ROM1
10を含み、このROM110には、クロック信号5MおよびDMAC
Kならびにカウンタ回路36（第６図）からのカウントデ
ータCOUNTの合計４ビットが与えられる。そして、このR
OMは、次表IIに従って、D0およびD1を出力する。

ROM110からの出力D0およびD1は、DFFs112のＤ入力と
して与えられ、このDFFsのクロックには信号/10Mが与え
られる。DFFs112の２つの出力Ｑは、それぞれ、イクス
クルーシブORゲート114および116の一方入力として与え
られる。これらイクスクルーシブORゲート114および116
の他方入力としては、ANDゲート118の出力が与えられ
る。信号VDTOPおよび後述の演算回路580（第3A図）での
演算結果がゼロになったときすなわちＨ−DMAにおいて
ワークエリア中のライン数がゼロのとき出力される信号
LINE0がORゲート120を通してラッチ122に与えられ、こ
のラッチ122のラッチ信号としてはカウンタ回路36（第
６図）からの信号SHT0が与えられる。ラッチ122の出力
がDFF124のＤ入力に与えられ、このDFF124のクロックと
して、クロック信号DMACKが与えられる。そして、DFF12
4の出力Ｑが、カウンタ回路36からの信号SHT4ととも
に、上述のANDゲート118の入力に与えられる。そして、
イクスクルーシブORゲート114および116のそれぞれの出
力がANDゲート126および128のそれぞれの一方入力に与
えられ、このANDゲート126および128の他方入力には、
後述のDMA起動／停止回路206からの信号TABLEが共通的
に与えられる。なお、信号TABLEは、第２図に示すＨ−D
MAテーブル処理ＶおよびＨ−DMAテーブル処理Ｈにおい
てハイレベルとなる信号である。このようにして、AND
ゲート126および128から、信号DSEL0およびDSEL1が出力
される。汎用DMA動作時およびＨ−DMAデータ処理期間に
おいては、信号DSEL0およびDSEL1はともに“0"となる。
そして、Ｈ−DMAテーブル処理期間においては、ROM110
の出力に応じて変化する信号DSEL0およびDSEL1が得られ
る。なお、Ｈ−DMAテーブル処理Ｖのとき、またはＨ−D
MAテーブル処理Ｈのときに、後述の演算回路580でのラ
イン数の演算結果がゼロになった場合には、イクスクル
ーシブORゲート14および116の作用によって、ROM110す
なわちDFF122からの出力が反転され、信号DSEL1,0が
“0,1"から“1,0"に変更される。すなわち、この場合に
は、本来であれば“ライン数−1"を後述のDMAワーキン
グメモリ502（第3A図）に与えるタイミングで、メモリ1
4（第１図）からのライン数データをDMAワーキングメモ
リ502に与えることになる。

第８図に示す演算制御回路42は、ANDゲート130および
132,インバータ134およびORゲート136を含み、後述の設
定パラメータレジスタ584（第3B図）からのＡバス増分
指定データD3およびD4に基づいて、後述の演算回路580
（第3A図）に演算方法“＋1",“＋0"または“−1"を指
示するための信号XFA1およびXFA0を発生する。

第12図に示すLBO信号発生回路44は、DFF138およびNOR
ゲート140およびANDゲート142を含み、クロック信号10M
およびDMACKに基づいて、信号LBOを作成し、この信号LB
Oが後述のＡバスレジスタ586およびＢバスレジスタ592
（ともに第3B図）にラッチ信号ないしロード信号として
与えられる。

第10図に示すその詳細をチャネル終了回路40は汎用DM
Aチャネル終了回路144,H−DMAデータ処理チャネル終了
回路146およびＨ−DMAテーブル処理チャネル終了回路14
8を含み、これら回路からの信号GCEND,DCENDおよびTCEN
Dのいずれかがデータセレクタ150によって選択され、各
チャネルの終了を表す信号DMACHENDとして出力される。

すなわち、汎用DMAチャネル終了回路144は、第11図に
示すように、後述の終了判定回路578（第3A図）から与
えられる信号/BYTEEND（これは演算回路580での演算結
果がゼロになったときすなわち汎用DMAにおける連送デ
ータ数がゼロになったとき出力される。）を受けるNOR
ゲート152を含み、このNORゲート152の出力がDFF154の
Ｄ入力に与えられ、DFF154の出力ＱがDFF156を経て上述
のNORゲート152の他方入力に与えられる。なお、DFF154
のクロックとしてはクロック信号/DMACKおよび信号DMA
を受けるANDゲート158の出力が与えられ、このANDゲー
ト158の出力はまたDFF160のクロックとしても与えられ
る。DFF156のクロックにはクロック信号DMACKが与えら
れる。DFF154のセット入力/SおよびDFF166のリセット入
力/Rには、ANDゲート168の出力が与えられる。このAND
ゲート168の２入力には、後述のDMA起動／停止回路206
から出力されるかつDMAが動作し始めるときにローレベ
ルとなるパルス信号/DASTおよびシステムリセット信号/
RSTが与えられる。DFF166の出力ＱがDFF154の出力Ｑと
ともにNORゲート170に与えられる。したがって、このNO
Rゲート170からは、信号/BYTEENDに応答して、汎用DMA
動作時のチャネル終了信号GCENDが出力される。

Ｈ−DMAデータ処理チャネル終了回路146はクロック信
号/DMACKおよびDMAタイミング信号発生回路32のカウン
タ回路36から出力される信号PEを受けるANDゲート（図
示せず）を含み、信号PEに応答してＨ−DMAデータ処理
動作時のチャネル終了信号DCENDを出力する。

第12図に示すＨ−DMAテーブル処理チャネル終了回路1
48は、クロック信号5MおよびDMACKとカウンタ回路36か
らのカウントデータCOUNTを受けるROM172を含み、このR
OM172は、次表IIIに従って出力すなわちDFF174のＤ入力
を与える。

DFF174のクロックとしては、クロック信号/10Mが与え
られ、DFF174の出力ＱはANDゲート176の一方入力として
与えられる。ANDゲート176の他方入力にはNANDゲート17
8の出力が与えられ、このNANDゲート178の３入力として
は、DFF180の出力Q,ラッチ182の出力およびDFF182の出
力/Qが与えられる。DFF182のＤ入力には、後述の設定パ
ラメータレジスタ584（第3B図）から出力されるかつ直
接アドレスモードのとき“0"となり“1"のとき間接アド
レスモードを示す信号TYPEが与えられ、そのクロックと
してはカウンタ回路36から出力される/LCNTが与えられ
る。ラッチ182の入力には、基本信号発生回路34からの
信号VDTOPまたは後述の演算回路580（第3A図）から出力
される信号LINE0がORゲート186を介して与えられ、その
ラッチ信号としてはカウンタ回路36からの信号LCNTが与
えられる。そして、DFF180のＤ入力には、RS−FF188か
らの出力Ｑが与えられ、このRS−FFのＳ入力にはカウン
タ回路36からの信号SHT0が与えられ、Ｒ入力には、ORゲ
ート190の出力が与えられる。ORゲート190の一方入力に
はカウンタ回路36からの信号SHT3が与えられ、他方入力
には、システムリセット信号/RSTがインバータ192によ
って反転されて与えられる。なお、DFF180のクロックと
しては、基本信号発生回路34からのクロック信号10Mが
与えられる。このようにして、Ｈ−DMAテーブル処理チ
ャネル終了回路148のANDゲート176から、Ｈ−DMAテーブ
ル処理動作時のチャネル終了信号TCENDが出力される。
すなわち、設定パラメータレジスタ584からのアドレシ
ングモードを示す信号TYPEが“0"のときにはデータCOUN
Tが“10"の先頭で信号TCENDが出力され、信号TYPEが
“1"のとき、データCOUNTが“00"の先頭で信号TCENDが
出力される。

上述のようにして出力される信号GCEND,DCENDおよびT
CENDが、データセレクタ150に与えられるが、このデー
タセレクタ150の選択入力には、第10図に示すように、D
FFs194の２つの出力Ｑが与えられる。DFFs194の２つの
Ｄ入力には、ANDゲート196および198の出力がそれぞれ
与えられ、ANDゲート196の２入力としては、後述のDMA
起動／停止回路206からの信号TABLETIM（信号TABLEの基
礎となる）のインバータ200による反転およびANDゲート
202の出力が与えられる。ANDゲート198の２入力には、
信号TABLETIMおよびANDゲート202の出力が与えられる。
ANDゲート202には、DMA起動／停止回路206からの信号HD
MASEL（信号HDMAの基礎）およびその信号を受けるDFF20
4の出力Ｑが与えられる。DFF204のクロックには、DFFs1
94のクロックと同様に、基本信号発生回路34からのクロ
ック信号5Mが与えられる。DFFs194の２つの出力Ｑは、
汎用DMA動作時にはともに“0"であり、したがってこの
状態ではデータセレクタ150は汎用DMAチャネル終了回路
からの信号GCENDを終了信号DMACHENDとして出力する。
また、Ｈ−DMAデータ処理期間においては、データセレ
クタ150の入力S1,S0が“1,0"となるため、データセレク
タ150はＨ−DMAデータ処理チャネル終了回路146からの
信号DCENDを終了信号DMACHENDとして出力する。Ｈ−DMA
テーブル処理期間においては、データセレクタ150の入
力すなわちDFFs194の２つの出力Ｑはともに“1"となる
ため、データセレクタ150はＨ−DMAテーブル処理チャネ
ル終了回路148からの信号TCENDを終了信号DMACHENDとし
て出力する。

次に、第13図−第18図を参照して、第３図すなわち第
3B図に示されるDMA起動／停止回路206について説明す
る。このDMA起動／停止回路206は、第13図に示すよう
に、Ｈ−DMA起動／停止回路208,汎用DMA起動／停止回路
210,システム制御信号発生回路212および起動信号発生
回路214を含む。

Ｈ−DMA起動／停止回路208は、第14図に示すようにＨ
−DMAタイミング調整回路216（詳細を第15図に示す）を
含む。すなわち、第14図に示すＨ−DMA起動／停止回路2
08は、カスケード接続されたDFF218,220および222を含
み、DFF218のＤ入力にはANDゲート224の出力が与えられ
る。このANDゲート224の２入力としては、Ｈ−DMAの終
了を示す信号/HDMAENDおよび後述の優先判定回路382
（第3A図および第19図−第24図）に含まれる起動許可回
路からの信号HENが与えられる。これらDFF218,220およ
び222のクロックとしては基本信号発生回路34からのク
ロック信号/10Mが与えられる。DFF222の出力Ｑが信号/H
DMASTPとして、DFF226および228のリセット入力/Rにそ
れぞれ与えられる。DFF226のＤ入力は“1"に設定され、
そのクロックとしては、ANDゲート230の出力が与えられ
る。ANDゲート230の一方入力には後述の起動許可回路か
らの信号/NOHDMAが与えられ、他方入力には、基本信号
発生回路34からの信号VDTOPおよびANDゲート234の出力
を受けるORゲート232の出力が与えられる。ANDゲート23
4には、ビデオプロセサ16（第１図）からのブランキン
グ信号VBおよびHBが与えられる。ただし、ブランキング
信号VBはインバータ236によって反転される。したがっ
て、優先判定回路382の起動許可回路392（第24図）から
の信号/NOHDMAがハイレベルのときのみ、水平ブランキ
ング信号HBまたは信号VDTOPに応じて、Ｈ−DMAを起動さ
せるためのトリガ信号が出力される。汎用DMA起動／停
止回路210からの信号GDMAがANDゲート238および240のそ
れぞれの１入力として与えられる。ただし、ANDゲート2
38にはインバータ242によって反転されて与えられる。A
NDゲート238の残余の入力には上述のANDゲート230の出
力が与えられる。ANDゲート240の残余の２入力として
は、上述のDFF226の出力ＱおよびDFF244の出力Ｑが与え
られる。DFF244のＤ入力にはDMAタイミング信号発生回
路32からの信号/PAIRENDが与えられ、そのクロックとし
ては、クロック信号/10Mが与えられる。ANDゲート238の
出力は信号DHDMAとして、第15図に詳細を示すＨ−DMAタ
イミング調整回路216に与えられる。

Ｈ−DMAタイミング調整回路216は、DFF246,248,250,2
52,254,256,258,260,262および264ならびにORゲート26
6,ANDゲート268およびNORゲート270を含む。そして、こ
のＨ−DMAタイミング調整回路216は、ANDゲート238（第
14図）からの信号DHDMA,信号/HDMASTP,システムリセッ
ト信号/RSTおよび信号HENを受け、信号SCKENH,/CPUCKEN
HおよびDHDMADLを出力する。

Ｈ−DMAタイミング調整回路216からの信号DHDMADL
は、また、ANDゲート240（第14図）の出力とともにORゲ
ート272に与えられ、このORゲート272の出力がDFF274の
Ｄ入力に与えられ、DFF274の出力Ｑが上述のDFF228のク
ロックとして与えられる。このDFF228の出力ＱがＨ−DM
A動作時にハイレベルとなる信号HDMAとして出力され
る。この信号HDMAはまた、DFF276のクロックとして与え
られ、このDFF276のリセット入力/Rには、NORゲート224
の出力が与えられる。そして、このDFF276の出力Ｑが信
号HDMASELとして得られる。

第16図に詳細を示す汎用DMA起動／停止回路210は、汎
用DMAタイミング調整回路278からの信号を受けるANDゲ
ート280を含む。すなわち、汎用DMAタイミング調整回路
278は、DFF282,284,286,288,290,292,294および296なら
びにORゲート298およびNORゲート300を含む。汎用DMAタ
イミング調整回路278は、起動許可回路392（第24図）か
らの信号/NOGDMAおよびシステムリセット信号/RSTを受
け、信号SCKENG,CPUCKENGおよびGDMADLを出力する。そ
して、DFF282の出力Ｑが、システムリセット信号/RSTと
ともに、上述のANDゲート280に与えられる。このANDゲ
ート280の出力はDFF302のリセット入力/Rに与えられ
る。DFF302のクロックとしては、DFF304の出力Ｑが与え
られる。DFF304のＤ入力には、汎用DMAタイミング調整
回路278からの信号GDMADLすなわちDFF296の出力Ｑが与
えられる。DFF302の出力Ｑは、信号GDMAPRとして得られ
るとともに、ANDゲート306の一方入力に与えられる。こ
のANDゲート306の他方入力には、前述のＨ−DMA起動／
停止回路208（第14図）からの信号HDMAを受けるインバ
ータ308の出力が与えられる。したがって、このANDゲー
ト306からは、汎用DMA動作時にハイレベルとなる信号GD
MAが出力される。

第17図に詳細に示すシステム制御信号発生回路212
は、クロック信号MCKおよび上述のＨ−DMAタイミング調
整回路216からの信号SCKENHおよび汎用DMAタイミング調
整回路278からの信号SCKENGを受けるANDゲート310を含
み、このANDゲート310の出力がORゲート312の一方入力
に与えられる。ORゲート312の他方入力には、DMA動作期
間中ハイレベルとなる信号DMAおよび基本信号発生回路3
4からのクロックDMACKならびにDFF316の出力Ｑを受ける
ANDゲート314の出力が与えられる。DFF316のＤ入力には
NORゲート318の出力が与えられる。クロック信号/DMACK
および信号DMAがANDゲート320に与えられ、このANDゲー
ト320の出力がDFF322および324のクロックとして与えら
れる。DFF322のＤ入力には信号/BYTEENDおよびDFF328の
出力を受けるNORゲート326の出力が与えられる。このDF
F322の出力ＱがANDゲート330の一方入力に与えられると
ともに、DFF328のＤ入力に与えられる。なお、このDFF3
28のクロックとしては、クロック信号DMACKが与えられ
る。信号/DASTおよびシステムリセット信号/RSTを受け
るANDゲート332の出力がDFF322のセット入力/SおよびDF
F324のリセット入力/Rとして与えられる。そして、汎用
DMA起動／停止回路210（第16図）からの信号GDMAが上述
のANDゲート330の他方入力に与えられ、このANDゲート3
30の出力が、DFF324の出力Ｑとともに、前述のNORゲー
ト318に与えられる。そして、DFF316のクロックには、
クロック信号10Mが与えられる。したがって、DFF316の
出力は、/CKヌキとしてANDゲート314に与えられる。し
たがって、DMAが起動された直後および汎用DMAにおいて
信号/BYTEENDがローレベルになったときにシステムクロ
ックSYSTEMCKが１段欠落される。したがって、後述のDM
A制御信号発生回路562（第3A図および第32図）における
書込信号および読出信号が１クロック分不能動化され
る。

システム制御信号発生回路212は、さらに、ORゲート3
34を含み、このORゲート334には、クロック信号MCKおよ
び前述のＨ−DMA起動／停止回路208からの信号/CPUCKEN
Hおよび汎用DMA起動／停止回路210からの信号/CPUCKENG
が与えられる。そして、このORゲート334の出力が、CPU
クロックCPUCKとして、CPU12（第１図）に与えられる。
さらに、システム制御信号発生回路212は、NORゲート33
6を含み、このNORゲート336の２入力には、信号DHDMADL
およびGDMADLが与えられ、NORゲート336の出力がインバ
ータ338によって反転されて、CPUバスイネーブル信号/C
PUBEとして、CPU12に与えられる。この信号/CPUBEがロ
ーレベルのとき、CPU12からアドレスデータが出力され
ていることを示す。

第18図に詳細に示す起動信号発生回路214は、Ｈ−DMA
起動／停止回路208からの信号HDMAおよび汎用DMA起動／
停止回路210からの信号GDMAが受けるORゲート340を含み
このORゲート340の出力が、DMA動作期間中にハイレベル
となる信号DMAとなる。また、システムリセット信号/RS
Tならびに信号/RASTおよびT/ASTを受けるNORゲート42の
出力が、信号/TRESとして出力されるとともに、ANDゲー
ト344の一方入力に与えられ、このANDゲート344の他方
入力にはインバータ346を通ったチャネル終了信号DMACH
ENDが与えられる。そして、ANDゲート344からは、先に
述べた信号RACKが出力される。

また、起動信号発生回路214はDFF348および350を含
み、このDFF348および350のＤ入力には、信号HDMASELお
よび信号GDMAがそれぞれ与えられ、クロックとしては、
クロック信号DMACKが共通的に与えられる。DFF348の出
力Ｑが信号HDMASELとともにNANDゲート352に与えられ、
DFF350の出力Ｑが信号GDMAとともにNANDゲート354に与
えられる。NANDゲート352および354の出力がともにAND
ゲート356に与えられ、ANDゲート356の出力が前述の信
号/DASTとなる。

DMA動作の終了時にローレベルとなる信号EOがDFF358
のＤ入力として与えられ、このDFF358のクロックとして
はクロック信号/10Mが与えられ、出力ＱはORゲート360
の一方入力に与えられる。このORゲート360の他方入力
には、NORゲート362の出力が与えられ、このNORゲート3
62には、上述の信号/DASTおよびDFF364の出力Ｑが与え
られる。なお、このDFF364のＤ入力には信号/DASTが与
えられ、クロックにはクロック信号/10Mが与えられる。
NORゲート362の出力がインバータ366によって反転され
てDFF368のリセット入力/Rに与えられる。DFF368のＤ入
力は“1"であり、クロックにはORゲート370の出力が与
えられる。このORゲート370は上述のORゲート360の出力
およびDFF372の出力Ｑを受ける。なお、DFF372のクロッ
クにはクロック信号10Mが与えられ、Ｄ入力にはORゲー
ト360の出力が与えられる。DFF368の出力Ｑが信号TABLE
TIMとして出力されるとともに、ORゲート374の一方入力
およびDFF376のＤ入力に与えられる。DFF368の出力/Qが
ORゲート378の一方入力に与えられる。ORゲート374およ
び378の他方入力には、上述のORゲート370の出力が与え
られる。そして、ORゲート374からは、信号/TASTが得ら
れ、ORゲート378の出力には信号/HDMAENDが得られる。D
FF376のクロックには5Mが与えられ、その出力Ｑは、信
号HDMAとともに、ANDゲート380に与えられる。このAND
ゲート380からは、Ｈ−DMAテーブル処理期間にハイレベ
ルとなる信号TABLEが得られる。

なお、信号/DASTは、DMA動作を開始するときにローレ
ベルとなるパルス信号であり、信号/TASTはＨ−DMAテー
ブル処理期間が開始されるときローレベルとなるパルス
信号である。信号TABLETIMは信号TABLEの基礎となる信
号である。そして、信号/HDMAENDはＨ−DMA処理期間の
終了とともにローレベルとなる。信号/RACKは、各チャ
ネルを起動する際に出力され、この信号に応答して、DM
A回路26全体としてのモード設定およびイニシャライズ
が実行される。なお、信号DMA,/DASTおよび/TRESはDMA
動作が起動されたとき出力され、Ｈ−DMAテーブル処理
が起動されたときに信号TABLE,BTABLETIMおよび/TASTが
出力される。

次に、第19図−第24図を参照して第３図すなわち第3A
図に示す優先判定回路382について説明する。この優先
判定回路382は、状態記憶／選択回路384,状態記憶制御
回路386,優先回路388,割込回路390および起動許可回路3
92を含む。

状態記憶／選択回路384の詳細が第20図に示される。
この状態記憶／選択回路384はDFF392を含み、このDFF39
2は、データENDをクロック信号DMACKに応じてラッチ
し、このDFF392の出力がゲート回路394を通してフレー
ム内動作許可レジスタ396に与えられる。フレーム内動
作許可レジスタ396は８つのRS−FFによって構成されて
いて、それぞれのRS−FFのリセット入力Ｒにゲート回路
394からの各ビット出力が与えられ、セット入力Ｓに信
号V0H0が与えられる。なお、この信号V0H0は、インバー
タ398を通してDFF392のリセット入力/Rに与えられる。
ゲート回路394は８つのNORゲートで構成され、それぞれ
の一方入力にDFF392からの出力Q0−Q7が与えられ、その
他方入力には信号/LITIMが与えられる。この信号/LITIM
はメモリ14からロードされたライン数データがゼロであ
ったときに出力され、したがって、フレーム内動作許可
レジスタ396はその信号/LITIMによってリセットされ、
次のフレームまでそのチャネルの動作を中止させる。こ
のフレーム内動作許可レジスタ396の出力は８つのANDゲ
ートからなるゲート回路400を通してゲート回路402に与
えられるとともに、データHDMAON0−７として出力され
る。

ゲート回路400を構成するANDゲートの一方入力にフレ
ーム内動作許可レジスタ396の各ビット出力が与えら
れ、他方入力にデータHDMAEN0−７の各ビットが与えら
れる。そして、８つのNORゲートで構成されるゲート回
路404には、上述のDFF392の各ビット出力が与えられ、
このゲート回路には信号PATHが与えられ、ゲート回路40
4の出力はデータ転送許可レジスタ406に与えられる。デ
ータ転送許可レジスタ406は８つのRS−FFによって構成
され、ゲート回路404の各ビット出力がそれぞれのリセ
ット入力Ｒに与えられ、それぞれのセット入力Ｓには信
号/TASTが与えられる。ゲート回路404からは信号/PATH
に応答して現在のチャネル番号に対応するデータが出力
され、それがデータ転送許可レジスタ406にリセットさ
れ、データ転送モードが“0"のとき次の水平ブランキン
グ期間におけるデータ転送を禁止する。データ転送許可
レジスタ406の出力は上述のゲート回路402の他方入力に
与えられる。ゲート回路402の出力がデータセレクタ408
に与えられ、データセレクタ408の選択入力としては信
号HDMASELが与えられる。したがって、データセレクタ4
08は、Ｈ−DMAまたは汎用DMAの動作時にそれぞれに対応
した各チャネルの許可信号DEN0−DEN7を出力する。この
許可信号DEN0−DEN7が優先回路388（第19図）に与えら
れる。

第21図に詳細に示す状態記憶制御回路386は、状態記
憶／選択回路384（第20図）に与えられる信号/LITIMお
よび/PATHを作成する。すなわち、この状態記憶制御回
路386は、基本信号発生回路34からの信号/VDTOPおよび
信号LINE0を受けるORゲート410を含み、このORゲート41
0の出力がラッチ412によって信号SHT0に応答してラッチ
され、ラッチ412の出力がDFF414のＤ入力に与えられ
る。このDFF414のクロックにはクロック信号DMACKが与
えられ、DFF414の出力ＱがANDゲート416の１入力として
与えられ、出力/QがANDゲート418の１入力として与えら
れる。ANDゲート416の残余の２入力には、DFF420および
422の出力Ｑが与えられる。DFF420のＤ入力には信号SHT
5が与えられ、そのクロックにはクロック信号10Mが与え
られる。DFF422のＤ入力には信号TABLEおよびTBENDを受
けるANDゲート424の出力が与えられ、クロックにはイン
バータ426を通して信号SHT4が与えられる。したがっ
て、ANDゲート416からは、特定のタイミング（信号SHT
4）で終了判定回路からの信号TBENDがハイレベルになっ
たときすなわちデータバスの値がゼロであったときに信
号LITIMが出力され、この信号がインバータ428によって
反転されて信号/LITIMとして第20図に示すゲート回路39
4の制御信号として与えられる。

また、先のDFF414の出力/Qを受けるANDゲート418の残
余の２入力には、インバータ430を通して信号Ｃが与え
られるとともに、DFF432の出力Ｑが与えられる。DFF432
のＤ入力には信号SHT3が与えられ、クロックにはクロッ
ク信号10Mが与えられる。ANDゲート418の出力が、信号T
ABLEとともに、ANDゲート434に与えられ、このANDゲー
ト434の出力がNORゲート436の一方入力に与えられる。N
ORゲート436の他方入力には信号V0H0が与えられ、した
がって、NORゲート436からは、特定のタイミングでデー
タ切換回路内のラインレジスタの最上位ビットがローレ
ベルのとき信号/PATHが出力され、この信号が第20図に
示すゲート回路404の制御信号として与えられる。

第22図に詳細に示す優先回路388は、信号/TRESによっ
てリセットされるチャネルレジスタ438を含み、このチ
ャネルレジスタ438からのチャネルデータCHNLR0−７が
ゲート回路440に与えられ、このゲート回路440は８つの
NANDゲートからなり、ゲート信号としては、第20図に示
す状態記憶／選択回路384のデータセレクタ408からの信
号DEN0−DEN7が与えられる。ゲート回路440の出力がプ
ライオリティエンコーダ442に与えられる。このプライ
オリティエンコーダ442からはチャネル０からチャネル
７の順番でDMAを動作させるための信号を出力し、この
信号がDFF444に与えられる。なお、プライオリティエン
コーダ442からは、全てのチャネルが終了したときに信
号EOをローレベルとして出力する。DFF444に信号RACKに
よってラッチされたレジスタ番号データREGNOが、デコ
ーダ446に与えられる。このデコーダ446は与えられるデ
ータREGNOをデコードして、各チャネル毎の能動化信号E
ND0X−END7Xを出力し、これがゲート回路448を経て、汎
用DMAレジスタリセット信号/GRREAS0−７として出力さ
れる。このリセット信号がインバータ450を通して先の
チャネルレジスタ438を構成するDFFのクロックとして与
えられる。このようにして、優先回路388では、Ｈ−DMA
動作時には、DMA起動／停止回路206からの信号/TRESに
応答してチャネルレジスタ438がリセットされ、チャネ
ル０からチャネル７の順番でDMAを動作させる。現在動
作中のチャネル番号は、後述のDMAワーキングメモリに
アドレスとして与えられ、全てのチャネルが終了したと
きに、信号EOがローレベルとなり、そのＨ−DMA動作が
停止される。また、汎用DMA動作時においては、各チャ
ネルの終了毎にそのチャネルに対応するリセット信号/G
RRESが出力され、後述の汎用DMAレジスタ574（第3A図）
のリセット信号として与えられる。なお、現在動作中の
チャネル番号は、Ｈ−DMA動作時と同様に、DMAワーキン
グメモリ502にアドレスとして与えられる。

第23図に示す割込回路390は、DFF452を含み、このDFF
のデータ入力としては、先の第22図に示す優先回路388
のDFF444からのデータREGNO0−２の各ビットが与えら
れ、クロックとしてはクロック信号DMACKが与えられ
る。DFF452の出力および上述のデータREGNO0−２が、デ
ータセレクタ454の各入力に与えられ、このデータセレ
クタ454の選択信号Ｓとしては、カウンタ回路36からの/
SHT0が与えられる。したがって、この割込回路390にお
いては、DMAタイミング信号発生回路32からの信号/SHT0
に応答して、直前のチャネル番号が後述の切換回路550
（第3A図）にアドレス信号として与えられる。これによ
って、時間のロスなく或るチャネルから次のチャネルへ
移行できる。たとえば、第35B図において、DMAワーキン
グメモリ（第3A図）のアドレス値が“0013",“0033",
“0233",“4257"と変化している。その上位３ビットは
現在動作中のチャネル番号を表すから、“4"移行は本来
なら全て４以上の数値になるはずである。しかしなが
ら、“0233",“−２−−",“４−57"とするならば、
“−”の部分が時間のロスとなる。また、“0233",“42
57"とすると、データバスから供給されるデータが間に
合わなくなる。したがって、特定のタイミングでチャネ
ル番号を１つ戻す方法は、最良のタイミングを与えるこ
とになる。

第24図に示す起動許可回路392は３つのORゲート456,4
58および460を含み、ORゲート456には第20図に示す状態
記憶／選択回路からの信号HDMAON0−７が与えられ、OR
ゲート458には後述の汎用DMAレジスタからのデータGDMA
EN0−７が与えられ、ORゲート460には後述のＨ−DMAレ
ジスタからのデータHDMAEN0−７が与えられる。したが
って、ORゲート456からは、動作が許可されているＨ−D
MAのチャネルが１つでもあればハイレベルの信号/NOHDM
Aが出力される。また、ORゲート458からは、汎用DMAレ
ジスタのうち動作が許可されているチャネルが１つでも
あれば、ハイレベルの信号/NOGDMAが出力され、ORゲー
ト460からは、後述のＨ−DMAレジスタ572（第3A図）が
全てローレベルになったときローレベルとなる信号HEN
が出力される。信号/NOHDMAはＨ−DMAの起動信号とな
り、信号/NOGDMAは汎用DMAの起動信号となる。信号HEN
は、Ｈ−DMA動作の停止信号となる。

次に、第３図すなわち第3A図に示すDMAアドレス発生
回路462について、第25図−第愛28図を参照して説明す
る。DMAアドレス発生回路462は、汎用DMAアドレス発生
回路464,H−DMAテーブル処理アドレス発生回路466およ
びＨ−DMAデータ処理アドレス発生回路468を含み、それ
ぞれのアドレスデータGA0,1,TA0,1およびDAD0,1が、デ
ータセレクタ470によって選択されて、後述の切換回路5
00（第3A図）に与えられる。

汎用DMAアドレス発生回路464の詳細が第26図に示さ
れ、この汎用DMAアドレス発生回路464は、その一方入力
に信号DMAが与えられ、他方入力にクロック信号/DMACK
が与えられるANDゲート472を含み、このANDゲート472の
出力がDFF474のクロックとして与えられる。DFF474のＤ
入力には、NORゲート476の出力が与えられ、このNORゲ
ート476は信号/BYTEENDおよびDFF478の出力Ｑを受け
る。DFF478のＤ入力には、DFF474の出力Ｑが与えられ
る。このDFF478のクロックにも、ANDゲート472の出力が
与えられる。DFF474のセット入力/Sには、ANDゲート480
の出力が与えられる。このANDゲート480は、信号/DAST
およびシステムリセット信号/RSTが与えられる。DFF474
の出力ＱがNORゲート482および484のそれぞれの一方入
力に与えられる。NORゲート482の他方入力には、クロッ
ク信号/DMACKが与えられ、NORゲート484の他方入力には
クロック信号DMACKが与えられる。従って、NORゲート48
2および484からは、DMA起動／停止回路206からの信号/D
ASTまたは後述の終了判定回路578（第3A図）からの信号
/BYTEENDが入力されたとき“0"となるアドレスデータGA
1,GA0が出力される。このアドレスデータGA1およびGA0
は、それ以外のとき、クロック信号DMACKに同期して、
交互に“1"または“2"となる。

第27図に詳細に示すＨ−DMAテーブル処理アドレス発
生回路466には、ROM486を含む、このROM486は、クロッ
ク信号5MおよびDMACKならびにカウントデータCOUNTを受
け、次表IVに従って、出力D0およびD1を出力する。

ROM486の出力がDFF488のＤ入力として与えられる。DF
F488のクロックには、クロック信号/10Mが与えられる。
DFF488の出力ＱがアドレスTA0として出力され、出力/Q
がANDゲート490に入力される。このANDゲート490には、
さらに、信号VDTOPおよびSST1を受けるNANDゲート492の
出力が与えられる。そして、ANDゲート490からの出力が
アドレスTA1となる。すなわち、このＨ−DMAテーブル処
理アドレス発生回路466は、Ｈ−MAテーブル処理時のア
ドレスTA0,TA1を発生する。第２図に示すＨ−DMAテーブ
ル処理Ｖのときにのみ、COUNT＝00,DMACK＝1,5M＝１の
タイミングでROM486の出力が“3"となり、次のCOUNT＝0
0,DMACK＝0,5M＝０のタイミングで、DFF488にラッチさ
れ、そのときに、データTA0,TA1が“1"に変更される。

第28図に詳細に示すＨ−DMAデータ処理アドレス発生
回路468は、DFF494およびANDゲート496を含み、DFF494
のＤ入力には、インバータ498を通して信号TYPEが与え
られ、クロックには信号LCNTが与えられる。DFF494の出
力ＱがANDゲート496の一方入力に与えられ、信号/LCNT
がこのANDゲート496の他方入力に与えられる。このＨ−
DMAデータ処理アドレス発生回路418は、第２図に示すＨ
−DMAデータ処理実行時のアドレスDA0,DA1を与える。す
なわち、DMAタイミング信号発生回路32からの信号/LCNT
を受けたときだけデータが“0"となり、それ以外のとき
は後述の設定パラメータレジスタからのアドレシングモ
ード信号TYPEがローレベルならば“3"となりかつハイレ
ベルならば“2"となるデータDA0,DA1が出力される。

このようにして、汎用DMAアドレス発生回路464,H−DM
Aテーブル処理アドレス発生回路追466およびＨ−DMAデ
ータ処理アドレス発生回路468から出力されるアドレス
データが、データセレクタ470によって選択され、切換
回路500（第3A図）にDMAワーキングメモリ502（第3A
図）のアドレスの下位２ビットとして与えられる。

すなわち、データセレクタ470の選択信号は、ANDゲー
ト504および506によって与えられ、ANDゲート504の２入
力には、Ｈ−DMA動作期間中ハイレベルとなる信号HDMA
およびＨ−DMAテーブル処理期間中ハイレベルとなるTAB
LEが与えられる。ANDゲート506の一方入力には信号HDMA
が与えられ、他方入力にはインバータ508によって反転
された信号TABLEが与えられる。したがって、汎用DMA動
作期間中には、ANDゲート504および509の出力がいずれ
もローレベルとなり、したがって、データセレクタ470
は、汎用DMAアドレス発生回路464からのデータGA0,1を
アドレスDREGAD0,1として選択する。Ｈ−DMAテーブル処
理期間においては、ANDゲート504および506のいずれも
がハイレベルを出力することになり、したがってデータ
セレクタ470はＨ−DMAテーブル処理アドレス発生回路46
6からのアドレスTA0,1を選択する。Ｈ−DMAデータ処理
期間においては、ANDゲート504がハイレベルを出力し、
ANDゲート506がローレベルを出力するため、データセレ
クタ470はＨ−DMAデータ処理アドレス発生回路468から
のデータDAD0,1を選択する。

DMAワーキングメモリ502は、第29図に示すように、上
位（Ｈ）ワーキングメモリ510a,中位（Ｍ）ワーキング
メモリ510bおよび下位（Ｌ）ワーキングメモリ510cを含
み、それぞれのワーキングメモリ510a,510bおよび510c
は、32×８ビットのメモリエリアを有する。このDMAワ
ーキングメモリ502は、DMA動作を行うための各種設定値
を記憶するためのワーキングメモリである。そして、信
号/CPUBEおよびアドレスA0−A4のうちの最下位ビットA0
がNONDゲート512に与えられ、このNANDゲート512の出力
がアドレスビットA1とともに、ANDゲート514に与えられ
る。ANDゲート514の出力がＨワーキングメモリ510aのア
ドレスビットA1として与えられる。そして、Ｈワーキン
グメモリ510aの残りのアドレスビットにはA0,A2−A4が
そのまま与えられる。したがって、このNANDゲート512
およびANDゲート514によって、DMA動作中にアドレス値A
0−A4が“3",“7",“11",“15",“19",“23",“27"また
は“31"になったとき、Ｈワーキングメモリ510aに対し
てのみ、アドレス値を“1",“5",“9",“13",“17",“2
1",“25"または“29"に変更する。これは、各チャネル
のＡバス設定領域とＡバスカウント用ワークエリアに共
通のアドレスバンクを設定するためである。

そして、Ｈワーキングメモリ510aのデータ入力DIに
は、切換回路500を通してCPUデータバスのデータが与え
られ、Ｍワーキングメモリ510bおよびＬワーキングメモ
リ510cには、それぞれ、切換回路500を通して、データW
MD0−７およびWLD0−７がそれぞれ与えられる。ワーキ
ングメモリ510a,510bおよび510cからのデータ出力DO
は、トライステートバッファ518a,518bおよび518cを有
する出力バッファ516に与えられる。それとともに、Ｈ
ワーキングメモリ510aの出力データDOは設定パラメータ
レジスタ584（第3B図）に与えられ、Ｍワーキングメモ
リ510bの出力データDOはＢバスレジスタ592（第3B図）
に与えられる。このＭワーキングメモリ510bの出力デー
タDOは、さらに、Ｌワーキングメモリ510cの出力データ
DOとともに、演算データレジスタ582（第3B図）にデー
タDTLBとして与えられる。出力バッファ516のトライス
テートバッファ518a,518bおよび518cには、それぞれ、
後述のアドレス変換回路520（第30図）からの読出信号/
REGRDH,/REGRDMおよび/REGRDLがそれぞれ与えられる。

第30図に示すアドレス変換回路520は、CPU12からDMA
ワーキングメモリ502にデータを書き込みまたはデータ
を読み出す場合のアドレス信号および書込／読出信号を
発生する。CPU12からのデータは８ビットであるのに対
し、DMAワーキングメモリ502の各ワーキングメモリ510
a,510bおよび510cは、24ビットのデータで構成される。
したがって、CPU12からの８ビットデータをDMAワーキン
グメモリ502のどのワーキングメモリのどのアドレスに
書き込むか（または読み出すか）は、CPU12からのアド
レスバスの下位４ビットA0−A3によって決定される。そ
こで、アドレス変換回路520は、ROM522を含み、このROM
522に、アドレスの下位４ビットA0−A3が与えられる。
そして、CPU12のアドレスバスの上位３ビットA4−A6と
ともに、このROM522によって変換された２ビットが、５
ビットのレジスタアドレスREGAD0−４として出力され
る。

ROM522によって変換された３ビットは、それぞれ、NA
NDゲート524,526および528の一方入力に与えられ、この
NANDゲート524−528の他方入力には、アドレスデコーダ
からの信号/DMAREGが共通的に与えられる。CPU12がDMA
回路26にデータの書込または読出を行うとき、CPU12の
アドレスマップ上の特定のアドレスをアクセスするが、
この特定のアドレス（たとえば4000H〜405F）がアドレ
スバス上に出力されたときに、アドレスデコーダ520
は、上述の信号/DMAREGをローレベルにする。そして、O
Rゲート524−528のそれぞれの出力がORゲート532−536
および538−542のそれぞれの一方入力に与えられる。そ
して、ORゲート532−536の他方入力にはNANDゲート544
の出力が共通的に与えられ、ORゲート538−542の他方入
力にはNANDゲート546の出力が共通的に与えられる。NAN
Dゲート544および546は、それぞれ、信号/DMAおよびシ
ステムクロック信号SYSTEMCKを受ける。NANDゲート544
には、さらに、インバータ548によって反転されたCPU12
からの信号R/Wが与えられ、NANDゲート546には、その信
号R/Wがそのまま与えられる。したがって、ORゲート53
2,534および536からは、データ書込のための信号/REGWR
H2,/REGWRM2および/REGWRL2が出力され、ORゲート538,5
40および542からは、データの読出のための信号/REGRD
H,/REGRDMおよび/REGRDLが出力される。

第31図に詳細に示すデータ切換回路550は、DMA動作中
に、DMAタイミング信号発生回路32からの信号DSEL0,DSE
L1に応答して、DMAワーキングメモリ502に与えるデータ
を切り換える。すなわち、データ切換回路550は、２つ
のデータセレクタ552および554を含み、そのデータセレ
クタ552および554のいずれかが信号DSEL0およびDSEL1に
よって切り換えられる。データセレクタ552には、後述
の演算回路580からの演算結果X0−X7が与えられ、この
演算結果X0−X7は、さらに、DFF556のＤ入力に与えら
れ、DFF556の出力がまたデータセレクタ552に与えられ
る。なお、DFF556のクロックとしては、クロック信号/1
0Mおよび信号/SHT0を受けるORゲート558の出力が与えら
れる。データセレクタ552には、さらに、CPUデータバス
からのデータが与えられ、このデータは、さらに、DFF5
60のＤ入力に与えられ、このDFF560の出力がまたデータ
セレクタ552に与えられる。なお、DFF560のクロックと
しては、クロック信号/DMACKが与えられる。なお、デー
タセレクタ554には、CPUデータバスからのデータおよび
演算回路580からの演算結果X8−X15が与えられる。

したがって、信号DSEL0およびDSEL1がともに“0"のと
き、データセレクタ552および554からは、演算回路580
からの16ビットデータX0−X15がそれぞれ出力される。
信号DSEL0が“0"であり、信号DSEL1が“1"であるとき、
DFF556で構成されるレジスタの内容がDMAワーキングメ
モリ502のＭワーキングメモリ510bおよびＬワーキング
メモリ510cに与えられる。また、信号DSEL0が“1"であ
りかつ信号DSEL1が“0"であるとき、CPUデータバスから
のライン数データがＭワーキングメモリ510bおよびＬワ
ーキングメモリ510cにそれぞれ与えられる。そして、２
つの信号/DSEL0およびDSEL1が“1"であるとき、CPUデー
タバスからの連続した８ビットデータをＭワーキングメ
モリ510bおよびＬワーキングメモリ510cに与える。

さらに、その詳細が第32図に示されるDMA制御信号発
生回路562は、DMA動作時にメモリ14およびビデオプロセ
サ16に書込信号および読出信号を与える。このDMA制御
信号発生回路562は、第32図に示すように、ROM564を含
み、このROM564はシステムクロック信号SYSTEMCK,信号D
MA,信号TABLEおよび後述の設定パラメータレジスタ584
からの転送元データを受け、それぞれの条件に従って３
ビットを出力する。そして、ROM564の出力２ビットがNO
Rゲート566に与えられ、このNORゲート566から、信号/D
RDが出力される。ROM564の別の出力１ビットがインバー
タ568および570によってそれぞれ反転されて、信号/DWR
および/DPRDとして出力される。ROM564の出力の第２ビ
ットがさらにインバータ572によって反転されて、信号D
PWRとして出力される。これらの信号は、いずれも、こ
のDMA回路26からマルチプレクサ30（第１図）に与えら
れる。

ここで、第３図すなわち第3A図および第3B図に図示し
ているがまだ説明をしていない回路やコンポーネントに
ついて説明し、その後で全体の動作について説明する。

アドレスデコーダ530は、CPU12からの信号R/WおよびC
PU12のアドレスバスに出力されたアドレス値に基づい
て、CPU12からのアドレスデータがDMAワーキングメモリ
502に対応するアドレス値であった場合に前述のように
信号DMAREGを出力する。そして、Ｈ−DMAレジスタ572ま
たは汎用DMAレジスタ574に対応するアドレス値であった
場合に、それぞれ、信号HDENまたは信号GDENを出力す
る。このＨ−DMAレジスタ572は、アドレスデコーダ530
からの信号HDENに応答して、CPU12のデータバスに出力
されたＨ−DMA許可信号をラッチする。同じように、汎
用DMAレジスタ574は、信号GDENに応答して、CPU12から
の汎用DMA許可信号をラッチする。

DMA書込信号発生回路576は、DMAワーキングメモリ502
に与える書込信号を発生する。そして、DMAアドレス発
生回路462からのアドレスデータが“0"のときには、DMA
ワーキングメモリ502のＭワーキングメモリ510bおよび
Ｌワーキングメモリ510cにのみ書込信号を与える。より
詳しく説明すると、DMA書込信号発生回路576は、図示し
ないが、汎用DMA書込信号発生回路,H−DMAデータ処理書
込信号発生回路およびＨ−DMAテーブル処理書込信号発
生回路を含む。汎用DMA書込信号発生回路は、汎用DMA動
作時に書込信号を出力する。すなわち、DMA起動／停止
回路206からの信号/DAST信号または後述の終了判定回路
578からの信号BYTEENDが入力されたとき、DMAワーキン
グメモリ502の書込を禁止し、それ以外のときにはクロ
ック信号5Mの１サイクル毎に書込信号を発生する。Ｈ−
DMAデータ処理書込信号発生回路は、第２図に示すＨ−D
MAデータ処理期間に書込信号を与える。すなわち、DMA
起動／停止回路206からの信号/DASTが入力されたときに
書込を禁止し、それ以外のときにはクロック信号DMACK
の１サイクル毎に書込信号を発生する。そして、Ｈ−DM
Aテーブル処理書込信号発生回路は、第２図に示すＨ−D
MAテーブル処理ＶおよびＨ−DMAテーブル処理Ｈのとき
書込信号与える。すなわち、Ｈ−DMAテーブル処理Ｈの
期間でありかつライン数の演算結果がゼロでないときす
なわちDMAタイミング信号発生回路32からのデータCOUNT
が“0"でないときにのみ、特定のタイミングで書込を禁
止する。それ以外のときには、クロック信号5Mの１サイ
クル毎に書込信号を発生する。

終了判定回路578はCPUデータバス上のデータが“0"の
ときに、優先判定回路382に信号TBENDを与えて１フレー
ム中の当該チャネルの処理を終了させる。また、演算回
路580からの演算結果の下位７ビットX0−X6が全て“0"
のときに、信号LINE0を発生し、ライン数の演算結果が
“0"になったことを知らせる。演算結果の全てのビット
が“0"のときに、この終了判定回路578から、信号BYTEE
NDが出力され、汎用DMA動作時の当該チャネルの終了を
知らせる。

演算回路580は、DMAタイミング信号発生回路32からの
信号XFA0,XFA1に応答して、演算データレジスタ582から
のデータを＋1,＋０または−１する。すなわち、信号XF
A1およびXFA0がともに“0"のとき、＋１し、信号XFA1が
“0"でありかつ信号XFA0が“1"であるとき＋０し、信号
XFA1が“1"でありかつ信号XFA0が“0"であるときまたは
信号XFA1およびXFA0がともに“1"であるとき、−１す
る。そして、この演算回路580の演算結果が、先に説明
したデータ切換回路550に与えられる。

演算データレジスタ582は、DMAタイミング信号発生回
路32からのクロック信号/5Mに応答して、DMAワーキング
メモリ502から出力されるＡバスアドレス値，転送数設
定値およびライン数を時分割でロードし、それを先の演
算回路580に与える。設定パラメータレジスタ584は、DM
Aタイミング信号発生回路32からの信号/LCNTに応答し
て、DMAワーキングメモリ502から出力される設定パラメ
ータのデータをロードする。この設定パラメータレジス
タ584からの転送元信号が先に説明したDMA制御信号発生
回路562に与えられる。

Ａバスレジスタ586はDMAタイミング信号発生回路32か
らの信号LBOに応答して、DMAワーキングメモリ502から
のＡバスデータをロードし、それをDMAAバスに出力す
る。

Ｂバス演算レジスタ558は、DMAタイミング信号発生回
路32からの信号/LCNTに応答して、DMAワーキングメモリ
502からのＢバス設定データをロードする。このＢバス
設定データはＢバス演算回路590に与えられ、Ｂバス演
算回路590は、DMAタイミング信号発生回路32からの信号
BFA0,BFA1とＢバス演算レジスタ588からのＢバス設定デ
ータとを加算し、その結果をＢバスレジスタ592に出力
する。Ｂバスレジスタ592は、DMAタイミング信号発生回
路32からの信号LBOに応答して、Ｂバス演算回路590から
の演算結果をロードし、それをビデオプロセサ16のＢバ
スに出力する。

動作 １ 汎用DMA 汎用DMA動作時には、まず、CPU12からアドレスデー
タ，データおよび信号R/Wが出力される。アドレスデコ
ーダ530（第3A図）は、CPU12からのアドレスデータを受
けて、そのアドレス値がDMAワーキングメモリ502に予め
割り当てられているアドレスである場合、アドレス変換
回路520に信号DMAREGを与える。そして、DMAタイミング
信号発生回路32は、クロック発生器28（第１図）からの
基本クロック信号21Mを受け、前述のように、信号SCK,1
0M,5M,DMACKおよびLBOを発生する。そして、DMA起動／
停止回路206は、DMAタイミング信号発生回路からのそれ
ぞれの信号を受けて、通常動作時のシステムクロックSY
STEMCKを発生する。アドレス変換回路520は、システム
クロックSYSTEMCK,アドレスデコーダ530からの信号/DMA
REG,CPU12からのアドレスおよび信号R/Wを受けて、その
アドレス値に対応するDMAワーキングメモリ502のアドレ
スREGADO−４およびそのアドレス値に対応する書換信号
/REGWRH2,/REGWRM2および/REGWRL2を切換回路500に与え
る。切換回路500は、通常動作時においては、DMA起動／
停止回路206からの信号/CPUBEに応答して、アドレス変
換回路520からのアドレスREGAD0−4,CPU12からのデータ
ならびにアドレス変換回路からの書込信号/REGWRH2,/RE
GWRM2およびREGWRL2をDMAワーキングメモリ502に与え
る。これによって、DMAワーキングメモリ502に、CPU12
からのデータが設定される。

続いて、CPU12から汎用DMAレジスタ574に汎用DMA許可
信号を設定する。すなわち、CPU12からアドレス，汎用D
MA許可信号および信号R/Wが出力される。アドレスデコ
ーダ530は、CPU12からのアドレスおよび信号R/Wを受け
て、そのアドレスが汎用DMAレジスタ574に予め割り当て
られているアドレスでありかつ信号R/Wがローレベルで
あるとき、汎用DMAレジスタ574に信号GDENを与える。こ
の汎用DMAレジスタ574は、信号GDENに応答して、CPU12
からのデータすなわち汎用DMA許可信号をラッチし、優
先判定回路382に各チャネル毎の許可信号GDMAEN0−７と
して出力する。優先判定回路382では、先に説明したよ
うに、ORゲート458（第24図）によって、１つでも汎用D
MA許可信号がハイレベルであるとき、信号/NOGDMAをハ
イレベルとして出力し、それをDMA起動／停止回路206に
与える。これによって、汎用DMAが起動される。

DMA起動／停止回路206は、優先判定回路382からの信
号/NOGDMAを受けて、信号GDMAおよびDMAをいずれもハイ
レベルとして出力する。同時に、DMA起動／停止回路206
は、DMA起動信号/DASTをDMAタイミング信号発生回路32
に与え、さらに、CPUバス許可信号/CPUBEをハイレベル
とし、CPUクロックCPUCKを停止させることにより、CPU1
2の動作を停止する。そして、DMAタイミング信号発生回
路32は、DMA起動信号/DASTを受けて、先に説明した各種
タイミング信号LCNT,SHT0−SHT5およびCOUNTを発生す
る。優先判定回路382は、チャネルレジスタリセット信
号/TRESを受けて、チャネルレジスタ438（第22図）をリ
セットし、最も優先度の高いチャネル番号REGNO0−２を
アドレスの上位３ビットDREGAD2−４として切換回路500
に与える。なお、DMAアドレス発生回路462は、DMAタイ
ミング信号発生回路32のカウンタ回路36（第４図および
第６図）からのタイミング信号LCNT,SHT0−５およびCOU
NTに基づいて、先に説明したように、アドレス信号DREG
AD0,1を発生し、それを切換回路500にアドレスの下位２
ビットとして与える。ただし、この場合にはこのアドレ
スDREGAD0,1はいずれも“0"である。

切換回路500は、DMA動作時はDMA起動／停止回路206か
らの信号/CPUBEによって、常に、優先判定回路382およ
びDMAアドレス発生回路462からのアドレスをDMAワーキ
ングメモリ502に与える。DMAワーキングメモリ502は、
切換回路500からのアドレスを受け、データすなわち設
定パラメータおよびＢバス設定データを出力する。設定
パラメータレジスタ584は、DMAタイミング信号発生回路
32からの信号LCNTに応答して、DMAワーキングメモリ502
からの設定パラメータをラッチする。同時に、Ｂバス演
算レジスタ588が、同じ信号LCNTに応答して、DMAワーキ
ングメモリ502からのＢバスアドレス値をラッチする。

DMAアドレス発生回路462は、前述のように、DMAタイ
ミング信号発生回路32からのタイミング信号LCNT,ST0−
５およびCOUNTに基づいて、アドレス信号DREGAD0,1を変
化する。ただし、この場合には、そのアドレスは“1"と
なり、優先判定回路382からのアドレスの上位３ビットD
REGAD2−４は変化せず、以前の値すなわちチャネル番号
がそのまま保存される。

切換回路500は、DMAアドレス発生回路462からのアド
レス値をDMAワーキングメモリ502に与え、それを受け
て、DMAワーキングメモリ502から、Ａバスアドレス設定
値が出力される。Ａバスレジスタ586は、DMAタイミング
信号発生回路32からの信号LBOに応答して、上述のよう
にしてDMAワーキングメモリ502から出力されるＡバスア
ドレス値をラッチし、そのデータをアドレスバスに出力
する。また、演算データレジスタ582は、DMAタイミング
信号発生回路32からのクロック信号/5Mに応答して、DMA
ワーキングメモリ502からのＡバスアドレス値をラッチ
する。

DMAタイミング信号発生回路32は、設定パラメータレ
ジスタ584からのＢバスモードデータおよびタイミング
信号LCNT,SHT0−５およびCOUNTに基づいて、前述のよう
に、Ｂバスアドレスの非加算値BFA0,BFA1を発生し、そ
れをＢバス演算回路590に与える。Ｂバス演算回路590
は、DMAタイミング信号発生回路32からの信号BFA0,BFA1
とＢバス演算レジスタ588からのＢバスアドレス値とを
加算する。このＢバスアドレス値が、DMAタイミング信
号発生回路32からの信号LBOに応答してＢバスレジスタ5
92にラッチされ、そのデータがマルチプレクサ30（第１
図）に与えられる。DMA制御信号発生回路562は、前述の
ように、DMA起動／停止回路206からの信号DMAに応答し
て、マルチプレクサ30に対して、制御信号/DRD,/DWE,/D
RPDおよび/DPWRを出力する。マルチプレクサ30は、DMA
起動／停止回路206からの信号DMAに応答して、DMA回路
４からのＡバスデータ,Bバスデータおよび上述の制御信
号をメモリ14およびビデオプロセサ16に与える。したが
って、１バイトのデータが、メモリ14からビデオプロセ
サ16へ、またはビデオプロセサ16からメモリ14へ転送さ
れる。

DMAアドレス発生回路462は、DMAタイミング信号発生
回路32からの上述のタイミング信号に基づいて、アドレ
スDREGAD0,1を変化する。この場合は、そのアドレスは
“1"となり、また、優先判定回路382からのアドレスの
上位３ビットDREGAD2−４は変化せず、以前の値が保存
される。

DMAタイミング信号発生回路32は、設定パラメータレ
ジスタ584からのＡバス増分データおよびタイミング信
号LCNT,SHT0−５およびCOUNTに基づいて、演算回路580
に前述のような演算方法を指示するために、信号XFA0,X
FA1を出力する。応じて、演算回路580は、演算データレ
ジスタ582からのＡバスアドレス値を−１または＋０ま
たは＋１して、その演算結果をデータ切換回路550に与
える。DMAタイミング信号発生回路32は、上述のタイミ
ング信号に基づいて、複数のデータの中からどのデータ
を切換回路500に与えるかを決定するための選択信号DSE
L0,DSEL1を出力する。

データ切換回路550は、その信号DSEL0およびDSEL1を
受けて、演算回路580からのＡバスアドレスの演算結果
を切換回路500に与える。DMA書込信号発生回路576は、D
MAタイミング信号発生回路32からのタイミング信号LCN
T,SHT0−５およびCOUNTに基づいて、前述のように、２
種類の書込信号/REGWRL1および/REGWRM1を切換回路500
に与える。書込信号/REGWRL1および/REGWRM1は、それぞ
れ、DMAワーキングメモリ502内のd0−d7およびd8−d15
のそれぞれのエリアに対応しており、この場合は、２種
類の書込信号がいずれもイネーブルとなり、DMAワーキ
ングメモリ502内の領域d0−d15までのデータが書き換え
られる。切換回路500は、DMAアドレス発生回路462およ
び優先判定回路382からのアドレス，データ切換回路550
からのＡバスアドレスの演算結果およびDMA書換信号発
生回路576からの信号/REGWRL1および/REGWRM1がDMAワー
キングメモリ502に与える。このようにして、DMAワーキ
ングメモリ502内のＡバスアドレスが更新される。

データ転送数を更新する場合、DMAアドレス発生回路4
62は、DMAタイミング信号発生回路32からの信号に基づ
いて、前述のように、アドレスDREGAD0,1を変化する。
ただしこの場合は、そのアドレスDREGAD0,1は“2"とな
りまた、優先判定回路382からのアドレスの上位３ビッ
トDREGAD2−４は変化せず、以前の値が保存される。

切換回路500は、DMAアドレス発生回路462からのアド
レスをDMAワーキングメモリ502に出力し、応じて、DMA
ワーキングメモリ502からデータ転送数が出力される。

演算データレジスタ582は、DMAタイミング信号発生回
路32からのクロック信号/5Mを受け、DMAワーキングメモ
リ502から出力されるデータ転送数のデータをラッチす
る。

また、DMAアドレス発生回路462は、タイミング信号LC
NT,SHT0−5,COUNTに基づいて、アドレス信号DREGAD0,1
を変化させる。ただし、この場合には、アドレスは“2"
となり、優先判定回路382からのアドレスの上位３ビッ
トDREGAD2−４は変化せず、以前の値が保存される。

演算回路580は、DMAタイミング信号発生回路32からの
演算指示信号XFA0,XFA1を受け、演算データレジスタ582
からの転送データ数を−１して、その結果をデータ切換
回路550に出力する。また、データ切換回路550は、DMA
タイミング信号発生回路32からの選択信号DSEL0,DSEL1
を受けて、演算結果を切換回路500に与える。

DMA書込信号発生回路576は、DMAタイミング信号発生
回路32からの信号に基づいて、前述の２種類の書込信号
/REGWRL1および/REGWRM1を切換回路500に与える。切換
回路500は、DMAアドレス発生回路462および優先判定382
からのアドレス値，データ切換回路550からのＡバスア
ドレス値の演算結果およびDMA書込信号発生回路からの
上述の書込信号をDMAワーキングメモリ502に与える。こ
のようにして、DMAワーキングメモリ502内にストアされ
ているデータ転送数が更新される。

終了判定回路578は、演算回路580からのデータ転送数
の演算結果を受け、データ転送数が“0"になったとき、
DMAタイミング信号発生回路32に信号/BYTEENDを与え
る。DMAタイミング信号発生回路32は、この信号に応答
して信号DMACHENDを発生し、当該チャネルのDMA動作が
終了したことを優先判定回路382に知らせる。ただし、
データ転送数が“0"になるまでは、DMAタイミング信号
発生回路32内の信号COUNTがカウントアップされ、また
は設定パラメータレジスタ584からのＢバスモード信号
の値によって、特定のタイミングでリセットされ、デー
タ転送数が“0"になるまで、先に説明したデータ転送の
動作が繰り返される。

優先判定回路382は、DMAタイミング信号発生回路32か
らの信号CHANENDを受けて、汎用DMAレジスタ574の現在
動作中のチャネルの汎用DMA許可信号をリセットする。
これによって、次に優先順位が高いチャネル番号データ
（３ビット）が切換回路500に出力され、上述の動作が
繰り返される。

このようにして、全てのチャネルの汎用DMA許可信号
がリセットされたとき、優先判定回路382は、先の信号/
NOGDMAをローレベルにする。応じて、DMA起動／停止回
路206は、信号DMA,GDMAおよび/CPUBEえをローレベルと
して、DMA動作を終了し、、CPU12にCPUクロックCPUCKを
与えて、通常動作に復帰させる。

なお、第33A図および第33B図に上述の汎用DMAの起動
時のタイミングが示され、第34A図および第34B図に汎用
DMAの停止時のタイミングが示される。汎用DMAにおいて
は信号HDMA,HDMASEL,TABLEおよびDSEL0,1は常にローレ
ベルである。また、これらを各図において“A"はＡバス
設定アドレスを、“B"はＢバス設定アドレスを、“L"は
設定転送データ数をそれぞれ表している。

２ Ｈ−DMA CPU12から、先に説明した汎用DMAの場合と同様に、DM
Aワーキングメモリ502に設定データが書き込まれる。次
いで、CPU12から、Ｈ−DMAレジスタ572に、Ｈ−DMA許可
信号がセットされる。すなわち、CPU12から、アドレ
ス，データすなわちＨ−DMA許可信号および信号R/Wが出
力される。アドレスデコーダ530は、CPU12からのこのよ
うなアドレスおよび信号R/Wを受け、そのアドレスがＨ
−DMAレジスタ572に予め割り当てられているアドレスで
ありかつ信号R/Wがローレベルであるとき、Ｈ−DMAレジ
スタ572に信号HDENを与える。Ｈ−DMAレジスタ572は、
この信号HDENに応答して、CPUからのデータすなわちＨ
−DMA許可信号をラッチし、優先判定回路382に、信号HD
MAEN0−７として出力する。優先判定回路382は、先に説
明したように、ORゲート456（第24図）によって、１つ
のチャネルにおいてもＨ−DMA許可信号がハイレベルで
ある場合信号/NOHDMAをハイレベルとし、この信号をDMA
起動／停止回路206に与える。このようにして、Ｈ−DMA
が動作状態になる。

続いて、第２図に示すＨ−DMAテーブル処理Ｖが実行
される。この場合、まず、設定パラメータおよびＢバス
設定値が読み出される。すなわち、ビデオプロセサ16か
らのＶブランキングを表す信号VBがDMAタイミング信号
発生回路32に与えられ、このDMAタイミング信号発生回
路32は、信号VBの立ち下がりすなわちＶブランキング期
間の終了を検出して、信号VDTOPを作成する。この信号
がDMA起動／停止回路206および優先判定回路20に与えら
れる。優先判定回路20は、信号VDTOPに応答して、デー
タ転送許可レジスタ406（第20図）をリセットするとと
もに、信号EOをローレベルとして、DMA起動／停止回路2
06に与える。同時に、フレーム内動作許可レジスタ396
（第20図）がセットされる。

DMA起動／停止回路206は、信号VDTOPに応答して、信
号Ｈ−DMAおよびDMAをハイレベルとし、Ｈ−DMAを起動
する。同時に、DMA起動／停止回路206は、DMA起動信号/
DASTをDMAタイミング信号発生回路32に与え、チャネル
レジスタリセット信号/TRESを優先判定回路382に与え、
さらに、CPUバス許可信号/CPUBEをハイレベルとし、か
つCPUクロック信号CPUCKを停止させることによって、CP
U12（第１図）の動作を停止する。また、優先判定回路3
82からの信号EOがローレベルであるとき、信号TASTおよ
いTABLEを発生し、Ｈ−DMAテーブル処理を開始する。

DMAタイミング信号発生回路32は、起動信号/DASTおよ
び/TASTを受け、タイミング信号LCNT,SHT0−５およびCO
UNTを発生する。

優先判定回路382は、チャネルレジスタリセット信号/
TRESを受け、チャネルレジスタ438（第22図）をリセッ
トし、信号/TASTに応答してデータ転送許可レジスタ406
（第20図）をセットして信号EOをハイレベルにする。さ
らに、最も優先度の高いチャネルの番号/REGNO0−２を
アドレスの上位３ビットDREGAD2−４として、切換回路5
00に与える。それ以後、先に説明した汎用DMAの場合と
同様にして、DMAワーキングメモリ502からの設定パラメ
ータを設定パラメータレジスタ584にロードするととも
に、Ｂバス設定値をＢバス演算レジスタ588にロードす
る。

続いて、Ｂバス設定データを移動しまたデータ転送ラ
イン数を読み出す。すなわち、DMAアドレス発生回路462
は、DMAタイミング信号発生回路32からのタイミング信
号LCNT,SHT0−5,5M,DMACKおよびCOUNTに基づいて、前述
のようにして、アドレスDREGAD0,1を変化する。ただ
し、この場合はこのアドレスは“1"であり、優先判定回
路382からのアドレスの上位３ビットDREGAD2−４は変化
せず、したがって以前の値すなわちチャネル番号が保存
される。

切換回路500はDMAアドレス発生回路462からのアドレ
ス値をDMAワーキングメモリ502に与え、応じて、DMAワ
ーキングメモリ502からＡバスアドレス値が出力され
る。Ａバスアドレス値は、DMAタイミング信号発生回路3
2からの信号LBOに応答して、このようにしてDMAワーキ
ングメモリ502から出力されるＡバスアドレス値をラッ
チし、そのデータをアドレスバスに出力する。また、演
算データレジスタ582は、DMAタイミング信号発生回路32
からの信号/5Mに応答して、DMAワーキングメモリ502か
ら読み出されたＡバスアドレス値をラッチする。

DMA制御信号発生回路562は、DMA起動／停止回路206か
らの信号DMAおよびTABLEに応答して、マルチプレクサ30
（第１図）に対して制御信号を与える。マルチプレクサ
30は、信号DMAに応答して、DMA制御信号発生回路562か
らの制御信号をメモリ14に与える。これによって、メモ
リ14からデータ転送ライン数のデータが出力される。

DMAアドレス発生回路462は、DMAタイミング信号発生
回路からのタイミング信号LCNT,SHT0−5,5M,DMACKおよ
びCOUNTに基づいて、アドレスDREGAD0,1を変化する。た
だし、この場合このアドレスは“3"となり、優先判定回
路382からのアドレスの上位３ビットDREGAD2−４は変化
せず、したがって以前のチャネル番号が保存される。

演算回路580は、DMAタイミング信号発生回路32からの
演算指令信号XFA0,XFA1に応答して、演算データレジス
タ582からのＡバスアドレス値を＋１して、その演算結
果をデータ切換回路550を介して切換回路500に与える。

DMA書込信号発生回路576は、DMAタイミング信号発生
回路32からのタイミング信号5M,DMACKおよびCOUNTに基
づいて、２種類の書込信号/REGWRL1および/REGWRM1を切
換回路500に与える。この書込信号/REGWRL1および/REGW
RM1は、それぞれ、DMAワーキングメモリ502内のd0−d7
およびd8−d15のエリアに対応しており、したがって、
この場合には、d0−d15までのデータが書き換えられる
ことになる。

切換回路500は、DMAアドレス発生回路462および優先
判定回路382からのアドレス値，データ切換回路550から
のＡバスアドレス値の演算結果およびDMA書込信号発生
回路からの書込信号/REGWRL1および/REGWRM1をDMAワー
キングメモリ502に与える。これによって、DMAワーキン
グメモリ502に、“Ａバスアドレス設定値＋1"がセット
される。

DMAアドレス発生回路462は、DMAタイミング信号発生
回路からのタイミング信号LCNT,SHT0−5,5M,DMACKおよ
びCOUNTに基づいて、アドレスDREGAD0,1を変化する。た
だし、この場合には“0"である。

データ切換回路550は、DMAタイミング信号発生回路32
からの信号DSEL0およびDSEL1を受け、データバス上のデ
ータすなわちメモリ14からのデータを切換回路500に与
える。

DMA書込信号発生回路576は、DMAタイミング信号発生
回路32からのタイミング信号5M,DMACKおよびCOUNTに基
づいて、２種類の書込信号/REGWRL1および/REGWRM1を切
換回路500に与える。この場合、一方の書込信号/REGWRL
1だけがイネーブルとなり、したがって、DMAワーキング
メモリ502内のd0−d7のエリアのデータだけが書き換え
られる。

切換回路500は、DMAアドレス発生回路576および優先
判定回路382からのアドレス値，データ切換回路550を通
して与えられるメモリ14からのデータおよびDMA書込信
号発生回路からの信号/REGWRL1をDMAワーキングメモリ5
02に与える。これによって、DMAワーキングメモリ502内
のライン数カウント用ワークエリアにデータ転送ライン
数のデータがセットされる。

DMAワーキングメモリ502から読み出された設定パラメ
ータのアドレシングモードが間接モードであった場合に
は、次に、その間接モードにおけるデータアドレスを読
み出す。なお、間接モードとは、テーブルアドレスで指
定された番地に格納されたデータアドレスによって指定
される番地のデータを転送するモードであり、これに対
して、直接モードはテーブルアドレスで指定された番地
のデータを転送するモードである。したがって、直接モ
ードが指定されている場合には、このようなデータアド
レスを読み出す必要はない。

DMAアドレス発生回路462はDMAタイミング信号発生回
路32からのタイミング信号LCNT,SST0−5,5M,DMACKおよ
びCOUNTに基づいて、アドレス信号DREGAD0,1を変化す
る。ただし、この場合にはこのアドレスは“3"である。
先に説明したデータ転送ライン数の読み出しと同様にし
て、Ａバスカウント用ワークエリア上のＡバスアドレス
値をアドレスバスに出力し、インクリメントおよび再書
き込みを行い、メモリ14からのデータをデータ切換回路
550内の下位バイトレジスタにロードする。そして、さ
らに、アドレス信号DREGAD0,1を変化させ、Ａバスアド
レス値をアドレスバスに出力し、インクリメント／再書
き込みを行う。さらに、アドレス信号DREGAD0,1を変化
させる。この場合“2"である。

DMA書込信号発生回路576はDMAタイミング信号発生回
路32からのタイミング信号5M,DMACKおよびCOUNTに基づ
いて、２種類の書込信号/REGWRL1および/REGWRM1を切換
回路500に与える。この場合、その２つの信号がともに
イネーブルとなり、したがって、DMAワーキングメモリ5
02内のd0−d15のエリアのデータが書き換えられる。そ
して、データ切換回路550は、DMAタイミング信号発生回
路32からの信号DSEL0およびDSEL1によって、メモリ12か
らのデータおよびそのデータ切換回路550に含まれるDFF
560（第31図）すなわち下位バイトレジスタにロードさ
れているデータを切換回路500に与える。応じて、切換
回路500は、DMAアドレス発生回路462および優先判定回
路382からのアドレス値，データ切換回路500からのデー
タおよびDMA書込信号発生回路576からの書込信号/REGWR
L1および/REGWRM2をDMAワーキングメモリ502に与える。
このようにして、DMAワーキングメモリ502内の間接モー
ド用ワークエリアにデータアドレスがセットされる。

ただし、直接モードのときにはこのようなデータアド
レスの読み出しは行わない。そして、直接モードのとき
にはＡバス設定データの移動およびデータ転送ライン数
の読み出しの終了直前に、また間接モードのときにはデ
ータアドレスの読み出し終了直前に、DMAタイミング信
号発生回路32は、クロック信号5M,DMACKおよびCOUNTお
よび設定パラメータレジスタ584からのデータ転送モー
ド信号TYPEに基づいて、信号DMACHENDを発生し、当該チ
ャネルの動作が終了したことを優先判定回路382に知ら
せる。そして、優先判定回路382は、その信号DMACHEND
を受けて、チャネルレジスタ483（第20図）の現在動作
中のチャネルをリセットし、次に優先順位の高いチャネ
ル番号の３ビットデータをアドレスとして切換回路500
に出力する。そして、全てのチャネルが処理されるまで
上述の動作が繰り返し実行され、全てのチャネルが処理
されると、優先判定回路382は信号EOをローレベルと
し、DMA起動／停止回路206にDMAテーブル処理Ｖの動作
終了を知らせる。DMA起動／停止回路206は、それに応答
して、信号Ｈ−DMA,DMAおよび/CPUBEをローレベルにし
てDMA動作を終了し、他方クロック信号CPUCKをCPU12に
与えて通常動作に復帰する。

なお、このＨ−DMAテーブル処理Ｖの動作タイミング
を第35A図，第35B図および第35C図に示し、その中にお
いて“A"はＡバス設定アドレスを、“B"はＢバス設定ア
ドレスを、そして“Ｄ−ADD"はデータアドレスを示す。
また、このＨ−DMAテーブル処理Ｖにおいては、信号HEN
は常にハイレベルであり、信号/NOGDMAおよびGDMAは常
にローレベルである。

次に、Ｈ−DMAデータ処理が行われる。まず、設定パ
ラメータおよびＢバス設定値の読み出しが実行される。
すなわち、ビデオプロセサ16からのＨブランキング期間
であることを示す信号HBがDMA起動／停止回路206に与え
られる。DMA起動／停止回路206は、この信号HBの立ち上
がりすなわちＨブランキング期間の最初を検出して、信
号Ｈ−DMAおよびDMAをいずれもハイレベルにして、Ｈ−
DMAを起動する。同時に、DMA起動／停止回路206は、DMA
起動信号/DASTをDMAタイミング信号発生回路32に与え、
チャネルレジスタリセット信号/TRESを優先判定回路382
に与え、さらに、CPUバス許可信号/CPUBEをハイレベル
にするとともにCPUクロック信号CPUCKを停止させること
によって、CPU12の動作を停止する。このとき、信号/TR
ESがローレベルになると同時に優先判定回路382からの
信号EOがハイレベルとなり、データ処理が開始される。

DMAタイミング信号発生回路32はDMA起動信号/DASTお
よび/TASTを受け、タイミング信号LCNT,SHT0−５および
COUNTを発生する。また、優先判定回路382は、さらに、
最も優先度の高いチャネル番号REGNO0−２をアドレスの
上位３ビットDREGAD2−４として切換回路500に与える。
それ以後、先に説明した汎用DMAの場合と同様にして、D
MAワーキングメモリ502から設定パラメータが設定パラ
メータレジスタにラッチされ、Ｂバス設定値がＢバス演
算レジスタ588にラッチされる。

続いて、データ転送を行う。すなわち、DMAアドレス
発生回路462は、DMAタイミング信号発生回路32からの信
号LCNT,SHT0−5,5M,DMACKおよびCOUNTに基づいてアドレ
ス信号DREGAD0,1を変化する。この場合、直接モードで
あれば“3"であり、間接モードであれば“2"であり、ま
た、優先判定回路382からのアドレスの上位３ビットDRE
GAD2−４は変化せず、以前のチャネル番号が保存され
る。

切換回路500はDMAアドレス発生回路462および優先判
定回路382からのアドレス値をDMAワーキングメモリ502
に出力し、応じて、DMAワーキングメモリ16からＡバス
アドレス値すなわち直接モードのときはテーブルアドレ
ス値であり間接モードのときはデータアドレス値が出力
される。

Ａバスレジスタ586はDMAタイミング信号発生回路32か
らの信号LBOに応答して、DMAワーキングメモリ502から
読み出されるＡバスアドレス値をラッチし、それをアド
レスバスに出力する。また、演算データレジスタ582
は、DMAタイミング信号発生回路32からの信号/5Mに応答
して、DMAワーキングメモリ16から読み出されたＡバス
アドレス値をラッチする。そして、Ｂバス演算回路590
は、DMAタイミング信号発生回路32からの信号BFA0およ
びBFA1とＢバス演算レジスタ588からのＢバスアドレス
値とを加算する。このＢバス演算回路590における演算
結果が信号LBOに応答してＢバスレジスタ592にラッチさ
れ、マルチプレクサ30（第１図）に与えられる。また、
DMA制御信号発生回路562はDMA起動／停止回路からの信
号DMAおよびTABLEをマルチプレクサ30に与える。

マルチプレクサ30は、その信号DMAに応答して、DMA回
路26からのＢバスおよび制御信号をメモリ14およびビデ
オプロセサ16に与える。その結果、１バイトのデータが
転送される。

DMAアドレス発生回路462は、さらに、アドレス信号DR
EGAD0,1を変化する。このとき、直接モードであれば
“3"であり間接モードであれば“2"である。以下同様に
して、Ａバスアドレス値すなわち直接モードのときはテ
ーブルアドレス値が、間接モードのときはデータアドレ
ス値がそれぞれ更新される。

そして、次に、Ｈ−DMAデータ処理を終了させるとと
もに、Ｈ−DMAテーブル処理Ｈ（第２図）を起動する。
すなわち、上述のデータ転送が、設定パラメータレジス
タ584に設定されたモード指定データに応じて繰り返さ
れる。すなわち、そのＢバスモード指定データが“000"
であればデータ転送は１回行われ、“001"または“010"
であれば２回、“011"または“100"であれば４回繰り返
される。その後、DMAタイミング信号発生回路32から優
先判定回路382に信号DMACHENDが出力される。優先判定
回路382は、その信号DMACHENDに応答して、チャネルレ
ジスタ438（第22図）中の現在動作中のチャネルをリセ
ットし、次に優先順位の高いチャネル番号の３ビットデ
ータをアドレスとして切換回路500に与える。なお、優
先判定回路382中のデータ転送許可レジスタ406またはフ
レーム内動作許可レジスタ396がリセットされている場
合には、そのチャネルは選択されず、データ転送は行わ
れない。

上述の動作が繰り返され、全てのチャネルが処理され
ると、優先判定回路382からの信号EOがローレベルとな
り、DMA起動／停止回路は信号/TASTおよびTABLEを発生
する。これによって、Ｈ−DMAデータ処理が終了し、同
時に、Ｈ−DMAテーブル処理Ｈが起動される。

なお、Ｈ−DMAデータ処理における動作タイミングが
第36A図および第36B図に示され、その中で“A"はＡバス
設定アドレスを、“B"はＢバス設定アドレスを、そして
“Ｄ−ADD"はデータアドレスを表す。ただし、このＨ−
DMAデータ処理においては、信号HENは常にハイレベルで
あり、信号/NOGDMA,GDMA,VB,V0H0およびVDTOPは常にロ
ーレベルである。

また、第37A図，第37B図および第37C図にＨ−DMAテー
ブル処理における動作タイミングが示されていて、その
中で“A"はＡバス設定アドレスを、“B"はＢバス設定ア
ドレスを、そして“Ｄ−ADD"はデータアドレスを表す。
ただし、このＨ−DMAデータ処理においては、信号HENは
常にハイレベルであり、信号/NOGDMA,GDMA,VB,V0H0およ
びVDTOPは常にローレベルである。

Ｈ−DMAテーブル処理Ｈでは、設定パラメータ,Bバス
設定値およびデータ転送ライン数を読み出す。すなわ
ち、DMA起動／停止回路206からの信号/TASTおよびTABLE
がDMAタイミング信号発生回路32および優先判定回路382
に与えられる。また、マルチプレクサ30への信号DMAの
出力およびCPU12への信号/CPUBEおよびCPUCKの停止状態
は継続される。優先判定回路382は、信号/TASTに応答し
て、データ転送許可レジスタ406（第20図）をセット
し、信号/TRESに応答してチャネルレジスタ438（第22
図）をセットして、最も優先度の高いチャネル番号のア
ドレス分上位３ビットとして切換回路500に与える。な
お、優先判定回路382内のフレーム内動作レジスタ396
（第20図）が“0"のときは、そのチャネルは動作せず、
Ｈ−DMAテーブル処理Ｈは実行されない。

それ以後、先に説明した汎用DMAの場合と同様にし
て、DMAワーキングメモリ502から、設定パラメータが設
定パラメータレジスタ584にラッチされ、Ｂバス設定値
がＢバス演算レジスタ588にラッチされる。同時に、DMA
タイミング信号発生回路32からの信号LCNTに応答して、
演算データレジスタ582にデータ転送ライン数がラッチ
される。演算回路580は、DMAタイミング信号発生回路32
からの信号XFA0およびXFA1を受け、演算データレジスタ
582からのデータ転送ライン数を−１して、データ切換
回路550に与える。この時点で、“データ転送ライン数
−1"のd0−d6が“0"であれば、終了判定回路578から信
号LINE0が出力される。また、“0"でなければ、次に説
明するデータライン数のディクリメントを実行する。
“データ転送ライン数−1"が“0"ではなくかつそのd7す
なわちデータ転送モード信号Ｃが“0"であれば、優先判
定回路382内のデータ転送許可レジスタ406がリセットさ
れ、次のＨブランキング期間にデータ転送を行わないよ
うに設定される。

データ転送ライン数をディクリメントする場合、DMA
アドレス発生回路462は、DMAタイミング信号発生回路32
からのタイミング信号LCNT,SHT0−5,5M,DMACKおよびCOU
NTに基づいて、アドレス信号DREGAD0,1を変化する。た
だし、この場合は“0"である。データ切換回路550は、D
MAタイミング信号発生回路からの信号DSEL0およびDSEL1
を受け、その内部のDFFすなわちライン数レジスタ560
（第31図）にラッチされている“データ転送ライン数−
1"のデータを切換回路500に与える。

DMA書込信号発生回路576は、DMAタイミング信号発生
回路32からのタイミング信号5M,DMACKおよびCOUNTに基
づいて、２種類の書込信号/REGWRL1および/REGWRM1を切
換回路500に与える。この場合、一方の書込信号/REGWRL
1だけがイネーブルであり、したがって、DMAワーキング
メモリ502内のd0−d7のエリアのデータだけが書き換え
られる。

切換回路500は、DMAアドレス発生回路462および優先
判定382からのアドレス値，データ切換回路550からのデ
ータ転送ライン数の演算結果およびDMA書込信号発生回
路からの書込信号/REGWRL1をDMAワーキングメモリ502に
与える。したがって、DMAワーキングメモリ502内のデー
タ転送ライン数が更新される。なお、DMAワーキングメ
モリ502へのデータを再セットする場合は次のようにし
て行われる。すなわち、データ転送ライン数の演算結果
の下位７ビットd0−d6が“0"のときには、DMAアドレス
発生回路462がDMAタイミング信号発生回路32からのタイ
ミング信号LCNT,SHT0−5,5M,DMACKおよびCOUNTに基づい
て、切換回路500にアドレスの下位２ビットを与える。
この場合は“3"である。それ以後先に説明したＡバス設
定データの移動および転送ライン数の読み出しの場合と
同様にして、データ転送ライン数をメモリ14からDMAワ
ーキングメモリ502の所定のワークエリアに転送する。
ただし、間接モードの場合は、それに加えてデータアド
レスも転送される。このとき、メモリ14から読み込んだ
データ転送ライン数が“0"であれば、終了判定回路578
から優先判定回路382に信号TBENDが与えられ、優先判定
回路382内のフレーム内動作レジスタ396（第20図）がリ
セットされ、次のフレームまでそのチャネルのDMA動作
が停止される。

このようなＨ−DMAテーブル処理Ｈが次のようにして
終了する。すなわち、DMAタイミング信号発生回路32か
ら信号5M,DMACKおよびCOUNTならびに設定データレジス
タ582からのデータ転送モード信号TYPEに基づいて、信
号DMACHENDが出力され、優先判定回路382は、当該チャ
ネルの作業が終了したことを知る。そして、優先判定回
路382は、その信号DMACHENDに応答して、チャネルレジ
スタ438内の現在動作中のチャネルをリセットし、次に
優先順位の高いチャネル番号をアドレスとして切換回路
500に出力する。そして、全てのチャネルが処理される
と、優先判定回路382からの信号EOがローレベルにな
り、DMA起動／停止回路206は、信号Ｈ−DMA,DMAおよび/
CPUBEをローレベルにしてDMA動作を終了するとともに、
クロック信号/CPUCKをCPU12に与え、通常動作に復帰す
る。

なお、汎用DMAからＨ−DMAに移行する場合、またはＨ
−DMAから汎用DMAに移行する場合が、第38A図および第3
8B図または第39A図および第39B図に示される。前者の場
合、信号VBをローレベルである。

また、第40A図および第40B図にＨ−DMAテーブル処理
ＨにおけるPATHタイミングが示され、第41A図および第4
1B図にＨ−DMAテーブル処理ＨにおけるLIMITタイミング
が示される。

この実施例を応用すると、第42図のような背景画像
（静止画）を第43図のように変化させる場合、非常に簡
単に行える。すなわち、このように背景画像を変化する
場合、従来であればビデオRAMの内容を垂直ブランキン
グ期間に全部書き換えるかあるいは走査線毎にスクロー
ル値を変化させる「部分スクロール」と呼ばれる方法が
ある。このような部分スクロールは非常に微妙なタイミ
ングが必要とされるのに対し、この実施例を用いると、
初期設定において部分スクロールが必要な部分において
データ切換回路550から出力される信号Ｃを“1"にして
Ｈ−DMAを行うようにすれば、演算回路580においては演
算データレジスタ582からの指示に基づいて“＋1"“0"
または“−1"のような演算をそれ以後の各Ｈブランキン
グ期間において繰り返し実行するので、その初期値のみ
を設定してやれば、このような部分スクロールが非常に
簡単に行える。すなわち、スクロールレジスタ（図示せ
ず）をＨ−DMAでＨブランキング毎に設定することによ
り、部分スクロールが達成できる。したがって、プログ
ラムにおいて微妙なタイミングを調整する必要がなく、
したがって、CPUの負担が軽減され、したがってCPUはさ
らに別の必要な処理を実行することができる。

なお、上述の実施例においては外部メモリとしてメモ
リカートリッジを用いたが、この発明においてはCD−RO
Mのような外部記憶装置も利用可能である。メモリカー
トリッジを用いる場合には、そのメモリカートリッジに
内蔵されている半導体メモリに先に説明したキャラクタ
データ，転送データ，転送データの数，転送元アドレ
ス，転送先アドレス等を含むプログラムデータ等が記憶
され、CPU10はそのプログラムデータに基づいて動画キ
ャラクタおよび背景画キャラクタのそれぞれの制御デー
タを発生してビデオプロセサ12に与える。

これに対して、CD−ROMを使用する場合には、CD−ROM
（図示せず）に、上述のようなプログラムデータ等がデ
ィジタルデータとして光学的に記録される。また、CD−
ROMの記録データを光学的に読み取るための光学読取装
置が適宜のコネクタたとえば拡張コネクタ（図示せず）
に接続される。CD−ROMを用いるときにもメモリカート
リッジは用いられるが、この場合、メモリカートリッジ
には、光学読取装置の動作を制御するための起動プログ
ラムを記憶したROM（図示せず）やCD−ROMから読み出さ
れたプログラムデータを一時記憶するためのバッファRA
M（図示せず）が含まれる。そして、表示動作の開始に
先立って、CPU10はその起動プログラムに基づいて光学
読取装置に制御データを与え、CD−ROMの記録データを
読み出させる。CD−ROMから読み出されたキャラクタデ
ータの一部がキャラクタRAMに転送され、同じく、プロ
グラムデータがメモリカートリッジ内のバッファRAMに
転送される。光学読取装置によって読み出されたCD−RO
Mのデータが一旦それぞれのメモリに転送された後にお
いては、CPU10およびビデオプロセサ12はそれぞれのメ
モリをアクセスすることによって表示動作を実行する。

【図面の簡単な説明】

第１図はこの発明の一実施例としての画像処理装置を示
すブロック図である。 第２図はこの実施例で実行されるＨ−DMAの実行タイミ
ングを示す図解図である。 第３図は第１図実施例のDMA回路を示すブロック図であ
る。 第４図は第３図に示すDMAタイミング信号発生回路の概
略ブロック図である。 第５図はDMAタイミング信号発生回路に含まれる基本信
号発生回路を示すブロック図である。 第６図はDMAタイミング信号発生回路に含まれるカウン
タ回路を示すブロック図である。 第７図はDMAタイミング信号発生回路に含まれるデータ
切換制御信号発生回路を示すブロック図である。 第８図はDMAタイミング信号発生回路に含まれる演算制
御回路を示すブロック図である。 第９図はDMAタイミング信号発生回路に含まれるLBO信号
発生回路を示すブロック図である。 第10図はDMAタイミング信号発生回路に含まれるチャネ
ル終了回路を示すブロック図である。 第11図はチャネル終了回路に含まれる汎用DMAチャネル
終了回路を示すブロック図である。 第12図はチャネル終了回路に含まれるＨ−DMAテーブル
処理チャネル終了回路を示すブロック図である。 第13図は第３図のDMA起動／停止回路を示す概略ブロッ
ク図である。 第14図はDMA起動／停止回路に含まれるＨ−DMA起動／停
止回路を示すブロック図である。 第15図はＨ−DMA起動／停止回路に含まれるＨ−DMAタイ
ミング調整回路を示すブロック図である。 第16図はDMA起動／停止回路に含まれる汎用DMA起動／停
止回路および汎用DMAタイミング調整回路を示すブロッ
ク図である。 第17図はDMA起動／停止回路に含まれるシステム制御信
号発生回路を示すブロック図である。 第18図はDMA起動／停止回路に含まれる起動信号発生回
路を示すブロック図である。 第19図は第３図に含まれる優先判定回路を示す概略ブロ
ック図である。 第20図は優先判定回路に含まれる状態記憶／選択回路を
示すブロック図である。 第21図は優先判定回路に含まれる状態記憶制御回路を示
すブロック図である。 第22図は優先判定回路に含まれる優先回路を示すブロッ
ク図である。 第23図は優先判定回路に含まれる割り込み回路を示すブ
ロック図である。 第24図は優先判定回路に含まれる起動許可回路を示すブ
ロック図である。 第25図は第３図に示されるDMAアドレス発生回路を示す
概略ブロック図である。 第26図はDMAアドレス発生回路に含まれる汎用DMAアドレ
ス発生回路示すブロック図である。 第27図はDMAアドレス発生回路に含まれるＨ−DMAテーブ
ル処理アドレス発生回路を示すブロック図である。 第28図はDMAアドレス発生回路に含まれるＨ−DMAデータ
処理アドレス発生回路を示すブロック図である。 第29図は第３図に示されるDMAワーキングメモリおよび
出力バッファを示すブロック図である。 第30図は第３図に含まれるアドレス変換回路を示すブロ
ック図である。 第31図は第３図に含まれるデータ切換回路を示すブロッ
ク図である。 第32図は第３図に含まれるDMA制御信号発生回路を示す
ブロック図である。 第33A図および第33B図は汎用DMA起動時の動作を示すタ
イミング図である。 第34A図および第34B図は汎用DMA停止時の動作を示すタ
イミング図である。 第35A図，第35B図および第35C図は、Ｈ−DMAテーブル処
理Ｖを示すタイミング図である。 第36A図および第36B図はＨ−DMAデータ処理の動作を示
すタイミング図である。 第37A図，第37B図および第37C図はＨ−DMAテーブル処理
Ｈの動作を示すタイミング図である。 第38A図および第38B図は汎用DMAからＨ−DMAに移行する
際の動作を示すタイミング図である。 第39A図，第39B図および第39C図はＨ−DMAから汎用DMA
に移行する際の動作を示すタイミング図である。 第40A図および第40B図はＨ−DMAテーブル処理Ｈにおけ
るPATH動作を示すタイミング図である。 第41A図および第41B図はＨ−DMAテーブル処理Ｈにおけ
るLITIM動作を示すタイミング図である。 第42図および第43図はこの発明の実施例に従って変化さ
れる静止画像の一例を示す図解図である。 図において、10は画像処理装置、12はCPU、14はメモ
リ、16はビデオプロセサ、18は画像メモリ、20はモニ
タ、22はDMA制御回路、26はDMA回路、30はマルチプレク
サ、32はDMAタイミング信号発生回路、206はDMA起動／
停止回路、382は優先判定回路、462はDMAアドレス発生
回路、500は切換回路、502はDMAワーキングメモリ、520
はアドレス変換回路、530はアドレスデコーダ、550はデ
ータ切換回路、562はDMA制御信号発生回路、576はDMA書
込信号発生回路、578は終了判定回路、580は演算回路、
582は演算データレジスタ、584は設定パラメータレジス
タ、586はＡバスレジスタ、588はＢバス演算レジスタ、
590はＢバス演算回路、592はＢバスレジスタを示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西海 聡 京都府京都市東山区福稲上高松町60番地 任天堂株式会社内 (72)発明者 山本 斉 東京都大田区中馬込１丁目３番６号 株 式会社リコー内 (56)参考文献 特開 平４−122986（ＪＰ，Ａ) 特開 昭63−34585（ＪＰ，Ａ) 特公 平２−7478（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 1/60 G06F 12/00,13/28 G09G 1/00,5/00,5/39

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】ラスタキャンモニタ上に画像を表示する画
   像処理装システムに用いられるダイレクトメモリアクセ
   ス装置であって、 転送すべきデータを記憶するデータ記憶手段、 転送されたデータを受け取るデータ受取手段、 ダイレクトメモリアクセスに必要な第１アドレス値と第
   ２のアドレス値とを発生するアドレス値発生手段、 前記ラスタスキャンモニタの水平ブランキング期間に同
   期した水平ブランキング信号を検出する水平ブランキン
   グ検出手段、 前記ラスタスキャンモニタの垂直ブランキング期間に同
   期した垂直ブランキング信号を検出する垂直ブランキン
   グ検出手段、 前記水平ブランキング検出手段が前記水平ブランキング
   信号を検出しかつ前記垂直ブランキング検出手段が前記
   垂直ブランキング信号を検出しないときデータ転送要求
   信号を発生するデータ転送要求手段、および 前記データ転送要求手段からの前記データ転送要求信号
   に応答して前記第１アドレス値に基づいて前記データ記
   憶手段から前記転送すべきデータを読み出し、読み出し
   たデータを前記第２のアドレス値に従って前記データ受
   取手段に転送する第１のデータ転送手段を備える、ダイ
   レクトメモリアドレス装置。
2. 【請求項２】前記第１のデータ転送手段は、前記アドレ
   ス値発生手段からの前記第１のアドレス値が初期値とし
   て設定されかつ前記水平ブランキング信号が検出された
   とき前記ラスタスキャンモニタの１フレーム期間に少な
   くとも１回アドレス値を変更し、変更したアドレス値に
   従って前記データ記憶手段の読出アドレスを指定する第
   １のアドレス手段を含み、 前記第１の転送手段は、さらに前記アドレス値発生手段
   からの前記第２のアドレス値が初期値として設定されか
   つ前記水平ブランキング信号が検出されたとき前記ラス
   タスキャンモニタの１フレーム期間に少なくとも１回ア
   ドレス値を変更し、変更したアドレス値に従って前記デ
   ータ受取手段のアドレスを指定する第２ののアドレス手
   段を含む、請求項１記載のダイレクトメモリアクセス装
   置。
3. 【請求項３】前記データ記憶手段は少なくとも１バイト
   の転送データと前記転送データを転送するのに必要な水
   平ブランキング期間の数とを記憶し、 前記装置はさらに１つの水平ブランキング信号の期間に
   転送すべき転送データ数を指定する転送データ数指定手
   段を備え、 前記第１のアドレス手段は、前記１つの水平ブランキン
   グ信号の期間において、前記転送データ数指定手段によ
   って指定された転送データ数に相当する回数だけアドレ
   ス値を変更し、かつ前記データ記憶手段に記憶されてい
   る前記水平ブランキング期間の数と同じ回数だけ前記ア
   ドレス値を繰り返し変更する、請求項２記載のダイレク
   トメモリアクセス装置。
4. 【請求項４】前記データ記憶手段は１つの水平ブランキ
   ング信号の期間に対応して少なくとも１バイトの転送デ
   ータおよびダイレクトメモリアクセスによってデータ転
   送しない水平ブランキング期間の数とを記憶し、 前記装置はさらに前記１つの水平ブランキング信号の期
   間に転送すべき転送データ数を指定する転送データ数指
   定手段を備え、 前記第１のアドレス手段は、前記１つの水平ブランキン
   グ信号の期間において、前記転送データ数指定手段によ
   って指定された転送データ数に相当する回数だけアドレ
   ス値を変更し、 前記装置はさらに制御手段を備え、前記制御手段は前記
   転送データ数指定手段によって指定された転送データ数
   と同じ数のデータを転送した後、前記データ記憶手段に
   記憶されている前記データ転送しない水平ブランキング
   期間数と同じ回数だけデータ転送を禁止する禁止手段を
   含む、請求項２記載のダイレクトメモリアクセス装置。
5. 【請求項５】前記第１のデータ転送手段は、前記アドレ
   ス値発生手段からの前記第１のアドレス値が初期値とし
   て設定される第１のレジスタ、前記ラスタスキャンモニ
   タの１フレーム期間毎に前記第１のレジスタに設定され
   ている前記第１のアドレス値を一時的に記憶しかつ前記
   水平ブランキング期間が検出されたとき前記ラスタスキ
   ャンモニタの１フレーム期間に少なくともとも１回変更
   したアドレス値によって前記データ記憶手段の読出アド
   レスを指定する第１のアドレス手段、前記アドレス値発
   生手段からの前記第２のアドレス値が初期値として設定
   される第２のレジスタ、および前記ラスタスキャンモニ
   タの１フレーム期間毎に前記第２のレジスタに設定され
   ている前記第２のアドレス値を一時的に記憶しかつ前記
   水平ブランキング期間が検出されたとき前記ラスタスキ
   ャンモニタの前記１フレーム期間に少なくともとも１回
   変更したアドレス値に従って前記データ受取手段のアド
   レスを指定する第２のアドレス手段を備え、 各フレームの同じ水平ブランキング期間に同期して同じ
   データが複数フレームにわたって転送される、請求項１
   記載のダイレクトメモリアクセス装置。
6. 【請求項６】他のダイレクトメモリアクセスを開始させ
   る開始信号を発生する開始信号発生手段、前記開始信号
   に応答して前記言データ記憶手段から前記データ受取手
   段にデータを転送する第２のデータ転送手段、および前
   記第２のデータ転送手段によるデータ転送が実行されて
   いるとき前記水平ブランキング信号に応答して前記第１
   のデータ転送手段によるデータ転送を行わせる切換手段
   を備える、請求項１ないし５のいずれかに記載のダイレ
   クトメモリアクセス装置。
7. 【請求項７】複数のデータ転送チャネル、および前記第
   １のデータ転送手段によって実行されたデータ転送およ
   び前記第２のデータ転送手段によって実行されたデータ
   転送の一方を前記チャネルの各々に設定する設定手段を
   備える、請求項６記載のダイレクトメモリアクセス装
   置。
8. 【請求項８】ラスタスキャンモニタで画像を表示する画
   像処理装置で用いられる外部記憶装置であって、 ダイレクトメモリアクセスに必要な第１のアドレス値お
   よび第２のアドレス値を記憶するアドレス値記憶手段を
   備え、 前記外部記憶装置および前記画像処理装置の少なくとも
   一方がダイレクトメモリアクセスによって転送すべきデ
   ータを記憶するデータ記憶手段を含み、前記画像処理装
   置は転送されたデータを受け取るデータ受取手段を含
   み、前記外部記憶装置はさらに 前記ラスタスキャンモニタの水平ブランキング期間に同
   期した水平ブランキング信号を発生する第１の信号発生
   手段、 前記ラスタスキャンモニタの垂直ブランキング期間に同
   期して垂直ブランキング信号を発生する第２の信号発生
   手段，および 前記垂直ブランキング信号がないとき動作し、前記第１
   の信号発生手段からの前記水平ブランキング信号に応答
   しかつ前記第１のアドレス値に従って前記データ記憶手
   段から前記転送すべきデータを読み出す第１のデータ転
   送手段を備え、 前記第１のデータ転送手段は前記第２のアドレス値に従
   って読み出したデータを前記データ受取手段に転送す
   る、外部記憶装置。
9. 【請求項９】前記転送すべきデータを転送するに必要な
   水平ブランキング期間数を記憶する数記憶手段，および
   １水平ブランキング期間中の転送すべきデータ数を記憶
   する転送データ数記憶手段をさらに備え、 前記第１の転送手段は、前記１水平ブランキング期間中
   に、前記転送データ数によって指定される転送すべきデ
   ータの数と同じ回数前記アドレス値を変化させ、かつ前
   記水平ブランキング期間数によって示されると同じ回数
   変化を繰り返す、請求項８記載の外部記憶装置。
10. 【請求項１０】ダイレクトメモリアクセスによってデー
    タ転送が実行されない水平ブランキング期間の数を記憶
    する第１の数記憶手段、および 前記１水平ブランキング期間中に転送すべきデータの数
    を記憶する第２の数記憶手段をさらに備え、 前記第１の転送手段は、前記１水平ブランキング期間中
    に、前記転送すべきデータの数と同じ回数前記アドレス
    値を変化させ、 前記画像処理装置はさらに前記水平ブランキング期間数
    と同じ回数だけ転送を禁止する禁止手段を含む、請求項
    ８記載の外部記憶装置。
11. 【請求項１１】他のダイレクトメモリアクセスを開始さ
    せる開始信号を発生する開始信号発生手段をさらに備
    え、 前記画像処理装置は、前記開始信号に応答して前記デー
    タ記憶手段から前記データ受取手段にデータを転送する
    第２のデータ転送手段、および前記第２のデータ転送手
    段によってデータ転送が実行されているとき前記水平ブ
    ランキング信号に応答して前記第１のデータ転送手段に
    よってデータ転送を行わせるスイッチ手段を含む、請求
    項８記載の外部記憶装置。
12. 【請求項１２】前記第１のデータ転送手段によるデータ
    転送または前記第２のデータ転送手段によるデータ転送
    をダイレクトメモリアクセスチャネル毎に設定する設定
    手段を備える、請求項11記載の外部記憶装置。