JP3062995B2 - 電子時計 - Google Patents
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、マイコンを搭載し
た電子時計に関する。特に精度を調整するための論理緩
急回路の動作をマイコンにより制御する高精度電子時計
に関するものである。
た電子時計に関する。特に精度を調整するための論理緩
急回路の動作をマイコンにより制御する高精度電子時計
に関するものである。
【０００２】
【従来の技術】従来、電子時計は、３２ｋＨｚの水晶発
振回路を用い、１０秒周期の論理緩急を行っていた。そ
の場合、１／３２７６８×８６４００／１０＝２６４ｍ
ｓｅｃ／ｄａｙの調整分解能で調整されており、月差数
十秒という精度ではほとんど問題にならない値であっ
た。ところがここ数年の間に時計は高精度化に向かい、
年差数十秒という高精度電子時計が開発されてきた。年
差数十秒という精度を保つためには工場での精度の合せ
込みが重要となり、２６４ｍｓｅｃ／ｄａｙの調整分解
能では対応ができなくなってきた。
振回路を用い、１０秒周期の論理緩急を行っていた。そ
の場合、１／３２７６８×８６４００／１０＝２６４ｍ
ｓｅｃ／ｄａｙの調整分解能で調整されており、月差数
十秒という精度ではほとんど問題にならない値であっ
た。ところがここ数年の間に時計は高精度化に向かい、
年差数十秒という高精度電子時計が開発されてきた。年
差数十秒という精度を保つためには工場での精度の合せ
込みが重要となり、２６４ｍｓｅｃ／ｄａｙの調整分解
能では対応ができなくなってきた。
【０００３】そこで細かい調整分解能を得るために、高
精度電子時計においてはさまざまな方式がとられてき
た。１つの方式として、論理緩急を行う周期を延し、調
整分解能を細かくするという方式がある。発振回路２０
１からの信号を分周回路２０２により分周し、第１の緩
急周期カウンタ２０３によりカウントされた周期で論理
緩急回路２０５を動作させ、緩急データ入力ポート２０
７から取り込まれ、緩急データ記憶回路２０６に記憶さ
れたデータにより緩急動作を行っており、例えば３２０
秒周期で論理緩急動作を行った場合、１／３２７６８×
８６４００／３２０＝８ｍｓｅｃ／ｄａｙという調整分
解能での合せ込みが可能となり、高精度電子時計を実現
させるに十分な分解能を得ている。
精度電子時計においてはさまざまな方式がとられてき
た。１つの方式として、論理緩急を行う周期を延し、調
整分解能を細かくするという方式がある。発振回路２０
１からの信号を分周回路２０２により分周し、第１の緩
急周期カウンタ２０３によりカウントされた周期で論理
緩急回路２０５を動作させ、緩急データ入力ポート２０
７から取り込まれ、緩急データ記憶回路２０６に記憶さ
れたデータにより緩急動作を行っており、例えば３２０
秒周期で論理緩急動作を行った場合、１／３２７６８×
８６４００／３２０＝８ｍｓｅｃ／ｄａｙという調整分
解能での合せ込みが可能となり、高精度電子時計を実現
させるに十分な分解能を得ている。
【０００４】しかし論理緩急周期を延した場合、調整分
解能が細かくなる一方、調整可能範囲が狭くなるという
デメリットが生じるため、第２の緩急周期カウンタ２０
４により、短い周期での論理緩急動作も行い、短い周期
と長い周期での論理緩急動作を組み合わせ、細かい調整
分解能と広い調整範囲を実現していた。
解能が細かくなる一方、調整可能範囲が狭くなるという
デメリットが生じるため、第２の緩急周期カウンタ２０
４により、短い周期での論理緩急動作も行い、短い周期
と長い周期での論理緩急動作を組み合わせ、細かい調整
分解能と広い調整範囲を実現していた。
【０００５】
【発明が解決しようとする課題】しかし、従来の高精度
電子時計では、高精度電子時計用のカスタムＩＣを開発
する際、論理緩急回路の動作周期や緩急データ入力ポー
トのビット数を事前に決定し開発を進めて行くため、論
理緩急回路の最小分解能および調整範囲は固定されてし
まい、実際に工場での精度の合せ込みを行った場合、工
場での合せ込み精度のバラツキや温度環境等により狙い
の精度に追い込めなくなり、量産の歩留りに大きな影響
が出てしまうという問題があった。さらに、発振回路に
用いる水晶の周波数がばらついており、ＩＣで固定され
た調整範囲を超えていた場合、水晶の選別等によるコス
トアップも考えられる。また、高精度電子時計用ＩＣの
中には、水晶のエイジング特性等により精度が計時的に
ずれてきた場合のアフターサービス用の補正手段を持っ
ているものもあるが、やはりＩＣを開発する際に決めら
れた調整量が割り当てられているため、小売店等での再
調整時には緩急量が粗すぎる、または細かすぎるため、
再調整できないという問題も出てしまう。これらの問題
は、ＩＣを開発して工場や市場に製品が出て初めて解る
ことであり、歩留り低下、コストアップ、ＩＣのハード
修正による納期遅延等様々な問題が発生してしまう。
電子時計では、高精度電子時計用のカスタムＩＣを開発
する際、論理緩急回路の動作周期や緩急データ入力ポー
トのビット数を事前に決定し開発を進めて行くため、論
理緩急回路の最小分解能および調整範囲は固定されてし
まい、実際に工場での精度の合せ込みを行った場合、工
場での合せ込み精度のバラツキや温度環境等により狙い
の精度に追い込めなくなり、量産の歩留りに大きな影響
が出てしまうという問題があった。さらに、発振回路に
用いる水晶の周波数がばらついており、ＩＣで固定され
た調整範囲を超えていた場合、水晶の選別等によるコス
トアップも考えられる。また、高精度電子時計用ＩＣの
中には、水晶のエイジング特性等により精度が計時的に
ずれてきた場合のアフターサービス用の補正手段を持っ
ているものもあるが、やはりＩＣを開発する際に決めら
れた調整量が割り当てられているため、小売店等での再
調整時には緩急量が粗すぎる、または細かすぎるため、
再調整できないという問題も出てしまう。これらの問題
は、ＩＣを開発して工場や市場に製品が出て初めて解る
ことであり、歩留り低下、コストアップ、ＩＣのハード
修正による納期遅延等様々な問題が発生してしまう。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明は第１に、発振回路と、発振回路の出力から
システムクロックを発生させるシステムクロック発生回
路と、発振回路の出力を分周する分周回路と、時計の計
時動作等の処理手順がプログラミングされているＲＯＭ
と、ＲＯＭにプログラミングされているデータを解読
し、各種演算処理を行うＣＰＵと、各種データを記憶す
るＲＡＭと、演算処理手段に対し割込信号を発生させる
割込信号発生回路と、外部から緩急データを取り込むた
めの緩急データ入力ポートと、分周回路の分周比を可変
し、精度を調整するための論理緩急回路と、論理緩急回
路の緩急量を決定する緩急データを記憶するための緩急
データ記憶回路とを有する構成とした。
に、本発明は第１に、発振回路と、発振回路の出力から
システムクロックを発生させるシステムクロック発生回
路と、発振回路の出力を分周する分周回路と、時計の計
時動作等の処理手順がプログラミングされているＲＯＭ
と、ＲＯＭにプログラミングされているデータを解読
し、各種演算処理を行うＣＰＵと、各種データを記憶す
るＲＡＭと、演算処理手段に対し割込信号を発生させる
割込信号発生回路と、外部から緩急データを取り込むた
めの緩急データ入力ポートと、分周回路の分周比を可変
し、精度を調整するための論理緩急回路と、論理緩急回
路の緩急量を決定する緩急データを記憶するための緩急
データ記憶回路とを有する構成とした。
【０００７】第２に第１の構成に緩急データ入力ポート
により入力された緩急データを補正するためのデータを
外部から取り込む緩急補正データ入力ポートを有する構
成とした。
により入力された緩急データを補正するためのデータを
外部から取り込む緩急補正データ入力ポートを有する構
成とした。
【０００８】
【発明の実施の形態】図１は、本発明の代表的な構成の
１例を示す機能ブロック図である。図１において、発振
回路１０１の出力がシステムクロック発生回路１０２に
入力され、このシステムクロックにより各種演算処理を
行うＣＰＵ１０５が動作する。また、発振回路１０１の
出力は分周回路１０３に入力され、分周回路１０３に分
周された信号により割込信号発生回路１０７が動作し、
ＣＰＵ１０５に対し割込信号を発生する。
１例を示す機能ブロック図である。図１において、発振
回路１０１の出力がシステムクロック発生回路１０２に
入力され、このシステムクロックにより各種演算処理を
行うＣＰＵ１０５が動作する。また、発振回路１０１の
出力は分周回路１０３に入力され、分周回路１０３に分
周された信号により割込信号発生回路１０７が動作し、
ＣＰＵ１０５に対し割込信号を発生する。
【０００９】分周回路１０３の分周比を可変し、精度を
調整するための論理緩急回路１０９を動作させるには、
割込信号発生回路１０７からの割込信号によりＣＰＵ１
０５が割込動作に入り、最初にＲＯＭ１０４のアドレス
が決定され、プログラミングデータがデータバス１１２
にのりＣＰＵ１０５に送られる。ＣＰＵ１０５ではプロ
グラミングデータを解読し、各種演算処理が行われる。
ＣＰＵ１０５の割込動作毎にＲＡＭ１０６に割り当てら
れた論理緩急周期カウンタをインクリメントし、所定の
値をカウントすると、ＲＯＭ１０４のデータによりアド
レスバス１１３が論理緩急回路１０９の動作制御アドレ
スを選択し、データバス１１２により論理緩急回路が動
作する。
調整するための論理緩急回路１０９を動作させるには、
割込信号発生回路１０７からの割込信号によりＣＰＵ１
０５が割込動作に入り、最初にＲＯＭ１０４のアドレス
が決定され、プログラミングデータがデータバス１１２
にのりＣＰＵ１０５に送られる。ＣＰＵ１０５ではプロ
グラミングデータを解読し、各種演算処理が行われる。
ＣＰＵ１０５の割込動作毎にＲＡＭ１０６に割り当てら
れた論理緩急周期カウンタをインクリメントし、所定の
値をカウントすると、ＲＯＭ１０４のデータによりアド
レスバス１１３が論理緩急回路１０９の動作制御アドレ
スを選択し、データバス１１２により論理緩急回路が動
作する。
【００１０】論理緩急回路１０９の緩急データは、緩急
データ入力ポート１０８および緩急補正データ入力ポー
ト１１１に割り当てられた入力ポートのデータをＲＯＭ
１０４のデータに従い、アドレスバス１１３が入力ポー
トのアドレスを選択し、ＣＰＵ１０５からのリード信号
によりデータバス１１２に取り込まれ、ＣＰＵ１０５内
のアキュムレータに保存され、アキュムレータのデータ
は、ＲＯＭ１０４のデータおよびアドレスバス１１３に
より緩急データ記憶回路１１０のアドレスが選択され、
データバス１１２を介し緩急データ記憶回路１１０に記
憶される。 緩急データ入力ポート１０８および緩急補
正データ入力ポート１１１に割り当てられる入力ポート
は、外部からデータを取り込むことができるポートであ
れば汎用の入力ポートや入出力ポートでかまわない。
データ入力ポート１０８および緩急補正データ入力ポー
ト１１１に割り当てられた入力ポートのデータをＲＯＭ
１０４のデータに従い、アドレスバス１１３が入力ポー
トのアドレスを選択し、ＣＰＵ１０５からのリード信号
によりデータバス１１２に取り込まれ、ＣＰＵ１０５内
のアキュムレータに保存され、アキュムレータのデータ
は、ＲＯＭ１０４のデータおよびアドレスバス１１３に
より緩急データ記憶回路１１０のアドレスが選択され、
データバス１１２を介し緩急データ記憶回路１１０に記
憶される。 緩急データ入力ポート１０８および緩急補
正データ入力ポート１１１に割り当てられる入力ポート
は、外部からデータを取り込むことができるポートであ
れば汎用の入力ポートや入出力ポートでかまわない。
【００１１】図３は、本発明の論理緩急回路の緩急周期
と緩急データの組み合わせによる日差の緩急量の一覧表
である。図３において、発振回路１０１の出力を３２ｋ
Ｈｚとした場合、緩急データ記憶回路１１０を構成する
Ｂ０〜Ｂ５の各ビットは３２ｋＨｚ、１６ｋＨｚ、８ｋ
Ｈｚ、４ｋＨｚ、２ｋＨｚ、１ｋＨｚの１クロックの緩
急量に相当し、日差の緩急量を求める式は次の式で求め
ることができる。 （１／緩急周波数）×８６４００秒／緩急周期（ｓｅｃ／ｄａｙ）・・・（１） （１）式を用いて、Ｂ１で３２０秒周期の論理緩急動作
を行った場合の緩急量は（１／１６３８４）×８６４０
０／３２０＝１６．５（ｍｓｅｃ／ｄａｙ）となる。
と緩急データの組み合わせによる日差の緩急量の一覧表
である。図３において、発振回路１０１の出力を３２ｋ
Ｈｚとした場合、緩急データ記憶回路１１０を構成する
Ｂ０〜Ｂ５の各ビットは３２ｋＨｚ、１６ｋＨｚ、８ｋ
Ｈｚ、４ｋＨｚ、２ｋＨｚ、１ｋＨｚの１クロックの緩
急量に相当し、日差の緩急量を求める式は次の式で求め
ることができる。 （１／緩急周波数）×８６４００秒／緩急周期（ｓｅｃ／ｄａｙ）・・・（１） （１）式を用いて、Ｂ１で３２０秒周期の論理緩急動作
を行った場合の緩急量は（１／１６３８４）×８６４０
０／３２０＝１６．５（ｍｓｅｃ／ｄａｙ）となる。
【００１２】図４は、本発明の電子時計における論理緩
急回路１０９の動作周期を１０秒と３２０秒で行い、緩
急データを１０ビットとした場合の動作を示すフローチ
ャートである。図４において、割込信号発生回路１０７
からの割込信号により、ＣＰＵ１０５は割込動作に入
り、ＲＡＭ１０５に割り当てられた１０秒周期カウンタ
および３２０秒周期カウンタをインクリメントする（Ｓ
４０１）。１０秒周期カウンタが１０になったかを判断
し、１０になった場合Ｓ４０３へ、１０に満たなかった
場合、Ｓ４０６へ分岐する（Ｓ４０２）。１０秒周期カ
ウンタが１０になった場合、緩急データ入力ポート１０
８の１０ビットの内、１０秒周期の緩急データに割り当
てられた５ビットを取り込む（Ｓ４０３）。取り込まれ
た５ビットのデータを緩急データ記憶回路１１０のＢ０
〜Ｂ４にセットする（Ｓ４０４）。セットされた緩急デ
ータにしたがい、論理緩急回路１０９が動作する（Ｓ４
０５）。１０秒周期カウンタが１０に満たなかった場
合、３２０秒周期カウンタが３２０になったかを判断
し、３２０になった場合Ｓ４０７へ、３２０に満たなか
った場合、ＣＰＵ１０５を停止し、ＨＡＬＴ動作に入る
（Ｓ４０６）。３２０秒周期カウンタが３２０になった
場合、緩急データ入力ポート１０８の１０ビットの内、
３２０秒周期の緩急データに割り当てられた５ビットを
取り込む（Ｓ４０７）。取り込まれた５ビットのデータ
を緩急データ記憶回路１１０のＢ０〜Ｂ４にセットする
（Ｓ４０８）。セットされた緩急データにしたがい、論
理緩急回路１０９が動作する（Ｓ４０９）。以上の動作
により、論理緩急回路１０９は、最小分解能８ｍｓｅｃ
／ｄａｙから最大で８．４４ｓｅｃ／ｄａｙの論理緩急
を行うことができる。
急回路１０９の動作周期を１０秒と３２０秒で行い、緩
急データを１０ビットとした場合の動作を示すフローチ
ャートである。図４において、割込信号発生回路１０７
からの割込信号により、ＣＰＵ１０５は割込動作に入
り、ＲＡＭ１０５に割り当てられた１０秒周期カウンタ
および３２０秒周期カウンタをインクリメントする（Ｓ
４０１）。１０秒周期カウンタが１０になったかを判断
し、１０になった場合Ｓ４０３へ、１０に満たなかった
場合、Ｓ４０６へ分岐する（Ｓ４０２）。１０秒周期カ
ウンタが１０になった場合、緩急データ入力ポート１０
８の１０ビットの内、１０秒周期の緩急データに割り当
てられた５ビットを取り込む（Ｓ４０３）。取り込まれ
た５ビットのデータを緩急データ記憶回路１１０のＢ０
〜Ｂ４にセットする（Ｓ４０４）。セットされた緩急デ
ータにしたがい、論理緩急回路１０９が動作する（Ｓ４
０５）。１０秒周期カウンタが１０に満たなかった場
合、３２０秒周期カウンタが３２０になったかを判断
し、３２０になった場合Ｓ４０７へ、３２０に満たなか
った場合、ＣＰＵ１０５を停止し、ＨＡＬＴ動作に入る
（Ｓ４０６）。３２０秒周期カウンタが３２０になった
場合、緩急データ入力ポート１０８の１０ビットの内、
３２０秒周期の緩急データに割り当てられた５ビットを
取り込む（Ｓ４０７）。取り込まれた５ビットのデータ
を緩急データ記憶回路１１０のＢ０〜Ｂ４にセットする
（Ｓ４０８）。セットされた緩急データにしたがい、論
理緩急回路１０９が動作する（Ｓ４０９）。以上の動作
により、論理緩急回路１０９は、最小分解能８ｍｓｅｃ
／ｄａｙから最大で８．４４ｓｅｃ／ｄａｙの論理緩急
を行うことができる。
【００１３】図５は、本発明の電子時計における論理緩
急回路１０９の動作周期を１０秒と６４０秒で行い、緩
急データを１１ビットとした場合の動作を示すフローチ
ャートである。図５において、割込信号発生回路１０７
からの割込信号により、ＣＰＵ１０５は割込動作に入
り、ＲＡＭ１０５に割り当てられた１０秒周期カウンタ
および６４０秒周期カウンタをインクリメントする（Ｓ
５０１）。１０秒周期カウンタが１０になったかを判断
し、１０になった場合Ｓ５０３へ、１０に満たなかった
場合、Ｓ５０６へ分岐する（Ｓ５０２）。１０秒周期カ
ウンタが１０になった場合、緩急データ入力ポート１０
８の１１ビットの内、１０秒周期の緩急データに割り当
てられた５ビットを取り込む（Ｓ５０３）。取り込まれ
た５ビットのデータを緩急データ記憶回路１１０のＢ０
〜Ｂ４にセットする（Ｓ５０４）。セットされた緩急デ
ータにしたがい、論理緩急回路１０９が動作する（Ｓ５
０５）。１０秒周期カウンタが１０に満たなかった場
合、６４０秒周期カウンタが６４０になったかを判断
し、６４０になった場合Ｓ５０７へ、６４０に満たなか
った場合、ＣＰＵ１０５を停止し、ＨＡＬＴ動作に入る
（Ｓ５０６）。６４０秒周期カウンタが６４０になった
場合、緩急データ入力ポート１０８の１１ビットの内、
６４０秒周期の緩急データに割り当てられた６ビットを
取り込む（Ｓ５０７）。取り込まれた６ビットのデータ
を緩急データ記憶回路１１０のＢ０〜Ｂ５にセットする
（Ｓ５０８）。セットされた緩急データにしたがい、論
理緩急回路１０９が動作する（Ｓ５０９）。以上の動作
により、論理緩急回路１０９は、最小分解能４ｍｓｅｃ
／ｄａｙから最大で８．４４ｓｅｃ／ｄａｙの論理緩急
を行うことができる。
急回路１０９の動作周期を１０秒と６４０秒で行い、緩
急データを１１ビットとした場合の動作を示すフローチ
ャートである。図５において、割込信号発生回路１０７
からの割込信号により、ＣＰＵ１０５は割込動作に入
り、ＲＡＭ１０５に割り当てられた１０秒周期カウンタ
および６４０秒周期カウンタをインクリメントする（Ｓ
５０１）。１０秒周期カウンタが１０になったかを判断
し、１０になった場合Ｓ５０３へ、１０に満たなかった
場合、Ｓ５０６へ分岐する（Ｓ５０２）。１０秒周期カ
ウンタが１０になった場合、緩急データ入力ポート１０
８の１１ビットの内、１０秒周期の緩急データに割り当
てられた５ビットを取り込む（Ｓ５０３）。取り込まれ
た５ビットのデータを緩急データ記憶回路１１０のＢ０
〜Ｂ４にセットする（Ｓ５０４）。セットされた緩急デ
ータにしたがい、論理緩急回路１０９が動作する（Ｓ５
０５）。１０秒周期カウンタが１０に満たなかった場
合、６４０秒周期カウンタが６４０になったかを判断
し、６４０になった場合Ｓ５０７へ、６４０に満たなか
った場合、ＣＰＵ１０５を停止し、ＨＡＬＴ動作に入る
（Ｓ５０６）。６４０秒周期カウンタが６４０になった
場合、緩急データ入力ポート１０８の１１ビットの内、
６４０秒周期の緩急データに割り当てられた６ビットを
取り込む（Ｓ５０７）。取り込まれた６ビットのデータ
を緩急データ記憶回路１１０のＢ０〜Ｂ５にセットする
（Ｓ５０８）。セットされた緩急データにしたがい、論
理緩急回路１０９が動作する（Ｓ５０９）。以上の動作
により、論理緩急回路１０９は、最小分解能４ｍｓｅｃ
／ｄａｙから最大で８．４４ｓｅｃ／ｄａｙの論理緩急
を行うことができる。
【００１４】図６は、本発明の電子時計における緩急デ
ータの補正処理を示すフローチャートである。図６にお
いて、緩急データ入力ポート１０８から読み込まれた緩
急データをＲＡＭ１０６に割り当てられた第１の演算領
域に書き込む（Ｓ６０１）。緩急補正データ入力ポート
１１１から読み込まれた緩急データをＲＡＭ１０６に割
り当てられた第２の演算領域に書き込む（Ｓ６０２）。
第２の演算領域に書き込まれたデータはＲＯＭ１０４の
プログラミングデータによりＢ０からＢ５の該当ビット
に割り当てられ、割り当てられたビットに相当する第１
の演算領域のビットに加算または減算する（Ｓ６０
３）。演算された第１の演算領域のデータを緩急データ
記憶回路１１０にセットする（Ｓ６０４）。以降、図４
または図５の動作を行う。
ータの補正処理を示すフローチャートである。図６にお
いて、緩急データ入力ポート１０８から読み込まれた緩
急データをＲＡＭ１０６に割り当てられた第１の演算領
域に書き込む（Ｓ６０１）。緩急補正データ入力ポート
１１１から読み込まれた緩急データをＲＡＭ１０６に割
り当てられた第２の演算領域に書き込む（Ｓ６０２）。
第２の演算領域に書き込まれたデータはＲＯＭ１０４の
プログラミングデータによりＢ０からＢ５の該当ビット
に割り当てられ、割り当てられたビットに相当する第１
の演算領域のビットに加算または減算する（Ｓ６０
３）。演算された第１の演算領域のデータを緩急データ
記憶回路１１０にセットする（Ｓ６０４）。以降、図４
または図５の動作を行う。
【００１５】
【発明の効果】上述したように本発明によれば、緩急周
期と緩急データビット数をＲＯＭにプログラミングされ
たデータにより任意に決定することができるため、精度
の調整分解能および調整範囲を工場の製造体制に合わせ
て、容易に変更することが可能となる。また市場での精
度の再調整に必要な調整量に関しても、小売店等の情報
を元に再度設定し直すことがＲＯＭにプログラミングさ
れたデータの変更により、容易に可能となる。
期と緩急データビット数をＲＯＭにプログラミングされ
たデータにより任意に決定することができるため、精度
の調整分解能および調整範囲を工場の製造体制に合わせ
て、容易に変更することが可能となる。また市場での精
度の再調整に必要な調整量に関しても、小売店等の情報
を元に再度設定し直すことがＲＯＭにプログラミングさ
れたデータの変更により、容易に可能となる。
【図１】本発明に係わる電子時計の一例を示す機能ブロ
ック図である。
ック図である。
【図２】従来の電子時計の構成を示す機能ブロック図で
ある。
ある。
【図３】本発明に係わる電子時計の論理緩急回路の緩急
量を示す一覧表である。
量を示す一覧表である。
【図４】本発明に係わる電子時計の第１の実施形態の動
作フローを示す図である。
作フローを示す図である。
【図５】本発明に係わる電子時計の第２の実施形態の動
作フローを示す図である。
作フローを示す図である。
【図６】本発明に係わる電子時計の第３の実施形態の動
作フローを示す図である。
作フローを示す図である。
１０１ 発振回路 １０２ システムクロック発生回路 １０３ 分周回路 １０４ ＲＯＭ １０５ ＣＰＵ １０６ ＲＡＭ １０７ 割込信号発生回路 １０８ 緩急データ入力ポート １０９ 論理緩急回路 １１０ 論理緩急データ記憶回路 １１１ 論理緩急補正データ記憶回路 １１２ データバス １１３ アドレスバス ２０１ 発振回路 ２０２ 分周回路 ２０３ 第１の緩急周期カウンタ ２０４ 第２の緩急周期カウンタ ２０５ 論理緩急回路 ２０６ 緩急データ記憶回路 ２０７ 緩急データ入力ポート
Claims (2)
- 【請求項１】 発振回路と、 前記発振回路の出力からシステムクロックを発生させる
システムクロック発生回路と、 前記発振回路の出力を分周する分周回路と、 時計の計時動作等の処理手順がプログラミングされてい
るＲＯＭと、 前記ＲＯＭにプログラミングされているデータを解読
し、各種演算処理を行うＣＰＵと、 各種データを記憶するＲＡＭと、 前記ＣＰＵに対し割込信号を発生させる割込信号発生回
路と、 外部から緩急データを取り込むための緩急データ入力ポ
ートと、 前記分周回路の分周比を可変し、精度を調整するための
論理緩急回路と、 前記論理緩急回路の緩急量を決定する緩急データを記憶
するための緩急データ記憶回路とを有し、 前記論理緩急回路は、前記ＲＯＭのデータに従い、前記
割込信号発生回路からの信号を受け、前記ＣＰＵにより
前記ＲＡＭでカウントされた少なくとも２つの周期で動
作し、前記緩急データ入力ポートから取り込まれ、前記
緩急データ記憶回路に記憶された緩急データと２つの緩
急周期を前記ＲＯＭにプログラミングされたデータによ
り、任意に組み合わせて動作させることを特徴とする電
子時計。 - 【請求項２】 前記緩急データ入力ポートにより入力さ
れた緩急データを補正するためのデータを外部から取り
込む緩急補正データ入力ポートを有し、 前記論理緩急回路は、前記緩急データ入力ポートと前記
緩急補正データ入力ポートにより取り込まれたデータを
前記ＲＯＭにプログラミングされたデータに従い、前記
ＣＰＵにより前記ＲＡＭ上で演算されたデータを前記緩
急データ記憶回路に記憶させ、動作することを特徴とす
る請求項１記載の電子時計。
Priority Applications (5)
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