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JP2968289B2 - 中央演算処理装置 - Google Patents

中央演算処理装置

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JP2968289B2
JP2968289B2 JP1290667A JP29066789A JP2968289B2 JP 2968289 B2 JP2968289 B2 JP 2968289B2 JP 1290667 A JP1290667 A JP 1290667A JP 29066789 A JP29066789 A JP 29066789A JP 2968289 B2 JP2968289 B2 JP 2968289B2
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慎一 山浦
隆 安井
圭一 吉岡
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Ricoh Co Ltd
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    • H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、中央演算処理装置に関する。
［従来の技術とその課題］ 中央演算処理装置（以下CPUと記す）にて、現在実行
中のプログラムを中断し他のプログラムアドレスへ飛び
演算を実行する分岐命令において、分岐の有無の処理を
CPUの制御部で行う場合、分岐条件のデータが制御部へ
送出されるが、通常、その分岐条件のデータはCPUの動
作状態を示すステータスフラグデータが使用される。そ
して制御部に供給されたステータスフラグデータは、制
御部に備わる、ANDプレーンとORプレーンで構成される
プログラマブル・ロジック・アレイ（以下PLAと記す）
のプログラムにより解読され分岐の有無を表す信号を作
成する。
従来、制御部に供給された上記ステータスフラグデー
タによる分岐の有無の処理は、ステータスフラグのすべ
てのビットデータが上記PLAを構成するORプレーンに供
給され、ANDプレーンにて発生した信号をORプレーンで
禁止するか、もしくはANDプレーンで発生しなかった信
号をORプレーンで発生して行われていた。
ところがこの方法では、ステータスフラグデータがOR
プレーンに供給されることよりORプレーンより送出され
る信号が分岐命令による出力信号であるのかANDプレー
ンからの信号であるのか判断が困難であり、ANDプレー
ンに供給される他のデータと組み合わせて制御を行うこ
とが難しく、例えばANDプレーンへ供給される指定する
命令に対応して分岐動作を実行させるというような細か
い制御ができないという問題点がある。
又、上記ステータスフラグデータをすべて上記ORプレ
ーンに供給することで、PLAに供給される入力信号が増
加し、通常ANDプレーンにだけ供給される命令等の信号
がORプレーンにも供給されることで制御プログラムが複
雑になる等、PLA単体としての独立性に欠けるという問
題点がある。
本発明はこのような問題点を解決するためになされた
もので、ANDプレーンへ供給される命令毎に分岐動作が
行える細かい制御が可能で、PLA単体としての独立性を
有する中央演算処理装置を提供することを目的とする。
［課題を解決するための手段］ 本発明は、中央演算処理装置の動作状態を示す情報が
格納されているプロセッサ・ステイタス・レジスタと、 プログラム実行順序を変更する分岐を表す情報を上記
プロセッサ・ステイタス・レジスタに格納されている情
報にてエンコードし分岐するか否かを示す判定信号を発
生する分岐検出部と、 ORプレーンが接続されPLAを構成するANDプレーンと、 を備え、上記分岐検出部が送出する上記判定信号を上記
ANDプレーンに供給することを特徴とする。
［作用］ 分岐検出部の出力側がPLAを構成しているANDプレーン
へ接続されることは、ANDプレーンに供給される他の情
報と組み合わせて分岐命令の実行の有無を実行するとい
う細かい制御が行えるように作用する。又、分岐の有無
の信号がPLAを構成しているANDプレーンへ供給されるこ
とは、ANDプレーンに供給される他のデータと同様に処
理することができPLAだけを独立して構成可能なように
作用する。
［実施例］ まず、本発明の中央演算処理装置における一実施例に
おける構成の概略を第４図ないし第６図a,b,cを参照し
以下に説明する。
第５図は、プログラミングモデルであり、本CPUの基
本語長は８ビットである。
アドレス空間は、プログラムをアクセスする際、プロ
グラムカウンタ（以下PCと記す）は24ビット（PBC、PC
H、PCL）を有しており、リニアアドレスで16Mバイトを
アクセス可能としている。尚、PBCとはプログラム・バ
ンク・カウンタレジスタ（以下PBCと記す）、PCHとはプ
ログラム・カウンタレジスタＨ（以下PCHと記す）、PCL
とはプログラム・カウンタレジスタＬ（以下PCLと記
す）である。
一方、データをアクセスする時は、バンク方式を用い
ており、バンクアドレスとしては、基本的にデータバン
クレジスタ（以下DBRと記す（８ビット））が出力さ
れ、従って、64Kバイトリニアで256バンクを用いて、16
Mバイトのアクセスを可能にしている。
尚、バンクアドレスとしてのDBRの出力については後
述のM1,M0フラグにて説明する。
また、複数の汎用レジスタ（W0〜W3:16ビット）があ
り、特に、W0,W1の両レジスタは８ビットごとに分別さ
れ、８ビットレジスタR0,R1、R2,R3として使用すること
もできる。
故に、本CPUでは、演算のデータサイズとして８ビッ
ト,16ビットの両方のサイズのデータを命令により区別
して扱うことが可能である。
さらに、スタック空間としては、スタックポインタレ
ジスタ（以下SPと記す）として16ビットレジスタを用意
しており、リニアに64Kバイトのアクセスをおこなう。
ただし、バンクアドレスは、“00"hに固定されている。
そして、プログラムステイタスレジスタ（以下PSRと
記す）は現在のCPUの動作状態を示しており、具体的に
は、N,V,Z,Cの各フラグは、演算の結果により変化し、
Ｉフラグは、割り込み要求の受付けの可否を示し、Ｄフ
ラグは、加減算命令の結果の補正に関し、Ｄ＝１なら
ば、加減算命令の実行結果は自動的に10進補正される。
M1,M0フラグは、データ空間をアクセスする際、出力
されるバンクアドレスの選択を可能にするフラグであ
る。従って、M1,M0フラグを任意の値に設定（このCPUで
は命令で更新する）する事により、データアクセスの際
に、出力されるバンクアドレスをDBR値、“00"h等の定
数の何れかを選択して出力し様々なメモリのアプリケー
ションに対応させる。
ファーストページレジスタ（以下FPRと記す）はデー
タアクセス時のアドレス・ポインタとなるレジスタで、
ファースト・ダイレクトと呼ぶアドレッシング・モード
で使用される。尚、アドレッシングとは、データの格納
先のアドレスを指定することをいう。
このアドレッシング・モードではオペランド・データ
として８ビットのデータのみをフェッチしてそのデータ
を実効アドレスのロー（ビット７〜ビット０）とし、ハ
イ（ビット15〜ビット８）をFPRの内容とするアドレッ
シングモードにおいて有効となるレジスタである。
ただしこのときも、出力されるバンクアドレスは、M
1,M0のフラグ状態に従う。
このアドレッシング・モードは、オペランドデータを
１バイトのみフェッチするだけなので、同一ページアド
レス内（アドレスのビット15〜ビット８が一定値）の高
速なデータのアクセスが可能となる。
第６図ａないし第６図ｃは、本CPUの命令形式につい
て示したものであり、このCPUは基本語長は、前述のよ
うに８ビットであり、オペコードの前にプリバイトと呼
ばれる命令拡張用の１バイトデータをフェッチする形式
をとる。
基本的にプリバイト・データは、アドレッシング・モ
ードに係る情報を有し、オペコードが実行すべき命令の
内容を持っている。
但し、命令の使用頻度が高いものについては、命令コ
ード長と実行時間の短縮を図るため、「形式１」に示す
ように、短縮命令と呼ぶプリバイトの無いオペコード内
にアドレッシング及び命令の内容を含んだ命令を用意す
る。
さらに、オペランドデータは２種類の配置形式をもっ
ている。第６図ｂに示す「形式２」は、プリバイトの次
にオペコードを配置し、その後にオペランドデータを配
する形式であり、「形式３」はプリバイトとオペコード
の間にもオペランドデータを配置する。
特に、第６図ｃに示す形式３のプリバイトとオペコー
ドの間のオペランドデータは、ディスプレースメント付
アドレッシングで使用される。
ここでいうディスプレースメント付アドレッシングと
は、データのアクセスのための実効アドレスの発生時
に、内部レジスタデータにオペランドでフェッチされた
データもしくは、オペランドで指定されたレジスタの値
をオフセットとして加算することで実効アドレスを発生
するアドレッシングのことを示す。
このアドレッシング・モードが使用される際、もし形
式２のようなオペランドデータの配置形式を取れば、デ
ィスプレースメントのオペランドデータをフェッチした
後、実効アドレスを計算するために、時間を要し、オペ
ランドのディスプレースメント・データのフェッチの
後、複数のアイドルサイクルが存在することになる。
しかし、形式３の配置をこのとき用いて、プリバイト
とオペコードの間にディスプレースメントデータを配置
すれば、実効アドレス発生のための計算をオペコードの
フェッチサイクルに重複して行なう事ができ、無駄なア
イドルサイクルの発生を防ぐ。
第４図は、ブロックレベルの構成図であり、本CPUは
主に制御部１と演算部２の２つの機能部に大別される。
初めに、制御部１であるがここは、命令の実行を制御
する機能を持っている。
動作としては、命令の実行に際し、外部からデータバ
ス（D7〜D0）を介して、DIL15に入力された命令コード
は、プリバイトIR3或いはオペコードIR4の各インストラ
クションレジスタに格納され次の命令が発生するまで保
持される。
そして、これらのインストラクションレジスタの複数
の出力5,6と命令シーケンスのタイミングを制御するTCU
7の出力がAND−ORのPLAで構成された命令デコード回路
8,9,10,11に入力され、命令とタイミングに応じたデコ
ード結果13を出力する。
さらにそのデコード結果は、ECI12というインターフ
ェース回路を介して、演算部２に対してタイミングを整
えて演算部２を制御すべき複数の制御信号14を発生す
る。
但し、本CPUにおいて、PLAの構成は、ANDプレーンを
プリバイト用（構成部分８）と、オペコード用（構成部
分10）の２種類もち、ORプレーン9,11を共有した形をと
る。
これは、先の命令形式でも記述した様に、プリバイト
部は、アドレッシングモードの情報を有し、オペコード
部が命令のオペレーション内容を含むため、PLA上でも
機能的に、分類することでデコードの容易化と冗長性を
排除し、機能別（プリバイトかオペコード）で最小のPL
A（特に、ANDプレーン）を実現させている。
そして、この２分割されたPLAのANDプレーン8,10は、
インタラプト制御21からの入力信号24により、ANDプレ
ーンの両方を動作状態にするか、一方ANDプレーン10を
非動作状態にせしめることもできる。ここで割り込みの
シーケンスの制御コードは、全て、プリバイト側のAND
プレーン８にコードが割り付けられており、割り込みの
処理時にオペコード側のANDプレーン10は非動作状態に
ある。
演算部２は、上記の制御信号にしたがって、演算やCP
U外部とのデータのアクセスを行なう。
内部バスとしては、基本的にMB,DB,SBの３種類８ビッ
トバスを有し、各機能部とのデータのやりとりを行な
う。
機能としては、上述のプログラミングモデルで示した
レジスタ群や、データや実効アドレスの演算を行なう８
ビットALU19や、シフト演算を行なう８ビットのシフタ2
0、アドレス生成を主に行なうACU13がある。
ALU19は、MB入力側にIC27をもち、IC27は、MBバスか
ら入力される信号を、スルーするか、反転したり、“0
0"h等の定数データを発生してALU19での演算を補助す
る。
さらにＤフラグの機能を実現するための10進補正回路
もALU19は含んでいる。
そして内部バス（MB）のデータのゼロを検出するZDT1
7や分岐命令での分岐条件成立の有無をPSRの状態から検
出するBRDT18もある。
特にアドレス生成を主に行なうACU部に関しては、８
ビット単位に、機能が分離されそれぞれはキャリーが伝
搬する構成となっていて、最大24ビットのアドレス演算
を行なう。ここでは、アドレスの演算のみならずデータ
の演算も可能である。
具体的にはACU部は、８ビット毎にINC/DECという増減
機能があり、ABL,ABH,SBという内部バス（各８ビット）
からのデータを“00"h,“01"h,“02"hで選択的に増減す
る。
INC/DECで演算された結果は、CALL,CALH,CALBのラッ
チに選択的に格納され、AOBL,AOBH,AOBBのアドレス・バ
ッファを介して出力される。
ここで選択的というのは、演算結果が常にラッチされ
るのではなく、アドレス演算時のみラッチして、データ
演算時にはラッチされない場合があることを意味する。
しかし、RLT2 35は、INC/DEC:B演算時は常に結果を
ラッチするデータラッチである。
ACU部には、割り込み発生時に強制的に割り込みベク
タを発生するVECL,VECH,VECB（ベクタアドレス発生回
路）や、INC/DECを介さずにDBバスデータを直接アドレ
スとして出力するBSも配置されている。
本CPUにおいて、実効アドレスの生成は、特に分岐や
ディスプレースメント付のアドレッシングにおいてALU
とACUの両方を使用して演算しており、CSB,CSH25,26
は、その際に使用される。
つまり、ALU19からの演算結果によるキャリーやボロ
ーをACUの演算に反映させるためのキャリーのセレクタ
としての機能をCSB,CSH25、26が持っている。
尚、INC/DECからラッチされた演算結果は、SB,ABH,AB
Lのバスを介してPC,DBR,TR,ADH,ADLのレジスタデータを
選択的に更新する。
その他の機能としては、CPUのクロックの制御をつか
さどる、クロック発生器22や、周辺システムにCPUに動
作状態を知らせる複数の信号を発生するシステム制御23
がある。
さらに、インストラクション・プリ・デコーダ33は、
命令コードのプリデコードを行ない短縮命令の識別や、
プリバイト付でオペコードと不当な組合せ（以下不当命
令と称す）の識別などを行なう。
以下に、本CPUの演算部２の各機能部について説明を
行なう。
○ 汎用レジスタ 演算，転送時にデータを提供したり、演算，転送後の
結果を格納する第４図及び第５図に示す汎用レジスタ群
である。
W0,W1については、８ビットずつに分けてR0,R2,R1,R3
の８ビットレジスタとしても命令で区別して使用するこ
とができるので、本CPUでは16ビットのみならず、８ビ
ットのデータを扱うことができる。
W2,W3は、データアクセスの際のポインタとしてアド
レッシングモードで指定すれば使用することもできる。
汎用レジスタ群の各レジスタは、ラッチ（セット、リ
セットなし）で構成され、内部バスに対し、以下の接続
関係を有する。
基本的に、MBバスから入力されデータをラッチ、DB或
いはMBのバスにラッチされたデータを出力する。
R2レジスタのみ、除算命令を実行する際のため、入力
にDBバスを選択可能とする。
R0（W0L）→MBから入力,DBあるいはMBへ出力 R2（W0H）→MBあるいはDBから入力,DBあるいはMBへ出力 R1（W1L）→MBから入力,DBあるいはMBへ出力 R3（W1H）→MBから入力,DBあるいはMBへ出力 W2L →MBから入力,DBあるいはMBへ出力 W2H →MBから入力,DBあるいはMBへ出力 W3L →MBから入力,DBあるいはMBへ出力 W3H →MBから入力,DBあるいはMBへ出力 ○ FPR（ファーストページレジスタ） 第４図及び第５図に示したFPRは、前述のファースト
・ダイレクト・アドレッシングと呼ぶアドレッシングモ
ードで使用される。
FPRは、ラッチ（セット、リセットなし）で構成さ
れ、内部バスに対し、以下の接続関係を有する。
基本的に、MBバスから入力されデータをラッチし、DB
のバスにラッチされたデータを、出力する。
FPR→MBから入力,DBへ出力 ○ IC（ALUに関する入力制御） 第４図に示したIC27（８ビット）は、MBバスからALU1
9に入力されるデータを制御する。機能的には、以下の
機能を有する。
1.MBバスデータ →ALUに入力 2.MBバスデータの反転→ALUに入力 3.“00"hの定数 →ALUに入力 （MBバスデータは無視する。） 4.“01"hの定数 →ALUに入力 （MBバスデータは無視する。） 5.“02"hの定数 →ALUに入力 （MBバスデータは無視する。） 6.“03"hの定数 →ALUに入力 （MBバスデータは無視する。） ○ ALU（演算論理素子） 第４図に示したALU19（８ビット）は、DBバスデータ
とICからの各８ビットの入力により演算を実施する。
機能的には、AND（論理積）、OR（論理和）、EXOR
（排他的論理和）、SUM（加算）がある。
また、PSR中のＤフラグの設定により（Ｄ＝１なら
ば）、加算及び減算を同一演算サイクル内で10進補正す
る回路も含む。
さらに、SUMの結果、キャリー・ボロー発生、オーバ
ーフローが発生の検出及びキャリー・ボロー、オーバー
フローをラッチする機能も具備する。
特に、キャリー結果は、ALU19が次のSUMを実行するま
で保持されるものとする。（AND,OR,EXORでは変化しな
い） ○ ALUシフタ（演算論理素子シフタ） 第４図に示した、ALUシフタ28は、８ビットデータの
１ビットシフトライトを実施するシフトレジスタで、主
に乗算命令で使用される。
このシフトレジスタに入力されるデータは、ALU19のS
UM（加算）の結果であり、最上位ビットには、そのSUM
の結果で発生したキャリーが入力され、シフトの結果最
下位より送出される１ビットデータは、ALU19のキャリ
ーとして最終的に保持される。
○ RLT（ALU 結果ラッチ） 第４図に示した、RLT29は、ALU19の演算結果を保持す
る８ビットフリップフロップである。内部バスに対して
は以下の接続関係を有する。
RLT → DBあるいはMBへ出力 ただし、RLT29のデータは、次のALU演算が実行される
まで内容は更新されない。
○ シフタ 第４図に示した、シフタ20はフリップ・フロップで構
成され、データの１ビットシフトレフト，シフトライ
ト，ノーシフトのいずれかを制御信号により選択的に実
施する。
内部バスに対しては以下の接続関係を有する。
シフタ→MBから入力， MBへ出力 ○ ZDT（ゼロ検出回路） 第４図に示したZDT17は、MBバスの状態をモニタし、M
Bバスが全ビット“00"hならば、“00"hの検出をしたこ
とを示す信号を発生するゼロ検出回路である。
特に、この信号はPSRレジスタ30中のＺフラグに作用
し、ALU19等の演算結果がRLT29より、MBバスに出力され
る時、結果の“00"hを検出してＺフラグを“1"にセット
する動作を促すために用いられる。
○ PSR（プロセッサ・ステイタス・レジスタ） 第４図に示した、PSR30は、ラッチで構成され内部バ
スに対しては以下の接続関係を有する。
PSR→MBから入力， DBへ出力 機能としては、概要でも記述した様にPSRレジスタ30
は現在のCPUの動作状態を示す。
○ BRDT（分岐検出回路） 第４図に示した、BRDT18は、PSR30に接続されてお
り、分岐命令が発生した場合、PSR30の内容から分岐す
るか否かを判断する信号を発生する。
○ AOBB,AOBH,AOBL（アドレス・出力バッファ） 第４図ACU部16に示した、AOBB,AOBH,AOBLはアドレス
出力用のバッファであり、各８ビットで計24ビット（BA
7〜BA0,A15〜A0）のアドレスを出力する。
アドレス出力は、BEのローでハイ・インピーダンス状
態になる。
○ VECB,VECH,VECL（ベクタアドレス発生器） 第４図ACU部16に示した、VECB,VECH,VECLは割り込み
処理において、ベクタアドレス（24ビット）を発生す
る。
○ CALB,CALH,CALL（アドレス計算ラッチ） 第４図ACU部16に示した、CALB,CALH,CALLはINC/DEC:
B:H:Lの演算の結果を選択的に格納するラッチであり、
アドレス演算時のみラッチされる。
○ RLT2（結果ラッチ２） 第４図ACU部16に示した、RLT2はINC/DEC:Bの演算の結
果を常に格納するラッチである。
○ INC/DEC:B:H:L（インクリメント／デクリメント・
ユニット） 第４図ACU部16に示したINC/DEC:B:H:Lはデータの増減
を行なう。
各機能部は、８ビット単位で構成され、演算結果で発
生したキャリーは、それぞれの上位アドレス増減部（IN
C/DEC:LならINC/DEC:Hへ,INC/DEC:HならINC/DEC:Bへ）
に伝搬され、結局24ビットのアドレス生成を実現するこ
とになる。
但し、このINC/DEC:B:H:Lにデータ（各８ビット）
は、SB,ABH,ABLのデータバス（各８ビット）を介して入
力される。
各INC/DEC:B:H:Lは、このデータについて基本的に次
の動作を選択的に行なう。
1.現状データの保持 2.“01"hのインクリメントあるいはデクリメント。
3.“02"hのインクリメントあるいはデクリメント。
BS（バスセレクト） 第４図ACU部16に示した、BSは実効アドレスを発生す
る際、CPU外部から入力されたデータ（８ビット）をINC
/DEC:Lを介することなく、DBバスから、直接AOBLに入力
するためのデータの選択の機能を有する。
前記のファースト・ダイレクト・アドレッシングのよ
うな場合、実効アドレスのためのオペランドデータ（８
ビット）をフェッチするサイクルの次に、すぐに実効ア
ドレスを出力しなければならないが、この場合、INC/DE
C:Lを介すれば遅延が生じる。
そこでこのBSを用いて、オペランドデータ（DIL）をD
Bバスに乗せ、BSで選択することにより、高速にAOBLを
書き換えることができる。
○ CSB,CSH（キャリーセレクタ） 第４図ACU部16に示した、CSB,CSH25、26はデータの演
算時に、INC/DEC:B,INC/DEC:Hに入力されるキャリーがI
NC/DECの下位側（INC/DEC:HならINC/DEC:L,INC/DEC:Bな
らINC/DEC:H）からか、あるいはALU19で発生されたキャ
リーにするかを選択する機能を有する。
従って、このCPUでは実効アドレス発生の際のディス
プレースメントデータの加算や、プログラム相対アドレ
スで分岐の際にアドレスの計算を行なうことは、ALU19
とACU16を共用して行なう。
例えば、24ビットデータに８ビットのディスプレース
メントを加算して、実効アドレスを発生するアドレッシ
ングの場合、24ビットデータ中のビット７〜ビット０と
ディスプレースメントデータ（８ビット）の加算をALU1
9で行ない、24ビットの残り（ビット23〜ビット16）をA
CU部16で演算する。
ALU19で加算の結果キャリーが発生した場合、このキ
ャリーは、CSH25を介して、ACUHに入力され、ACU16はこ
の桁上がりを含めて演算ができる。
一方、通常のプログラムカウンタのインクリメント動
作の場合には、ACU16のみを用いて、ALU19は別のオペレ
ーションのための演算を行なうことができる。
この時ALU19のキャリーは無視されACUL16から発生し
たキャリーがCSH25を介してACUHに入力される。
○ PBC,PCH,PCL（プログラム・カウンタ） 24ビットのプログラム・カウンタ・ラッチである。
このラッチのインクリメントは、INC/DEC:B:H:Lを用
いて行なう。
内部バスに対しては以下の接続関係を有する。
PBC→SBから入力,DBあるいはSBへ出力 PCH→ABHから入力,MBあるいはABHへ出力 PCL→ABLから入力,DBあるいはABLへ出力 ○ TR,ADH,ADL（テンポラリ・レジスタ） 各８ビットのテンポラリ・データラッチである。CPU
外部からは見えない。演算結果を一時的に格納する。
TR →DBあるいはSBから入力,SBへ出力 ADH →MBあるいはABHから入力,ABHへ出力 ADL →DBあるいはABLから入力,ABLへ出力 ○ SPH,SPL（スタック・ポインタ・レジスタ） 16ビットのスタック・ポインタ・ラッチである。
内部バスに対しては以下の接続関係を有する。
SPH→MBから入力,MBあるいはDBへ出力 SPL→MBから入力,DBへ出力 ○ DBR（データ・バンク・レジスタ） ８ビットのバンク・ラッチである。基本的にデータア
クセスの際のバンクアドレスは、このラッチ値が出力さ
れる。但し、PSR中にモード・フラグ（M1,M0）の状態に
より、バンクアドレス値は変動する。
また、DBRは、SBバスを介して入力されており、DBR値
の増減にも任意に対応できる。
内部バスに対しては以下の接続関係を有する。
DBR→MBあるいはSBから入力,DBあるいはSBへ出力 ○ DIL（データ入力ラッチ） ８ビットのラッチである。外部データは、このラッチ
に入力される。
DIL15は、制御部１に対しては命令コードを供給し、
演算部２には、内部バス（DB,MB,SB）に対しデータを供
給する。
CPU内部に対しては以下の接続関係を有する。
DIL→D7〜D0から入力,DB,MB,SBあるいは制御部へ出力 ○ DOL（データ出力ラッチ） ８ビットのラッチである。外部に出力されるデータ
は、このラッチに入力される。
CPU内部に対しては以下の接続関係を有する。
DIL→DBあるいはMBから入力,D7〜D0へ出力 以下に、本CPUの制御部１の各機能部について説明を
行なう。
○ インストラクション・プリ・デコーダ 基本的に次の３つの機能部を有する。
1.PLAでのデコードではタイミング的に間に合わない
場合、プリデコーダで予めデコードして制御信号を発生
する。
［１サイクル命令の検出，外部制御信号の発生制御,T
CU7の制御等］ 2.PLAコードの最小化のためデコードを補助する。
［短縮命令の検出，命令で扱うデータサイズの検出
等］ 3.不当命令，ソフトウェアインターラプト命令の検
出。
○ クロック発生器 CPU内部用のクロックの発生。あるいは、外部システ
ム用システム・クロックを発生する。
WAIT −−−プロセッサ停止入力 LSP −−−バスサイクル変更用入力 CLK −−−CPUクロック入力 S1,S2−−−システム・クロック出力 ○ システム制御 CPUの動作状態を知らせるための複数の信号を発生す
る。
BSVT−−−プロセッサ動作状態出力 （ベクタアドレス出力中を示す。） BSDA−−−プロセッサ動作状態出力 （データアクセスを示す） BSPA−−−プロセッサ動作状態出力 （プログラムアクセスを示す） BSOF−−−プログラム動作状態出力 （命令フェッチを示す） BSML−−−プロセッサ動作状態出力 （メモリロック状態を示す） RWB,RB,WB−−−リードライト状態出力 BE−−−バスイネーブル入力 ○ インタラプト制御 CPUの割り込みを制御する。
RES −−−リセット割り込み入力 NMI −−−ノンマスカブル割り込み入力 IRQ −−−割り込み入力 ISE0〜３−−−割り込み（IRQ）選択入力 WAKE −−−プロセッサ停止命令の解除入力 ○ TCU（タイミング制御ユニット） 命令実行の動作シーケンスを制御する。
○ ECI（イクスキュージョン制御インタフェース） PLAの命令デコード結果を受け演算部２にタイミング
を整えた制御信号を発生する機能を有す。
○ オペコードIR（バッファ）， プリバイトIR（インストラクション・レジスタ） 命令を格納するインストラクションレジスタ。
○ ブリバイト ANDプレーン，オペコード ANDプレー
ン,ORプレーン AND−ORで構成された命令デコード用PLA。
以上説明したようなCPUにおいて、分岐命令情報を処
理する構成部分のみを第４図より抜き出し第１図に示
す。尚、第１図に示す構成部分に付した符号は第４図に
付した符号と同一である。
第１図において、８ビットからなる分岐命令情報が供
給されるDIL15の出力側は、命令情報のデコードを行う
インストラクション・プリ・デコーダ33に接続される。
インストラクション・プリ・デコーダ33の出力側は、分
岐命令が発生した場合にPSR30の内容に基づき分岐する
か否かを判断する信号を発生するBRDT18に接続される。
BRDT18の出力側は、オペコードIRバッファ51を介してオ
ペコードANDプレーン10に接続される。尚、オペコードA
NDプレーン10の出力側はORプレーン11に接続され、AND
プレーン10及びORプレーン11にてPLAを構成している。
このように構成される分岐命令情報の処理を行う構成
部分の動作を以下に説明する。
DIL15に供給される分岐命令情報は、第３図に示すよ
うに８ビットからなり、上位４ビットは０であり、下位
４ビットが分岐条件を示すビットデータ（CCT）にて構
成される。DIL15より送出される上記分岐命令情報は、
インストラクション・プリ・デコーダ33にてデコードさ
れBRDT18に供給される。
分岐の有無を判断するBRDT18は、第２図に示す構成か
らなり、分岐命令情報の下位４ビット（B0ないしB3）か
らなるデータであるCCTをPSR30に格納されているステー
タスフラグデータでエンコードすることで分岐の有無が
判断され、分岐時にはＨレベルの、非分岐時にはＬレベ
ルの信号を送出する回路である。
上記CCTのビットデータであるB0ないしB3は、それぞ
れ入力線100ないし103に１ビットづつ供給される。尚、
CCTのデータは、第１表に示す通り16種類ありその各々
について“分岐条件”に示す論理動作が第２図に示す回
路にて実行される。一方、PSR30の格納データである、
C,Z,N,Vは、入力線104ないし107に供給される。尚、上
記C,Z,N,Vのデータは、上述した第５図に示すように、
フラグデータであり、Ｃがキャリーフラグデータ、Ｚが
ゼロフラグデータ、Ｎがネガティブフラグデータ、Ｖが
オーバーフローフラグデータである。
このようにしてBRDT18より送出される分岐信号BRF
は、オペコード・インストラクションレジスタ51を介し
てPLAのオペコードANDプレーン10へ送出される。PLA部
ではこの信号とオペコード等他の入力データで分岐命令
の制御が行われる。
このように分岐の有無を示す信号をANDプレーン10に
供給するようにしたため、命令に応じて分岐動作を実行
させるという細かな制御が可能となる。例えば、分岐命
令では分岐先のアドレスを示すために以下の（１）ない
し（３）の３通りのアドレッシングが設けられている。
（１）分岐命令の次の命令のアドレスに対して８ビット
のデータを符号拡張して加算するアドレッシング。即
ち、あるアドレスに対して−128から＋127の範囲のアド
レスに分岐するアドレッシングである。尚、このアドレ
ッシングをリラティブアドレッシングと呼ぶ。
（２）分岐命令の次の命令のアドレスに対して16ビット
のデータを符号拡張して加算するアドレッシング。尚、
このアドレッシングをリラティブロングアドレッシング
と呼ぶ。
（３）命令中に示されたW0ないしW3のレジスタに格納さ
れた値が分岐先のアドレスであるアドレッシング。尚、
このアドレッシングをレジスタインダイレクトアドレッ
シングと呼ぶ。
例えばリラティブアドレッシングでは以下の動作フロ
ーとなる。
分岐時 アドレスＡにて、オペコードをフェッチする。
アドレス（Ａ＋１）にて、分岐先のアドレスに対応
した加算値である８ビットのディスプレースメントデー
タ（DISPL）をフェッチする。
アドレス（Ａ＋２）にて、フェッチしたデータを符
号拡張してアドレスＡ＋２と加算し、命令が終了する。
アドレス（Ａ＋２＋DISPL）にて、分岐先のオペコ
ードをフェッチする。
非分岐時 アドレスＡにて、オペコードをフェッチする。
アドレス（Ａ＋１）にて、命令が終了する。
アドレス（Ａ＋２）にて、次のオペコードをフェッ
チする。
次に、リラティブロングアドレッシングにおける動作
フローを示す。
分岐時 アドレスＡにて、プリバイトをフェッチする。
アドレス（Ａ＋１）にて、オペコードをフェッチす
る。
アドレス（Ａ＋２）にて、分岐先のアドレスに対応
した加算値である16ビットのディスプレースメントデー
タの内下位８ビットのデータ（DISPL）をフェッチす
る。
アドレス（Ａ＋３）にて、分岐先のアドレスに対応
した加算値である16ビットのディスプレースメントデー
タの内上位８ビットのデータ（DISPH）をフェッチす
る。
アドレス（Ａ＋４）にて、フェッチしたデータを符
号拡張してアドレスＡ＋４と加算し、命令が終了する。
アドレス（Ａ＋４＋DISP）にて、分岐先のオペコー
ドをフェッチす。
非分岐時 アドレスＡにて、プリバイトをフェッチする。
アドレス（Ａ＋１）にて、オペコードをフェッチす
る。
アドレス（Ａ＋２）にて、アドレスＡ＋２に対して
２加算し、命令を終了する。
アドレス（Ａ＋４）にて、次のオペコードをフェッ
チする。
次に、レジスタインダイレクトアドレッシングにおけ
る動作フローを示す。
分岐時 アドレスＡにて、プリバイトをフェッチする。
アドレス（Ａ＋１）にて、オペコードをフェッチす
る。
アドレス（Ａ＋２）にて、レジスタ格納データをプ
ログラムカウンタのアドレス値へロードし、命令が終了
する。
アドレス（レジスタ値）にて、分岐先のオペコード
をフェッチする。
非分岐時 アドレスＡにて、プリバイトをフェッチする。
アドレス（Ａ＋１）にて、オペコードをフェッチす
る。
アドレス（Ａ＋２）にて、命令が終了する。尚、ア
ドレス値は進行させない。
アドレス（Ａ＋２）にて、次のオペコードをフェッ
チする。
以上のように、それぞれのアドレッシングにおいて分
岐先のアドレスを得るための動作が異なり、従来のCPU
では上記の（１）ないし（３）のアドレッシングの内の
いずれか一つしか実行できなかったが、本実施例のCPU
ではアドレッシングに係るデータとともに分岐の有無を
示す信号もANDプレーン10へ供給されることにより、上
記（１）ないし（３）のアドレッシングを選択しながら
演算を実行することができる。
又、BRDT18よりPLAのANDプレーン10へ接続される出力
線は、BRDT18より送出される信号が分岐の有無を示す１
あるいは０の信号であるから、一本のみであり、しかも
BRDT18の出力信号はPLAに供給される他のデータと同じ
ようにオペコードIRバッファを介してANDプレーン10に
送出されることより、制御プログラムが複雑にならずPL
Aのみを独立して構成することが容易になる。
［発明の効果］ 以上詳述したように本発明によれば、分岐の有無を示
す信号をPLAを構成するANDプレーンに供給するようにし
たことより、ANDプレーンに供給される他のデータと組
み合わせが可能となり細かい制御が可能となり、又、デ
ータの流れが他のデータと同様にANDプレーンからORプ
レーンとなるので、制御プログラムが複雑にならず、PL
Aのみを独立して構成することができる。
【図面の簡単な説明】 第１図は、本発明のCPU内における分岐処理を行う構成
部分のみを記載したブロック図、第２図は第１図に示す
BRDTの論理回路図、第３図は分岐命令を示すデータの
図、第４図は本発明のCPUの全体構成を示すブロック
図、第５図は本発明のCPUのプログラミングモデル、第
６図ａないし第６図ｃは本発明のCPUの命令形式につい
て示した図である。 10……オペコードANDプレーン、 11……ORプレーン、15……DIL、 18……BRDT、 33……インストラクション・プリ・デコーダ、 51……オペコードIRバッファ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/32

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】中央演算処理装置の動作状態を示す情報が
    格納されているプロセッサ・ステイタス・レジスタと、 プログラム実行順序を変更する分岐を表す情報を上記プ
    ロセッサ・ステイタス・レジスタに格納されている情報
    にてエンコードし分岐するか否かを示す判定信号を発生
    する分岐検出部と、 ORプレーンが接続されPLAを構成するANDプレーンと、 を備え、上記分岐検出部が送出する上記判定信号を上記
    ANDプレーンに供給することを特徴とする中央演算処理
    装置。
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