JP2953005B2 - Ｂｉ―ＣＭＯＳ回路 - Google Patents
Ｂｉ―ＣＭＯＳ回路Info
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- JP2953005B2 JP2953005B2 JP2245500A JP24550090A JP2953005B2 JP 2953005 B2 JP2953005 B2 JP 2953005B2 JP 2245500 A JP2245500 A JP 2245500A JP 24550090 A JP24550090 A JP 24550090A JP 2953005 B2 JP2953005 B2 JP 2953005B2
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- mos transistor
- power supply
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- Computing Systems (AREA)
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- Mathematical Physics (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Bi−CMOS回路（バイポーラトランジスタと
CMOSトランジスタとを用いた複合回路）に利用する。
CMOSトランジスタとを用いた複合回路）に利用する。
本発明は、特に、Bi−CMOS回路内のエミッタホロワ回
路あるいはワイアードオア論理回路にけおるアクティブ
プルダウン回路に利用する。
路あるいはワイアードオア論理回路にけおるアクティブ
プルダウン回路に利用する。
本発明は、エミッタホロワ用またはワイアードオア論
理用としてNPNバイポーラトランジスタを用いたBi−CMO
S回路において、 出力レベルが低レベルのときのみプルダウン電流を流
すように構成することにより、 消費電力の低減化と、高速化とを図ったものである。
理用としてNPNバイポーラトランジスタを用いたBi−CMO
S回路において、 出力レベルが低レベルのときのみプルダウン電流を流
すように構成することにより、 消費電力の低減化と、高速化とを図ったものである。
従来のエミッタホロワ回路は第５図にその回路図およ
び第６図にそのタイミングチャートを示したように、エ
ミッタホロワ用のNPNバイポーラトランジスタ11は、ベ
ース電位が定電位VsにクランプされたNPNバイポーラト
ランジスタ13により定電流Isが引かれている。エミッタ
ホロワ回路の入力VINであるNPNバイポーラトランジスタ
11のベース電極に高レベル電位が印加されると、NPNバ
イポーラトランジスタ11はIs以上の電流を供給し、出力
VOUTを上昇させ、NPNバイポーラトランジスタ11のエミ
ッタ電流と定電流源の電流Isとが釣り合うレベル〔入力
レベルよりおよそNPNバイポーラトランジスタ11のエミ
ッタ・ベースの順方向電圧VF分下がったレベル〕に出力
をクランプする。一方入力VINが低レベルに下がると、
低電流源のNPNバイポーラトランジスタ13が出力VOUTを
引き下げ、エミッタホロワ用のNPNバイポーラトランジ
スタ11のエミッタ電流と低電流源の電流Isとがバランス
するレベル〔入力の低レベルから約VFだけ下がったレベ
ル〕に出力VOUTをクランプする。
び第６図にそのタイミングチャートを示したように、エ
ミッタホロワ用のNPNバイポーラトランジスタ11は、ベ
ース電位が定電位VsにクランプされたNPNバイポーラト
ランジスタ13により定電流Isが引かれている。エミッタ
ホロワ回路の入力VINであるNPNバイポーラトランジスタ
11のベース電極に高レベル電位が印加されると、NPNバ
イポーラトランジスタ11はIs以上の電流を供給し、出力
VOUTを上昇させ、NPNバイポーラトランジスタ11のエミ
ッタ電流と定電流源の電流Isとが釣り合うレベル〔入力
レベルよりおよそNPNバイポーラトランジスタ11のエミ
ッタ・ベースの順方向電圧VF分下がったレベル〕に出力
をクランプする。一方入力VINが低レベルに下がると、
低電流源のNPNバイポーラトランジスタ13が出力VOUTを
引き下げ、エミッタホロワ用のNPNバイポーラトランジ
スタ11のエミッタ電流と低電流源の電流Isとがバランス
するレベル〔入力の低レベルから約VFだけ下がったレベ
ル〕に出力VOUTをクランプする。
同様に、従来のワイアードオア論理回路では、例えば
第７図にその回路図を示した２入力の場合には、ワイア
ードオアを構成する二つのNPNバイポーラトランジスタ1
1および12のエミッタには定電流源用のNPNバイポーラト
ランジスタ13が接続されている。第８図のタイミングチ
ャートに示したように、２入力VIN1およびVIN2のいずれ
か一方でも高レベルの場合は、エミッタホロワ回路の場
合と同様に、高レベルが入力されたバイポーラトランジ
スタは出力VOUTを入力の高レベルからVFだけ下がったレ
ベルまで引き上げる。
第７図にその回路図を示した２入力の場合には、ワイア
ードオアを構成する二つのNPNバイポーラトランジスタ1
1および12のエミッタには定電流源用のNPNバイポーラト
ランジスタ13が接続されている。第８図のタイミングチ
ャートに示したように、２入力VIN1およびVIN2のいずれ
か一方でも高レベルの場合は、エミッタホロワ回路の場
合と同様に、高レベルが入力されたバイポーラトランジ
スタは出力VOUTを入力の高レベルからVFだけ下がったレ
ベルまで引き上げる。
一方、２入力VIN1およびVIN2が共に低レベルになる
と、定電流源用のNPNバイポーラトランジスタ13によっ
て入力の低レベルからVFだけ下がったレベルまで出力V
OUTを引き下げる。
と、定電流源用のNPNバイポーラトランジスタ13によっ
て入力の低レベルからVFだけ下がったレベルまで出力V
OUTを引き下げる。
本従来例は２入力の場合であるが、多入力でも同様に
全てのバイポーラトランジスタのエミッタ端子には共通
の１電流源が接続され、全ての低レベルの場合のみ出力
が低レベルとなるオア論理が取られている。
全てのバイポーラトランジスタのエミッタ端子には共通
の１電流源が接続され、全ての低レベルの場合のみ出力
が低レベルとなるオア論理が取られている。
〔発明が解決しようとする課題〕 これらの従来のエミッタホロワ回路およびワイアード
オア回路では、前述のように入力のレベルには関わらず
定電流源を介し一定の電流が定常的に流れている。これ
は回路のスタンバイ電流ひいては消費電力の増大をもた
らす。特に、バイポーラトランジスタとMOSトランジス
タを共に含むBi−CMOS回路では大きなスタンバイ電流は
Bi−CMOS回路の低消費電力のメリットをそぐ大きな課題
となってきている。
オア回路では、前述のように入力のレベルには関わらず
定電流源を介し一定の電流が定常的に流れている。これ
は回路のスタンバイ電流ひいては消費電力の増大をもた
らす。特に、バイポーラトランジスタとMOSトランジス
タを共に含むBi−CMOS回路では大きなスタンバイ電流は
Bi−CMOS回路の低消費電力のメリットをそぐ大きな課題
となってきている。
また、定電流源はプルアップバイポーラトランジスタ
が出力端子のレベルを引き上げる過渡状態でも定電流を
引くため出力の上昇を遅らせてしまう。これは出力のプ
ルダウンを早くするためには定電流を増大させることに
より顕著な課題となる。
が出力端子のレベルを引き上げる過渡状態でも定電流を
引くため出力の上昇を遅らせてしまう。これは出力のプ
ルダウンを早くするためには定電流を増大させることに
より顕著な課題となる。
本発明の目的は、前記の課題を解消することにより、
スタンバイ電力を低減しかつ出力のプルアップ速度を速
くできるアクティブプルダウン回路を有するBi−CMOS回
路を提供することにある。
スタンバイ電力を低減しかつ出力のプルアップ速度を速
くできるアクティブプルダウン回路を有するBi−CMOS回
路を提供することにある。
本発明は、コレクタが最高電位電源にエミッタが出力
端子にベースが一つの入力端子にそれぞれ接続された少
なくとも一つのNPNバイポーラトランジスタを含むBi−C
MOS回路において、ソースが前記最高電位電源にゲート
が前記入力端子にそれぞれ接続されたＰチャネルMOSト
ランジスタと、ドレインおよびゲートが前記Ｐチャネル
MOSトランジスタのドレインにソースが最低電位電源に
それぞれ接続された第一のＮチャネルMOSトランジスタ
と、ドレインが前記出力端子にゲートが前記第一のＮチ
ャネルMOSトランジスタのゲートにソースが前記最低電
位電源にそれぞれ接続された第二のＮチャネルMOSトラ
ンジスタとを含むことを特徴とする。
端子にベースが一つの入力端子にそれぞれ接続された少
なくとも一つのNPNバイポーラトランジスタを含むBi−C
MOS回路において、ソースが前記最高電位電源にゲート
が前記入力端子にそれぞれ接続されたＰチャネルMOSト
ランジスタと、ドレインおよびゲートが前記Ｐチャネル
MOSトランジスタのドレインにソースが最低電位電源に
それぞれ接続された第一のＮチャネルMOSトランジスタ
と、ドレインが前記出力端子にゲートが前記第一のＮチ
ャネルMOSトランジスタのゲートにソースが前記最低電
位電源にそれぞれ接続された第二のＮチャネルMOSトラ
ンジスタとを含むことを特徴とする。
また、本発明は、コレクタが最高電位電源にエミッタ
が出力端子にベースがそれぞれ異なる入力端子にそれぞ
れ接続された複数Ｎ個のNPNバイポーラトランジスタを
含むBi−CMOS回路において、複数Ｎ個直列接続され、一
端が前記最高電位電源に各ゲートが各入力端子にそれぞ
れ接続されたＰチャネルMOSトランジスタと、ドレイン
およびゲートが前記複数Ｎ個直列接続されたＰチャネル
MOSトランジスタの他端にソースが最低電位電源にそれ
ぞれ接続された第一のＮチャネルMOSトランジスタと、
ドレインが前記出力端子にゲートが前記第一のＮチャネ
ルMOSトランジスタのゲートにソースが前記最低電位電
源にそれぞれ接続された第二のＮチャネルMOSトランジ
スタとを含むことを特徴とする。
が出力端子にベースがそれぞれ異なる入力端子にそれぞ
れ接続された複数Ｎ個のNPNバイポーラトランジスタを
含むBi−CMOS回路において、複数Ｎ個直列接続され、一
端が前記最高電位電源に各ゲートが各入力端子にそれぞ
れ接続されたＰチャネルMOSトランジスタと、ドレイン
およびゲートが前記複数Ｎ個直列接続されたＰチャネル
MOSトランジスタの他端にソースが最低電位電源にそれ
ぞれ接続された第一のＮチャネルMOSトランジスタと、
ドレインが前記出力端子にゲートが前記第一のＮチャネ
ルMOSトランジスタのゲートにソースが前記最低電位電
源にそれぞれ接続された第二のＮチャネルMOSトランジ
スタとを含むことを特徴とする。
第二のＮチャネルMOSトランジスタは、出力が高レベ
ルのときに「オフ」状態になり、低レベルのときに「オ
ン」状態となる。
ルのときに「オフ」状態になり、低レベルのときに「オ
ン」状態となる。
すなわち、出力が低レベルのときのみプルダウン電流
を流すのでスタンバイ電流が低減される。さらに、エミ
ッタホロワ用およびワイアードオア論理用のバイポーラ
トランジスタが出力をプルアップする際には電流は流れ
ないので出力のプルアップ速度が速くなる。
を流すのでスタンバイ電流が低減される。さらに、エミ
ッタホロワ用およびワイアードオア論理用のバイポーラ
トランジスタが出力をプルアップする際には電流は流れ
ないので出力のプルアップ速度が速くなる。
従って、消費電力の低減と高速化とが実現できる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一実施例を示す回路図で、エミッ
タホロワ回路を示す。
タホロワ回路を示す。
本第一実施例のエミッタホロワ回路は、コレクタが最
高電位電源としての電源VCCにエミッタが出力端子２に
ベースが入力端子１にそれぞれ接続されたエミッタホロ
ワ用のNPNバイポーラトランジスタ11を含むBi−CMOS回
路において、 本発明の特徴とするところの、 ソースが電源VCCにゲートが入力端子１にそれぞれ接
続されたＰチャネルMOSトランジスタ14と、ドレインお
よびゲートがＰチャネルMOSトランジスタ14のドレイン
にソースが最低電位電源としての電源VEEにそれぞれ接
続された第一のＮチャネルMOSトランジスタ16と、ドレ
インが出力端子２にゲートがＮチャネルMOSトランジス
タ16のゲートにソースが電源VEEにそれぞれ接続された
第二のＮチャネルMOSトランジスタ17とを含んでいる。
高電位電源としての電源VCCにエミッタが出力端子２に
ベースが入力端子１にそれぞれ接続されたエミッタホロ
ワ用のNPNバイポーラトランジスタ11を含むBi−CMOS回
路において、 本発明の特徴とするところの、 ソースが電源VCCにゲートが入力端子１にそれぞれ接
続されたＰチャネルMOSトランジスタ14と、ドレインお
よびゲートがＰチャネルMOSトランジスタ14のドレイン
にソースが最低電位電源としての電源VEEにそれぞれ接
続された第一のＮチャネルMOSトランジスタ16と、ドレ
インが出力端子２にゲートがＮチャネルMOSトランジス
タ16のゲートにソースが電源VEEにそれぞれ接続された
第二のＮチャネルMOSトランジスタ17とを含んでいる。
次に、本第一実施例の動作について第２図（ａ）およ
び（ｂ）に示すタイミングチャートを参照して説明す
る。
び（ｂ）に示すタイミングチャートを参照して説明す
る。
本第一実施例のエミッタホロワ回路では、入力とし
て、例えばECLカレントスイッチの出力を想定し、VINの
高レベルはVCCで、低レベルはVCCから（0.8〜1.2）Ｖ下
がったレベルとすると、高レベルの入力時には、Ｐチャ
ネルMOSトランジスタ14は「オフ」状態となり、Ｎチャ
ネルMOSトランジスタ16が「オフ」状態になるまで電流
を流し、ＮチャネルMOSトランジスタ17のゲート電位を
下げ、ＮチャネルMOSトランジスタ17もほぼ「オフ」状
態となる。
て、例えばECLカレントスイッチの出力を想定し、VINの
高レベルはVCCで、低レベルはVCCから（0.8〜1.2）Ｖ下
がったレベルとすると、高レベルの入力時には、Ｐチャ
ネルMOSトランジスタ14は「オフ」状態となり、Ｎチャ
ネルMOSトランジスタ16が「オフ」状態になるまで電流
を流し、ＮチャネルMOSトランジスタ17のゲート電位を
下げ、ＮチャネルMOSトランジスタ17もほぼ「オフ」状
態となる。
一方、入力VINとして低レベルが入るとＰチャネルMOS
トランジスタ14は「オン」状態となり、ＮチャネルMOS
トランジスタ16のインピーダンスとＰチャネルMOSトラ
ンジスタ14のインピーダンスで決まるレベルまでＮチャ
ネルMOSトランジスタ17のゲートレベルを引き上げＮチ
ャネルMOSトランジスタ17を「オン」状態にさせる。
トランジスタ14は「オン」状態となり、ＮチャネルMOS
トランジスタ16のインピーダンスとＰチャネルMOSトラ
ンジスタ14のインピーダンスで決まるレベルまでＮチャ
ネルMOSトランジスタ17のゲートレベルを引き上げＮチ
ャネルMOSトランジスタ17を「オン」状態にさせる。
従って、第２図（ａ）および（ｂ）に示したように、
入力VINが低レベル（つまり出力VOUTも低レベル）のと
きのみＮチャネルMOSトランジスタ17は電流を出力端子
２から引くことができる。ただし、最高電位VCCと入力V
INの高レベルとの差、 VCC−VINH がＰチャネルMOSトランジスタのスレッシュホールド電
圧（Vt）より小さいと、入力VINが高レベルでもＮチャ
ネルMOSトランジスタ17に十分に「オフ」状態にさせる
ことができないので、ＮチャネルMOSトランジスタを介
して電流が流れてしまい本発明のメリットが損なわれる
ので入力レベルには注意が必要である。
入力VINが低レベル（つまり出力VOUTも低レベル）のと
きのみＮチャネルMOSトランジスタ17は電流を出力端子
２から引くことができる。ただし、最高電位VCCと入力V
INの高レベルとの差、 VCC−VINH がＰチャネルMOSトランジスタのスレッシュホールド電
圧（Vt）より小さいと、入力VINが高レベルでもＮチャ
ネルMOSトランジスタ17に十分に「オフ」状態にさせる
ことができないので、ＮチャネルMOSトランジスタを介
して電流が流れてしまい本発明のメリットが損なわれる
ので入力レベルには注意が必要である。
第３図は本発明の第二実施例を示す回路図で、２入力
のワイアードオア論理回路を示す。
のワイアードオア論理回路を示す。
本第二実施例のワイアードオア論理回路は、コレクタ
が電源VCCにエミッタが出力端子２にベースがそれぞれ
異なる入力端子1aおよび1bにそれぞれ接続されたワイア
ードオア論理用の複数２個のNPNバイポーラトランジス
タ11および12を含むBi−CMOS回路において、 本発明の特徴とするところの、 ２個直列接続され、一端が電源VCCに各ゲートが各入
力端子1aおよび1bにそれぞれ接続されたＰチャネルMOS
トランジスタ14および15と、ドレインおよびゲートがＰ
チャネルMOSトランジスタ15のドレインにソースが電源V
EEにそれぞれ接続された第一のＮチャネルMOSトランジ
スタ16と、ドレインが出力端子２にゲートがＮチャネル
MOSトランジスタ16のゲートにソースが電源VEEにそれぞ
れ接続された第二のＮチャネルMOSトランジスタ17とを
含んでいる。
が電源VCCにエミッタが出力端子２にベースがそれぞれ
異なる入力端子1aおよび1bにそれぞれ接続されたワイア
ードオア論理用の複数２個のNPNバイポーラトランジス
タ11および12を含むBi−CMOS回路において、 本発明の特徴とするところの、 ２個直列接続され、一端が電源VCCに各ゲートが各入
力端子1aおよび1bにそれぞれ接続されたＰチャネルMOS
トランジスタ14および15と、ドレインおよびゲートがＰ
チャネルMOSトランジスタ15のドレインにソースが電源V
EEにそれぞれ接続された第一のＮチャネルMOSトランジ
スタ16と、ドレインが出力端子２にゲートがＮチャネル
MOSトランジスタ16のゲートにソースが電源VEEにそれぞ
れ接続された第二のＮチャネルMOSトランジスタ17とを
含んでいる。
次に、本第二実施例の動作について第４図（ａ）およ
び（ｂ）に示すタイミングチャートを参照して説明す
る。
び（ｂ）に示すタイミングチャートを参照して説明す
る。
第一実施例と同様の入力レベルを想定すると、本第二
実施例のワイアードオア論理回路では、第４図（ａ）お
よび（ｂ）に示したように、２入力VIN1およびVIN2とも
低レベルが入ると二つのＰチャネルMOSトランジスタ14
および15が「オン」状態となり、ＮチャネルMOSトラン
ジスタ17のゲート電位を引き上げ、ＮチャネルMOSトラ
ンジスタ17を「オン」状態にさせ出力VOUTから電流を引
き、それ以外の入力VIN1およびVIN2に対してはＮチャネ
ルMOSトランジスタ17は「オフ」状態となり、出力端子
２は高レベルの入力されたNPNバイポーラトランジスタ1
1または12によって引き上げられる。
実施例のワイアードオア論理回路では、第４図（ａ）お
よび（ｂ）に示したように、２入力VIN1およびVIN2とも
低レベルが入ると二つのＰチャネルMOSトランジスタ14
および15が「オン」状態となり、ＮチャネルMOSトラン
ジスタ17のゲート電位を引き上げ、ＮチャネルMOSトラ
ンジスタ17を「オン」状態にさせ出力VOUTから電流を引
き、それ以外の入力VIN1およびVIN2に対してはＮチャネ
ルMOSトランジスタ17は「オフ」状態となり、出力端子
２は高レベルの入力されたNPNバイポーラトランジスタ1
1または12によって引き上げられる。
以上説明したように、本発明の回路では、出力レベル
が低レベルのときのみプルダウン電流を流すのでスタン
バイ電力を低減することができ、さらに、バイポーラト
ランジスタが出力をプルアップする際には電流は流れな
いので、出力のプルアップ速度を上げることができる効
果がある。
が低レベルのときのみプルダウン電流を流すのでスタン
バイ電力を低減することができ、さらに、バイポーラト
ランジスタが出力をプルアップする際には電流は流れな
いので、出力のプルアップ速度を上げることができる効
果がある。
本発明の回路をBi−CMOSで構成される集積回路に使用
することで低消費電力で高速な回路システムが得られ、
その効果は大である。
することで低消費電力で高速な回路システムが得られ、
その効果は大である。
第１図は本発明の第一実施例を示す回路図。 第２図（ａ）および（ｂ）はその動作を示すタイミング
チャート。 第３図は本発明の第二実施例を示す回路図。 第４図（ａ）および（ｂ）はその動作を示すタイミング
チャート。 第５図は第一従来例を示す回路図。 第６図はその動作を示すタイミングチャート。 第７図は第二従来例を示す回路図。 第８図はその動作を示すタイミングチャート。 １、1a、1b……入力端子、２……出力端子、11、12、13
……NPNバイポーラトランジスタ、14、15……Ｐチャネ
ルMOSトランジスタ、16、17……ＮチャネルMOSトランジ
スタ、VCC、VEE……電源、VIN、VIN1、VIN2……入力、V
OUT……出力。
チャート。 第３図は本発明の第二実施例を示す回路図。 第４図（ａ）および（ｂ）はその動作を示すタイミング
チャート。 第５図は第一従来例を示す回路図。 第６図はその動作を示すタイミングチャート。 第７図は第二従来例を示す回路図。 第８図はその動作を示すタイミングチャート。 １、1a、1b……入力端子、２……出力端子、11、12、13
……NPNバイポーラトランジスタ、14、15……Ｐチャネ
ルMOSトランジスタ、16、17……ＮチャネルMOSトランジ
スタ、VCC、VEE……電源、VIN、VIN1、VIN2……入力、V
OUT……出力。
Claims (2)
- 【請求項１】コレクタが最高電位電源にエミッタが出力
端子にベースが一つの入力端子にそれぞれ接続された少
なくとも一つのNPNバイポーラトランジスタを含むBi−C
MOS回路において、 ソースが前記最高電位電源にゲートが前記入力端子にそ
れぞれ接続されたＰチャネルMOSトランジスタと、ドレ
インおよびゲートが前記ＰチャネルMOSトランジスタの
ドレインにソースが最低電位電源にそれぞれ接続された
第一のＮチャネルMOSトランジスタと、ドレインが前記
出力端子にゲートが前記第一のＮチャネルMOSトランジ
スタのゲートにソースが前記最低電位電源にそれぞれ接
続された第二のＮチャネルMOSトランジスタと を含むことを特徴とするBi−CMOS回路。 - 【請求項２】コレクタが最高電位電源にエミッタが出力
端子にベースがそれぞれ異なる入力端子にそれぞれ接続
された複数Ｎ個のNPNバイポーラトランジスタを含むBi
−CMOS回路において、 複数Ｎ個直列接続され、一端が前記最高電位電源に各ゲ
ートが各入力端子にそれぞれ接続されたＰチャネルMOS
トランジスタと、ドレインおよびゲートが前記複数Ｎ個
直列接続されたＰチャネルMOSトランジスタの他端にソ
ースが最低電位電源にそれぞれ接続された第一のＮチャ
ネルMOSトランジスタと、ドレインが前記出力端子にゲ
ートが前記第一のＮチャネルMOSトランジスタのゲート
にソースが前記最低電位電源にそれぞれ接続された第二
のＮチャネルMOSトランジスタと を含むことを特徴とするBi−CMOS回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245500A JP2953005B2 (ja) | 1990-09-14 | 1990-09-14 | Ｂｉ―ＣＭＯＳ回路 |
| US07/759,466 US5162673A (en) | 1990-09-14 | 1991-09-13 | Bi-CMOS logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245500A JP2953005B2 (ja) | 1990-09-14 | 1990-09-14 | Ｂｉ―ＣＭＯＳ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123616A JPH04123616A (ja) | 1992-04-23 |
| JP2953005B2 true JP2953005B2 (ja) | 1999-09-27 |
Family
ID=17134595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2245500A Expired - Fee Related JP2953005B2 (ja) | 1990-09-14 | 1990-09-14 | Ｂｉ―ＣＭＯＳ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5162673A (ja) |
| JP (1) | JP2953005B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677804A (ja) * | 1992-04-27 | 1994-03-18 | Nec Corp | 出力回路 |
| US5341042A (en) * | 1992-08-10 | 1994-08-23 | International Business Machines Corporation | Low voltage, cascoded NTL based BiCMOS circuit |
| JPH0869577A (ja) * | 1994-08-30 | 1996-03-12 | Rohm Co Ltd | 駆動制御装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3274039D1 (en) * | 1981-02-25 | 1986-12-04 | Toshiba Kk | Complementary mosfet logic circuit |
| JPS6242614A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | 複合トランジスタ形インバ−タ |
| JPS6382123A (ja) * | 1986-09-26 | 1988-04-12 | Mitsubishi Electric Corp | 駆動回路 |
| JPS6471325A (en) * | 1987-09-11 | 1989-03-16 | Fujitsu Ltd | Bipolar cmos inverter |
| US5113096A (en) * | 1990-06-19 | 1992-05-12 | Intel Corporation | BiCMOS circuit |
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1991
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| Publication number | Publication date |
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| JPH04123616A (ja) | 1992-04-23 |
| US5162673A (en) | 1992-11-10 |
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