JP2952786B2 - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
- H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、AD変換器さらにはMOS型の半導体集積回路
装置に形成される直並列型のAD変換器に適用して有効な
技術に関するもので、例えばビデオ信号などの高速アナ
ログ信号をデジタル信号に変換するのに利用して有効な
技術に関するものである。
装置に形成される直並列型のAD変換器に適用して有効な
技術に関するもので、例えばビデオ信号などの高速アナ
ログ信号をデジタル信号に変換するのに利用して有効な
技術に関するものである。
［従来の技術］ 従来のこの種のAD変換器は、第６図に示すように、デ
ジタル信号の上位ビット群データDoHに対応する上位基
準レベル群VH1〜VHmによってアナログ信号Vinを並列に
比較処理する上位比較器群１（11〜1m）と、この上位比
較器群１に比較のために入力される上記アナログ信号Vi
nを比較器ごとに個別にサンプリングして保持する上位
サンプルホールド回路群２（21〜2m）と、上位比較器群
１の比較結果を２進コード化する上位エンコーダ３と、
上記デジタル信号の下位ビット群データDoLに対応する
下位基準レベル群VL1〜VLnによって上記アナログ信号Vi
nを並列に比較処理する下位比較器群４（41〜4n）と、
この下位比較器群４に比較のために入力される上記アナ
ログ信号Vinを比較器ごとに個別にサンプリングして保
持する下位サンプルホールド回路群（5,51〜5m）と、下
位比較器群４の比較結果を２進コード化する下位エンコ
ーダ６と、上位比較器群１の比較結果に基づいて下位基
準レベル群VL1〜VLnを可変設定する基準レベル発生回路
７と、上位サンプルホールド回路群２及び下位サンプル
ホールド回路群５にサンプリング・クロックφs2および
φs5を与える制御信号発生回路８とを有し、上位比較器
１と下位比較器３を順次動作させることによって、上位
エンコーダ３と下位エンコーダ６から上記アナログ信号
Vinに応じたデジタル変換出力Dout（DoH＋DoL）を得る
ようにしていた（例えば、特開昭63−157522号公報を参
照）。
ジタル信号の上位ビット群データDoHに対応する上位基
準レベル群VH1〜VHmによってアナログ信号Vinを並列に
比較処理する上位比較器群１（11〜1m）と、この上位比
較器群１に比較のために入力される上記アナログ信号Vi
nを比較器ごとに個別にサンプリングして保持する上位
サンプルホールド回路群２（21〜2m）と、上位比較器群
１の比較結果を２進コード化する上位エンコーダ３と、
上記デジタル信号の下位ビット群データDoLに対応する
下位基準レベル群VL1〜VLnによって上記アナログ信号Vi
nを並列に比較処理する下位比較器群４（41〜4n）と、
この下位比較器群４に比較のために入力される上記アナ
ログ信号Vinを比較器ごとに個別にサンプリングして保
持する下位サンプルホールド回路群（5,51〜5m）と、下
位比較器群４の比較結果を２進コード化する下位エンコ
ーダ６と、上位比較器群１の比較結果に基づいて下位基
準レベル群VL1〜VLnを可変設定する基準レベル発生回路
７と、上位サンプルホールド回路群２及び下位サンプル
ホールド回路群５にサンプリング・クロックφs2および
φs5を与える制御信号発生回路８とを有し、上位比較器
１と下位比較器３を順次動作させることによって、上位
エンコーダ３と下位エンコーダ６から上記アナログ信号
Vinに応じたデジタル変換出力Dout（DoH＋DoL）を得る
ようにしていた（例えば、特開昭63−157522号公報を参
照）。
［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題の
あることが本発明者らによってあきらかとされた。
あることが本発明者らによってあきらかとされた。
すなわち、上述したAD変換器では、アナログ信号Vin
からデジタル信号への変換を上位ビット群データDoHと
下位ビット群データDoLに分けて行なうが、この変換が
正しく行なわれるためには、上位ビット群データDoHに
変換されるアナログ信号と下位ビット群データDoLに変
換されるアナログ信号とが同一であることが前提とな
る。つまり、上位サンプルホールド回路群２と下位サン
プルホールド回路群５がそれぞれ比較処理のためにサン
プリングして保持するアナログ信号は、共に同一のもの
でなければならない。
からデジタル信号への変換を上位ビット群データDoHと
下位ビット群データDoLに分けて行なうが、この変換が
正しく行なわれるためには、上位ビット群データDoHに
変換されるアナログ信号と下位ビット群データDoLに変
換されるアナログ信号とが同一であることが前提とな
る。つまり、上位サンプルホールド回路群２と下位サン
プルホールド回路群５がそれぞれ比較処理のためにサン
プリングして保持するアナログ信号は、共に同一のもの
でなければならない。
ところが、実際には、上位サンプルホールド回路群２
と下位サンプルホールド回路群５がそれぞれにアナログ
信号Vinをサンプリングするタイミングは、伝達特性や
回路定数のバラツキなどによって生じるサンプリング・
クロックφs2とφs5の間のエッジずれなどによって、完
全に一致させることができない。このため、ビデオ信号
のように非常に高速でレベルが変化するアナログ信号Vi
nに対しては、上位サンプルホールド回路２と下位サン
プルホールド回路５の間の極めてわずかなサンプリング
・タイミングのずれの合間にも、サンプリングされるア
ナログ信号Vinのレベルが大きく変化してしまう。この
結果、上位サンプルホールド回路群２とサンプルホール
ド回路群５のそれぞれが比較処理のためにサンプリング
して保持するアナログ信号のレベルが異なり、上位ビッ
ト群データDoHと下位ビット群データDoLの間の連続性が
確保されないことによる変換誤差が生じるようになって
しまう。
と下位サンプルホールド回路群５がそれぞれにアナログ
信号Vinをサンプリングするタイミングは、伝達特性や
回路定数のバラツキなどによって生じるサンプリング・
クロックφs2とφs5の間のエッジずれなどによって、完
全に一致させることができない。このため、ビデオ信号
のように非常に高速でレベルが変化するアナログ信号Vi
nに対しては、上位サンプルホールド回路２と下位サン
プルホールド回路５の間の極めてわずかなサンプリング
・タイミングのずれの合間にも、サンプリングされるア
ナログ信号Vinのレベルが大きく変化してしまう。この
結果、上位サンプルホールド回路群２とサンプルホール
ド回路群５のそれぞれが比較処理のためにサンプリング
して保持するアナログ信号のレベルが異なり、上位ビッ
ト群データDoHと下位ビット群データDoLの間の連続性が
確保されないことによる変換誤差が生じるようになって
しまう。
上述した問題の対策手段としては、第７図に示すよう
に、下位比較器群１と上位比較器群４にそれぞれに入力
されるアナログ信号Vinを、容量素子Cmとボルテージ・
フォロワ101による共通のサンプルホールド回路100によ
ってサンプリングおよび保持させ、この保持させたアナ
ログ信号を下位比較器群１と上位比較器群４の各比較器
11〜1m,41〜4nに比較のために入力させることが考えら
れる。
に、下位比較器群１と上位比較器群４にそれぞれに入力
されるアナログ信号Vinを、容量素子Cmとボルテージ・
フォロワ101による共通のサンプルホールド回路100によ
ってサンプリングおよび保持させ、この保持させたアナ
ログ信号を下位比較器群１と上位比較器群４の各比較器
11〜1m,41〜4nに比較のために入力させることが考えら
れる。
しかしながら、第７図に示した対策手段では、ボルテ
ージ・フォロワ101に多数の比較器11〜1m,41〜4nが集中
的に接続されることによって、そのボルテージ・フォロ
ワ101の負荷が重くなり、アナログ信号Vinが例えばオー
ディオ信号のように比較的低速で変化することによって
サンプリング間隔が十分に長くとれる場合にはよいかも
知れないが、アナログ信号Vinが例えばビデオ信号のよ
うに非常に高速で変化することによってサンプリング間
隔が非常に短くなる場合には、ボルテージ・フォロワ10
1に非常に高速かつ高精度の駆動能力が要求されるた
め、実現が困難になるという問題が生じる。
ージ・フォロワ101に多数の比較器11〜1m,41〜4nが集中
的に接続されることによって、そのボルテージ・フォロ
ワ101の負荷が重くなり、アナログ信号Vinが例えばオー
ディオ信号のように比較的低速で変化することによって
サンプリング間隔が十分に長くとれる場合にはよいかも
知れないが、アナログ信号Vinが例えばビデオ信号のよ
うに非常に高速で変化することによってサンプリング間
隔が非常に短くなる場合には、ボルテージ・フォロワ10
1に非常に高速かつ高精度の駆動能力が要求されるた
め、実現が困難になるという問題が生じる。
本発明の目的は、上位ビット群データと下位ビット群
データに分けて行なわれるAD変換を高速かつ高精度に行
なわせるという技術を提供することにある。
データに分けて行なわれるAD変換を高速かつ高精度に行
なわせるという技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添付図面から明らか
になるであろう。
については、本明細書の記述および添付図面から明らか
になるであろう。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち アナログ信号（Vin）と複数の基準レベル（VHl…VHm,
VLl…VLn）とを並列に比較処理する比較器群（1,4）
と、 上記比較器群（1,4）に比較のために入力される上記
アナログ信号を上記比較器群の比較器ごとに個別サンプ
リングして保持するサンプルホールド回路群（2,5）
と、 上記サンプルホールド回路群（2,5）の各サンプルホ
ールド回路に上記アナログ信号（Vin）を一括して入力
する共通のアナログスイッチ（Sm）と、 上記比較器群（1,4）の出力に入力が接続されること
により出力よりデジタル信号（DoH,DoL）を出力するエ
ンコーダ（3,6）とを備えたAD変換器であって（第１図
参照）、 上記アナログスイッチ（Sm）はソース・ドレイン経路
が並列に接続された一対の相補MOSトランジスタ（Mp1,M
n1）により構成され、 上記アナログスイッチ（Sm）の出力と上記サンプルホ
ールド回路群（2,5）の各入力との間には入出力短絡の1
00％負帰還クロックドCMOSインバータ（91,Mp2,Mp3,Mn
2,Mn3）の短絡された入出力が接続され、 上記アナログスイッチ（Sm）がオンからオフに切り換
わった直後にパルス信号（φｐ）に応答して上記100％
負帰還クロックドCMOSインバータ（91）は瞬時動作する
ことによって上記アナログスイッチ（Sm）により生じる
電圧オフセットを補償することを特徴とする（第３図、
第４図参照）。
VLl…VLn）とを並列に比較処理する比較器群（1,4）
と、 上記比較器群（1,4）に比較のために入力される上記
アナログ信号を上記比較器群の比較器ごとに個別サンプ
リングして保持するサンプルホールド回路群（2,5）
と、 上記サンプルホールド回路群（2,5）の各サンプルホ
ールド回路に上記アナログ信号（Vin）を一括して入力
する共通のアナログスイッチ（Sm）と、 上記比較器群（1,4）の出力に入力が接続されること
により出力よりデジタル信号（DoH,DoL）を出力するエ
ンコーダ（3,6）とを備えたAD変換器であって（第１図
参照）、 上記アナログスイッチ（Sm）はソース・ドレイン経路
が並列に接続された一対の相補MOSトランジスタ（Mp1,M
n1）により構成され、 上記アナログスイッチ（Sm）の出力と上記サンプルホ
ールド回路群（2,5）の各入力との間には入出力短絡の1
00％負帰還クロックドCMOSインバータ（91,Mp2,Mp3,Mn
2,Mn3）の短絡された入出力が接続され、 上記アナログスイッチ（Sm）がオンからオフに切り換
わった直後にパルス信号（φｐ）に応答して上記100％
負帰還クロックドCMOSインバータ（91）は瞬時動作する
ことによって上記アナログスイッチ（Sm）により生じる
電圧オフセットを補償することを特徴とする（第３図、
第４図参照）。
［作用］ 上記した手段によれば、アナログスイッチ（Sm）を構
成するMOSトランジスタ（Mp1,Mn1）の電極容量を介して
過渡的に流れ込む電荷によるアナログスイッチ（Sm）の
出力のオフセット電圧は、補償回路（９）を構成する入
出力短絡の100％負帰還クロックドCMOSインバータ（91,
Mp2,Mp3,Mn3,Mn2）より実用上問題ないレベルに低減さ
れることができる。
成するMOSトランジスタ（Mp1,Mn1）の電極容量を介して
過渡的に流れ込む電荷によるアナログスイッチ（Sm）の
出力のオフセット電圧は、補償回路（９）を構成する入
出力短絡の100％負帰還クロックドCMOSインバータ（91,
Mp2,Mp3,Mn3,Mn2）より実用上問題ないレベルに低減さ
れることができる。
［実施例］ 以下、本発明の参考例および好適な実施例を図面に基
づいて説明する。
づいて説明する。
なお、各図中、同一符号は同一あるいは相当部分を示
す。
す。
第１図は本発明の技術が適用されるAD変換器に一参考
例を示す。
例を示す。
同図に示すAD変換器は、アナログ信号を上位ビット群
データと下位ビット群データに分けて順次デジタル変換
させる直並列型のAD変換器であって、Vinは変換入力と
なるアナログ信号、１はデジタル信号の上位ビット群デ
ータDoHに対応する基準レベル群VH1〜VHmによってアナ
ログ信号Vinを並列に比較処理する上位比較器群（11〜1
m）、２は比較器群１に比較のために入力される上記ア
ナログ信号Vinを比較器ごとに個別にサンプリングして
保持する上位サンプルホールド回路群（21〜2m）、３は
上位比較器群１の比較結果を２進コード化して一時的に
保持する上位エンコーダ、４は上記デジタル信号の下位
ビット群データDoLに対応する基準レベル群VL1〜VLnに
よって上記アナログ信号Vinを並列に非価格処理する下
位比較器群（41〜4n）、５は下位比較器群４に比較のた
めに入力される上記アナログ信号Vinを比較器ごとに個
別にサンプリングして保持する下位サンプルホールド回
路群（51〜5n）、６は下位比較器群４の比較結果を２進
コード化する下位エンコーダ、７は上位比較器群１およ
び下位比較器群４の基準レベル群VH1〜VHmおよびVL1〜V
Lnを発生する基準レベル発生回路、Smは上位サンプルホ
ールド回路群２と下位サンプルホールド回路群５に分岐
されて入力される上記アナログ信号Vinをその分岐の手
前で一括してスイッチ制御する共通のアナログスイッ
チ、８は上記サンプルホールド回路群2,5のサンプリン
グ・クロックφs2,φs5および共通のアナログスイッチS
mの制御クロックφｍなどを発生する制御信号発生回路
である。
データと下位ビット群データに分けて順次デジタル変換
させる直並列型のAD変換器であって、Vinは変換入力と
なるアナログ信号、１はデジタル信号の上位ビット群デ
ータDoHに対応する基準レベル群VH1〜VHmによってアナ
ログ信号Vinを並列に比較処理する上位比較器群（11〜1
m）、２は比較器群１に比較のために入力される上記ア
ナログ信号Vinを比較器ごとに個別にサンプリングして
保持する上位サンプルホールド回路群（21〜2m）、３は
上位比較器群１の比較結果を２進コード化して一時的に
保持する上位エンコーダ、４は上記デジタル信号の下位
ビット群データDoLに対応する基準レベル群VL1〜VLnに
よって上記アナログ信号Vinを並列に非価格処理する下
位比較器群（41〜4n）、５は下位比較器群４に比較のた
めに入力される上記アナログ信号Vinを比較器ごとに個
別にサンプリングして保持する下位サンプルホールド回
路群（51〜5n）、６は下位比較器群４の比較結果を２進
コード化する下位エンコーダ、７は上位比較器群１およ
び下位比較器群４の基準レベル群VH1〜VHmおよびVL1〜V
Lnを発生する基準レベル発生回路、Smは上位サンプルホ
ールド回路群２と下位サンプルホールド回路群５に分岐
されて入力される上記アナログ信号Vinをその分岐の手
前で一括してスイッチ制御する共通のアナログスイッ
チ、８は上記サンプルホールド回路群2,5のサンプリン
グ・クロックφs2,φs5および共通のアナログスイッチS
mの制御クロックφｍなどを発生する制御信号発生回路
である。
ここで、サンプルホールド回路群2,5の各回路21〜2m,
51〜5nはそれぞれ、一定の容量値をもつ容量素子Ciと、
この容量素子Ciにアナログ信号Vinを供給するサンプリ
ングスイッチS2,S5と、上記容量素子Ciに基準レベルVH1
〜VHm,VL1〜VLnに供給する比較スイッチS21とS51によっ
て構成されている。サンプリングスイッチS2,S5および
比較スイッチS21とS51はそれぞれMOSトランジスタによ
って構成され、制御信号発生回路８から与えられるサン
プリング・クロックφs2,φs5によって相補的にオン動
作させられる。これにより、各容量素子Ciはそれぞれ、
入力アナログ信号Vinで充電されて基準レベルVH1〜VHm,
VL1〜VLnで放電させられるようになっている。
51〜5nはそれぞれ、一定の容量値をもつ容量素子Ciと、
この容量素子Ciにアナログ信号Vinを供給するサンプリ
ングスイッチS2,S5と、上記容量素子Ciに基準レベルVH1
〜VHm,VL1〜VLnに供給する比較スイッチS21とS51によっ
て構成されている。サンプリングスイッチS2,S5および
比較スイッチS21とS51はそれぞれMOSトランジスタによ
って構成され、制御信号発生回路８から与えられるサン
プリング・クロックφs2,φs5によって相補的にオン動
作させられる。これにより、各容量素子Ciはそれぞれ、
入力アナログ信号Vinで充電されて基準レベルVH1〜VHm,
VL1〜VLnで放電させられるようになっている。
比較器群1,4内の各比較器11〜1m,41〜4nはそれぞれ、
入力アナログ信号Vinで充電されて基準レベルVH1〜VHm,
VL1〜VLnで放電させられた上記容量素子Ciの残留電位極
性によって比較動作を行ない、その比較出力は“1"また
は“0"の２値論理で出力される。
入力アナログ信号Vinで充電されて基準レベルVH1〜VHm,
VL1〜VLnで放電させられた上記容量素子Ciの残留電位極
性によって比較動作を行ない、その比較出力は“1"また
は“0"の２値論理で出力される。
基準レベル発生回路７は、上位比較器群１の比較結果
に基づいて下位比較器群４の基準レベル群VL1〜VLnを可
変設定するように構成されている。
に基づいて下位比較器群４の基準レベル群VL1〜VLnを可
変設定するように構成されている。
共通のアナログスイッチSmは、ｐチャンネルとｎチャ
ンネルのMOSトランジスタを並列接続することによって
構成される。このアナログスイッチSmは、制御信号発生
回路８から与えられる制御クロックφｍによって、上位
サンプルホールド回路群２と下位サンプルホールド回路
群５に分岐されて入力されるアナログ信号Vinをその分
岐の手前で一括してスイッチ制御する。
ンネルのMOSトランジスタを並列接続することによって
構成される。このアナログスイッチSmは、制御信号発生
回路８から与えられる制御クロックφｍによって、上位
サンプルホールド回路群２と下位サンプルホールド回路
群５に分岐されて入力されるアナログ信号Vinをその分
岐の手前で一括してスイッチ制御する。
制御信号発生回路８は、上記サンプリング・クロック
φs2,φs5および上記制御クロックφｍのほかに、図示
を省略するが、上位比較器群１と下位比較器群４及び上
位エンコーダ３と下位エンコーダ６をシーケンス制御す
るための制御信号なども発生するように構成されてい
る。
φs2,φs5および上記制御クロックφｍのほかに、図示
を省略するが、上位比較器群１と下位比較器群４及び上
位エンコーダ３と下位エンコーダ６をシーケンス制御す
るための制御信号なども発生するように構成されてい
る。
第２図は、上述したAD変換器の要部における動作をタ
イミングチャートで示す。
イミングチャートで示す。
第１図および第２図において、まず、サンプリング・
クロックφs2,φs5と制御クロックφｍをそれぞれ能動
レベルに立ち上げると、各サンプルホールド回路群2,5
内のサンプリングスイッチS2,S5および共通のアナログ
スイッチSmがそれぞれにオン状態になって、アナログ信
号Vinのレベル（電圧）が各サンプルホールド回路群2,5
内の容量素子Ciに充電される。
クロックφs2,φs5と制御クロックφｍをそれぞれ能動
レベルに立ち上げると、各サンプルホールド回路群2,5
内のサンプリングスイッチS2,S5および共通のアナログ
スイッチSmがそれぞれにオン状態になって、アナログ信
号Vinのレベル（電圧）が各サンプルホールド回路群2,5
内の容量素子Ciに充電される。
この後、制御クロックφｍを非能動レベルに立ち下
げ、さらにこれよりも若干遅れてサンプリング・クロッ
クφs2,φs5を非能動レベルに立ち下げると、共通のア
ナログスイッチSmがオフ状態になって各サンプルホール
ド回路群2,5内の容量素子Ciがアナログ信号Vinから一斉
に切り離され、これより若干遅れて各サンプルホールド
回路群2,5内のサンプリングスイッチS2,S5がそれぞれオ
フ状態にされる。
げ、さらにこれよりも若干遅れてサンプリング・クロッ
クφs2,φs5を非能動レベルに立ち下げると、共通のア
ナログスイッチSmがオフ状態になって各サンプルホール
ド回路群2,5内の容量素子Ciがアナログ信号Vinから一斉
に切り離され、これより若干遅れて各サンプルホールド
回路群2,5内のサンプリングスイッチS2,S5がそれぞれオ
フ状態にされる。
すると、各サンプルホールド回路群2,5内の容量素子C
iにはそれぞれ、上位サンプルホールド回路群２側のサ
ンプリング・クロックφs2と下位サンプルホールド回路
群５側のサンプリング・クロックφs5の間で若干のエッ
ジずれがあったとしても、共通のアナログスイッチSmが
オンからオフ状態になった時点でアナログ信号Vinのレ
ベル（電圧）が等しく充電されているようになる。
iにはそれぞれ、上位サンプルホールド回路群２側のサ
ンプリング・クロックφs2と下位サンプルホールド回路
群５側のサンプリング・クロックφs5の間で若干のエッ
ジずれがあったとしても、共通のアナログスイッチSmが
オンからオフ状態になった時点でアナログ信号Vinのレ
ベル（電圧）が等しく充電されているようになる。
これにより、上位比較器群１と下位比較器群４はそれ
ぞれ、共に同じタイミングでサンプリングされたアナロ
グ信号Vinを比較処理することができる。つまり、上位
ビット群データDoHのAD変換入力と下位ビット群データD
oLのAD変換入力とを同一に揃えることができる。
ぞれ、共に同じタイミングでサンプリングされたアナロ
グ信号Vinを比較処理することができる。つまり、上位
ビット群データDoHのAD変換入力と下位ビット群データD
oLのAD変換入力とを同一に揃えることができる。
以上のようにして、上位ビット群データDoHと下位ビ
ット群データDoLに分けて行なわれるAD変換を、上位ビ
ットと下位ビットの間の連続性を確保しながら、高速か
つ高精度に行なわせることができる。
ット群データDoLに分けて行なわれるAD変換を、上位ビ
ットと下位ビットの間の連続性を確保しながら、高速か
つ高精度に行なわせることができる。
第３図は本発明の好適な実施例を示す。
上述した参考例との相違部分に着目して示すと、この
実施例では、上述した構成に加えて、アナログスイッチ
Smを形成するMOSトランジスタMp1,Mn1の電極間容量によ
って生じる電圧オフセットの補償回路９が設けられてい
る。この補償回路９は、アナログスイッチSmの出力側に
クロックドCMOSインバータ91の入出力端子を接続するこ
とによって構成される。
実施例では、上述した構成に加えて、アナログスイッチ
Smを形成するMOSトランジスタMp1,Mn1の電極間容量によ
って生じる電圧オフセットの補償回路９が設けられてい
る。この補償回路９は、アナログスイッチSmの出力側に
クロックドCMOSインバータ91の入出力端子を接続するこ
とによって構成される。
上記クロックドCMOSインバータ91は、第４図に示すよ
うに、定常時には非動作状態にあって上記アナログスイ
ッチSmの出力側に何の干渉も行なわないが、上記アナロ
グスイッチSmがオンからオフ状態に切り換わった直後に
て、制御信号発生回路８から与えられるトリガーパルス
φｐによって瞬時的に動作させられるようになってい
る。トリガーパルスφｐは、アナログスイッチSmをオン
／オフさせる制御クロックφｍの立ち下がりエッジを利
用して作成することができる。
うに、定常時には非動作状態にあって上記アナログスイ
ッチSmの出力側に何の干渉も行なわないが、上記アナロ
グスイッチSmがオンからオフ状態に切り換わった直後に
て、制御信号発生回路８から与えられるトリガーパルス
φｐによって瞬時的に動作させられるようになってい
る。トリガーパルスφｐは、アナログスイッチSmをオン
／オフさせる制御クロックφｍの立ち下がりエッジを利
用して作成することができる。
上記クロックドCMOSインバータ91は、入出力端子の接
続による負帰還動作が瞬時的に働くことによって、アナ
ログスイッチ回路Smを構成するMOSトランジスタMp1,Mn1
のゲート・ドレイン領域の間の電極容量を介して過渡的
に流れ込む電荷を相殺する方向に電荷を注入するように
作用する。
続による負帰還動作が瞬時的に働くことによって、アナ
ログスイッチ回路Smを構成するMOSトランジスタMp1,Mn1
のゲート・ドレイン領域の間の電極容量を介して過渡的
に流れ込む電荷を相殺する方向に電荷を注入するように
作用する。
すなわち、オフセット補償回路９が設けられていない
場合には、このアナログスイチ回路Smを構成するMOSト
ランジスタMp1、Mn1の電極容量を介して過渡的に流れ込
む電荷によるアナログスイッチ回路のSmの出力のオフセ
ット電圧は、MOSトランジスタMp1、Mn1のゲート電圧変
化がMOSトランジスタMp1、Mn1のゲート・ドレイン間の
電極容量とMOSトランジスタMp1、Mn1のドレイン・接地
間の寄生容量とによる容量分配により決定される。従っ
て、この容量分配によりオフセット電圧が大きくなる
と、正確なAD変換が不可能となる危険性がある。
場合には、このアナログスイチ回路Smを構成するMOSト
ランジスタMp1、Mn1の電極容量を介して過渡的に流れ込
む電荷によるアナログスイッチ回路のSmの出力のオフセ
ット電圧は、MOSトランジスタMp1、Mn1のゲート電圧変
化がMOSトランジスタMp1、Mn1のゲート・ドレイン間の
電極容量とMOSトランジスタMp1、Mn1のドレイン・接地
間の寄生容量とによる容量分配により決定される。従っ
て、この容量分配によりオフセット電圧が大きくなる
と、正確なAD変換が不可能となる危険性がある。
一方、トリガパルスφｐがハイレベルとなるとクロッ
クドCMOSインバータ91のMOSトランジスタMp3、Mn3が同
時にオンとなって、入内力短絡の100％負帰還クロック
ドCMOSインバータ91の入出力電圧はクロックドCMOSイン
バータ91のロジックスレッシュホールド電圧と等しくな
る。
クドCMOSインバータ91のMOSトランジスタMp3、Mn3が同
時にオンとなって、入内力短絡の100％負帰還クロック
ドCMOSインバータ91の入出力電圧はクロックドCMOSイン
バータ91のロジックスレッシュホールド電圧と等しくな
る。
またクロックドCMOSインバータ91のロジックスレッシ
ュホールド電圧は、MOSトランジスタMp3、Mn3、Mp2、Mn
2のしきい値電圧やチャネル幅、チャネル長により正確
に設定されることができる。その結果、アナログスイッ
チ回路Smを構成するMOSトランジスタMp1、Mn1の電極容
量を介して過渡的に流れ込む電荷があっても、100％負
帰還クロックドCMOSインバータ91の動作によりアナログ
スイッチ回路Smの出力電圧はクロックドCMOSインバータ
91のロジックスレッシュホールド電圧にほぼ等しくなる
ように過渡電荷がクロックドCMOSインバータ91の出力に
吸収されることとなる。
ュホールド電圧は、MOSトランジスタMp3、Mn3、Mp2、Mn
2のしきい値電圧やチャネル幅、チャネル長により正確
に設定されることができる。その結果、アナログスイッ
チ回路Smを構成するMOSトランジスタMp1、Mn1の電極容
量を介して過渡的に流れ込む電荷があっても、100％負
帰還クロックドCMOSインバータ91の動作によりアナログ
スイッチ回路Smの出力電圧はクロックドCMOSインバータ
91のロジックスレッシュホールド電圧にほぼ等しくなる
ように過渡電荷がクロックドCMOSインバータ91の出力に
吸収されることとなる。
したがって、上記トリガーパルスφｐの幅（デューテ
ィ）を適当に選ぶことにより、例えば第５図に示すよう
に、共通のアナログスイッチSmによって生じる電圧オフ
セットを補償することができる。
ィ）を適当に選ぶことにより、例えば第５図に示すよう
に、共通のアナログスイッチSmによって生じる電圧オフ
セットを補償することができる。
この場合、上記クロックドCMOSインバータ91を構成す
るCMOSトランジスタMnp2,Mp2,Mn2,Mn3は、ゲートとソー
ス／ドレイン領域の間の小さな電極間容量を介して過渡
的に流れ込むわずかの電荷だけを相殺できればよいの
で、補償を受ける側であるアナログスイッチSmのMOSト
ランジスタMp1,Mn1に対して大幅に小さく形成すること
ができる。
るCMOSトランジスタMnp2,Mp2,Mn2,Mn3は、ゲートとソー
ス／ドレイン領域の間の小さな電極間容量を介して過渡
的に流れ込むわずかの電荷だけを相殺できればよいの
で、補償を受ける側であるアナログスイッチSmのMOSト
ランジスタMp1,Mn1に対して大幅に小さく形成すること
ができる。
さらに、上述した補償回路９は、AD変換器以外の用
途、例えばMOSトランジスタによるアナログスイッチが
多用されるスイッチドキャパシタなどにも適用すること
ができる。
途、例えばMOSトランジスタによるアナログスイッチが
多用されるスイッチドキャパシタなどにも適用すること
ができる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、共通のアナログスイッチSmをなすトランジス
タは、MOS以外のMIS（金属−絶縁体−半導体）トランジ
スタであってもよい。
タは、MOS以外のMIS（金属−絶縁体−半導体）トランジ
スタであってもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である直並列型のAD変換
器に適用した場合について説明したが、それに限定され
るものではなく、例えば複数の並列型AD変換器を並列動
作させる多連型のAD変換器にも適用できる。
明をその背景となった利用分野である直並列型のAD変換
器に適用した場合について説明したが、それに限定され
るものではなく、例えば複数の並列型AD変換器を並列動
作させる多連型のAD変換器にも適用できる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、アナログスイッチ回路を構成するMOSトラ
ンジスタの電極容量を介して過渡的に流れ込む電荷によ
るアナログスイッチ回路の出力のオフセット電圧は、補
償回路を構成する入出力短絡の100％負帰還クロックドC
MOSインバータにより実用上問題ないレベルに低減され
ることができる。
ンジスタの電極容量を介して過渡的に流れ込む電荷によ
るアナログスイッチ回路の出力のオフセット電圧は、補
償回路を構成する入出力短絡の100％負帰還クロックドC
MOSインバータにより実用上問題ないレベルに低減され
ることができる。
第１図は本発明の技術が適用されたAD変換器の一実施例
を示す回路図、 第２図は第１図に示したAD変換器の要部における動作例
を示すタイミングチャート、 第３図は本発明のさらに好適な実施例を示す回路図、 第４図は第３図に示したAD変換器の要部における動作例
を示すタイミングチャート、 第５図は本発明による電圧オフセット補償回路の効果を
例示するグラフ、 第６図は従来の直並列型AD変換器の構成例を示す回路
図、 第７図は従来の直並列型AD変換器の他の構成例を示す回
路図である。 Vin……アナログ信号、Dout……デジタル変換出力、DoH
……上位ビット群データ、DoL……下位ビット群デー
タ、１……上位比較器群（11〜1m）、VH1〜VHm……上位
基準レベル群、２……上位サンプルホールド回路群（21
〜2m）、３……上位エンコーダ、４……下位比較器群
（41〜4n）、VL1〜VLn……上位基準レベル群、５……下
位サンプルホールド回路群（51〜5n）、６……下位エン
コーダ、７……基準レベル発生回路、Sm……共通のアナ
ログスイッチ、８……制御信号発生回路、９……電圧オ
フセット補償回路。
を示す回路図、 第２図は第１図に示したAD変換器の要部における動作例
を示すタイミングチャート、 第３図は本発明のさらに好適な実施例を示す回路図、 第４図は第３図に示したAD変換器の要部における動作例
を示すタイミングチャート、 第５図は本発明による電圧オフセット補償回路の効果を
例示するグラフ、 第６図は従来の直並列型AD変換器の構成例を示す回路
図、 第７図は従来の直並列型AD変換器の他の構成例を示す回
路図である。 Vin……アナログ信号、Dout……デジタル変換出力、DoH
……上位ビット群データ、DoL……下位ビット群デー
タ、１……上位比較器群（11〜1m）、VH1〜VHm……上位
基準レベル群、２……上位サンプルホールド回路群（21
〜2m）、３……上位エンコーダ、４……下位比較器群
（41〜4n）、VL1〜VLn……上位基準レベル群、５……下
位サンプルホールド回路群（51〜5n）、６……下位エン
コーダ、７……基準レベル発生回路、Sm……共通のアナ
ログスイッチ、８……制御信号発生回路、９……電圧オ
フセット補償回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−40300（ＪＰ，Ａ) 特開 平１−175410（ＪＰ，Ａ) 特開 昭58−99033（ＪＰ，Ａ) 特開 平２−41028（ＪＰ，Ａ) 特開 昭61−292421（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/00 - 1/88 H03K 17/00 - 17/70 G11C 27/02
Claims (2)
- 【請求項１】アナログ信号と複数の基準レベルとを並列
に比較処理する比較器群と、 上記比較器群に比較のために入力される上記アナログ信
号を上記比較器群の比較器ごとに個別サンプリングして
保持するサンプルホールド回路群と、 上記サンプルホールド回路群の各サンプルホールド回路
に上記アナログ信号を一括して入力する共通のアナログ
スイッチと、 上記比較器群の出力に入力が接続されることによって出
力よりデジタル信号を出力するエンコーダとを備えたAD
変換器であって、 上記アナログスイッチはソース・ドレイン経路が並列接
続された一対の相補MOSトランジスタにより構成され、 上記アナログスイッチの出力と上記サンプルホールド回
路群の各入力との間には入出力短絡の100％負帰還クロ
ックドCMOSインバータの短絡された入出力が接続され、 上記アナログスイッチがオンからオフに切り換わった直
後にパルス信号に応答して上記100％負帰還クロックドC
MOSインバータは瞬時動作することによって上記アナロ
グスイッチにより生じる電圧オフセットを補償すること
を特徴とするAD変換器。 - 【請求項２】上記比較器群は上記デジタル信号の上位ビ
ットに対応する上位基準レベルと上記アナログ信号とを
並列に比較処理する上位比較器群と、上記デジタル信号
の下位ビットに対応する下位基準レベルと上記アナログ
信号とを並列に比較処理する下位比較器群とを含み、 上記サンプルホールド回路群は上記上位比較器群に比較
のために入力される上記アナログ信号を上記上位比較器
群の比較器ごとに個別サンプリングして保持する上位サ
ンプルホールド回路群と、上記下位比較器群に比較のた
めに入力される上記アナログ信号を上記下位比較器群の
比較器ごとに個別サンプリングして保持する下位サンプ
ルホールド回路群とを含むことを特徴とする請求項１に
記載のAD変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251399A JP2952786B2 (ja) | 1990-09-20 | 1990-09-20 | Ａｄ変換器 |
| KR1019910016095A KR0173858B1 (ko) | 1990-09-20 | 1991-09-16 | 아날로그-디지털 변환방법 및 장치 |
| US07/761,262 US5247301A (en) | 1990-09-20 | 1991-09-17 | Analog-to-digital conversion method and apparatus with a controlled switch for high-speed conversion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251399A JP2952786B2 (ja) | 1990-09-20 | 1990-09-20 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129424A JPH04129424A (ja) | 1992-04-30 |
| JP2952786B2 true JP2952786B2 (ja) | 1999-09-27 |
Family
ID=17222268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251399A Expired - Lifetime JP2952786B2 (ja) | 1990-09-20 | 1990-09-20 | Ａｄ変換器 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP2952786B2 (ja) |
| KR (1) | KR0173858B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1229752B (it) * | 1989-05-17 | 1991-09-10 | Sgs Thomson Microelectronics | Convertitore analogico/digitale ad elevata velocita'. |
| US5638072A (en) * | 1994-12-07 | 1997-06-10 | Sipex Corporation | Multiple channel analog to digital converter |
| US5726653A (en) * | 1996-01-22 | 1998-03-10 | Industrial Technology Research Institute | Tri-step analog-to-digital converter |
| DE19613643A1 (de) * | 1996-04-04 | 1997-10-09 | Fraunhofer Ges Forschung | Verfahren zum Codieren eines mit einer niedrigen Abtastrate digitalisierten Audiosignals |
| SE513044C2 (sv) * | 1997-12-29 | 2000-06-26 | Ericsson Telefon Ab L M | Analog-digitalomvandlare med global klocka och global strömställare |
| JP4074023B2 (ja) | 1999-01-26 | 2008-04-09 | 富士通株式会社 | 半導体集積回路 |
| KR100588751B1 (ko) * | 1999-12-28 | 2006-06-13 | 매그나칩 반도체 유한회사 | 이미지 센서를 위한 아날로그-디지털 변환 장치 |
| US6483448B2 (en) * | 2000-06-28 | 2002-11-19 | Texas Instruments Incorporated | System and method for reducing timing mismatch in sample and hold circuits using an FFT and decimation |
| US6518907B2 (en) * | 2000-11-27 | 2003-02-11 | Micron Technology, Inc. | System with high-speed A/D converter using multiple successive approximation cells |
| US6459400B1 (en) * | 2000-12-01 | 2002-10-01 | Stmicroelectronics, Inc. | Apparatus for high speed analog-to-digital conversion by localizing an input voltage to a voltage range |
| JP3493187B2 (ja) * | 2001-06-13 | 2004-02-03 | 松下電器産業株式会社 | 逐次比較型ａ／ｄ変換器 |
| US6549150B1 (en) | 2001-09-17 | 2003-04-15 | International Business Machines Corporation | Integrated test structure and method for verification of microelectronic devices |
| JP2004194066A (ja) * | 2002-12-12 | 2004-07-08 | Fujitsu Ltd | 増幅回路、比較回路、及びａｄ変換回路 |
| JP2005026805A (ja) * | 2003-06-30 | 2005-01-27 | Renesas Technology Corp | 半導体集積回路 |
| US7042174B1 (en) * | 2004-08-09 | 2006-05-09 | National Semiconductor Corporation | Method of generating independent top and bottom corners correction using one 4th order function |
| JP4705858B2 (ja) * | 2006-02-10 | 2011-06-22 | Ｏｋｉセミコンダクタ株式会社 | アナログ・ディジタル変換回路 |
| US7515083B2 (en) * | 2006-12-18 | 2009-04-07 | Industrial Technology Research Institute | Analog-to-digital converting system |
| JP2012227775A (ja) * | 2011-04-20 | 2012-11-15 | Sony Corp | アナログデジタル変換器および信号処理システム |
| TWI462487B (zh) | 2011-12-23 | 2014-11-21 | Ind Tech Res Inst | 類比數位轉換裝置及其轉換方法 |
| JP7211010B2 (ja) * | 2018-10-31 | 2023-01-24 | セイコーエプソン株式会社 | 半導体集積回路、電子機器及び移動体 |
| KR102680880B1 (ko) | 2021-12-03 | 2024-07-03 | 김영석 | 에어컨 방석 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3697978A (en) * | 1970-10-19 | 1972-10-10 | Singer Co | Analog-to-digital converter |
| JPS6165623A (ja) * | 1984-09-07 | 1986-04-04 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓセレクタ回路 |
| US4612531A (en) * | 1985-02-12 | 1986-09-16 | Rca Corporation | Intermeshed resistor network for analog to digital conversion |
| US4745393A (en) * | 1985-09-25 | 1988-05-17 | Hitachi, Ltd | Analog-to-digital converter |
| JPS6396800A (ja) * | 1986-10-13 | 1988-04-27 | Sony Corp | Ｃｍｏｓサンプルホ−ルド回路 |
| JPS63157522A (ja) * | 1986-12-22 | 1988-06-30 | Yokogawa Electric Corp | 直並列型ａ／ｄ変換器 |
| JPH0773214B2 (ja) * | 1988-07-30 | 1995-08-02 | ソニー株式会社 | アナログデイジタル変換回路 |
| JPH0267817A (ja) * | 1988-09-02 | 1990-03-07 | Yamaha Corp | Ｃｍｏｓアナログスイッチ |
| JPH03179920A (ja) * | 1989-12-08 | 1991-08-05 | Mitsubishi Electric Corp | サンプルホールド回路装置 |
-
1990
- 1990-09-20 JP JP2251399A patent/JP2952786B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-16 KR KR1019910016095A patent/KR0173858B1/ko not_active Expired - Fee Related
- 1991-09-17 US US07/761,262 patent/US5247301A/en not_active Expired - Lifetime
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|---|---|
| KR0173858B1 (ko) | 1999-04-01 |
| US5247301A (en) | 1993-09-21 |
| KR920007357A (ko) | 1992-04-28 |
| JPH04129424A (ja) | 1992-04-30 |
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