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JP2839722B2 - 集積回路装置 - Google Patents

集積回路装置

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Publication number
JP2839722B2
JP2839722B2 JP2408258A JP40825890A JP2839722B2 JP 2839722 B2 JP2839722 B2 JP 2839722B2 JP 2408258 A JP2408258 A JP 2408258A JP 40825890 A JP40825890 A JP 40825890A JP 2839722 B2 JP2839722 B2 JP 2839722B2
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JP
Japan
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conductor
active element
unit circuit
wiring
integrated circuit
Prior art date
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JP2408258A
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JPH04225548A (ja
Inventor
陽一 中村
喜樹 柴田
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Consejo Superior de Investigaciones Cientificas CSIC
Original Assignee
Consejo Superior de Investigaciones Cientificas CSIC
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Filing date
Publication date
Application filed by Consejo Superior de Investigaciones Cientificas CSIC filed Critical Consejo Superior de Investigaciones Cientificas CSIC
Priority to JP2408258A priority Critical patent/JP2839722B2/ja
Priority to US07/813,825 priority patent/US5227665A/en
Publication of JPH04225548A publication Critical patent/JPH04225548A/ja
Application granted granted Critical
Publication of JP2839722B2 publication Critical patent/JP2839722B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/909—Macrocell arrays, e.g. gate arrays with variable size or configuration of cells

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、標準セルを用いて構成
される集積回路装置に関する。
【０００２】
【従来の技術】図６は従来例の標準セル１の平面図であ
り、図７は図６に示される切断面線ＶＩＩ−ＶＩＩから
見た断面図であり、図８は図６に示される切断面線ＶＩ
ＩＩ−ＶＩＩＩから見た断面図である。標準セル１は、
インバータ論理セルである。標準セル１の基板２４はＰ
- 形基板であり、基板２４上にはＰチャネルトランジス
タである能動素子領域４およびＮチャネルトランジスタ
である能動素子領域５が図６の上下方向に並べて形成さ
れる。基板２４の能動素子領域４に対応する部分の上面
領域２４ａには、Ｎ-形層が形成されている。
【０００３】能動素子領域４において、上面領域２４ａ
のＮ- 形層に図６の上下方向にＰ+形層であるドレイン
１９が形成されており、ドレイン１９と平行に、ドレイ
ン１９を挟んでＰ+ 形層であるソース２０が２本形成さ
れている。ソース２０上には、電源配線路１４が各々形
成され、ソース２０と電源配線路１４とは複数の接続位
置８によって接続されている。
【０００４】能動素子領域５においては、図示しないＮ
+ 形層であるドレインが図６の上下方向に形成されてお
り、そのドレインと平行にドレインを挟んでＮ+ 形層で
ある図示しないソースが２本形成されている。図示しな
いソース上には接地配線路１５が各々形成され、ソース
と接地配線路１５とは複数の接続位置１０によって接続
されている。
【０００５】能動素子領域４のドレイン１９とソース２
０との間隙上、および能動素子領域５のドレインとソー
スとの間隙上には斜線で示されるゲート６が能動素子領
域４，５にわたって略Ｈ形状に形成されている。ゲート
６の先端は接続位置１８によって入力端子２，２ａと接
続されている。
【０００６】能動素子領域４のドレイン１９と能動素子
領域５の図示しないドレインとの上には第１配線路７が
形成されている。能動素子領域４のドレイン１９と第１
配線路７とは複数の接続位置１２によって接続されてお
り、能動素子領域５のドレインと第１配線路７とは複数
の接続位置１３によって接続されている。第１配線路７
の図６の上下方向両端は、出力端子３，３ａとなってい
る。
【０００７】能動素子領域４上には、ゲート６、第１配
線路７および電源配線路１４を覆って、絶縁体２１を介
して電源端子配線路１６が形成されている。電源端子配
線路１６は、電源配線路１４と複数の接続位置９におい
て接続されている。
【０００８】能動素子領域５には、ゲート６、第１配線
路７および接地配線路１５を覆って、絶縁体２１を介し
て接地端子配線路１７が形成されている。接地端子配線
路１７は、接地配線路１５と複数の接続位置１１におい
て接続されている。
【０００９】電源端子配線路１６は電源電位を供給する
端子であり、接地端子配線路１７は接地電位を供給する
端子である。
【００１０】標準セル１の高さはＨ、幅はＷ１である。
【００１１】図９は、従来例の標準セル３０〜４４を用
いた半導体集積回路４５の一例を示す平面図である。集
積回路４５内で標準セル３０〜３４，３５〜３９，４０
〜４４はそれぞれセル列３０ａ，３５ａ，４０ａを形成
している。各標準セル３０〜４４および各セル列３０
ａ，３５ａ，４０ａは第１層配線２２および第２層配線
２３によって接続されている。第１層配線２２および第
２層配線２３は接続位置２４において接続されている。
【００１２】標準セル３０〜４４と第１および第２配線
路２２，２３が近接すると信号干渉が生じる。このため
標準セル３０〜４４と第１および第２配線路２２，２３
との距離はＤとなるように配置されている。
【００１３】集積回路４５の高さはＹ、幅はＸ１であ
る。
【００１４】
【発明が解決しようとする課題】半導体集積回路４５に
用いる標準セル１，３０〜４４の高さはＨとなるように
しなければならないという規定がある。
【００１５】標準セル１の能動素子領域４のドレイン１
９は１箇所であるのに対して、ソース２０は１箇所あれ
ばよいのだけれども、標準セル１には２箇所のソース２
０が設けられている。これは標準セル１の高さをＨとす
ると、ゲート６の図６および図７の上下方向の長さが短
くなり、ドレイン１９から充分な出力を得ることができ
ないため、ソース２０を２箇所設け、ゲート６を十分な
長さに設定するためである。このことは能動素子領域５
のドレインおよびソースについても同様である。
【００１６】したがって、標準セル１の幅Ｗ１が大きく
なり、半導体集積回路４５が大形化するという問題があ
る。また、接続配線のための面積が増大し、そのため標
準セル１内で能動素子領域４，５が占める占有面積が低
く無駄な部分が増加するという問題もある。
【００１７】本発明の目的は、単位回路素子を第１方向
に第２基準距離突出させて第２方向長さを縮小すること
によって第２方向に小形化を実現することができる集積
回路装置を提供することである。
【００１８】
【課題を解決するための手段】本発明は、第１方向に沿
う長さがそれぞれ定められ、第１方向に交差する第２方
向の長さが相互に異なる第１および第２単位回路素子
を、第２方向に隣接して配置して単位回路素子列を構成
し、各単位回路素子列は、第１方向に接続配線領域をあ
けて配置され、各単位回路素子列の第１および第２単位
回路素子は、前記接続配線領域内にある接続配線で接続
して第１方向に順に連結され、第１単位回路素子は、第
２方向に沿う最も近い接続配線と予め定める第１基準距
離Ｄを隔てて配置され、第２単位回路素子は、第１方向
に間隔をあけて複数の能動素子領域１０４，１０５を有
し、第１方向に延びかつ前記複数の能動素子領域１０
４，１０５にわたって第１導体１０６が形成され、前記
第１導体１０６は、前記複数の能動素子領域１０４，１
０５間の前記間隔内で、第２方向に延びる第２導体１４
７に連なり、さらに、前記第２導体１４７は、前記複数
の能動素子領域１０４，１０５の第２方向に沿う一側方
で、前記第２導体１４７と上下にずれて配置され、かつ
第１方向に延びる第３導体１４８に接続位置１１８によ
って接続され、前記複数の能動素子領域１０４，１０５
および前記第１導体１０６は、第１方向に沿う前記第３
導体１４８の両端子１０２，１０２ａよりも、第１方向
に突出し、第１単位回路素子の第１方向の長さＨと、第
１方向に沿う前記第３導体１４８の両端子１０２，１０
２ａ間の長さとは、等しく、前記複数の能動素子領域１
０４，１０５および前記第１導体１０６は、接続配線領
域の第２方向に沿う最も近い接続配線とは第１基準距離
Ｄ未満の第２基準距離Ｄ１以上隔てられることを特徴と
する集積回路装置である。
【００１９】
【作用】単位回路素子列は、第１方向（図１および図５
の上下方向）に沿う長さがそれぞれ定められ、第１方向
に交差する第２方向（図１および図５の左右方向）の長
さが相互に異なる第１および第２単位回路素子を有し、
第１単位回路素子は、接続配線領域における第２方向に
沿う最も近い接続配線と第１基準距離Ｄを隔てて配置さ
れている。第２単位回路素子において、後述のゲートな
どである第１導体１０６は、第１方向に延び、かつ各能
動素子領域１０４，１０５にわたって接続され、この第
１導体１０６は、前記領域１０４，１０５間にある間隔
内で、第２方向に延びる第２導体１４７に連なり、さら
に接続位置１１８によって、第１方向に延びる第３導体
１４８に接続される。第２および第３導体１４７，１４
８は、上下（図１の紙面に垂直方向、図４の上下方向）
にずれており、このような第３導体１４８および接続位
置１１８を、領域１０４，１０５の第２方向に沿う一側
方（図１の左方）で、換言すると、第３導体１４８およ
び接続位置１１８を領域１０４，１０５の図１における
左方である外側方に設けることによって、第３導体１４
８の両端子１０２，１０２ａ間の長さを、第１単位回路
素子の第１方向の長さＨと等しく選ぶことが可能にな
る。これに対して前述の図６〜図９の先行技術では、ゲ
ート６の図６における上下方向の両端部で、能動素子領
域４，５の上方および下方で、接続位置１８で入力端子
２，２ａが形成され、したがって接続配線２２，２３，
２４が形成されている接続配線領域に含まれない図６の
上下方向の高さＨが長くなってしまうとともに、電源配
線路１４および設置配線路１５が第１配線路７の図６に
おける左右両側に配置されているので、幅Ｗ１が大きく
なるという問題がある。本発明は、この問題を上述のよ
うに解決する。
【００２０】
【実施例】図１は本発明の実施例の標準セル１０１の平
面図であり、図２は図１に示される切断面線ＩＩ−ＩＩ
から見た断面図であり、図３は図１に示される切断面線
ＩＩＩ−ＩＩＩから見た断面図であり、図４は図１に示
される切断面線ＩＶ−ＩＶから見た断面図である。第２
単位回路素子である標準セル１０１はインバータ論理セ
ルである。標準セル１０１の基板１２４はＰ- 形基板で
あり、基板１２４上にはＰチャネルトランジスタである
能動素子領域１０４およびＮチャネルトランジスタであ
る能動素子領域１０５が図１の上下方向に延びて形成さ
れる。基板１２４の能動素子領域１０４に対応する部分
の上面領域１２４ａには、Ｎ-形層が形成されている。
【００２１】能動素子領域１０４において、Ｎ-形層に
図１の上下方向にＰ+形層であるドレイン１１９が形成
されており、ドレイン１１９と平行にＰ+ 形層であるソ
ース１２０が形成されている。ソース１２０上には電源
配線路１１４が形成され、ソース１２０と電源配線路１
１４とは複数の接続位置１０８によって接続されてい
る。
【００２２】能動素子領域１０５においては、図示しな
いＮ+ 形層であるドレインが図１の上下方向に形成され
ており、そのドレインと平行にＮ+ 形層である図示しな
いソースが形成されている。図示しないソース上には接
地配線路１１５が形成され、ソースと接地配線路１１５
とは複数の接続位置１１０によって接続されている。能
動素子領域１０４のドレイン１１９とソース１２０との
間隙上および能動素子領域１０５のドレインとソースと
の間隙上には斜線で示されるゲート１０６が能動素子領
域１０４，１０５にわたって形成されており、ゲート１
０６は能動素子領域１０４，１０５間で略Ｔ字形に突出
している。ゲート１０６は、能動素子領域１０４，１０
５間の間隔内で、第２方向（図１の左右方向）に延びる
第２導体１４７に連なり、さらに第２導体１４７は、前
記能動素子領域１０４，１０５の図１における左側方
で、第１方向に延びる第３導体１４８に接続位置１１８
によって接続される。第２および第３導体１４７，１４
８は、図４に明らかに示されるように上下にずれて配置
されている。前記能動素子領域１０４，１０５およびゲ
ート１０６は、第３導体１４８の両端子１０２，１０２
ａよりも第１方向（図１の上下方向）に突出する。第１
単位回路素子５１，５３，５６，５８，６１，６３の図
５における上下方向の高さＨは、第３導体１４８の両端
子１０２，１０２ａ間の図１における上下方向の高さＨ
と等しい。
【００２３】能動素子領域１０４のドレイン１１９上と
能動素子領域１０５の図示しないドレイン上とには、第
１配線路１０７が形成されている。能動素子領域１０４
のドレイン１１９と第１配線路１０７とは複数の接続位
置１１２によって接続されており、能動素子領域１０５
のドレインと第１配線路１０７とは複数の接続位置１１
３によって接続されている。第１配線路１０７は略Ｈ形
状に形成されており、第１配線路１０７の先端部は出力
端子１０３，１０３ａとなっている。
【００２４】能動素子領域１０４上には、ゲート１０
６、第１配線路１０７および電源配線路１１４を覆っ
て、絶縁体１２１を介して電源端子配線路１１６が形成
されている。電源端子配線路１１６は、電源配線路１１
４と複数の接続位置１０９において接続されている。
【００２５】能動素子領域１０５上には、ゲート１０
６、第１配線路１０７および接地配線路１１５を覆っ
て、絶縁体１２１を介して接地端子配線路１１７が形成
されている。接地端子配線路１１７は接地配線路１１５
と複数の接続位置１１１において接続されている。
【００２６】電源端子配線路１１６は電源電位を供給す
る端子であり、接地端子配線路１１７は接地電位を供給
する端子である。
【００２７】標準セル１０１の入力端子１０２，１０２
ａの先端間および出力端子１０３，１０３ａの先端間の
高さはＨであるけれども、ゲート１０６の高さは前記高
さＨから図１の上下方向に高さｈずつ突出している。標
準セル１０１の幅はＷ２である。
【００２８】図５は本発明の一実施例の標準セル５０，
５２，５４，５５，５７，５９，６０，６２，６４を用
いた半導体集積回路１４５の一例を示す平面図である。
集積回路１４５内で標準セル５０〜５４，５５〜５９，
６０〜６４は単位回路素子列であるセル列５０ａ，５５
ａ，６０ａを形成している。各標準セル５０〜６４およ
び各セル列５０ａ，５５ａ，６０ａは接続配線である第
１層配線１４０および第２層配線１４１によって接続さ
れている。第１層配線１４０および第２層配線１４１は
接続位置１４２において接続されている。
【００２９】半導体集積回路１４５の高さはＹ、幅はＸ
２である。
【００３０】高さがＨである第１単位回路素子である標
準セル５１，５３，５６，５８，６１，６３と最も近接
する第２層配線１４１との第１基準距離である距離はＤ
である。これに対し、高さがＨ＋２ｈである第２単位回
路素子である標準セル５０，５２，５４，５５，５７，
５９，６０，６２，６４と最も近接する第２層配線１４
１との第２基準距離である距離はＤ１である。従来例で
は常に距離Ｄ以上必要であったけれども、信号干渉は距
離がＤ１以上であれば発生しないことが確認された。こ
れによって標準セル５０，５２，５４，５５，５７，５
９，６０，６２，６４，１０１の高さは図１および図５
の上下方向に各々突出している高さｈが信号干渉を生じ
ない範囲内の最大長さであるＤ−Ｄ１以内であれば半導
体集積回路１４５の標準セル５０，５２，５４，５５，
５７，５９，６０，６２，６４，１０１として用いるこ
とができる。
【００３１】標準セル１０１は、第１単位回路素子であ
る従来例の標準セル１と同じ機能を有している。標準セ
ル１０１は高さが標準セル１より図１の上下方向に各々
高さｈずつ長くなっている。これによって能動素子領域
１０４のソース１２０を１箇所にしても、ゲート１０６
の図１の上下方向、図２の紙面に垂直方向の長さが充分
であるため充分な出力が得られるようになる。これによ
って、従来例の標準セル１では２箇所に形成されていた
ソース２０を標準セル１０１では１箇所とすることがで
きる。これは能動素子領域１０５に関しても同様であ
る。このため標準セル１０１の幅Ｗ２は標準セル１の幅
Ｗ１よりも縮小されている。またこれによって能動素子
１０４，１０５のセル１０１内における占有面積が高く
なっている。
【００３２】以上のことは標準セル５０，５２，５４，
５５，５７，５９，６０，６２，６４に対しても同様で
ある。
【００３３】したがって、幅Ｗ１が幅Ｗ２に短縮された
標準セル５０，５２，５４，５５，５７，５９，６０，
６２，６４を用いている半導体集積回路１４５の幅Ｘ２
は、従来の半導体集積回路４５の幅Ｘ１よりも縮小され
ている。
【００３４】以上のように本実施例によれば、標準セル
１０１の入力端子１０２，１０２ａ先端間および出力端
子１０３，１０３ａ先端間の距離がＨであって、ゲート
１０６が図１の上下方向に各々高さｈ突出している。こ
れによって標準セル１０１の幅Ｗ２は従来の標準セル１
の幅Ｗ１より縮小することができる。前述のような標準
セル５０，５２，５４，５５，５７，５９，６０，６
２，６４を用いる半導体集積回路１４５の幅Ｘ２は従来
例の半導体集積回路４５の幅Ｘ１よりも縮小されてい
る。したがって半導体集積回路の小形化を行うことがで
きる。
【００３５】本実施例においては標準セル１０１として
インバータ論理セルを説明したけれども、本発明はこれ
に限られるものではなくＡＮＤ論理セルやＯＲ論理セル
など各種の論理セルに用いることができる。また半導体
集積回路１４５を構成する標準セル５０〜６４は１５個
としたけれどもこの数に限られるものではない。
【００３６】また、半導体集積回路１４５内で用いる本
実施例の標準セル５０，５２，５４，５５，５７，５
９，６０，６２，６４の個数を９個としたけれどもこれ
に限られるものではない。半導体集積回路内で用いる本
実施例の標準セルの数は１個でもよくまた２個以上でも
よい。
【００３７】また、高さｈの先端をゲート１０６とした
けれども他の配線や能動素子領域などを先端にもってき
てもよい。
【００３８】
【発明の効果】本発明によれば、第１単位回路素子は、
接続配線領域における第２方向に沿う最も近い接続配線
と第１基準距離Ｄを隔てて配置されており、第２単位回
路素子では、接続配線領域に含まれない第１方向の長さ
Ｈが、第３導体１４８の両端子１０２，１０２ａ間の長
さであって、前記長さＨは、第１単位回路素子の第１方
向の長さに等しく、さらに複数の能動素子領域１０４，
１０５および第１導体１０６は、第３導体１４８の両端
子１０２，１０２ａよりも、第１方向に突出し、第１基
準距離Ｄ未満の第２基準距離Ｄ１以上、隔てられる。し
たがって前記複数の能動素子領域１０４，１０５および
第１導体１０６が両端子１０２，１０２ａよりも第１方
向に上述のように突出していても、構成が大形化するこ
とはなく、図６〜図９の先行技術に比べて、第２方向の
長さを小形化することができる。また本発明によれば、
第２単位回路素子の第１方向に延びて配置される前記複
数の能動素子領域１０４，１０５にわたって第１導体１
０６が接続されており、前記複数の能動素子領域１０
４，１０５間の間隔内で、第１導体１０６に接続される
第２導体１４７が第２方向に延び、前記複数の能動素子
領域１０４，１０５の第２方向に沿う一側方で、接続位
置１１８によって、第１方向に延びる第３導体１４８が
形成されるので、図６に示されるように、各能動素子領
域４，５の図６における上下方向の外方で２つの接続位
置１８が設けられる必要は、本発明は生せず、したがっ
て接続配線領域に含まれない第１方向の長さＨをできる
だけ短くすることができるとともに、図６における第１
配線路７の両側に電源配線路１４および接地配線路１５
を配置した先行技術の幅Ｗ１に比べて、本発明では図１
に示される幅Ｗ２を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の標準セル１０１の平面図で
ある。
【図２】図１に示される切断面線ＩＩ−ＩＩから見た断
面図である。
【図３】図１に示される切断面線ＩＩＩ−ＩＩＩから見
た断面図である。
【図４】図１に示される切断面線ＩＶ−ＩＶから見た断
面図である。
【図５】本発明の一実施例の標準セル５０，５２，５
４，５５，５７，５９，６０，６２，６４を用いた半導
体集積回路１４５の一例を示す平面図である。
【図６】従来例の標準セル１の平面図である。
【図７】図６に示される切断面線ＶＩＩ−ＶＩＩから見
た断面図である。
【図８】図６に示される切断面線ＶＩＩＩ−ＶＩＩＩか
ら見た断面図である。
【図９】従来例の標準セル３０〜４４を用いた半導体集
積回路４５の一例を示す平面図である。
【符号の説明】
５０，５２，５４，５５，５７，５９，６０，６２，６
４，１０１ 標準セル ５０ａ，５５ａ，６０ａ セル列１４０ 第１層配線 １４１ 第２層配線 １４５ 半導体集積回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 H01L 27/04

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１方向に沿う長さがそれぞれ定めら
    れ、第１方向に交差する第２方向の長さが相互に異なる
    第１および第２単位回路素子を、第２方向に隣接して配
    置して単位回路素子列を構成し、 各単位回路素子列は、第１方向に接続配線領域をあけて
    配置され、 各単位回路素子列の第１および第２単位回路素子は、前
    記接続配線領域内にある接続配線で接続して第１方向に
    順に連結され、 第１単位回路素子は、第２方向に沿う最も近い接続配線
    と予め定める第１基準距離Ｄを隔てて配置され、 第２単位回路素子は、第１方向に間隔をあけて複数の能
    動素子領域（１０４），（１０５）を有し、 第１方向に延びかつ前記複数の能動素子領域（１０
    ４），（１０５）にわたって第１導体（１０６）が形成
    され、 前記第１導体（１０６）は、前記複数の能動素子領域
    （１０４），（１０５）間の前記間隔内で、第２方向に
    延びる第２導体（１４７）に連なり、さらに、 前記第２導体（１４７）は、前記複数の能動素子領域
    （１０４），（１０５）の第２方向に沿う一側方で、前
    記第２導体（１４７）と上下にずれて配置され、かつ第
    １方向に延びる第３導体（１４８）に接続位置（１１
    ８）によって接続され、 前記複数の能動素子領域（１０４），（１０５）および
    前記第１導体（１０６）は、第１方向に沿う前記第３導
    体（１４８）の両端子（１０２），（１０２ａ）より
    も、第１方向に突出し、 第１単位回路素子の第１方向の長さＨと、第１方向に沿
    う前記第３導体（１４８）の両端子（１０２），（１０
    ２ａ）間の長さとは、等しく、 前記複数の能動素子領域（１０４），（１０５）および
    前記第１導体（１０６）は、接続配線領域の第２方向に
    沿う最も近い接続配線とは第１基準距離Ｄ未満の第２基
    準距離Ｄ１以上隔てられることを特徴とする集積回路装
    置。
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