JP2877033B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JP2877033B2 JP2877033B2 JP7134827A JP13482795A JP2877033B2 JP 2877033 B2 JP2877033 B2 JP 2877033B2 JP 7134827 A JP7134827 A JP 7134827A JP 13482795 A JP13482795 A JP 13482795A JP 2877033 B2 JP2877033 B2 JP 2877033B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- channel
- mos transistor
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000001514 detection method Methods 0.000 claims description 48
- 230000000295 complement effect Effects 0.000 claims description 16
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000000087 stabilizing effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ｐチャネルの出力段
ＭＯＳトランジスタとｎチャネルの出力段ＭＯＳトラン
ジスタによるプッシュプル動作を行う相補型出力回路を
持つ演算増幅回路に関する。
ＭＯＳトランジスタとｎチャネルの出力段ＭＯＳトラン
ジスタによるプッシュプル動作を行う相補型出力回路を
持つ演算増幅回路に関する。
【０００２】
【従来の技術】ＣＭＯＳプロセスによる演算増幅回路
は、多くの場合、図３に示すように、入力段にはＣＭＯ
Ｓ差動回路が用いられ、出力段は定電流負荷を持つシン
グルエンド型とされる。この種の演算増幅回路は、出力
端につながる負荷が低インピーダンス負荷である場合、
ドライブ能力に問題がある。定電流負荷により供給電流
が制限されるからである。低インピーダンス負荷に対す
る十分なドライブ能力を持たせるためには、定電流負荷
のインピーダンスを十分小さくして大電流を供給できる
ようにする必要があり、それに伴って出力段ＭＯＳトラ
ンジスタも電流容量の十分大きいものとすることが必要
になる。
は、多くの場合、図３に示すように、入力段にはＣＭＯ
Ｓ差動回路が用いられ、出力段は定電流負荷を持つシン
グルエンド型とされる。この種の演算増幅回路は、出力
端につながる負荷が低インピーダンス負荷である場合、
ドライブ能力に問題がある。定電流負荷により供給電流
が制限されるからである。低インピーダンス負荷に対す
る十分なドライブ能力を持たせるためには、定電流負荷
のインピーダンスを十分小さくして大電流を供給できる
ようにする必要があり、それに伴って出力段ＭＯＳトラ
ンジスタも電流容量の十分大きいものとすることが必要
になる。
【０００３】これに対して、低インピーダンス負荷のド
ライブに有利な演算増幅回路として、図３の演算増幅回
路構成とはｐチャネル，ｎチャネルを逆にした回路を用
意して、図４に示すように電源ＶDD側と接地ＶSS側に配
置して相補型回路とすることが考えられる。この様な回
路とすれば、出力段のｐチャネルＭＯＳトランジスタと
ｎチャネルＭＯＳトランジスタのプッシュプル動作によ
る負荷ドライブが可能になる。
ライブに有利な演算増幅回路として、図３の演算増幅回
路構成とはｐチャネル，ｎチャネルを逆にした回路を用
意して、図４に示すように電源ＶDD側と接地ＶSS側に配
置して相補型回路とすることが考えられる。この様な回
路とすれば、出力段のｐチャネルＭＯＳトランジスタと
ｎチャネルＭＯＳトランジスタのプッシュプル動作によ
る負荷ドライブが可能になる。
【０００４】
【発明が解決しようとする課題】しかし、図４に示すよ
うに単に二つのシングルエンド型演算増幅回路を組み合
わせただけの相補型回路では、出力段のｐチャネルＭＯ
ＳトランジスタとｎチャネルＭＯＳトランジスタの電流
を安定化する機能を持たない。なぜなら、ｐチャネルＭ
ＯＳトランジスタとｎチャネルＭＯＳトランジスタが同
時にオンして貫通電流が流れるバイアス条件の下で、貫
通電流が増大しても出力電位は変わらず、貫通電流の増
大を抑制するフィードバック機能がないからである。従
って、貫通電流が増大して破壊に至るといった問題が生
じる。逆に、出力段ＭＯＳトランジスタの電流が同時に
減少した場合には、出力段がカットオフしてしまう。
うに単に二つのシングルエンド型演算増幅回路を組み合
わせただけの相補型回路では、出力段のｐチャネルＭＯ
ＳトランジスタとｎチャネルＭＯＳトランジスタの電流
を安定化する機能を持たない。なぜなら、ｐチャネルＭ
ＯＳトランジスタとｎチャネルＭＯＳトランジスタが同
時にオンして貫通電流が流れるバイアス条件の下で、貫
通電流が増大しても出力電位は変わらず、貫通電流の増
大を抑制するフィードバック機能がないからである。従
って、貫通電流が増大して破壊に至るといった問題が生
じる。逆に、出力段ＭＯＳトランジスタの電流が同時に
減少した場合には、出力段がカットオフしてしまう。
【０００５】この発明は、上記事情を考慮してなされた
もので、出力段をプッシュプル動作させ、且つ出力段電
流の安定化機能を持たせた演算増幅回路を提供すること
を目的としている。
もので、出力段をプッシュプル動作させ、且つ出力段電
流の安定化機能を持たせた演算増幅回路を提供すること
を目的としている。
【０００６】
【課題を解決するための手段】この発明に係る演算増幅
回路は、ｎチャネルの差動ＭＯＳトランジスタ対とｐチ
ャネルの第１のカレントミラー回路による能動負荷を有
する第１の入力段差動増幅回路と、ｐチャネルの差動Ｍ
ＯＳトランジスタ対とｎチャネルの第２のカレントミラ
ー回路による能動負荷を有する、前記第１の入力段差動
増幅回路と並列接続された第２の入力段差動増幅回路
と、前記第１の入力段差動増幅回路の出力によりゲート
が制御され、ドレインが信号出力端に接続されたｐチャ
ネルの出力段ＭＯＳトランジスタ及び前記第２の入力段
差動増幅回路の出力によりゲートが制御され、ドレイン
が前記信号出力端に接続されたｎチャネルの出力段ＭＯ
Ｓトランジスタを有する相補型出力回路と、前記ｐチャ
ネルの出力段ＭＯＳトランジスタと同じゲート・ソース
間バイアスが与えられるｐチャネルの電流検出用ＭＯＳ
トランジスタを用いて前記ｐチャネルの出力段ＭＯＳト
ランジスタの電流に比例する検出電流を得る第１の電流
検出回路と、前記ｎチャネルの出力段ＭＯＳトランジス
タと同じゲート・ソース間バイアスが与えられるｎチャ
ネルの電流検出用ＭＯＳトランジスタを用いて前記ｎチ
ャネルの出力段ＭＯＳトランジスタの電流に比例する検
出電流を得る第２の電流検出回路と、前記第１，第２の
電流検出回路の出力によりそれぞれ制御される電流源Ｍ
ＯＳトランジスタを有し、前記第１，第２のカレントミ
ラー回路の共通基準電流として前記第１，第２の電流検
出回路による検出電流の和に比例する基準電流を得る基
準電流源回路とを有することを特徴としている。
回路は、ｎチャネルの差動ＭＯＳトランジスタ対とｐチ
ャネルの第１のカレントミラー回路による能動負荷を有
する第１の入力段差動増幅回路と、ｐチャネルの差動Ｍ
ＯＳトランジスタ対とｎチャネルの第２のカレントミラ
ー回路による能動負荷を有する、前記第１の入力段差動
増幅回路と並列接続された第２の入力段差動増幅回路
と、前記第１の入力段差動増幅回路の出力によりゲート
が制御され、ドレインが信号出力端に接続されたｐチャ
ネルの出力段ＭＯＳトランジスタ及び前記第２の入力段
差動増幅回路の出力によりゲートが制御され、ドレイン
が前記信号出力端に接続されたｎチャネルの出力段ＭＯ
Ｓトランジスタを有する相補型出力回路と、前記ｐチャ
ネルの出力段ＭＯＳトランジスタと同じゲート・ソース
間バイアスが与えられるｐチャネルの電流検出用ＭＯＳ
トランジスタを用いて前記ｐチャネルの出力段ＭＯＳト
ランジスタの電流に比例する検出電流を得る第１の電流
検出回路と、前記ｎチャネルの出力段ＭＯＳトランジス
タと同じゲート・ソース間バイアスが与えられるｎチャ
ネルの電流検出用ＭＯＳトランジスタを用いて前記ｎチ
ャネルの出力段ＭＯＳトランジスタの電流に比例する検
出電流を得る第２の電流検出回路と、前記第１，第２の
電流検出回路の出力によりそれぞれ制御される電流源Ｍ
ＯＳトランジスタを有し、前記第１，第２のカレントミ
ラー回路の共通基準電流として前記第１，第２の電流検
出回路による検出電流の和に比例する基準電流を得る基
準電流源回路とを有することを特徴としている。
【０００７】この発明において好ましくは、前記第１の
電流検出回路は、前記ｐチャネルの電流検出用ＭＯＳト
ランジスタのチャネル幅とチャネル長の比が前記ｐチャ
ネルの出力段ＭＯＳトランジスタのチャネル幅とチャネ
ル長の比の１／Ｎ（但し、Ｎ＞１）に設定されて、前記
ｐチャネルの出力段ＭＯＳトランジスタのコレクタ電流
の１／Ｎの検出電流を得るものであり、前記第２の電流
検出回路は、前記ｎチャネルの電流検出用ＭＯＳトラン
ジスタのチャネル幅とチャネル長の比が前記ｎチャネル
の出力段ＭＯＳトランジスタのチャネル幅とチャネル長
の比の１／Ｎに設定されて、前記ｎチャネルの出力段Ｍ
ＯＳトランジスタのコレクタ電流の１／Ｎの検出電流を
得るものであることを特徴としている。
電流検出回路は、前記ｐチャネルの電流検出用ＭＯＳト
ランジスタのチャネル幅とチャネル長の比が前記ｐチャ
ネルの出力段ＭＯＳトランジスタのチャネル幅とチャネ
ル長の比の１／Ｎ（但し、Ｎ＞１）に設定されて、前記
ｐチャネルの出力段ＭＯＳトランジスタのコレクタ電流
の１／Ｎの検出電流を得るものであり、前記第２の電流
検出回路は、前記ｎチャネルの電流検出用ＭＯＳトラン
ジスタのチャネル幅とチャネル長の比が前記ｎチャネル
の出力段ＭＯＳトランジスタのチャネル幅とチャネル長
の比の１／Ｎに設定されて、前記ｎチャネルの出力段Ｍ
ＯＳトランジスタのコレクタ電流の１／Ｎの検出電流を
得るものであることを特徴としている。
【０００８】
【作用】この発明による演算増幅回路は、第１，第２の
入力段差動増幅回路により信号入力段を相補型回路にす
ると同時に、出力段もｐチャネル出力段ＭＯＳトランジ
スタとｎチャネル出力段ＭＯＳトランジスタによる相補
型回路としている。また第１，第２の入力段差動増幅回
路には、それぞれ第１，第２のカレントミラー回路によ
る能動負荷を設ける。そして、出力段の電流安定化を図
るために、出力段のｐチャネルＭＯＳトランジスタとｎ
チャネルＭＯＳトランジスタの電流を検出する第１，第
２の電流検出回路を設け、それらの検出電流の和に比例
する基準電流が得られるような基準電流源回路を、第
１，第２のカレントミラー回路の共通基準電流源回路と
して構成する。
入力段差動増幅回路により信号入力段を相補型回路にす
ると同時に、出力段もｐチャネル出力段ＭＯＳトランジ
スタとｎチャネル出力段ＭＯＳトランジスタによる相補
型回路としている。また第１，第２の入力段差動増幅回
路には、それぞれ第１，第２のカレントミラー回路によ
る能動負荷を設ける。そして、出力段の電流安定化を図
るために、出力段のｐチャネルＭＯＳトランジスタとｎ
チャネルＭＯＳトランジスタの電流を検出する第１，第
２の電流検出回路を設け、それらの検出電流の和に比例
する基準電流が得られるような基準電流源回路を、第
１，第２のカレントミラー回路の共通基準電流源回路と
して構成する。
【０００９】これにより、この発明の演算増幅回路で
は、出力段の貫通電流が変動しようとすると、第１，第
２のカレントミラー回路の共通基準電流が制御され、例
えば貫通電流が増大する方向であれば、第１，第２の入
力段差動増幅回路ではそれぞれの能動負荷がより深くオ
ンする方向に基準電流が作用し、これにより出力段ｐチ
ャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトラン
ジスタ共にオフする方向にゲートがバイアスされる。即
ち、出力段貫通電流の増大を抑制するフィードバックが
係り、出力電流が安定化されて、暴走等による破壊が確
実に防止される。出力電流の差分に対しては、上述の電
流検出と基準電流制御による負のフィードバックはかか
らないから、演算増幅回路としての増幅率には影響はな
い。
は、出力段の貫通電流が変動しようとすると、第１，第
２のカレントミラー回路の共通基準電流が制御され、例
えば貫通電流が増大する方向であれば、第１，第２の入
力段差動増幅回路ではそれぞれの能動負荷がより深くオ
ンする方向に基準電流が作用し、これにより出力段ｐチ
ャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトラン
ジスタ共にオフする方向にゲートがバイアスされる。即
ち、出力段貫通電流の増大を抑制するフィードバックが
係り、出力電流が安定化されて、暴走等による破壊が確
実に防止される。出力電流の差分に対しては、上述の電
流検出と基準電流制御による負のフィードバックはかか
らないから、演算増幅回路としての増幅率には影響はな
い。
【００１０】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係る演算増幅
回路である。入力段には、共通ソースに定電流源Ｉ２が
設けられ、それぞれのゲートが反転入力端子ＩＮ２，非
反転入力端子ＩＮ１となるｎチャネルの差動ＭＯＳトラ
ンジスタ対Ｑ１，Ｑ３を用いた第１の差動増幅回路１
と、同様に共通ソースに定電流源Ｉ１が設けられ、それ
ぞれのゲートが反転入力端子ＩＮ２，非反転入力端子Ｉ
Ｎ１となるｐチャネルの差動ＭＯＳトランジスタ対Ｑ
２，Ｑ４を用いた第２の差動増幅回路２とが並列接続さ
れて配置されている。
説明する。図１は、この発明の一実施例に係る演算増幅
回路である。入力段には、共通ソースに定電流源Ｉ２が
設けられ、それぞれのゲートが反転入力端子ＩＮ２，非
反転入力端子ＩＮ１となるｎチャネルの差動ＭＯＳトラ
ンジスタ対Ｑ１，Ｑ３を用いた第１の差動増幅回路１
と、同様に共通ソースに定電流源Ｉ１が設けられ、それ
ぞれのゲートが反転入力端子ＩＮ２，非反転入力端子Ｉ
Ｎ１となるｐチャネルの差動ＭＯＳトランジスタ対Ｑ
２，Ｑ４を用いた第２の差動増幅回路２とが並列接続さ
れて配置されている。
【００１１】第１の差動増幅回路１の出力端Ｎ１となる
ＭＯＳトランジスタＱ３のドレイン側には、ｐチャネル
ＭＯＳトランジスタＱ７，Ｑ５により構成された第１の
カレントミラー回路３のＭＯＳトランジスタＱ５が能動
負荷として挿入されている。同様に、第２の差動増幅回
路２の出力端Ｎ２となるＭＯＳトランジスタＱ４のドレ
イン側には、ｎチャネルＭＯＳトランジスタＱ８，Ｑ６
により構成された第２のカレントミラー回路４のＭＯＳ
トランジスタＱ６が能動負荷として挿入されている。
ＭＯＳトランジスタＱ３のドレイン側には、ｐチャネル
ＭＯＳトランジスタＱ７，Ｑ５により構成された第１の
カレントミラー回路３のＭＯＳトランジスタＱ５が能動
負荷として挿入されている。同様に、第２の差動増幅回
路２の出力端Ｎ２となるＭＯＳトランジスタＱ４のドレ
イン側には、ｎチャネルＭＯＳトランジスタＱ８，Ｑ６
により構成された第２のカレントミラー回路４のＭＯＳ
トランジスタＱ６が能動負荷として挿入されている。
【００１２】第１の差動増幅回路１の出力端Ｎ１により
ゲートが制御されるｐチャネルの出力段ＭＯＳトランジ
スタＱ１５と、第２の差動増幅回路２の出力端Ｎ２によ
りゲートが制御されるｎチャネルの出力段ＭＯＳトラン
ジスタＱ１６とがそれぞれ電源ＶDD側，接地ＶSS側に配
置され、ドレインを共通に信号出力端ＯＵＴに接続して
相補型出力回路５が構成されている。
ゲートが制御されるｐチャネルの出力段ＭＯＳトランジ
スタＱ１５と、第２の差動増幅回路２の出力端Ｎ２によ
りゲートが制御されるｎチャネルの出力段ＭＯＳトラン
ジスタＱ１６とがそれぞれ電源ＶDD側，接地ＶSS側に配
置され、ドレインを共通に信号出力端ＯＵＴに接続して
相補型出力回路５が構成されている。
【００１３】第１，第２のカレントミラー回路３，４に
は共通の基準電流源回路８が設けられている。この基準
電流源回路８は、ｐチャネルの出力段ＭＯＳトランジス
タＱ１５の電流量に応じて導通度が制御される、第１の
カレントミラー回路３側のｎチャネルＭＯＳトランジス
タＱ９と、ｎチャネルの出力段ＭＯＳトランジスタＱ１
６の電流量に応じて導通度が制御される、第２のカレン
トミラー回路４側のｐチャネルＭＯＳトランジスタＱ１
０と、これらに直列に挿入された抵抗Ｒ１，Ｒ２とから
構成されている。
は共通の基準電流源回路８が設けられている。この基準
電流源回路８は、ｐチャネルの出力段ＭＯＳトランジス
タＱ１５の電流量に応じて導通度が制御される、第１の
カレントミラー回路３側のｎチャネルＭＯＳトランジス
タＱ９と、ｎチャネルの出力段ＭＯＳトランジスタＱ１
６の電流量に応じて導通度が制御される、第２のカレン
トミラー回路４側のｐチャネルＭＯＳトランジスタＱ１
０と、これらに直列に挿入された抵抗Ｒ１，Ｒ２とから
構成されている。
【００１４】相補型出力回路５の出力段ＭＯＳトランジ
スタＱ１５，Ｑ１６のそれぞれの電流検出を行うため
に、第１，第２の電流検出回路６，７が設けられてい
る。第１の電流検出回路６は、出力段ＭＯＳトランジス
タＱ１５と共通にゲートが駆動され、ソースが電源ＶDD
に接続されて、ＭＯＳトランジスタＱ１５と同じゲート
・ソース間バイアスが与えられるｐチャネルの電流検出
用ＭＯＳトランジスタＱ１１を持つ。同様に第２の電流
検出回路７は、出力段ＭＯＳトランジスタＱ１６と同じ
ゲート・ソース間バイアスが与えられるｎチャネルの電
流検出用ＭＯＳトランジスタＱ１２を有する。
スタＱ１５，Ｑ１６のそれぞれの電流検出を行うため
に、第１，第２の電流検出回路６，７が設けられてい
る。第１の電流検出回路６は、出力段ＭＯＳトランジス
タＱ１５と共通にゲートが駆動され、ソースが電源ＶDD
に接続されて、ＭＯＳトランジスタＱ１５と同じゲート
・ソース間バイアスが与えられるｐチャネルの電流検出
用ＭＯＳトランジスタＱ１１を持つ。同様に第２の電流
検出回路７は、出力段ＭＯＳトランジスタＱ１６と同じ
ゲート・ソース間バイアスが与えられるｎチャネルの電
流検出用ＭＯＳトランジスタＱ１２を有する。
【００１５】電流検出用ＭＯＳトランジスタＱ１１のチ
ャネル幅Ｗ11とチャネル長Ｌ11の比は、出力段ＭＯＳト
ランジスタＱ１５のチャネル幅Ｗ15とチャネル長Ｌ15の
比に対して、下記数１を満たすように、素子寸法が設定
される。但し、Ｎは１より大きい数とする。
ャネル幅Ｗ11とチャネル長Ｌ11の比は、出力段ＭＯＳト
ランジスタＱ１５のチャネル幅Ｗ15とチャネル長Ｌ15の
比に対して、下記数１を満たすように、素子寸法が設定
される。但し、Ｎは１より大きい数とする。
【００１６】
【数１】Ｗ11／Ｌ11＝（Ｗ15／Ｌ15）／Ｎ
【００１７】同様に、電流検出用ＭＯＳトランジスタＱ
１２のチャネル幅Ｗ12とチャネル長Ｌ12の比は、出力段
ＭＯＳトランジスタＱ１６のチャネル幅Ｗ16とチャネル
長Ｌ16の比に対して、下記数２を満たすように、素子寸
法が設定される。
１２のチャネル幅Ｗ12とチャネル長Ｌ12の比は、出力段
ＭＯＳトランジスタＱ１６のチャネル幅Ｗ16とチャネル
長Ｌ16の比に対して、下記数２を満たすように、素子寸
法が設定される。
【００１８】
【数２】Ｗ12／Ｌ12＝（Ｗ16／Ｌ16）／Ｎ
【００１９】一方の電流検出用ＭＯＳトランジスタＱ１
１のドレインは、負荷となる抵抗Ｒ３を介し、ｐチャネ
ルＭＯＳトランジスタＱ１３を介して接地ＶSSに接続さ
れる。他方の電流検出用ＭＯＳトランジスタＱ１２のド
レインも同様に、抵抗Ｒ４を介し、ｎチャネルＭＯＳト
ランジスタＱ１４を介して電源ＶDDに接続される。これ
らのＭＯＳトランジスタＱ１３，Ｑ１４のゲートは、電
源ＶDD−接地ＶSS間を分圧する抵抗Ｒ５，Ｒ６による中
間電位点Ｎ３の電位により制御される。
１のドレインは、負荷となる抵抗Ｒ３を介し、ｐチャネ
ルＭＯＳトランジスタＱ１３を介して接地ＶSSに接続さ
れる。他方の電流検出用ＭＯＳトランジスタＱ１２のド
レインも同様に、抵抗Ｒ４を介し、ｎチャネルＭＯＳト
ランジスタＱ１４を介して電源ＶDDに接続される。これ
らのＭＯＳトランジスタＱ１３，Ｑ１４のゲートは、電
源ＶDD−接地ＶSS間を分圧する抵抗Ｒ５，Ｒ６による中
間電位点Ｎ３の電位により制御される。
【００２０】以上の抵抗Ｒ３とＭＯＳトランジスタＱ１
３の部分、及び抵抗Ｒ４とＭＯＳトランジスタＱ１４の
部分は、それぞれ電流検出用ＭＯＳトランジスタＱ１
１，Ｑ１２による検出電流を電圧値に変換する電流電圧
変換回路となっていて、それぞれの出力ノードＮ４，Ｎ
５がカレントミラー回路３，４の共通基準電流源回路８
におけるＭＯＳトランジスタＱ９，Ｑ１０のゲートに接
続される。
３の部分、及び抵抗Ｒ４とＭＯＳトランジスタＱ１４の
部分は、それぞれ電流検出用ＭＯＳトランジスタＱ１
１，Ｑ１２による検出電流を電圧値に変換する電流電圧
変換回路となっていて、それぞれの出力ノードＮ４，Ｎ
５がカレントミラー回路３，４の共通基準電流源回路８
におけるＭＯＳトランジスタＱ９，Ｑ１０のゲートに接
続される。
【００２１】この様に構成された演算増幅回路の出力電
流安定化の動作を次に説明する。相補型出力回路５のｐ
チャネルＭＯＳトランジスタＱ１５とｎチャネルＭＯＳ
トランジスタＱ１６のコレクタ電流は、それぞれ第１，
第２の電流検出回路６，７により検出される。電流検出
用ＭＯＳトランジスタＱ１１，Ｑ１２のチャネル幅とチ
ャネル長の比がそれぞれ出力段ＭＯＳトランジスタＱ１
５，Ｑ１６のそれに対して、前述のように、１／Ｎに設
定されているから、出力段ＭＯＳトランジスタＱ１５，
Ｑ１６のコレクタ電流の１／Ｎの検出電流で電流検出が
行われる。
流安定化の動作を次に説明する。相補型出力回路５のｐ
チャネルＭＯＳトランジスタＱ１５とｎチャネルＭＯＳ
トランジスタＱ１６のコレクタ電流は、それぞれ第１，
第２の電流検出回路６，７により検出される。電流検出
用ＭＯＳトランジスタＱ１１，Ｑ１２のチャネル幅とチ
ャネル長の比がそれぞれ出力段ＭＯＳトランジスタＱ１
５，Ｑ１６のそれに対して、前述のように、１／Ｎに設
定されているから、出力段ＭＯＳトランジスタＱ１５，
Ｑ１６のコレクタ電流の１／Ｎの検出電流で電流検出が
行われる。
【００２２】基準電流源回路８による基準電流は、これ
らの第１，第２の電流検出回路６，７による検出電流の
和に比例するように可変制御され、これが第１，第２の
カレントミラー回路３，４により、それぞれ第１，第２
の差動増幅回路１，２の能動負荷電流として与えられ
る。従って、例えば相補型出力回路４での貫通電流が増
大すると、これに対応して、第１，第２の差動増幅回路
１，２では能動負荷ＭＯＳトランジスタＱ５，Ｑ６の電
流が増大する方向、即ち、一方の出力端Ｎ１は電位が上
昇し、他方の出力端Ｎ２は電位低下する方向に働く。こ
れにより、出力段ＭＯＳトランジスタＱ１５，Ｑ１６は
共に、オフする方向にゲートがバイアスされて、貫通電
流を減らす方向の負帰還がかかることになる。
らの第１，第２の電流検出回路６，７による検出電流の
和に比例するように可変制御され、これが第１，第２の
カレントミラー回路３，４により、それぞれ第１，第２
の差動増幅回路１，２の能動負荷電流として与えられ
る。従って、例えば相補型出力回路４での貫通電流が増
大すると、これに対応して、第１，第２の差動増幅回路
１，２では能動負荷ＭＯＳトランジスタＱ５，Ｑ６の電
流が増大する方向、即ち、一方の出力端Ｎ１は電位が上
昇し、他方の出力端Ｎ２は電位低下する方向に働く。こ
れにより、出力段ＭＯＳトランジスタＱ１５，Ｑ１６は
共に、オフする方向にゲートがバイアスされて、貫通電
流を減らす方向の負帰還がかかることになる。
【００２３】以上の負帰還動作をより具体的に説明す
る。説明を簡単にするため、次の仮定をおく。先ずＲ５
＝Ｒ６とし、ノードＮ３にはＶDD／２が得られるものと
する。また、Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４とし、ｐチャネル
ＭＯＳトランジスタＱ１０とＱ１３とは同サイズ、ｎチ
ャネルＭＯＳトランジスタＱ９とＱ１４は同サイズとす
る。第１，第２の差動増幅回路１，２の定電流源Ｉ２，
Ｉ１は、Ｉ１＝Ｉ２とする。
る。説明を簡単にするため、次の仮定をおく。先ずＲ５
＝Ｒ６とし、ノードＮ３にはＶDD／２が得られるものと
する。また、Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４とし、ｐチャネル
ＭＯＳトランジスタＱ１０とＱ１３とは同サイズ、ｎチ
ャネルＭＯＳトランジスタＱ９とＱ１４は同サイズとす
る。第１，第２の差動増幅回路１，２の定電流源Ｉ２，
Ｉ１は、Ｉ１＝Ｉ２とする。
【００２４】第１，第２の電流検出回路６，７と基準電
流源回路８の要部の電圧電流の関係を示すと、図２のよ
うになる。第１，第２の電流検出回路６，７による検出
電流が、図示のようにＩ11，Ｉ12としたとき、これらの
電流により、抵抗Ｒ３の両端に電圧ＶR3、ＭＯＳトラン
ジスタＱ１３のゲート・ソース間に電圧ＶT13 、同様に
抵抗Ｒ４の両端に電圧ＶR4、ＭＯＳトランジスタＱ１４
のゲート・ソース間に電圧ＶT14 が発生する。
流源回路８の要部の電圧電流の関係を示すと、図２のよ
うになる。第１，第２の電流検出回路６，７による検出
電流が、図示のようにＩ11，Ｉ12としたとき、これらの
電流により、抵抗Ｒ３の両端に電圧ＶR3、ＭＯＳトラン
ジスタＱ１３のゲート・ソース間に電圧ＶT13 、同様に
抵抗Ｒ４の両端に電圧ＶR4、ＭＯＳトランジスタＱ１４
のゲート・ソース間に電圧ＶT14 が発生する。
【００２５】従って、基準電流源回路８のＭＯＳトラン
ジスタＱ９とＱ１０のゲート間には、下記数３の電圧が
かかる。
ジスタＱ９とＱ１０のゲート間には、下記数３の電圧が
かかる。
【００２６】
【数３】ＶR3＋ＶT13 ＋ＶT14 ＋ＶR4
【００２７】また、基準電流源回路８のＭＯＳトランジ
スタＱ９のゲート・ソース間電圧をＶT9，ＭＯＳトラン
ジスタＱ１０のゲート・ソース間電圧をＶT10 、抵抗Ｒ
１，Ｒ２の両端電圧をそれぞれ、ＶR1，ＶR2とすると、
数３との関係で次の数４が得られる。
スタＱ９のゲート・ソース間電圧をＶT9，ＭＯＳトラン
ジスタＱ１０のゲート・ソース間電圧をＶT10 、抵抗Ｒ
１，Ｒ２の両端電圧をそれぞれ、ＶR1，ＶR2とすると、
数３との関係で次の数４が得られる。
【００２８】
【数４】ＶT9＋ＶR1＋ＶR2＋ＶT10 ＝ＶR3＋ＶT13 ＋Ｖ
T14 ＋ＶR4
T14 ＋ＶR4
【００２９】先に説明した素子寸法の関係から、ＶT13
＝ＶT10 、ＶT14 ＝ＶT9であるから、数４は、次の数５
に書き換えられる。
＝ＶT10 、ＶT14 ＝ＶT9であるから、数４は、次の数５
に書き換えられる。
【００３０】
【数５】ＶR1＋ＶR2＝ＶR3＋ＶR4
【００３１】また、基準電流源回路８のＭＯＳトランジ
スタＱ９，Ｑ１０の電流をＩ9 ，Ｉ10とすると、数５か
ら、下記数６の関係が得られる。
スタＱ９，Ｑ１０の電流をＩ9 ，Ｉ10とすると、数５か
ら、下記数６の関係が得られる。
【００３２】
【数６】 Ｒ1 ・Ｉ9 ＋Ｒ2 ・Ｉ10＝Ｒ3 ・Ｉ11＋Ｒ4 ・Ｉ12
【００３３】ところで、電流Ｉ9 ，Ｉ10は他に分岐路が
ないから、Ｉ9 ＝Ｉ10であり、また前述のようにＲ１＝
Ｒ２＝Ｒ３＝Ｒ４とすると、数６から次の数７が得られ
る。
ないから、Ｉ9 ＝Ｉ10であり、また前述のようにＲ１＝
Ｒ２＝Ｒ３＝Ｒ４とすると、数６から次の数７が得られ
る。
【００３４】
【数７】Ｉ9 ＝Ｉ10＝（Ｉ10＋Ｉ12）／２
【００３５】以上により、第１，第２のカレントミラー
回路３，４の共通の基準電流Ｉ9 ＝Ｉ10は、第１，第２
の電流検出回路６，７による検出電流Ｉ11，Ｉ12の和に
比例した値になる。検出電流Ｉ11，Ｉ12はそれぞれ、出
力段ＭＯＳトランジスタＱ１５，Ｑ１６のコレクタ電流
に比例したものであるから、言い換えれば、共通の基準
電流Ｉ9 ＝Ｉ10は、出力段の貫通電流に比例したものと
なる。
回路３，４の共通の基準電流Ｉ9 ＝Ｉ10は、第１，第２
の電流検出回路６，７による検出電流Ｉ11，Ｉ12の和に
比例した値になる。検出電流Ｉ11，Ｉ12はそれぞれ、出
力段ＭＯＳトランジスタＱ１５，Ｑ１６のコレクタ電流
に比例したものであるから、言い換えれば、共通の基準
電流Ｉ9 ＝Ｉ10は、出力段の貫通電流に比例したものと
なる。
【００３６】この様にして相補型出力回路５の貫通電流
に応じて制御される基準電流が第１，第２の差動増幅回
路１，２の能動負荷電流として与えられるから、貫通電
流が増大した場合には、第１，第２の差動増幅回路１，
２のＭＯＳトランジスタＱ５，Ｑ６が共に深くオンする
方向に働き、相補型出力回路５の貫通電流を抑えるよう
に負のフィードバックがかかる。第１，第２の差動増幅
回路１，２はそれぞれ定電流源Ｉ２，Ｉ１により一定電
流が流れるように設定されているから、結局これらに一
定の能動負荷電流が流れるように、相補型出力回路５の
貫通電流が制御されることになる。
に応じて制御される基準電流が第１，第２の差動増幅回
路１，２の能動負荷電流として与えられるから、貫通電
流が増大した場合には、第１，第２の差動増幅回路１，
２のＭＯＳトランジスタＱ５，Ｑ６が共に深くオンする
方向に働き、相補型出力回路５の貫通電流を抑えるよう
に負のフィードバックがかかる。第１，第２の差動増幅
回路１，２はそれぞれ定電流源Ｉ２，Ｉ１により一定電
流が流れるように設定されているから、結局これらに一
定の能動負荷電流が流れるように、相補型出力回路５の
貫通電流が制御されることになる。
【００３７】例えば、この演算増幅回路の出力電位が電
源ＶDDのほぼ中間電位にあるとすると、検出電流はＩ11
＝Ｉ12である。また、第１，第２の差動増幅回路１，２
の能動負荷トランジスタＱ５，Ｑ６の電流ＩQ5，ＩQ6は
それぞれ、カレントミラー回路３，４により、ＩQ5＝Ｉ
9 ，ＩQ6＝Ｉ10であり、且つＩ9 ＝Ｉ10であるから、差
動トランジスタ対のそれぞれ一方のトランジスタＱ３，
Ｑ４の電流ＩQ3，ＩQ4は、下記数８となる。
源ＶDDのほぼ中間電位にあるとすると、検出電流はＩ11
＝Ｉ12である。また、第１，第２の差動増幅回路１，２
の能動負荷トランジスタＱ５，Ｑ６の電流ＩQ5，ＩQ6は
それぞれ、カレントミラー回路３，４により、ＩQ5＝Ｉ
9 ，ＩQ6＝Ｉ10であり、且つＩ9 ＝Ｉ10であるから、差
動トランジスタ対のそれぞれ一方のトランジスタＱ３，
Ｑ４の電流ＩQ3，ＩQ4は、下記数８となる。
【００３８】
【数８】ＩQ3＝Ｉ11＝Ｉ12＝ＩQ4
【００３９】即ち、検出電流Ｉ11，Ｉ12が初段の差動増
幅回路１，２の電流ＩQ3，ＩQ4と等しい状態、言い換え
れば、出力段ＭＯＳトランジスタＱ１５，Ｑ１６の電流
はこれらのＮ倍の値で安定化されていることになる。
幅回路１，２の電流ＩQ3，ＩQ4と等しい状態、言い換え
れば、出力段ＭＯＳトランジスタＱ１５，Ｑ１６の電流
はこれらのＮ倍の値で安定化されていることになる。
【００４０】以上の説明から容易に明らかなように、第
１，第２の電流検出回路６，７及び基準電圧源回路８
は、相補型出力回路５のＭＯＳトランジスタＱ１５，Ｑ
１６の電流の差成分に関しては不帰還作用を有しないか
ら、差動入力信号に対する増幅率に影響はない。例え
ば、一方の入力端ＩＮ１の電位が他方の入力端ＩＮ２に
対して上昇すると、第１の差動増幅回路１では出力端Ｎ
１が電位低下して出力段ＭＯＳトランジスタＱ１５をオ
ンにする方向に作用し、第２の差動増幅回路２では出力
端Ｎ２が電位低下して出力ＭＯＳトランジスタＱ１６を
オフにする方向に作用する結果、信号出力端ＯＵＴの電
位が上昇するという、出力段プッシュプル動作の差動増
幅が行われる。
１，第２の電流検出回路６，７及び基準電圧源回路８
は、相補型出力回路５のＭＯＳトランジスタＱ１５，Ｑ
１６の電流の差成分に関しては不帰還作用を有しないか
ら、差動入力信号に対する増幅率に影響はない。例え
ば、一方の入力端ＩＮ１の電位が他方の入力端ＩＮ２に
対して上昇すると、第１の差動増幅回路１では出力端Ｎ
１が電位低下して出力段ＭＯＳトランジスタＱ１５をオ
ンにする方向に作用し、第２の差動増幅回路２では出力
端Ｎ２が電位低下して出力ＭＯＳトランジスタＱ１６を
オフにする方向に作用する結果、信号出力端ＯＵＴの電
位が上昇するという、出力段プッシュプル動作の差動増
幅が行われる。
【００４１】
【発明の効果】以上述べたようにこの発明によれば、出
力段を相補型回路として、出力段の電流検出を行い、初
段の差動増幅回路に出力段の貫通電流の変動を抑制する
ような帰還を行うことにより、プッシュプル動作の演算
増幅回路について出力段電流の安定化機能を持たせるこ
とができる。
力段を相補型回路として、出力段の電流検出を行い、初
段の差動増幅回路に出力段の貫通電流の変動を抑制する
ような帰還を行うことにより、プッシュプル動作の演算
増幅回路について出力段電流の安定化機能を持たせるこ
とができる。
【図１】 この発明の一実施例に係る演算増幅回路を示
す。
す。
【図２】 同実施例の電流制御の動作を説明する為の図
である。
である。
【図３】 従来の演算増幅回路を示す。
【図４】 図３の回路を併設した演算増幅回路を示す。
１…第１の入力段差動増幅回路、２…第１の入力段差動
増幅回路、３…第１のカレントミラー回路、４…第２の
カレントミラー回路、５…相補型出力回路、６…第１の
電流検出回路、７…第２の電流検出回路、８…基準電流
源回路。
増幅回路、３…第１のカレントミラー回路、４…第２の
カレントミラー回路、５…相補型出力回路、６…第１の
電流検出回路、７…第２の電流検出回路、８…基準電流
源回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 17/687 Ｆ 19/0948 19/094 Ｂ (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/16 H03F 3/45
Claims (2)
- 【請求項１】 ｎチャネルの差動ＭＯＳトランジスタ対
とｐチャネルの第１のカレントミラー回路による能動負
荷を有する第１の入力段差動増幅回路と、 ｐチャネルの差動ＭＯＳトランジスタ対とｎチャネルの
第２のカレントミラー回路による能動負荷を有する、前
記第１の入力段差動増幅回路と並列接続された第２の入
力段差動増幅回路と、 前記第１の入力段差動増幅回路の出力によりゲートが制
御され、ドレインが信号出力端に接続されたｐチャネル
の出力段ＭＯＳトランジスタ及び前記第２の入力段差動
増幅回路の出力によりゲートが制御され、ドレインが前
記信号出力端に接続されたｎチャネルの出力段ＭＯＳト
ランジスタを有する相補型出力回路と、 前記ｐチャネルの出力段ＭＯＳトランジスタと同じゲー
ト・ソース間バイアスが与えられるｐチャネルの電流検
出用ＭＯＳトランジスタを用いて前記ｐチャネルの出力
段ＭＯＳトランジスタの電流に比例する検出電流を得る
第１の電流検出回路と、 前記ｎチャネルの出力段ＭＯＳトランジスタと同じゲー
ト・ソース間バイアスが与えられるｎチャネルの電流検
出用ＭＯＳトランジスタを用いて前記ｎチャネルの出力
段ＭＯＳトランジスタの電流に比例する検出電流を得る
第２の電流検出回路と、 前記第１，第２の電流検出回路の出力によりそれぞれ制
御される電流源ＭＯＳトランジスタを有し、前記第１，
第２のカレントミラー回路の共通基準電流として前記第
１，第２の電流検出回路による検出電流の和に比例する
基準電流を得る基準電流源回路とを有することを特徴と
する演算増幅回路。 - 【請求項２】 前記第１の電流検出回路は、前記ｐチャ
ネルの電流検出用ＭＯＳトランジスタのチャネル幅とチ
ャネル長の比が前記ｐチャネルの出力段ＭＯＳトランジ
スタのチャネル幅とチャネル長の比の１／Ｎ（但し、Ｎ
＞１）に設定されて、前記ｐチャネルの出力段ＭＯＳト
ランジスタのコレクタ電流の１／Ｎの検出電流を得るも
のであり、 前記第２の電流検出回路は、前記ｎチャネルの電流検出
用ＭＯＳトランジスタのチャネル幅とチャネル長の比が
前記ｎチャネルの出力段ＭＯＳトランジスタのチャネル
幅とチャネル長の比の１／Ｎに設定されて、前記ｎチャ
ネルの出力段ＭＯＳトランジスタのコレクタ電流の１／
Ｎの検出電流を得るものであることを特徴とする請求項
１記載の演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7134827A JP2877033B2 (ja) | 1995-05-08 | 1995-05-08 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7134827A JP2877033B2 (ja) | 1995-05-08 | 1995-05-08 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307224A JPH08307224A (ja) | 1996-11-22 |
| JP2877033B2 true JP2877033B2 (ja) | 1999-03-31 |
Family
ID=15137404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7134827A Expired - Fee Related JP2877033B2 (ja) | 1995-05-08 | 1995-05-08 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877033B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3452004B2 (ja) * | 1999-12-02 | 2003-09-29 | ヤマハ株式会社 | 差動増幅回路 |
| JP3475903B2 (ja) | 2000-03-31 | 2003-12-10 | セイコーエプソン株式会社 | 差動増幅装置、半導体装置、電源回路及びそれを用いた電子機器 |
| JP2003060452A (ja) | 2001-08-20 | 2003-02-28 | Denso Corp | オペアンプ回路 |
| JP3882694B2 (ja) | 2002-06-28 | 2007-02-21 | 株式会社デンソー | 演算増幅回路 |
| JP3945340B2 (ja) | 2002-08-05 | 2007-07-18 | 株式会社デンソー | 演算増幅器 |
| JP4023276B2 (ja) | 2002-09-30 | 2007-12-19 | 株式会社デンソー | 駆動回路 |
-
1995
- 1995-05-08 JP JP7134827A patent/JP2877033B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08307224A (ja) | 1996-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4333058A (en) | Operational amplifier employing complementary field-effect transistors | |
| JP3251019B2 (ja) | 低インピーダンスｃｍｏｓ出力段および方法 | |
| US6437645B1 (en) | Slew rate boost circuitry and method | |
| JP2885120B2 (ja) | 演算増幅器 | |
| US5574401A (en) | Large common mode input range CMOS amplifier | |
| US5475343A (en) | Class AB complementary output stage | |
| US6525608B2 (en) | High gain, high bandwidth, fully differential amplifier | |
| US5900783A (en) | Low voltage class AB output stage CMOS operational amplifiers | |
| US7098736B2 (en) | Amplifier circuit | |
| JP2877033B2 (ja) | 演算増幅回路 | |
| JPH06216666A (ja) | 差動増幅器 | |
| US4749955A (en) | Low voltage comparator circuit | |
| US5162751A (en) | Amplifier arrangement | |
| KR100574969B1 (ko) | 향상된 이득을 가지는 조절된 캐스코드 증폭 회로 | |
| US11742812B2 (en) | Output pole-compensated operational amplifier | |
| JPH0618293B2 (ja) | 演算増幅器 | |
| US20020005757A1 (en) | Fully differential operational amplifier of the folded cascode type | |
| JP3341945B2 (ja) | 演算増幅器 | |
| JPH07249946A (ja) | Ａｂ級プッシュプル駆動回路、その駆動方法及びこれを用いたａｂ級電子回路 | |
| US6542034B2 (en) | Operational amplifier with high gain and symmetrical output-current capability | |
| US20050275464A1 (en) | Transistor amplifying stage | |
| JPH06216662A (ja) | 増幅器の位相補償回路 | |
| JP2002164748A (ja) | 増幅回路 | |
| JP2002057534A (ja) | 増幅回路 | |
| JPH09219629A (ja) | 演算増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090122 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100122 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110122 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120122 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |