JP2844085B2 - 回路基板及び半導体素子の実装方法 - Google Patents
回路基板及び半導体素子の実装方法Info
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- JP2844085B2 JP2844085B2 JP18807089A JP18807089A JP2844085B2 JP 2844085 B2 JP2844085 B2 JP 2844085B2 JP 18807089 A JP18807089 A JP 18807089A JP 18807089 A JP18807089 A JP 18807089A JP 2844085 B2 JP2844085 B2 JP 2844085B2
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- sealing frame
- circuit board
- reinforcing plate
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- H10W90/724—
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- H10W90/754—
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- Structure Of Printed Boards (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Credit Cards Or The Like (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばICカードのような携帯型電子機器に
用いられる極めて厚みの薄い回路基板に搭載される半導
体素子を外圧から保護するための回路基板の構造に関す
る。
用いられる極めて厚みの薄い回路基板に搭載される半導
体素子を外圧から保護するための回路基板の構造に関す
る。
回路基板に搭載する半導体素子を外圧から保護するた
め、前記半導体素子を密封してなる回路基板において、
前記半導体素子の搭載領域近傍にスリットを設けること
によりなされる。この構造によれば、回路基板に外部か
ら力が作用したとき、前記スリット部に応力が集中する
ので半導体素子に作用する力が減少され、該素子のワ
レ，クラック等の発生を防止できるものである。
め、前記半導体素子を密封してなる回路基板において、
前記半導体素子の搭載領域近傍にスリットを設けること
によりなされる。この構造によれば、回路基板に外部か
ら力が作用したとき、前記スリット部に応力が集中する
ので半導体素子に作用する力が減少され、該素子のワ
レ，クラック等の発生を防止できるものである。
ICカードのような薄型の携帯型電子機器に使用される
回路基板は、第２図（ａ）〜（ｃ）に示すようにその薄
型の要求から搭載する素子を、いわゆるチップオンボー
ドで実装する方法が採用されている。また、このような
薄型の携帯型電子機器では、携帯に際してたえず外部か
ら力を受ける機会にさらされており、外圧により半導体
素子４と封止剤16よりなるパッケージ本体が湾曲する現
象が起きるので、内蔵された半導体素子４をこの外圧か
ら保持するため、回路基板12に補強板13を積層し剛性を
高める構造としていた。ここで、補強板13という表現を
用いているが、機能的には前記半導体素子４を封止剤16
で密封するための例えば封止枠15を設けた構造をとる場
合もあるし、回路パターン19が形成された基板12を兼ね
て回路パターン19と半導体素子４とをワイヤー17で結線
し、積層される場合もある。
回路基板は、第２図（ａ）〜（ｃ）に示すようにその薄
型の要求から搭載する素子を、いわゆるチップオンボー
ドで実装する方法が採用されている。また、このような
薄型の携帯型電子機器では、携帯に際してたえず外部か
ら力を受ける機会にさらされており、外圧により半導体
素子４と封止剤16よりなるパッケージ本体が湾曲する現
象が起きるので、内蔵された半導体素子４をこの外圧か
ら保持するため、回路基板12に補強板13を積層し剛性を
高める構造としていた。ここで、補強板13という表現を
用いているが、機能的には前記半導体素子４を封止剤16
で密封するための例えば封止枠15を設けた構造をとる場
合もあるし、回路パターン19が形成された基板12を兼ね
て回路パターン19と半導体素子４とをワイヤー17で結線
し、積層される場合もある。
前記のように、補強板13を積層し剛性を高くしても応
力を受けたときに半導体素子４を含むパッケージが湾曲
する現象は避けられず、搭載された半導体素子４には依
然としてワレ，クラック等が発生していた。この理由を
第２図に従って説明する。第２図（ａ）は封止枠15を設
けた補強板13を基板12と積層した従来の回路基板11の部
分平面図であり、第２図（ｂ）は同図（ａ）のＡ−Ａ断
面図、第２図（ｃ）は同図（ｂ）において回路基板11の
下部から上方に向かって力Ｆが作用し、回路基板11が湾
曲した状態を示している。同図において、力Ｆにより、
回路基板11が湾曲したとき、基板12に搭載された半導体
素子４を厚み方向に折り曲げようとする力が作用するが
加わる力Ｆが基板12に搭載された半導体素子４の剛性を
超えたとき、半導体素子４にはクラック８やワレが発生
することとなる。このように、従来の回路基板11の構造
においては、作用する力Ｆが半導体素子４の剛性を超え
たとき、該素子はワレやクラックを生じてしまうという
問題点があった。
力を受けたときに半導体素子４を含むパッケージが湾曲
する現象は避けられず、搭載された半導体素子４には依
然としてワレ，クラック等が発生していた。この理由を
第２図に従って説明する。第２図（ａ）は封止枠15を設
けた補強板13を基板12と積層した従来の回路基板11の部
分平面図であり、第２図（ｂ）は同図（ａ）のＡ−Ａ断
面図、第２図（ｃ）は同図（ｂ）において回路基板11の
下部から上方に向かって力Ｆが作用し、回路基板11が湾
曲した状態を示している。同図において、力Ｆにより、
回路基板11が湾曲したとき、基板12に搭載された半導体
素子４を厚み方向に折り曲げようとする力が作用するが
加わる力Ｆが基板12に搭載された半導体素子４の剛性を
超えたとき、半導体素子４にはクラック８やワレが発生
することとなる。このように、従来の回路基板11の構造
においては、作用する力Ｆが半導体素子４の剛性を超え
たとき、該素子はワレやクラックを生じてしまうという
問題点があった。
このような問題点を解決するために、本発明は補強板
の封止枠の周囲にスリットを設けておき、スリットを設
けた補強板を基板に積層することにより、半導体にクラ
ック，ワレを発生しないようにしたものである。
の封止枠の周囲にスリットを設けておき、スリットを設
けた補強板を基板に積層することにより、半導体にクラ
ック，ワレを発生しないようにしたものである。
回路基板に外力Ｆが作用すると回路基板は湾曲を呈す
るが、補強板に設けられたスリット18により、この部分
のみ他より剛性が低くなるため応力が集中する。従って
回路基板11の湾曲形状はスリット部近傍は変形量が大き
いが、半導体素子４が搭載された領域部は変形量が少な
い。即ち、半導体素子４に加わる力は非常に少ないもの
となるため、該素子のワレ，クラック等の発生を防止す
ることができるものである。
るが、補強板に設けられたスリット18により、この部分
のみ他より剛性が低くなるため応力が集中する。従って
回路基板11の湾曲形状はスリット部近傍は変形量が大き
いが、半導体素子４が搭載された領域部は変形量が少な
い。即ち、半導体素子４に加わる力は非常に少ないもの
となるため、該素子のワレ，クラック等の発生を防止す
ることができるものである。
つまり、回路基板を湾曲させる力が作用しても補強板
に設けられたスリット部に応力が集中するため、半導体
素子に作用する応力は分散される。よって、該素子は外
圧から保護される。
に設けられたスリット部に応力が集中するため、半導体
素子に作用する応力は分散される。よって、該素子は外
圧から保護される。
本発明の一実施例を第１図（ａ）、第１図（ｂ）に従
って説明する。材料厚み0.1mm、銅箔厚み18μｍの両面
銅張積層板に所定の回路導体パターン19を形成した基板
12に、半導体素子４（サイズ5.4mm×5.4mm）を載置し、
前記半導体素子４の電極と基板12の導体パターン19をワ
イヤーボンディング法によりワイヤー17で接続した。一
方、基板12と同等の形状に外形加工し、封止枠15として
8.4mm×8.4mmのサイズにマド抜き加工し、更に、前記封
止枠15の周囲にスリット18を封止枠15の各辺に沿って４
ケ所設けた補強板13を用意し、前記基板12に接着材を介
して積層した。更に、封止枠15内に樹脂を充填し硬化さ
せたのち本発明による回路基板11を得た。なお、前記ス
リット18の幅は1mmとした。また、補強板13の厚さはパ
ッケージの総厚の規制から、0.3mmとした。補強板13の
材質はガラスエポキシ樹脂を使用したが、その他、トリ
アジン変性樹脂、紙フェノール、紙エポキシその他の複
合材料、あるいはステンレス等の金属材料などでもよ
い。なお本発明ではスリットとしているが、スリットに
限るものではなく、要は搭載した素子に加わる応力を分
散し、素子を保護できる構造を提供できるものであれば
よい。また、スリットは部材を貫通して形成しても非貫
通で形成してもどちらでもよいのは勿論のことである。
第３図（ａ），（ｂ），（ｃ）に本発明の他の実施例の
数例を示す。
って説明する。材料厚み0.1mm、銅箔厚み18μｍの両面
銅張積層板に所定の回路導体パターン19を形成した基板
12に、半導体素子４（サイズ5.4mm×5.4mm）を載置し、
前記半導体素子４の電極と基板12の導体パターン19をワ
イヤーボンディング法によりワイヤー17で接続した。一
方、基板12と同等の形状に外形加工し、封止枠15として
8.4mm×8.4mmのサイズにマド抜き加工し、更に、前記封
止枠15の周囲にスリット18を封止枠15の各辺に沿って４
ケ所設けた補強板13を用意し、前記基板12に接着材を介
して積層した。更に、封止枠15内に樹脂を充填し硬化さ
せたのち本発明による回路基板11を得た。なお、前記ス
リット18の幅は1mmとした。また、補強板13の厚さはパ
ッケージの総厚の規制から、0.3mmとした。補強板13の
材質はガラスエポキシ樹脂を使用したが、その他、トリ
アジン変性樹脂、紙フェノール、紙エポキシその他の複
合材料、あるいはステンレス等の金属材料などでもよ
い。なお本発明ではスリットとしているが、スリットに
限るものではなく、要は搭載した素子に加わる応力を分
散し、素子を保護できる構造を提供できるものであれば
よい。また、スリットは部材を貫通して形成しても非貫
通で形成してもどちらでもよいのは勿論のことである。
第３図（ａ），（ｂ），（ｃ）に本発明の他の実施例の
数例を示す。
第３図（ａ）は半導体４を封止してある封止枠15の周
辺に複数の穴21を設けたものであり、第３図（ｂ）はス
リット18を封止枠15の辺に沿ってＬ字状に設けたもので
あり、第３図（ｃ）はスリット18を封止枠15の辺に対し
て90°ずらしてＬ字状に設けたものである。
辺に複数の穴21を設けたものであり、第３図（ｂ）はス
リット18を封止枠15の辺に沿ってＬ字状に設けたもので
あり、第３図（ｃ）はスリット18を封止枠15の辺に対し
て90°ずらしてＬ字状に設けたものである。
以上述べたとおり、基板に積層する補強板にスリット
を設ける構造としているが、補強板に限るものではな
く、密封実装した半導体素子の搭載領域の近傍であれ
ば、回路基板を構成する部材のいずれに設けられていて
もよく、スリットが設けられる構成部材を特定するもの
ではない。又、表裏に関係なく、スリットを設ける事は
可能である。
を設ける構造としているが、補強板に限るものではな
く、密封実装した半導体素子の搭載領域の近傍であれ
ば、回路基板を構成する部材のいずれに設けられていて
もよく、スリットが設けられる構成部材を特定するもの
ではない。又、表裏に関係なく、スリットを設ける事は
可能である。
その実施例を第４図（ａ）〜（ｃ）に示す。第４図
（ａ）は補強板がないものの例で、基板12にワイヤ17で
結線した半導体４が載置されている。半導体４は封止剤
16にて封止されている。スリット18は、半導体４を封止
している封止剤16の周辺に設けてある。第４図（ｂ）は
半導体４を基板12にバンプ36にて結線される。第４図
（ｂ）の実施例は基板12上の封止剤16の周囲に凹部20を
設け、スリットの代用をしているものである。第４図
（ｃ）の実施例は基板12の裏側に凹部20を設けたもので
ある。
（ａ）は補強板がないものの例で、基板12にワイヤ17で
結線した半導体４が載置されている。半導体４は封止剤
16にて封止されている。スリット18は、半導体４を封止
している封止剤16の周辺に設けてある。第４図（ｂ）は
半導体４を基板12にバンプ36にて結線される。第４図
（ｂ）の実施例は基板12上の封止剤16の周囲に凹部20を
設け、スリットの代用をしているものである。第４図
（ｃ）の実施例は基板12の裏側に凹部20を設けたもので
ある。
更に、本実施例では基板に補強板を積層した構造とし
て示しているが、半導体素子を密封実装した単層の回路
基板であってもよく、この場合は前記半導体素子の搭載
領域近傍の前記回路基板にスリットを設けるものであ
る。
て示しているが、半導体素子を密封実装した単層の回路
基板であってもよく、この場合は前記半導体素子の搭載
領域近傍の前記回路基板にスリットを設けるものであ
る。
本発明により、回路基板に搭載された半導体素子が外
圧から保護されるため、ICカードのような薄型の携帯型
電子機器の信頼性向上に大きな効果がある。
圧から保護されるため、ICカードのような薄型の携帯型
電子機器の信頼性向上に大きな効果がある。
第１図（ａ）は本発明による一実施例を示す回路基板の
部分平面図、第１図（ｂ）は同図（ａ）のＢ−Ｂ断面
図、第１図（ｃ）は同図（ｂ）の回路基板の湾曲状態
図、第２図（ａ）は従来の回路基板の部分平面図、第２
図（ｂ）は同図（ａ）のＡ−Ａ断面図、第２図（ｃ）は
同図（ｂ）の回路基板の湾曲状態図、第３図（ａ）乃至
（ｃ）は本発明によるスリット形状の他の実施例を示す
部分平面図、第４図（ａ）乃至（ｃ）は本発明による回
路基板の構造の他の実施例を示す断面図である。 ４……半導体素子 ８……クラック 11……回路基板 12……基板 13……補強板 15……封止枠 16……封止剤 17……ワイヤー 18……スリット 19……導体パターン 20……凹部 21……穴 36……バンプ
部分平面図、第１図（ｂ）は同図（ａ）のＢ−Ｂ断面
図、第１図（ｃ）は同図（ｂ）の回路基板の湾曲状態
図、第２図（ａ）は従来の回路基板の部分平面図、第２
図（ｂ）は同図（ａ）のＡ−Ａ断面図、第２図（ｃ）は
同図（ｂ）の回路基板の湾曲状態図、第３図（ａ）乃至
（ｃ）は本発明によるスリット形状の他の実施例を示す
部分平面図、第４図（ａ）乃至（ｃ）は本発明による回
路基板の構造の他の実施例を示す断面図である。 ４……半導体素子 ８……クラック 11……回路基板 12……基板 13……補強板 15……封止枠 16……封止剤 17……ワイヤー 18……スリット 19……導体パターン 20……凹部 21……穴 36……バンプ
Claims (6)
- 【請求項１】基板に半導体素子を有し、 前記基板の表面に前記半導体に離間して、前記半導体素
子の上面の端子とワイヤーを介して電気的に導通を取る
導体パターンと、 前記半導体素子の外周部に離間して、前記導体パターン
上に封止剤の流出を防止する複数の封止枠を有し、 前記封止枠の前記半導体素子と向かい合う側と反対側に
離間した前記導体パターン上に補強板を有し、 前記半導体素子の上面と前記封止枠の前記半導体素子と
向かい合う側の側面に前記半導体素子と前記ワイヤーを
封止する封止剤を有する回路基板。 - 【請求項２】前記基板の前記封止枠と前記補強板の間
に、凹部を有する請求項１記載の回路基板。 - 【請求項３】前記基板の前記封止枠と前記補強板の間
に、複数の穴を有する請求項１記載の回路基板。 - 【請求項４】前記封止枠が前記半導体素子の一つの側面
に向かい合うＬ字型の第１の封止枠と、前記前記半導体
素子を中心として前記第１の封止枠に対称となる第２の
Ｌ字型の封止枠からなる請求項１記載の回路基板。 - 【請求項５】基板上に半導体素子と前記半導体素子に離
間した導体パターンを設け、 前記導体パターン上の前記半導体素子に向かい合う側に
封止枠を設け、 前記半導体素子の上面の端子と前記導体パターンをワイ
ヤーで電気的に接続し、 前記封止枠と前記半導体素子を封止し、 前記導体パターン上に前記封止枠と離間して補強板を設
け、前記導体パターン上の前記封止枠と前記補強板間に
基板変形時の応力を緩和するスリットを設ける半導体素
子の実装方法。 - 【請求項６】基板上に半導体素子と前記半導体素子に離
間した導体パターンを設け、 前記導体パターン上の前記半導体素子に向かい合う側に
封止枠を設け、 前記半導体素子の上面の端子と前記導体パターンをワイ
ヤーで電気的に接続し、 前記封止枠と前記半導体素子を封止し、 前記導体パターン上に前記封止枠と離間して補強板を設
け、前記導体パターン上の前記封止枠と前記補強板間に
基板変形時の応力を緩和するスリットを設ける回路基板
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18807089A JP2844085B2 (ja) | 1989-07-20 | 1989-07-20 | 回路基板及び半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18807089A JP2844085B2 (ja) | 1989-07-20 | 1989-07-20 | 回路基板及び半導体素子の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0352255A JPH0352255A (ja) | 1991-03-06 |
| JP2844085B2 true JP2844085B2 (ja) | 1999-01-06 |
Family
ID=16217184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18807089A Expired - Fee Related JP2844085B2 (ja) | 1989-07-20 | 1989-07-20 | 回路基板及び半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844085B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019113683A1 (en) * | 2017-12-15 | 2019-06-20 | 2449049 Ontario Inc. | Printed circuit board with stress relief zones for component and solder joint |
| KR20210042316A (ko) * | 2018-08-10 | 2021-04-19 | 니타 가부시키가이샤 | Ｉｃ 태그 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540993U (ja) * | 1991-10-23 | 1993-06-01 | 能美防災株式会社 | 火災報知装置のプリント基板 |
| JP4580509B2 (ja) * | 2000-06-14 | 2010-11-17 | 大日本印刷株式会社 | カード固定台紙に固定された板状枠体付きｉｃキャリア |
| JP2003044816A (ja) * | 2001-07-31 | 2003-02-14 | Toppan Forms Co Ltd | Ｉｃカード |
| WO2003093025A1 (en) | 2002-04-30 | 2003-11-13 | Max Co., Ltd. | Binder and binding device |
| JP2005346559A (ja) * | 2004-06-04 | 2005-12-15 | Nittoku Eng Co Ltd | Ｉｃモジュールおよびその製造方法 |
| JP4779826B2 (ja) * | 2006-06-29 | 2011-09-28 | パナソニック株式会社 | フレキシブルプリント基板 |
| JP5184115B2 (ja) * | 2008-01-31 | 2013-04-17 | 日東電工株式会社 | 配線回路基板およびその製造方法 |
| JP2009182228A (ja) * | 2008-01-31 | 2009-08-13 | Nitto Denko Corp | 配線回路基板およびその製造方法 |
| JP5129783B2 (ja) * | 2009-06-02 | 2013-01-30 | 日本特殊陶業株式会社 | 補強材付き配線基板及びその製造方法 |
| JP2011152502A (ja) * | 2010-01-26 | 2011-08-11 | Panasonic Electric Works Co Ltd | 静電霧化装置 |
| JP5556550B2 (ja) * | 2010-09-30 | 2014-07-23 | 凸版印刷株式会社 | 高強度ｉｃカード |
| JP5575730B2 (ja) * | 2011-11-15 | 2014-08-20 | 日本電信電話株式会社 | 半導体装置用多層配線基板 |
| JP6497942B2 (ja) * | 2015-01-13 | 2019-04-10 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
| JP2017063077A (ja) * | 2015-09-24 | 2017-03-30 | 本田技研工業株式会社 | 多極コネクタが実装される回路基板 |
| US10032104B2 (en) | 2016-06-02 | 2018-07-24 | Fujitsu Limited | RFID tag |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5113612B2 (ja) * | 1972-02-21 | 1976-05-01 | ||
| JPS5794954U (ja) * | 1980-12-01 | 1982-06-11 |
-
1989
- 1989-07-20 JP JP18807089A patent/JP2844085B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019113683A1 (en) * | 2017-12-15 | 2019-06-20 | 2449049 Ontario Inc. | Printed circuit board with stress relief zones for component and solder joint |
| US10880995B2 (en) | 2017-12-15 | 2020-12-29 | 2449049 Ontario Inc. | Printed circuit board with stress relief zones for component and solder joint protection |
| KR20210042316A (ko) * | 2018-08-10 | 2021-04-19 | 니타 가부시키가이샤 | Ｉｃ 태그 |
| KR102757130B1 (ko) * | 2018-08-10 | 2025-01-21 | 니타 가부시키가이샤 | Ｉｃ 태그 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0352255A (ja) | 1991-03-06 |
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