JP2728155B2

JP2728155B2 - 通信制御装置

Info

Publication number: JP2728155B2
Application number: JP3336905A
Authority: JP
Inventors: 純一三戸
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-12-19
Filing date: 1991-12-19
Publication date: 1998-03-18
Anticipated expiration: 2013-03-18
Also published as: DE69230821T2; DE69230821D1; JPH05175999A; US5507004A; EP0550864A1; EP0550864B1; TW198165B

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ホスト制御装置とＩ
／Ｏ制御装置間を直列通信方式にて接続する通信制御装
置に関し、より詳細には、数値制御装置におけるＮＣ制
御ユニットとサーボアンプ装置、主軸アンプ装置間の通
信を制御する通信制御装置に関するものである。

【０００２】

【従来の技術】従来の通信制御装置にあっては、汎用の
通信制御ＬＳＩを使用し、ソフトウェアにより直列送受
信の制御を実行していた。その際に送信用データ、受信
用のデータを格納するためのメモリは、以前は通信制御
ＬＳＩ外部にあるのが一般的であったが、最近はアプリ
ケーションに対応して送信データ、受信データ容量が限
定されるため、小容量の送信データ、受信データ格納用
ＲＡＭを内蔵する通信制御ＬＳＩにより構成されること
が多い。そのような通信制御ＬＳＩを使用して、ホスト
制御装置とＩ／Ｏ制御装置間の直列通信を実現したシス
テム構成が図１０に示されている。

【０００３】図１０は、従来の通信制御装置の構成を示
す説明図であり、図において、１はホスト制御装置、２
はＩ／Ｏ制御装置、３は各装置の直列通信の送信制御
部、４は各装置の直列通信の受信制御部、５は各装置の
送信アドレスカウンタ、６は各装置の送信データカウン
タ、７は各装置の受信アドレスカウンタ、８は各装置の
受信データカウンタ、９は各装置の送信ＲＡＭ、１０は
各装置の受信ＲＡＭ、５１はホスト制御装置１のホスト
ＣＰＵ、５２はＩ／Ｏ制御装置２のＩ／ＯＣＰＵであ
る。

【０００４】また、７０１は各装置の送信ＲＡＭ９と各
装置のＣＰＵ５１／５２を結ぶデータバス、７０２は各
装置の受信ＲＡＭ１０とＣＰＵ５１／５２を結ぶデータ
バス、７０３は各装置のＣＰＵ５１／５２と送信制御部
３を結ぶコマンド／ステータス制御線、７０４は各装置
のＣＰＵ５１／５２と受信制御部４を結ぶコマンド／ス
テータス制御線である。

【０００５】次に、動作を説明する。ホスト制御装置１
内にある送信ＲＡＭ９にホストＣＰＵ５１が送信データ
を書き込み、その送信データを送信制御部３が１ワード
単位で読み出して送信する。ホスト制御装置１から送信
されてきた直列データはＩ／Ｏ制御装置２側の受信制御
部４に入力され、受信ＲＡＭ１０に順次書き込まれる。
書き込まれたデータはＩ／ＯＣＰＵ５２により読み出さ
れる。逆方向に関しても同様である。

【０００６】また、上記の通信制御システムを数値制御
装置に適用すると、図１１に示すような構成となる。図
における数値制御装置にあっては、サーボアンプ装置８
０３、主軸アンプ装置８０４とＮＣ制御ユニット８００
間のデータ通信及び通信データの作成、解析処理は、Ｎ
Ｃ工作機械の高速、且つ、高精度加工の要求のために、
高速にデータ処理可能なモーションコントロールＣＰＵ
８０６を付加することにより、通信速度を上げて通信周
期を短縮することが一般的に行われている。

【０００７】上記モーションコントロールＣＰＵ８０６
の主要な処理としては、イニシャル処理：サーボアン
プ装置８０３、主軸アンプ装置８０４の初期化処理、
バックグランド処理：サーボアンプ装置８０３、主軸ア
ンプ装置８０４への送信データ作成、受信データの解
析、サーボ割込処理：サーボアンプ装置８０３、主軸
アンプ装置８０４への送信、サーボアンプ装置８０３、
主軸アンプ装置８０４からの受信がある。

【０００８】その他、この発明に関連する参考技術文献
として特開平２−５２５４３号公報に開示されている
「シリアルデータの受信装置」，特開平２−１７７７３
７号公報に開示されている「多チャンネルマルチフレー
ム受信回路」がある。

【０００９】

【発明が解決しようとする課題】従来の方式では、送信
ＲＡＭ上の送信データの先頭アドレスを示す送信アドレ
スベースレジスタが１個しか無く、複数のフレームを単
位時間当たりに送信するためには、送信開始時点毎にＣ
ＰＵが次の送信フレームに使用する送信データの先頭ア
ドレスを再セットして、実際の送信フレームを送信する
送信部を再起動する処理を行う必要があるため、処理Ｃ
ＰＵに負荷がかかると共にソフトウェアによる処理が複
雑化するという問題点があった。

【００１０】また、複数フレームを受信した場合に、受
信データを格納する受信ＲＡＭの先頭アドレス保持手段
が１つしかないため、伝送ラインの障害により受信フレ
ームの含む受信データバイト数が変化した場合に、換言
すると、複数フレームを受信したときに、前回受信した
フレーム長が通常より短かったり、長かったりした場
合、後続の受信データの受信ＲＡＭ格納アドレスが異な
った位置になり、受信したフレームの受信ＲＡＭにおけ
る先頭位置がシフトし、ソフトウェア処理によって受信
フレームの先頭位置を探索しなければならないため、ソ
フトウェアによる処理が複雑化すると共に、処理時間が
長くなるという問題点があった。

【００１１】また、特開平２−５２５４３号公報の「シ
リアルデータの受信装置」には、複数フレームを同一メ
モリ手段に記憶するものが開示されているが、この場合
には、受信したフレームの含むデータ長情報が受信フレ
ーム内に含まれており、伝送ライン障害により、このデ
ータ長情報を受信回路が誤認識した場合に後続の受信フ
レームの正常な受信動作が保証されない恐れがある。

【００１２】また、数値制御装置における通信制御シス
テムにあっては、モーションコントロールＣＰＵへの割
込みは周期が可変となっているので、高速高精度が要求
される場合にはその周期が短くなり、サーボ割込み処理
の頻度が多くなるため、バックグランド処理により送信
データの生成、受信データの解析をする時間が短くなる
という問題点があった。

【００１３】この発明は上記のような問題点を解決する
ためになされたもので、処理ＣＰＵの負荷を軽減し、ソ
フトウェアによる処理を簡易化すると共に、処理時間の
短縮を図ることができる通信制御装置を得ることを第１
の目的とする。

【００１４】また、前受信フレームがエラーとなった場
合にあっても後続の受信フレームを正常に受信すること
ができる通信制御装置を得ることを第２の目的とする。

【００１５】また、サーボモータ、主軸モータの制御性
能を向上させるために、サーボ割込み時間を短縮して、
及び割込み回数を減らしてバックグラウンド処理時間を
増やすことができる通信制御装置を得ることを第３の目
的とする。

【００１６】

【課題を解決するための手段】この発明に係る通信制御
装置にあっては、ホスト制御装置とＩ／Ｏ制御装置を直
列通信で接続し、単位時間毎に前記ホスト制御装置から
前記Ｉ／Ｏ制御装置へと、その逆方向に複数のフレーム
の送受信を行う通信制御装置において、送信ＲＡＭに複
数の送信フレーム分のデータ書き込みと、受信ＲＡＭか
ら複数の受信フレーム分のデータ読み出しを１回行う単
位時間当たりに、送信起動タイマ手段によりタイマ時間
に合わせて複数回前記送信フレームを自動的に送信し、
予め予想される単位時間当たりの前記受信フレーム数以
上の受信ステータス情報保持手段により、単位時間内に
受信された前記受信フレームのステータスを自動的に順
次保持していくものである。

【００１７】次の発明に係る通信制御装置にあっては、
数値制御装置本体と操作パネル、遠隔機械入出力装置、
サーボアンプ装置、主軸アンプ装置間を直列通信で接続
し、単位時間毎に前記数値制御装置本体から操作パネ
ル、遠隔機械入出力装置、サーボアンプ装置、主軸アン
プ装置へと、その逆方向に複数のフレームの送受信を行
う通信制御装置において、送信の場合には送信ＲＡＭか
ら１回毎の送信フレームを構成するワードを順次読み出
す第１の手段と、受信の場合には１回毎の受信フレーム
を構成するワードを順次受信ＲＡＭに書き込む第２の手
段と、送信／受信の場合に単位時間毎にフレーム回数分
上記動作を繰り返す第３の手段と、各送信／受信フレー
ム毎の送信ＲＡＭ、受信ＲＡＭの先頭アドレス及びワー
ド長を複数記憶する第４の手段とを備えたものである。

【００１８】次の発明に係る通信制御装置にあっては、
数値制御装置本体と操作パネル、遠隔機械入出力装置、
サーボアンプ装置、主軸アンプ装置間を直列通信で接続
し、単位時間毎に前記数値制御装置本体から操作パネ
ル、遠隔機械入出力装置、サーボアンプ装置、主軸アン
プ装置へと、その逆方向に複数のフレームの送受信を行
う通信制御装置において、送信ＲＡＭに複数の送信フレ
ーム分のデータ書き込みと、受信ＲＡＭから複数の受信
フレーム分のデータ読み出しを１回行う単位時間当たり
に、送信起動タイマ手段によりタイマ時間に合わせて複
数回前記送信フレームを自動的に送信し、予め予想され
る単位時間当たりの前記受信フレーム数以上の受信ステ
ータス情報保持手段により、単位時間内に受信された前
記受信フレームのステータスを自動的に順次保持してい
くものである。

【００１９】次の発明に係る通信制御装置にあっては、
複数記憶された前記受信ＲＡＭの先頭アドレスを固定と
して、前記受信ＲＡＭからの複数受信フレームに対応し
たデータ読み出しを受信フレーム毎の固有の受信ＲＡＭ
アドレスから開始するものである。

【００２０】次の発明に係る通信制御装置にあっては、
複数記憶された前記送信ＲＡＭ、受信ＲＡＭの先頭アド
レス及びワード長により、前記送信ＲＡＭ、受信ＲＡＭ
上の個々の送信フレーム、受信フレームに対応した領域
の間に個別に余裕領域を設定できるものである。

【００２１】次の発明に係る通信制御装置にあっては、
前記第４の手段は、予め決められた受信フレーム毎の受
信ワード長が設定されており、実際に受信した受信フレ
ームの含む受信ワード数を計数するカウント手段と比較
され、実際の受信フレームの受信ワード数の過不足を報
知するように構成したものである。

【００２２】次の発明に係る通信制御装置にあっては、
前記第２の手段は、受信フレームに含まれる特定受信ア
ドレス検出時或いは複数受信フレーム内における特定番
目の受信フレームの特定受信アドレス検出時におけるタ
イマ情報を保持するように構成したものである。

【００２３】次の発明に係る通信制御装置にあっては、
前記タイマ情報の保持タイミングに同期して、同期信号
を出力し、外部を同期させるように構成したものであ
る。

【００２４】

【作用】この発明に係る通信制御装置にあっては、ホス
ト制御装置とＩ／Ｏ制御装置を直列通信で接続し、単位
時間毎にホスト制御装置からＩ／Ｏ制御装置へと、その
逆方向に複数のフレームの送受信を実行するものであっ
て、送信ＲＡＭに複数の送信フレーム分のデータ書き込
みと、受信ＲＡＭから複数の受信フレーム分のデータ読
み出しを１回行う単位時間当たりに、送信起動タイマ手
段によりタイマ時間に合わせて複数回送信フレームを自
動的に送信し、単位時間内に受信された受信フレームの
ステータスを自動的に順次保持する。

【００２５】次の発明に係る通信制御装置にあっては、
数値制御装置本体と操作パネル、遠隔機械入出力装置、
サーボアンプ装置、主軸アンプ装置間を直列通信で接続
し、単位時間毎に数値制御装置本体から操作パネル、遠
隔機械入出力装置、サーボアンプ装置、主軸アンプ装置
へと、その逆方向に複数のフレームの送受信を実行する
ものであって、送信の場合には送信ＲＡＭから１回毎の
送信フレームを構成するワードを順次読み出し、受信の
場合には１回毎の受信フレームを構成するワードを順次
受信ＲＡＭに書き込み、送信／受信の場合に単位時間毎
にフレーム回数分上記動作を繰り返し、各送信／受信フ
レーム毎の送信ＲＡＭ、受信ＲＡＭの先頭アドレス及び
ワード長を複数記憶する。

【００２６】次の発明に係る通信制御装置にあっては、
数値制御装置本体と操作パネル、遠隔機械入出力装置、
サーボアンプ装置、主軸アンプ装置間を直列通信で接続
し、単位時間毎に数値制御装置本体から操作パネル、遠
隔機械入出力装置、サーボアンプ装置、主軸アンプ装置
へと、その逆方向に複数のフレームの送受信を実行する
ものであって、送信ＲＡＭに複数の送信フレーム分のデ
ータ書き込みと、受信ＲＡＭから複数の受信フレーム分
のデータ読み出しを１回行う単位時間当たりに、送信起
動タイマ手段によりタイマ時間に合わせて複数回送信フ
レームを自動的に送信し、単位時間内に受信された受信
フレームのステータスを自動的に順次保持する。

【００２７】次の発明に係る通信制御装置にあっては、
複数記憶された受信ＲＡＭの先頭アドレスを固定とし
て、複数受信フレームに対応したデータ読み出しを受信
フレーム毎の固有の受信ＲＡＭアドレスから開始する。

【００２８】次の発明に係る通信制御装置にあっては、
複数記憶された送信ＲＡＭ、受信ＲＡＭの先頭アドレス
及びワード長により、送信ＲＡＭ、受信ＲＡＭ上の個々
の送信フレーム、受信フレームに対応した領域の間に個
別に余裕領域を設定する。

【００２９】次の発明に係る通信制御装置にあっては、
実際の受信フレームの受信ワード数の過不足を報知す
る。

【００３０】次の発明に係る通信制御装置にあっては、
受信フレームに含まれる特定受信アドレス検出時或いは
複数受信フレーム内における特定番目の受信フレームの
特定受信アドレス検出時におけるタイマ情報を保持す
る。

【００３１】次の発明に係る通信制御装置にあっては、
タイマ情報の保持タイミングに同期して、同期信号を出
力し、外部を同期させる。

【００３２】

【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の直列通信送信部、図２は、こ
の発明の直列通信受信部のハードウェア構成図であり、
１１は送信ＲＡＭ１２から読み出した並列データを直列
データに変換して送信を行う送信制御部、１２は送信Ｒ
ＡＭ、１３は直列送信実行時の送信ＲＡＭ１２の読み出
しアドレスを発生させる送信アドレスカウンタ、１４は
フレーム毎の送信データカウント数を計数する送信デー
タカウンタ、１５はフレーム毎の送信データの送信ＲＡ
Ｍ１２における先頭アドレスを保持するための送信アド
レスベースレジスタ（＃１〜＃３）、１６はフレーム毎
の送信データカウント数を保持するための送信データベ
ースレジスタ（＃１〜＃３）、１７は単位時間当たりの
送信タイミング設定レジスタ、１８は送信タイミング設
定レジスタ１７とタイマー１９からの信号に基づいて実
際の送信起動信号を発生する送信タイミング生成部、１
９はタイマー、１Ａは発振器、１Ｂは送信完了したフレ
ーム数を計数する送信フレーム数カウンタ、１ＣはＣＰ
Ｕ２０に対して状態報知するための送信ステータス処理
部である。

【００３３】次に、図２において、２１は受信した直列
データを並列データに変換し受信ＲＡＭ２２に書き込む
受信制御部、２２は受信ＲＡＭ、２３は直列受信実行時
の受信ＲＡＭ２２の書き込みアドレスを発生させる受信
アドレスカウンタ、２４は受信フレーム毎の受信データ
カウント数を計数する受信データカウンタ、２５は受信
フレーム毎の受信データの受信ＲＡＭ２２における先頭
アドレスを保持するための受信アドレスベースレジスタ
（＃１〜＃３）、２６は受信フレーム毎の受信データカ
ウント数を保持するための受信データベースレジスタ
（＃１〜＃３）、２７は各受信フレームが受信されたタ
イミングを保持し、ＣＰＵ３０に参照させるための受信
タイミングステータス処理部、２８は受信制御部２１よ
り各受信フレーム毎の受信開始信号を受けた時点におけ
るタイマー値をラッチする受信タイミングラッチ部、２
９はタイマー、２Ａは発振器、２Ｂは受信完了したフレ
ーム数を計数する受信フレーム数カウンタ、２ＣはＣＰ
Ｕ３０に対して状態報知するための受信ステータス処理
部である。

【００３４】図３は、上記図１に示した直列送信部と、
図２に示した直列受信部を統合した通信制御ＬＳＩにお
ける内部ブロック図であり、図１、図２の詳細は省略し
てある。

【００３５】図４は、図３に示した送信アドレスベース
レジスタ１５（＃１〜＃３）を送信アドレスベース格納
用ＦｉＦｏメモリ４１に、送信データベースレジスタ１
６（＃１〜＃３）を送信データベース格納用ＦｉＦｏメ
モリ４２に、受信アドレスベースレジスタ２５（＃１〜
＃３）を受信アドレスベース格納用ＦｉＦｏメモリ４３
に、受信データベースレジスタ２６（＃１〜＃３）を受
信データベース格納用ＦｉＦｏメモリ４４に各々置き換
えて構成したものである。

【００３６】図５は、送信ＲＡＭ１２、受信ＲＡＭ２２
における送信アドレスベースレジスタ１５、送信データ
ベースレジスタ１６、受信アドレスベースレジスタ２
５、受信データベースレジスタ２６の関係を示す説明図
である。また、図６は、従来例（Ａ）とこの発明（Ｂ）
の複数受信フレームにおける受信ＲＡＭ２２に対する受
信データの格納の違いを示す説明図である。

【００３７】直列通信の基本的動作に関しては従来例と
同一のため、その説明を省略し、この発明に係わる部分
のみ説明する。図１に示した直列送信部において、送信
アドレスベースレジスタ１５（＃１〜＃３）、送信デー
タベースレジスタ１６（＃１〜＃３）は順次送信する送
信フレーム毎の送信データが置かれている送信ＲＡＭ１
２の先頭アドレス及び各フレームの送信データ長を保持
しており、ＣＰＵ２０がライン１０１を通して送信制御
部１１に起動をかけると、送信制御部１１はライン１０
２を介して、送信アドレスカウンタ１３をインクリメン
ト、送信データカウンタ１４をデクリメント、送信ＲＡ
Ｍ１２に対し読み出し信号出力を行い送信データを送信
ＲＡＭ１２より読み出す。送信制御部１１は、読み出し
た送信データを送信フレームに構成し、ライン１０３を
通して直列送信データとして送り出す。

【００３８】ここで、実際に複数フレームを送信したい
場合とは、ある時間間隔を持たせて順番に送信フレーム
を送信したい場合である。複数フレームの送信データを
１回のＣＰＵ処理で送信ＲＡＭ１２に全てセットするこ
とは可能であり、全て１度で送信できるのであれば、複
数フレームに分割する必要はない。従って、複数フレー
ム送信を行う場合とは、対向するホスト制御装置１とＩ
／Ｏ制御装置２が互いに決められた時間間隔で送信する
ことである。このために送信タイミング設定レジスタ１
７とタイマー１９を設けて、予めＣＰＵ２０が送信タイ
ミング設定レジスタ１７に設定した値とタイマー値に基
づいてライン１０４を通して送信制御部１１に送信起動
信号を出力する。

【００３９】従って、ＣＰＵ２０ライン１０１を通して
送信制御部１１に起動をかけても、すぐに起動されずラ
イン１０４に送信タイミングの到来による送信起動を待
って、ライン１０２を通して送信データの読み出しが行
われる。ここで、送信アドレスベースレジスタ１５、送
信データベースレジスタ１６は＃１より順に使用され、
送信フレームが１回送信されると、＃２が送信アドレス
カウンタ１３、送信データカウンタ１４にロードされ、
次の送信準備が整う。送信制御部１１はＣＰＵ２０から
既にライン１０１を通して送信起動を受けているので、
次の送信タイミングの到来による送信起動をライン１０
４を介して受けると次の送信フレームを送信する。

【００４０】送信制御部１１は、１回の送信フレーム送
出完了毎にライン１０５により送信フレーム数カウンタ
１Ｂをインクリメントすると共に、ライン１０６を通し
て現在の送信制御部１１の状態を送信ステータス処理部
１Ｃを通して、ＣＰＵ２０に報知する。また、送信フレ
ーム数カウンタ１Ｂの内容も同様に送信ステータス処理
部１Ｃに入力され、ＣＰＵ２０は何フレーム送信したか
を確認することができる。送信制御部１１は、送信を開
始すると送信データカウンタ１４をデクリメントしてい
き、ライン１０７を通してカウント値が“０”になった
ことを検知すると、その送信フレームを終結させる。

【００４１】次に、直列受信部について図２に基づいて
説明する。受信処理の場合にあっては、ライン２０３に
受信データが入力されると受信制御部２１がライン２０
１を通して、送信の場合と同様の動作を行うが、異なる
のは受信ＲＡＭ２２に対する受信データの書き込みとな
る点であり、受信アドレスカウンタ２３は受信データ書
き込みアドレスを受信ＲＡＭ２２に与え、受信データカ
ウンタ２４は受信バイト数を計数するが、受信カウント
値は受信制御部２１で参照されるのみで受信終了とはな
らない点である。

【００４２】図示していないが、予め受信するフレーム
毎の受信データ数が判明していれば、受信フレーム毎の
規定受信データ数を記憶する手段を設けることにより、
受信データカウンタ２４の結果と上記規定受信データ数
記憶手段を比較することにより、受信フレーム異常を検
知することが可能であり、受信ステータス処理部２Ｃを
通して何フレーム目の受信フレームにデータ数異常があ
ったかを報知することができる。上記受信フレーム毎の
規定受信データ数を記憶する手段として、受信データベ
ースレジスタ２６が利用可能である。

【００４３】ライン２０５は、受信フレームの終了検知
毎に出力され、受信フレーム数カウンタ２Ｂはカウント
アップする。ライン２０６は受信制御部２１の状態をＣ
ＰＵ３０に報知するためのものであり、受信フレーム数
カウンタ２Ｂの値と共に受信ステータス処理部２Ｃによ
り処理される。更に、受信の場合において、送信と異な
るのは、ライン２０４を通して、特定の受信フレーム開
始時点のタイマー値がラッチされ、該ラッチ情報が受信
タイミングステータス処理部２Ｃにより処理される。

【００４４】このタイミング情報は、ホスト制御装置１
とＩ／Ｏ制御装置２の同期を取るために利用可能であ
り、受信フレームの先頭に付加された特定アドレス検知
時にライン２０８に同期信号を出力する。この信号は、
例えば、制御装置内部にある基準タイマーのプリセット
や図１に示した直列送信部のタイマー１９にプリセット
をかけて、ある特定の受信フレームの受信タイミングに
直列送信部におけるタイマー１９を同期させることがで
きる。

【００４５】次に、複数の送信アドレスベース、送信デ
ータベース、受信アドレスベース、受信データベースの
各記憶手段の持つ効果について、図５、図６に基づいて
説明する。

【００４６】まず、送信アドレスベースは送信ＲＡＭ１
１上に置かれた複数の送信フレーム毎の送信データの先
頭アドレスを示しており、受信アドレスベースは受信Ｒ
ＡＭ２２上に格納される複数の受信フレーム毎の受信デ
ータの先頭アドレスを示している。このことは、ＣＰＵ
２０，３０が送信ＲＡＭ１１に送信データを書き込み或
いは受信ＲＡＭ２２から受信データ読み出しを行う際
に、予め先頭アドレスが決められているため、処理が容
易となる。

【００４７】次に、送信データベースは、各フレーム毎
の送信データ長を示し、受信データベースは予め決めら
れている各フレーム毎の受信データ長を示す。ここで、
送信データ長、受信データ長はアプリケーション等によ
り変化する場合があるので、この発明にあってはＲＡＭ
領域においてマージンを取ることができる。

【００４８】また、図６に示すように従来例（Ａ）で
は、受信フレームの含む受信データ数の過不足に対し
て、次の受信フレームの受信ＲＡＭ２２上の格納位置が
ずれるという問題点があったが、この発明によれば、前
回受信した受信フレームの受信データ数がオーバーした
場合には、次の受信データ書き込みをオーバーラップさ
せ、受信データ数がアンダーの場合にはブランク領域を
作り、受信フレーム＃２の先頭位置がずれないようにな
っている。

【００４９】上記実施例においては、複数の送信開始ア
ドレス、送信データカウント、送信開始アドレス、受信
データカウントを設定する方法として、レジスタを用い
る場合を示したが、各レジスタは、順番に使用されるた
め、図４に示すようにＦｉＦｏメモリ等のメモリにより
構成してもよい。

【００５０】また、受信データカウンタ２４は受信フレ
ームの受信データ数が規定値であるか否かの判別に使用
されるだけなので、構成から削除してもよい。また、図
２に示した同期信号２０８は受信フレームの特定アドレ
ス検出時に出力される場合を示したが、受信フレームの
回数により特定番目の受信フレーム受信時に出力させる
ということもできる。

【００５１】次に、上記において説明した通信制御装置
を数値制御装置に応用した例を説明する。数値制御装置
は、図７に示すようにＮＣ制御ユニット８００と、操作
パネル８０１と、遠隔機械入出力装置８０２と、工作機
械８９０と、サーボアンプ装置８０３、主軸アンプ装置
８０４とから構成される。

【００５２】上記ＮＣ制御ユニット８００は、ＮＣメイ
ンＣＰＵ８０５、モーションコントロールＣＰＵ８０
６、システムＲＯＭ８０７、ワーキングＲＡＭ８０８、
ＰＬＣメモリ８０９、シリアルＩ／Ｏチャンネル８１
０、操作パネル８０１用のインターフェース８１１、２
ポートＲＡＭ８１２、ワーキングＲＡＭ８１３、ブーツ
ストラップＲＯＭ８１４、プログラマブルロジック制御
部８１５、遠隔機械入出力装置８０２用のインターフェ
ース８１６、工作機械８９０用のインタフェース８１
７、サーボアンプ装置８０３、主軸アンプ装置８０４と
通信を行うシリアル通信ＬＳＩ８１８とから構成されて
いる。

【００５３】上記サーボアンプ装置８０３、主軸アンプ
装置８０４は、シリアル通信ＬＳＩ８１９、ＤＳＰ（デ
ジタルシグナルプロセッサ）８２０、ワークＲＡＭ８２
１、ＲＯＭ８２２、ＡＣサーボモータ８２５／主軸モー
タ８２６の制御を行うモータ制御部８２３、ＡＣサーボ
モータ８２５／主軸モータ８２６の位置検出を行うモー
タ位置検出部８２４から構成されている。

【００５４】図８は、図１、図２及び図３に示した上記
通信制御システムを数値制御装置に適用した場合の説明
図である。ホスト制御装置２がＮＣ制御ユニット８００
に、Ｉ／Ｏ制御装置２がサーボアンプ装置８０３又は主
軸アンプ装置８０４に変わったのみでその他の構成、動
作は同じである。

【００５５】上記通信制御システムを数値制御装置に適
用することにより、第１に、サーボモータ８２５、主軸
モータ８２６の制御性能を向上させるためにサーボ割込
み処理時間を短縮し、割込み回数を減らし、バックグラ
ンド処理時間を増やすことができる。第２に、サーボア
ンプ装置８０３、主軸アンプ装置８０４は順番の入れ換
え、追加、接続、取り外し等が行われることが多いが、
図９に示すように送信ＲＡＭ１２、受信ＲＡＭ２２にお
ける送信／受信アドレスベースレジスタ１５，２５及び
送信／受信データベースレジスタ１６，２６の入れ替え
によりソウトウェア処理が容易となる。第３に、受信フ
レームの誤受信による後続フレームとの境界検索処理が
不要となる。

【００５６】以上のように、この実施例によれば、単位
時間（ＣＰＵが１回のみ送信ＲＡＭ書き込み、受信ＲＡ
Ｍ読み出し、レジスタのリード／ライト処理を行う時
間）当たりに、複数のフレーム送信を予め決めたタイミ
ングで自動的に行うことができ、同時に複数の受信フレ
ームのデータが受信ＲＡＭに自動的に書き込まれ、ＣＰ
Ｕは１度に複数フレームの受信データを確認できるの
で、ＣＰＵの負荷を軽減することができる。

【００５７】また、受信フレーム毎の受信ＲＡＭ書き込
み先頭アドレスを別個に設けたので、伝送ラインの障害
により受信フレームの含む受信データワード数が変化し
た場合でも後続の受信フレームの受信データの受信ＲＡ
Ｍ格納アドレスは一定位置になるため、受信フレームの
先頭位置を探索する必要がなく、ソフトウェア処理が簡
易化される。

【００５８】さらに、アプリケーションソフトウェアの
違いにより、受信フレーム長が変化した場合でも、受信
フレーム毎の受信ＲＡＭ格納先頭アドレスが決められて
いるため、受信フレーム毎の先頭位置を検索する必要が
無く、ソフトウェア処理に基づくＣＰＵの受信データ処
理が容易になり、処理時間の高速化が図れる。また、送
信の場合にも、送信フレーム長に関わらず各フレーム毎
の送信ＲＡＭ格納先頭アドレスが決められているため、
ソフトウェア処理に基づくＣＰＵの送信データ処理が容
易となり、処理時間の高速化が図れる。また、ＮＣ制御
ユニット８００と操作パネル８０１間及び、ＮＣ制御ユ
ニット８００と遠隔機械入出力装置８０２間についても
本通信制御システムを応用可能である。

【００５９】

【発明の効果】以上説明した通り、この発明に係る通信
制御装置にあっては、ホスト制御装置とＩ／Ｏ制御装置
を直列通信で接続し、単位時間毎にホスト制御装置から
Ｉ／Ｏ制御装置へと、その逆方向に複数のフレームの送
受信を実行するものであって、送信ＲＡＭに複数の送信
フレーム分のデータ書き込みと、受信ＲＡＭから複数の
受信フレーム分のデータ読み出しを１回行う単位時間当
たりに、送信起動タイマ手段によりタイマ時間に合わせ
て複数回送信フレームを自動的に送信し、単位時間内に
受信された受信フレームのステータスを自動的に順次保
持するため、ＣＰＵの負荷を軽減することができ、処理
時間の短縮を図ることができる。

【００６０】次の発明に係る通信制御装置にあっては、
数値制御装置本体と操作パネル、遠隔機械入出力装置、
サーボアンプ装置、主軸アンプ装置間を直列通信で接続
し、単位時間毎に数値制御装置本体から操作パネル、遠
隔機械入出力装置、サーボアンプ装置、主軸アンプ装置
へと、その逆方向に複数のフレームの送受信を実行する
ものであって、送信の場合には送信ＲＡＭから１回毎の
送信フレームを構成するワードを順次読み出し、受信の
場合には１回毎の受信フレームを構成するワードを順次
受信ＲＡＭに書き込み、送信／受信の場合に単位時間毎
にフレーム回数分上記動作を繰り返し、各送信／受信フ
レーム毎の送信ＲＡＭ、受信ＲＡＭの先頭アドレス及び
ワード長を複数記憶するため、ソフトウェアによる処理
を簡易化すると共に、処理時間の短縮を図ることができ
る。

【００６１】次の発明に係る通信制御装置にあっては、
数値制御装置本体と操作パネル、遠隔機械入出力装置、
サーボアンプ装置、主軸アンプ装置間を直列通信で接続
し、単位時間毎に数値制御装置本体から操作パネル、遠
隔機械入出力装置、サーボアンプ装置、主軸アンプ装置
へと、その逆方向に複数のフレームの送受信を実行する
ものであって、送信ＲＡＭに複数の送信フレーム分のデ
ータ書き込みと、受信ＲＡＭから複数の受信フレーム分
のデータ読み出しを１回行う単位時間当たりに、送信起
動タイマ手段によりタイマ時間に合わせて複数回送信フ
レームを自動的に送信し、単位時間内に受信された受信
フレームのステータスを自動的に順次保持するため、同
時に複数の受信フレームのデータが受信ＲＡＭに自動的
に書き込まれ、ＣＰＵは１度に複数フレームの受信デー
タを確認できるので、ＣＰＵの負荷を軽減することがで
きる。

【００６２】次の発明に係る通信制御装置にあっては、
複数記憶された前記受信ＲＡＭの先頭アドレスを固定と
して、前記受信ＲＡＭからの複数受信フレームに対応し
たデータ読み出しを受信フレーム毎の固有の受信ＲＡＭ
アドレスから開始するため、ＣＰＵの負荷を軽減するこ
とができ、処理時間の短縮を図ることができる。

【００６３】次の発明に係る通信制御装置にあっては、
複数記憶された前記送信ＲＡＭ、受信ＲＡＭの先頭アド
レス及びワード長により、前記送信ＲＡＭ、受信ＲＡＭ
上の個々の送信フレーム、受信フレームに対応した領域
の間に個別に余裕領域を設定できるため、ＣＰＵの負荷
を軽減することができ、処理時間の短縮を図ることがで
きる。

【００６４】次の発明に係る通信制御装置にあっては、
実際の受信フレームの受信ワード数の過不足を報知する
ため、ソフトウェア処理に基づくＣＰＵのデータ処理が
容易になり、処理時間の高速化を図ることができる。

【００６５】次の発明に係る通信制御装置にあっては、
受信フレームに含まれる特定受信アドレス検出時或いは
複数受信フレーム内における特定番目の受信フレームの
特定受信アドレス検出時におけるタイマ情報を保持する
ため、処理時間の短縮を図ることができる。

【００６６】次の発明に係る通信制御装置にあっては、
タイマ情報の保持タイミングに同期して、同期信号を出
力し、外部を同期させるため、ソフトウェア処理に基づ
くＣＰＵのデータ処理が容易になり、処理時間の高速化
を図ることができる。

【図面の簡単な説明】

【図１】この発明による直列送信部のハードウェア構
成を示すブロック図である。

【図２】この発明による直列受信部のハードウェア構
成を示すブロック図である。

【図３】図１に示した直列送信部と、図２に示した直
列受信部とを統合した構成を示すブロック図である。

【図４】図１に示した先頭アドレス及びデータ長を記
憶する手段をＦｉＦｏメモリにより構成したときのハー
ドウェア構成を示すブロック図である。

【図５】この発明による送信ＲＡＭ、受信ＲＡＭにお
ける送信（受信）アドレスベースレジスタ、送信（受
信）データベースレジスタの関係を示す説明図である。

【図６】従来例（Ａ）とこの発明（Ｂ）の複数受信フ
レームにおける受信ＲＡＭに対する受信データ格納状態
の違いを示す説明図である。

【図７】一般的な数値制御装置の通信システムを示す
ブロック図である。

【図８】この発明による通信制御システムを数値制御
装置に適用した場合の構成を示すブロック図である。

【図９】この発明による送信／受信フレームの入替え
概念を示す説明図である。

【図１０】従来における通信制御装置の構成を示すブ
ロック図である。

【図１１】従来における数値制御装置の通信制御シス
テム構成を示すブロック図である。

【符号の説明】

１１送信制御部、１２送信ＲＡＭ、１３送信アド
レスカウンタ、１４送信データカウンタ、１５送信ア
ドレスベースレジスタ、１６送信データベースレジス
タ、１７送信タイミング設定レジスタ、１８送信タ
イミング生成部、１９タイマー、１Ａ発振器、１Ｂ
送信フレーム数カウンタ、１Ｃ送信ステータス処理
部、２１受信制御部、２２受信ＲＡＭ、２３受信
アドレスカウンタ、２４受信データカウンタ、２５
受信アドレスベースレジスタ、２６受信データベース
レジスタ、２７受信タイミングステータス処理部、２
８受信タイミングラッチ部、２９タイマー、２Ａ
発振器、２Ｂ受信フレーム数カウンタ、２Ｃ受信ス
テータス処理部

Claims

(57)【特許請求の範囲】

【請求項１】ホスト制御装置とＩ／Ｏ制御装置を直列
通信で接続し、単位時間毎に前記ホスト制御装置から前
記Ｉ／Ｏ制御装置へと、その逆方向に複数のフレームの
送受信を行う通信制御装置において、送信ＲＡＭに複数
の送信フレーム分のデータ書き込みと、受信ＲＡＭから
複数の受信フレーム分のデータ読み出しを１回行う単位
時間当たりに、送信起動タイマ手段によりタイマ時間に
合わせて複数回前記送信フレームを自動的に送信し、予
め予想される単位時間当たりの前記受信フレーム数以上
の受信ステータス情報保持手段により、単位時間内に受
信された前記受信フレームのステータスを自動的に順次
保持していくことを特徴とする通信制御装置。
【請求項２】数値制御装置本体と操作パネル、遠隔機
械入出力装置、サーボアンプ装置、主軸アンプ装置間を
直列通信で接続し、単位時間毎に前記数値制御装置本体
から操作パネル、遠隔機械入出力装置、サーボアンプ装
置、主軸アンプ装置へと、その逆方向に複数のフレーム
の送受信を行う通信制御装置において、送信の場合には
送信ＲＡＭから１回毎の送信フレームを構成するワード
を順次読み出す第１の手段と、受信の場合には１回毎の
受信フレームを構成するワードを順次受信ＲＡＭに書き
込む第２の手段と、送信／受信の場合に単位時間毎にフ
レーム回数分上記動作を繰り返す第３の手段と、各送信
／受信フレーム毎の送信ＲＡＭ、受信ＲＡＭの先頭アド
レス及びワード長を複数記憶する第４の手段とを備えた
ことを特徴とする通信制御装置。
【請求項３】数値制御装置本体と操作パネル、遠隔機
械入出力装置、サーボアンプ装置、主軸アンプ装置間を
直列通信で接続し、単位時間毎に前記数値制御装置本体
から操作パネル、遠隔機械入出力装置、サーボアンプ装
置、主軸アンプ装置へと、その逆方向に複数のフレーム
の送受信を行う通信制御装置において、送信ＲＡＭに複
数の送信フレーム分のデータ書き込みと、受信ＲＡＭか
ら複数の受信フレーム分のデータ読み出しを１回行う単
位時間当たりに、送信起動タイマ手段によりタイマ時間
に合わせて複数回前記送信フレームを自動的に送信し、
予め予想される単位時間当たりの前記受信フレーム数以
上の受信ステータス情報保持手段により、単位時間内に
受信された前記受信フレームのステータスを自動的に順
次保持していくことを特徴とする通信制御装置。
【請求項４】複数記憶された前記受信ＲＡＭの先頭ア
ドレスを固定として、前記受信ＲＡＭからの複数受信フ
レームに対応したデータ読み出しを受信フレーム毎の固
有の受信ＲＡＭアドレスから開始することを特徴とする
請求項１〜３のいずれか一つに記載の通信制御装置。
【請求項５】複数記憶された前記送信ＲＡＭ、受信Ｒ
ＡＭの先頭アドレス及びワード長により、前記送信ＲＡ
Ｍ、受信ＲＡＭ上の個々の送信フレーム、受信フレーム
に対応した領域の間に個別に余裕領域を設定できること
を特徴とする請求項１〜３のいずれか一つに記載の通信
制御装置。
【請求項６】前記第４の手段は、予め決められた受信
フレーム毎の受信ワード長が設定されており、実際に受
信した受信フレームの含む受信ワード数を計数するカウ
ント手段と比較され、実際の受信フレームの受信ワード
数の過不足を報知するように構成したことを特徴とする
請求項２に記載の通信制御装置。
【請求項７】前記第２の手段は、受信フレームに含ま
れる特定受信アドレス検出時或いは複数受信フレーム内
における特定番目の受信フレームの特定受信アドレス検
出時におけるタイマ情報を保持するように構成したこと
を特徴とする請求項２に記載の通信制御装置。
【請求項８】前記タイマ情報の保持タイミングに同期
して、同期信号を出力し、外部を同期させるように構成
したことを特徴とする請求項７に記載の通信制御装置。