JP2724893B2

JP2724893B2 - 半導体集積回路装置

Info

Publication number: JP2724893B2
Application number: JP1340203A
Authority: JP
Inventors: 俊行小川; 伸治河井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-12-28
Filing date: 1989-12-28
Publication date: 1998-03-09
Anticipated expiration: 2013-03-09
Also published as: US5177375A; JPH03203088A; DE4041945C2; DE4041945A1

Description

【発明の詳細な説明】［産業上の利用分野］本発明は半導体集積回路装置に関し、特に、電源投入
時に所定の内部回路をリセットするための内部リセット
回路を備えた半導体集積回路装置に関する。

［従来の技術］たとえば、DRAM（ダイナミックランダムアクセスメモ
リ）やEPROM（消去およびプログラム可能リードオンリ
メモリ）等の半導体記憶装置は、使用開始時に、内部レ
ジスタの初期化や冗長の有無の初期化等の、内部回路の
リセットを行なわれる必要がある。そのために、装置内
部に設けられる回路が内部リセット回路である。内部リ
セット回路は、上記のような半導体集積回路内に設けら
れて、電源投入時にワンショットパルスを発生して所定
の内部回路に与え、前記所定の内部回路に対して上記の
ような“初期化”を行なう。

第９図は、内部リセット回路を有する半導体集積回路
装置の１つであるデュアルポートメモリの概略ブロック
図である。デュアルポートメモリは、ランダムアクセス
可能なマトリクス状のメモリセルアレイとシリアルアク
セス可能なデータレジスタとを備えるものであり、たと
えばビデオ用のフレームメモリに用いられる。

第９図において、メモリセルアレイ１は、512行およ
び（512×４）列に配列された複数のメモリセルを含
む。アドレスバッファ102には、外部からアドレス信号A
0〜A8が与えられる。行デコーダ103はアドレスバッファ
102からアドレス信号を受け、メモリセルアレイ101内の
１行を選択する。列デコーダ104はアドレスバッファ102
からのアドレス信号を受け、メモリセルアレイ101内の
４列を選択する。行デコーダ103および列デコーダ104に
より選択されたメモリセル内のデータは、センスアンプ
・I/O制御回路105およびI/Oバッファ106を介してデータ
入出力端子ｒに出力される。また、データ入出力端子ｒ
に与えられた４ビットのデータWIO₀〜WIO₃は、I/Oバッ
ファ106およびセンスアンプ・I/O制御回路105を介し
て、行デコーダ103および列デコーダ104により選択され
たメモリセルに入力される。

一方、データレジスタ107は、１行に配列された複数
のレジスタからなる。データレジスタ107とメモリセル
アレイ101との間では、１行のデータの転送が行なわれ
る。アドレスポインタ108には、アドレスバッファ102か
ら与えられるアドレス信号がセットされる。シリアルデ
ータセレクタ109はアドレスポインタ108の出力を受け、
データレジスタ107の４ビットを選択する。シリアルデ
ータセレクタ109は、データレジスタ107の４ビットを順
次選択するシフトレジスタまたはアドレス信号に応答し
てデータレジスタ107の４ビットを選択するデコーダか
らなる。シリアルI/Oバッファ110は、シリアルデータセ
レクタ109とデータ入出力端子ｓとの間でシリアル入出
力データSIO₀〜SIO₃の転送を行なう。

タイミングジェネレータ11は、外部からロウアドレスス
トローブ信号▲▼、コラムアドレスストローブ信
号▲▼、ライトパービット／ライトイネーブル信
号▲▼／▲▼、データトランスファ／アウトプ
ットイネーブル信号▲▼／▲▼、シリアルコン
トロール信号SC、およびシリアルイネーブル信号▲
▼を受け、各部分の動作を制御するための各種タイミン
グ信号を発生する。

カラーレジスタ113は、データ入出力端子ｒに与えら
れたデータをI/Oバッファ106を介して一時記憶するとと
もに、一時記憶したデータをI/Oバッファ106に与える。

ライトマスクレジスタ114は、データ入出力端子ｒに
与えられるデータに含まれるマスクビット指示信号をI/
Oバッファ106を介して一時記憶するとともに、一時記憶
したマスクビット指示信号を、I/Oバッファ106に与え
る。マスクビット指示信号は、データ入出力端子ｒに与
えられるデータをメモリセルに書込むか否かを指示する
信号である。

このデュアルポートメモリの使用開始時において、上
記カラーレジスタ113およびライトマスクレジスタ114
は、いかなるデータも保持していない状態になければな
らない。このため、カラーレジスタ113およびライトマ
スクレジスタ114は、電源投入時にリセットされる必要
がある。そのため、このデュアルポートメモリは、内部
リセット回路であるPOR（パワー・オン・リセット信
号）発生回路112bを含む。

POR発生回路112bは、電源投入時にワンショットパル
スPORを出力してカラーレジスタ113およびライトマスク
レジスタ114をリセットする。

第10図は、上述のような内部リセット回路の一般的に
構成を示す回路図である。

第10図を参照して、この内部リセット回路は、電源V
_ccと接地GNDとの間に設けられる、コンデンサC5および
ＮチャネルMOSトランジスタQ19の直列接続と、遅延回路
20と、コンデンサC5および前記トランジスタQ19の接続
点と前記遅延回路20との間に設けられる、インバータ22
および23の逆並列回路であるラッチ回路と、遅延回路20
とトランジスタQ19のゲートとの間に設けられる、イン
バーバ24および遅延回路21の直列接続とを含む。この内
部リセット回路の出力φ_Ｐo_Rは、インバータ24の出力端
から取出される。

以下、上記内部リセット回路の動作を第11図を参照し
ながら説明する。第11図は、上記内部リセット回路の動
作を説明するためのタイミングチャート図である。

電源が投入されると、電源Vccの電位が第11図（ａ）
に示されるように上昇し、この電位上昇がコンデンサC5
によってインバータ22の入力端に伝達される。これによ
って、インバータ22の入力端およおび23の接続点（ノー
ド16）の電位も、第11図（ｂ）に示されるように、ハイ
レベルに上昇する。一方、電源V_ccによって駆動される
インバータ22の出力端の電位は、第11図（ｃ）に示され
るように、電源投入に伴って上昇し始めるが、インバー
タ22の入力端の電位、すなわち、ノード16の電位がすぐ
にハイレベルとなるため、これに応答してすぐにローレ
ベルに下降する。インバータ22の出力端の電位レベル
“L"は、インバータ23によって反転されてインバータ22
の入力端に与えられる。これによって、ノード16の電位
レベルが“H"に固定されてインバータ22の出力端および
インバータ23の接続点であるノード17に論理レベル“L"
がラッチされる。

ノード17の電位は、遅延回路20によって遅延された後
インバータ24に入力される。したがって、インバータ24
の入力端18には、第11図（ｄ）に示されるように、ノー
ド17の電位が遅延回路20における遅延時間τ１だけ遅れ
て現われる。インバータ24は、遅延回路20の出力電位を
反転して出力するため、インバータ24の出力電位、すな
わち、この内部リセット回路の出力φ_Ｐo_Rは、第11図
（ｅ）に示されるように、電源投入に伴ってハイレベル
に立上がる。

インバータ24の出力は、所定の内部回路に付与される
とともに、遅延回路21によって遅延されてトランジスタ
Q19のゲート19に与えられる。つまり、トランジスタQ19
のゲート19の電位は、第11図（ｆ）に示されるように、
インバータ24の出力電位よりも、遅延回路21における遅
延時間τ２だけ遅れてハイレベルとなる。ゲート19の電
位がハイレベルになると、トランジスタQ19は導通す
る。これによって、ノード16の電位はハイレベルから接
地GNDの低電位によってローレベルへと立下がる。つま
り、ノード16の電位は、電源投入に伴って一旦ハイレベ
ルとなった後、遅延回路20および21における遅延時間τ
１およびτ２に依存した期間ハイレベルに保持されてか
らローレベルとなる（第11図（ｂ）参照）。

ノード16の電位がローレベルになると、インバータ22
の反転動作によってノード17の電位がローレベルからハ
イレベルに立上がる。したがって、今度は、インバータ
22および23によって、ノード16および17に、それぞれ、
論理レベル“L"および“H"がラッチされる。つまり、ノ
ード17の電位は、電源投入に伴って若干立上がった後す
ぐにローレベルとなり、その後ノード16の電位がローレ
ベルとなったことに応答してハイレベルとなる（第11図
（ｃ）参照）。

さて、ノード17の電位は、前述のように、遅延回路20
によって遅延された後インバータ24によって反転され
る。したがって、インバータ24の入力端18の電位は電源
投入後ノード17の電位よりも遅延時間τ１だけ遅れて立
上がり（第11図（ｄ）参照）、インバータ24の出力φ_Ｐ
o_Rは、電源投入に伴ってハイレベルに立上がって遅延回
路20における遅延時間τ１に応じた期間ハイレベルに保
持された後ローレベルに立下がる（第11図（ｅ）参
照）。

インバータ24の出力電位は遅延回路21を介してトラン
ジスタQ19のゲート19にフィードバックされる。したが
って、トランジスタQ19のゲート19の電位は、第10図
（ｆ）に示されるように、電源投入に伴って、一旦或る
期間ハイレベルとなった後ローレベルとなる。ゲート19
の電位がハイレベルからローレベルになると、それまで
導通状態であったトランジスタQ19が再び非導通となる
が、ノード17にラッチされているハイレベルの電位によ
って、以後、ノード16の電位は、電源V_ccの電位によっ
てローレベルに固定される。したがって、ノード16,ゲ
ート19,およびインバータ24の出力端の電位は、電源投
入後にハイレベルからローレベルに立下がった後、ロー
レベルに保持され、ノード17およびインバータ24の入力
端18の電位は、電源投入後にローレベルからハイレベル
に立上がった後、ハイレベルに保持される。

内部リセット回路の以上のような動作の結果、インバ
ータ24からは電源投入に伴って、或る期間だけハイレベ
ルになる信号、すなわち、ワンショットパルスが入力さ
れる。このワンショットパルスが所定の内部回路をリセ
ットするためのパワー・オン・リセット信号PORであ
る。

［発明が解決しようとする課題］以上のように、半導体集積回路装置に備えられる従来
の内部リセット回路は、電源電圧の立上がりを利用して
ワンショットパルスを出力するように構成される。この
ため、以下のような問題が生じる。この問題の説明にあ
たっては、第10図に示される内部リセット回路の場合を
例にとり、第12図および第13図を参照する。第12図は第
10図で示される内部リセット回路を、回路素子を用いて
より詳細に表わした回路図である。第13図は、電源投入
後の電源電圧の立上がりが遅い場合の、第19図の内部リ
セット回路の動作を説明するためのタイミングチャート
図である。

第12図を参照して、インバータ22,23および24は各
々、電源V_ccと接地GNDとの間に設けられる、Ｐチャネル
MOSトランジスタQ26およびＮチャネルトランジスタQ27
の直列接続,PチャネルMOSトランジスタQ24およびＮチャ
ネルMOSトランジスタQ25の直列接続，およびＰチャネル
MOSトランジスタQ28およびＮチャネルMOSトランジスタQ
29の直列接続によって構成される。

先に説明された、第10図に示される内部リセット回路
の動作は、電源投入後電源電圧が迅速に立上がった場合
のものである。しかし、投入された電源によって駆動さ
れるべき半導体集積回路装置の容量等によって、電源投
入後の電源電圧の立上がり速度が異なる。

たとえば、第13図（ａ）に示されるように、電源電圧
が電源投入後非常にゆっくりと（例えば100ms以上かか
って）立上がると、第12図において、コンデンサ５を介
して電源電圧を受けるノード16の電位も第13図（ｂ）に
示されるようにゆっくりと上昇する。このため、ノード
16の電位はインバータ22を構成するトランジスタQ27を
完全な導通状態にするレベルに迅速に上昇しない。この
結果、電源投入後のインバータ22においてはトランジス
タQ26が長期間導通する。したがって、インバータ22の
出力端の電位、すなわち、ノード17の電位は、電源V_cc
の電位によって第13図（ｃ）に示されるようにゆっくり
と上昇する。これに伴って、インバータ24の入力端18の
電位も第13図（ｄ）に示されるようにゆっくりと上昇す
る。つまり、前記入力端18の電位は、電源投入後、長期
間、インバータ24を構成するトランジスタQ28を導通さ
せる低電位に保持される。この結果、インバータ24の出
力電位およびトランジスタQ19のゲート19の電位も、そ
れぞれ第13図（ｅ）および（ｆ）で示されるように、電
源電圧の上昇に伴ってゆっくりと上昇する。

トランジスタQ19のゲート19の電位がトランジスタQ19
のしきい値電圧に達すると、トランジスタQ19は導通し
てノード16の電位を接地GNDの低電位まで引下げる。し
たがって、ノード16の電位は、電源投入後徐々に上昇す
るが、ハイレベルに上昇する前にローレベルに引き戻さ
れる。

ノード16の電位がローレベルに引き戻されると、イン
バータ22を構成するトランジスタQ26がより完全な導通
状態となる。これに応答して、ノード17の電位がそのと
きの電源電位に上昇し、以後、電源電位の上昇速度にほ
ぼ等しい速度で立上がり、いずれハイレベルとなる。こ
のノード17の電位変化は、遅延回路20における遅延時間
τ１だけ遅れてインバータ24の入力端18に現われるか
ら、前記入力端18の電位も、ノード17の電位と同様に変
化する。この結果入力端18の電位がインバータ24のしき
い値電圧に達すると、上昇しつつあるインバータ24の出
力電位がローレベルに引き戻される。したがって、イン
バータ24の出力電位は、電源投入後、徐々に上昇する
が、その上昇速度が遅いため、ハイレベルまで立上がる
前にローレベルに引き戻される。このインバータ24の出
力電位変化は、遅延回路21における遅延時間τ２だけ遅
れてトランジスタQ19のゲート19に現われる。したがっ
て、トランジスタQ19のゲート19の電位も、インバータ2
4の出力電位と同様の変化をする。つまり、ゲート19の
電位は、電源投入後、トランジスタQ19のしきい値電圧
まで上昇するが、その後すぐにローレベルとなり、トラ
ンジスタQ19を非導通にする。

トランジスタQ19が非導通となった後は、ノード17に
ラッチされたハイレベルの電位によってトランジスタQ2
5がON状態に保持されるため、以後、ノード16,ゲート19
およびインバータ24の出力端の電位は、ローレベルに保
持され、ノード17および入力端18の電位は、いずれハイ
レベルとなりそのレベルに固定される。

以上のことからわかるように、電源電圧の立上がり速
度が遅いと、インバータ24の出力電位は、電源投入後ハ
イレベルまで立上がる前にローレベルに引き戻される。
このため、インバータ24の出力（この内部リセット回路
の出力φ_Ｐo_R）電位波形は、第13図（ｅ）に示されるよ
うなものとなり、第11図（ｅ）示されるような、電源投
入直後の或る期間に完全なハイレベルとなる部分を含ま
ない。

一方、ハイレベルのワンショットパルスを発生する内
部リセット回路の出力信号によってリセットされるべき
内部回路は、内部リセット回路からハイレベルの信号が
与えられている期間、その内部の所定のノードの電位レ
ベルを初期状態においてあるべきレベルに強制されるこ
とによって、リセットされる。したがって、内部回路を
十分にリセットするには、内部リセット回路から、前記
所定のノードを十分に初期状態においてあるべきレベル
に強制することができるレベルおよび幅を有するワンシ
ョットパルスが発生される必要がある。したがって、上
述のように電源投入後の電源電位の立上がり速度が遅い
場合には、従来の内部リセット回路から内部回路をリセ
ットするのに十分なワンショットパルスが得られないこ
とがある。このため、従来の内部リセット回路によれ
ば、電源電圧の立上がり速度によって、内部回路が十分
にリセットされず、装置が誤動作するという問題が生じ
た。

本発明の目的は、上記のような問題点を解決し、電源
投入後の電源電位の立上がり速度にかかわらず内部回路
を十分にリセットできる内部リセット回路を備えた半導
体集積回路装置を提供することである。

［課題を解決するための手段］上記のような目的を達成するために本発明に係る半導
体集積回路装置は、内部クロック信号に従って動作し、
電源電位に結合され、かつ電源投入に応じて電源電位の
変化に追随した電位変化を受ける第１のノードと、第１
のノードの電位の変化に寄与するように、第１のノード
に結合される第１の回路素子手段と、電源投入後の第１
のノード上の予め定める電位と、内部クロック信号とに
応答してリセット信号を発生するリセット信号発生手段
と、第２のノードを有する機能素子手段とを備える。こ
の機能素子手段は、第２のノード上の電位に応答して機
能する。本発明に係る半導体集積回路装置は、さらに、
リセット信号発生手段によって発生されたリセット信号
に応答して、第２のノードを機能素子手段をリセット状
態にするのに必要な電位に強制する手段と、第２のノー
ド電位の変化に寄与するように第２のノードに結合され
る第２の回路素子手段とを含む。そして、第１の回路素
子手段の第１のノードの電位変化に寄与する度合と、第
２の回路素子手段の第２のノードの電位変化に寄与する
度合とが異なるように、第１および第２の回路素子手段
を構成する各回路素子の特性を制御し、これにより、電
源投入後もリセット信号発生手段からリセット信号が発
生されないときに第２のノードの電位が機能素子手段を
リセットするのに必要な電位になるように構成される。

［作用］上記のように、本発明に係る半導体集積回路装置にお
るリセット信号発生手段は、従来と異なり、電源電位に
結合されて電源投入に応じて電源電位の変化に追随した
電位変化をする第１のノードと、内部クロック信号の電
位とに応答してリセット信号を発生するように構成され
る。このため、電源投入後の電源電位の立上がり速度に
かかわらず、第１のノードの電位が前記予め定める電位
になれば、リセット信号発生手段から必ずリセット信号
が発生される。さらに、第１の回路素子手段と第２の回
路素子手段の、第１のノードおよび第２のノードの電位
変化に寄与する度合が、電源投入後もリセット信号発生
手段からリセット信号が発生されないときには第２のノ
ードの電位が機能素子手段をリセットするのに必要な電
位になるように設定されるので、第１のノードの電位が
前記予め定める電位でないときにはリセット信号発生手
段からリセット信号が発生されなくとも、第２のノード
の電位は電源投入後に設定されるべき所定の電位にある
ため、装置が誤動作することはない。

［実施例］第１図は本発明の一実施例を示すデュアルポートメモ
リの概略ブロック図である。第１図を参照してこのデュ
アルポートメモリは、第９図に示される従来のデュアル
ポートメモリと同様の構成を有する。しかしこのデュア
ルポートメモリに備えられるPOR発生回路112aは、第９
図における従来のPOR発生回路112bと異なり、タイミン
グジェネレータ111が外部からの、たとえばアドレスス
トローブ信号▲▼に基づいて作成したクロック信
号▲▼を受けて、リセットパルスPORを作成し
出力する。なお、このデュアルポートメモリの他の機能
ブロックの構成および“従来の技術”において説明され
たとおりである。

第２図は第１図に示されるPOR発生回路112aとして用
いられる内部リセット回路の構成の一例を示す回路図で
ある。

第２図を参照して、この内部リセット回路は、電源V
_ccと接地GNDとの間に設けられる、コンデンサC1および
ＮチャネルMOSトランジスタQ1の直列接続と、Ｎチャネ
ルMOSトランジスタQ3およびＰチャネルMOSトランジスタ
Q4の直接接続によって構成されるインバータ25とを含
む。コンデンサC1およびトランジスタQ1の接続点はイン
バータ25の入力端、すなわち、トランジスタQ3およびQ4
のゲートに接続される。

この内部リセット回路は、さらに、インバータ25の入
力端と接地GNDとの間に設けられるＮチャネルMOSトラン
ジスタQ2と、インバータ25の出力端、すなわち、トラン
ジスタQ3およびQ4の接続点の電位および内部クロック信
号▲▼を入力する２入力NORゲート３と、NORゲ
ート３の出力端とトランジスタQ1のゲート５との間に設
けられる遅延回路４とを含む。この内部リセット回路の
出力φ_Ｐo_Rは、NORゲート３の出力端から取出される。

次に、電源投入に伴って電源電圧が迅速に立上がる場
合の、上記内部リセット回路の動作を第５図を参照しな
がら説明する。第５図は、上記構成の内部リセット回路
の基本動作を説明するためのタイミングチャート図であ
る。

電源が投入されると、電源V_ccの電位が第５図（ａ）
に示されるように所定の電位に立上がる。この電源V_cc
の電位上昇に伴って、コンデンサC1およびトランジスタ
Q1の接続点、すなわち、インバータ25の入力端（ノード
１）の電位も電源電位とほぼ等しい速さで立上がる（第
５図（ｂ）参照）。

一方、電源投入直後のインバータ25においては、トラ
ンジスタQ4がON状態であるため、インバータ25の出力端
の電位、すなわち、NORゲート３の一方の入力端２の電
位は電源V_ccの電位によって上昇し始める。しかし、ノ
ード１の電位がすぐに立上がり、トランジスタQ3をON状
態とし、トランジスタQ4をOFF状態とする高電位となる
ので、NORゲート３の一方の入力端２の電位は電源投入
直後立上がろうとするが、すぐに接地GNDの変位（ロー
レベル）に引き戻される（第５図（ｃ）参照）。

一方、内部クロック信号▲▼は、第５図
（ｄ）に示されるように、電源投入に伴ってハイレベル
に立上がった後、所定のタイミングでレベル反転を繰返
す。したがって、NORゲート３の両入力端の電位、すな
わち、内部クロック信号▲▼の電位およびイン
バータ25の出力端の電位は、電源投入直後にはともにロ
ーレベルであるが、すぐに一方の電位（内部クロック信
号▲▼の電位）がハイレベルとなる。この結
果、NORゲート３の出力電位、すなわち、この内部リセ
ット回路の出力信号φ_Ｐo_Rの電位は、第５図（ｅ）に示
されるように、NORゲート３への２つの入力電位がとも
にローレベルである電源投入直後に立上がろうとする
が、一方の入力電位がすぐにハイレベルとなるため、ハ
イレベルまで立上がる前にローレベルに引き戻される。
その後、内部クロック信号▲▼が立下がること
により、NORゲート３への２つの入力電位は、次に内部
クロック信号▲▼が立上がるまでともにローレ
ベルとなる。これによって、NORゲート３の出力電位は
ハイレベルに立上がる。

一方、NORゲート３の出力電位は、遅延回路４によっ
て所定時間遅延されてトランジスタQ1のゲート５にフィ
ードバックされる。したがって、ゲート５の電位は、第
５図（ｆ）に示されるように、NORゲート３の出力電位
の立下がりよりも前記所定時間遅れてハイレベルに立上
がる。ゲート５の電位の立上がりに応答して、トランジ
スタQ1はON状態となり、ノード１の電位がハイレベルか
らローレベルに立下がる（第５図（ｂ）参照）。これに
よって、インバータ25において、トランジスタQ3に代わ
ってトランジスタQ4がON状態となり、NORゲート３の入
力端２の電位はローレベルからハイレベルに立上がる
（第５図（ｃ）参照）。つまり、NORゲート３への入力
電位の一方が、前記クロック信号▲▼の最初の
立下がりから遅延回路４における遅延時間に応じた時間
遅れてハイレベルとなる。これによって、NORゲート３
出力端の電位は、ローレベルに立下がる。すなわち、こ
の内部リセット回路からハイレベルのワンショットパル
スが出力される。

なお、NORゲート３の入力端２の電位はトランジスタQ
2のゲートに与えられるため、前記入力端２の電位がハ
イレベルとなることによって、トランジスタQ2はON状態
となってノード１の電位を接地GNDの電位、すなわち、
ローレベルに固定する。したがって、NORゲート３の出
力電位がローレベルに立下がることによって、トランジ
スタQ1がOFF状態となった後も、ノード１の電位はトラ
ンジスタQ2によってローレベルに補償される。この結
果、NORゲート３の入力端２の電位は電源投入後立下が
った後、ハイレベルに保持される。したがって、NORゲ
ート３の出力電位は電源投入後の或る期間ハイレベルと
なった後、内部クロック信号▲▼の電位にかか
わらずローレベルに保持される。つまり、この内部リセ
ット回路からは、電源投入後ハイレベルのワンショット
パルスが１回だけ発生する。

以上のように、この内部リセット回路は内部クロック
信号の最初の立上がりに同期してワンショットパルスを
発生するように構成される。次に、電源投入後の電源電
位の立上がり速度が遅い場合の、この内部リセット回路
の動作についてて第３図および第４図を参照しながら説
明する。第３図はNORゲート３を回路素子を用いて表わ
した、上記内部リセット回路の回路図であり、第４図は
電源投入後の電源電位の立上がり速度が遅い場合の上記
内部リセット回路の動作を説明するためのタイミングチ
ャート図である。

第３図を参照して、第２図におけるNORゲート３は、
電源V_ccと接地GNDとの間に設けられる、ＰチャネルMOS
トランジスタQ20およびQ21ならびにＮチャネルMOSトラ
ンジスタQ22の直列接続と、トランジスタQ22と並列接続
されるトランジスタQ23とを含む。内部クロック信号▲
▼は、トランジスタQ20およびQ23のゲートに与
えられる。

内部クロック信号▲▼の電位は、電源電位の
上昇に従って立上がるため、電源投入後、電源V_ccの電
位が第４図（ａ）で示されるようにゆっくりと立上がる
と、内部クロック信号▲▼の電位も電源投入後
ゆっくりと立上がる（第４図（ｄ）参照）。このため、
インバータ25の出力端であるノード２の電位は電源投入
後ローレベルにある。したがって、電源投入直後のNOR
ゲート３において、トランジスタQ21がON状態にある。
したがって、NORゲート３において、トランジスタQ23は
電源投入後すぐにはON状態とならず電源投入後の或る期
間はトランジスタQ20がON状態にある。つまり、電源投
入後NORゲート３においてはトランジスタQ20およびQ21
がともにON状態であるため、NORゲート３の出力電位、
すなわち、トランジスタQ21およびQ23の接続点の電位は
第４図（ｅ）で示されるように電源電位によってゆっく
りと上昇する。しかし、内部クロック信号▲▼
の電位がトランジスタQ23のしきい値電圧に達すると、
トランジスタQ23がON状態となることによってNORゲート
３の出力電位は接地GNDの電位に引き戻される。したが
って、NORゲート３の出力電位は電源投入後ローレベル
となる。この結果、NORゲート３の出力電位を遅延回路
４を介してゲート５に受けるトランジスタQ1および、ノ
ード２の電位をゲートに受けるトランジスタQ2は電源投
入後OFF状態にある。したがって、電源投入後ノード１
の電位は電源電位によって決定される。

その後、電源電位が所定の電位まで完全に立上がり内
部クロック信号▲▼も完全に立上がった後、内
部クロック信号▲▼が所定のタイミングで立下
がると、NORゲート３においてトランジスタQ23に代わっ
てトランジスタQ20が導通する。一方、このときノード
２の電位はローレベルでありトランジスタQ21も導通状
態にある。したがって、内部クロック信号▲▼
の立下がりに応答して、NORゲート３の出力電位は完全
に立上がった電源電位によってハイレベルとなる（第４
図（ｅ）参照）。

以後の、この内部リセット回路の動作は電源電位の立
上がりの迅速な場合のそれと同様である。すなわち、NO
Rゲート３の出力電位を遅延回路４を介してゲート５に
受けるトランジスタQ1が導通する。これによって、イン
バータ25の出力電位がハイレベルとなって、トランジス
タQ2を導通させる。その結果ノード２の電位がハイレベ
ルに固定されて、NORゲート３の出力電位は、トランジ
スタQ22の導通によってローレベルとなった後、以後の
内部クロック信号▲▼のレベル変化にかかわら
ずローレベルに保持される。すなわち、内部リセット回
路から電源投入後１回だけワンショットパルスが出力さ
れる。

以上のように、電源投入後の電源電位の立上がり速度
が遅い場合にも、この内部リセット回路からは十分なワ
ンショットパルスが出力される。この内部リセット回路
においては、NORゲート３の出力電位をハイレベルにす
べきＰチャネルトランジスタQ20およびQ21のうちの一方
のトランジスタQ20のゲートに、電源電位に従って完全
に立上がった後所定のタイミングでローレベル立下がる
内部クロック信号▲▼が与えられ、他方のトラ
ンジスタQ21が電源投入後導通状態とされる。このた
め、トランジスタQ20およびQ21がともにON状態となるの
は、電源投入直後から、内部クロック信号▲▼
の電位がトランジスタQ20のしきい値電圧を越えるまで
の期間と、内部クロック信号▲▼が最初に立上
がったときである。電源投入後の電源電位の立上がり速
度が遅い場合、前者の期間には電源電位は十分に上昇し
ていないため、NORゲート３の出力電位はハイレベルま
で立上がらない。しかし、後者の期間において電源電位
がハイレベルに十分に上昇していれば、NORゲート３の
出力電位は迅速にハイレベルに立上がる。この結果、電
源電位の立上がり速度がおそい場合でも十分なワンショ
ットパルスが得られる。

さて、第２図に示される構成の内部リセット回路は、
第１図に示されるデュアルポートメモリのPOR発生回路1
12aとして用いられることも可能であるが、第６図に示
されるような構成の論理設定回路をリセットするために
用いられることも望ましい。第６図は、第２図および第
３図で示される内部リセット回路によってリセットされ
ることが望ましい論理設定回路の一例を示す回路図であ
る。

第６図を参照して、この論理設定回路は、電源V_ccと
接地GNDとの間に設けられる、ＮチャネルMOSトランジス
タQ7およびＰチャネルMOSトランジスタQ8の直列接続に
よって構成されるインバータ26と、前記インバータ26の
入力端と接地GNDとの間に並列に設けられる、Ｎチャネ
ルトランジスタQ5,Q6,およびコンデンサC2とを含む。ト
ランジスタQ6と電源V_ccとの間にはヒューズ８が設けら
れ、トランジスタQ6のゲートはインバータ26の出力端、
すなち、トランジスタQ7およびQ8の接続点（ノード７）
に接続され、トランジスタQ5のゲートには上記内部リセ
ット回路の出力信号φ_Ｐo_Rが与えられる。この論理設定
回路の出力は前記ノード７から取出される。

このようなヒューズを用いた論理設定回路は、RAMやE
PROM等において実際に使用されるべきメモリセルアレイ
を設定するために多く用いられる。RAMやEPROM等は、通
常使用されるべきメモリセルアレイとともに、予備のメ
モリセルアレイを含む場合が多い。この予備のメモリセ
ルアレイは、LSIの歩留り低下等を防止するために用い
られる冗長回路であり、通常使用されるべきメモリセル
アレイの一部に欠陥がある場合に、欠陥があるメモリセ
ルアレイに代わって用いられる。したがって、このよう
なRAMやEPROM等の使用開始時（電源投入時）には欠陥の
あるメモリセルアレイが不能化され、その代わりに用い
られる予備のメモリセルアレイが能動化されるように、
各メモリセルアレイに使用／非使用を指示する信号を与
える必要がある。

そこで、上述のような半導体記憶装置は、各メモリセ
ルアレイごとに設けられる、前記指示信号を出力する論
理設定回路を含む。このような論理設定回路は、一般
に、第６図に示されるように、ヒューズを含む。前記論
理設定回路は、このヒューズに切断されているか否かに
よって、電源投入後、使用または非使用のいずれかを指
示する信号を出力するように構成される。上述のような
半導体記憶装置の製造後の機能テストにおいて、本来使
用されるべきメモリセルアレイの一部に欠陥があること
が確認されると、各メモリセルアレイの使用／非使用の
設定状態に従って、上記論理設定回路内のヒューズが選
択的に切断される。

たとえば、第６図に示される論理設定回路においてヒ
ューズ８が切断されていれば、電源が投入されてもノー
ド６の電位は上昇せずローレベルである。したがって、
インバータ26の出力であるノード７の電位はトランジス
タQ8の導通によってハイレベルとなる。一方、ノード７
の電位はトランジスタQ6のゲートにも付与されるため、
電源投入後ノード６の電位はトランジスタQ6の導通によ
って接地GNDの電位（ローレベル）に固定される。この
結果、ノード７の電位は電源投入後、使用または非使用
を指示するハイレベルに保持される。

したがって、ヒューズ８が切断されている場合に電源
投入後ノード７の電位が確実にハイレベルとなるには、
電源投入時にノード６の電位が必ずローレベルである必
要がある。しかし、トランジスタQ6が導通しない限りノ
ード６には、接地電位が付与されないためノード６の電
位が電源投入時に必ずしも、トランジスタ８を導通させ
ることができるのに十分な低電位となっているとは限ら
ない。そこで、電源投入直後にノード６の電位を強制的
に接地電位にするため、すなわち、リセットするため
に、上述の内部リセット回路が出力するハイレベルのワ
ンショットパルスを受けて導通するトランジスタQ5が設
けられる。つまり、電源投入後内部リセット回路からハ
イレベルのワンショットパルスが与えられると、トラン
ジスタQ5は前記ワンショットパルスを受けている期間だ
け導通して、ノード６の電位を接地GNDの電位に強制す
る。したがって、ノード６の電位が電源投入時に何らか
の原因で本来とるべきでないレベルまで上昇していて
も、電源投入後すぐに本来のレベルに補償される。この
結果、ノード７からは正しい指示信号が得られ、メモリ
セルアレイの使用／非使用の設定が正しく行なわれる。

さて、リセットされるべきノード６と、第２図に示さ
れる内部リセット回路の出力電位の立上がりタイミング
を決定するノード１と比較すると、ノード６はＮチャネ
ルMOSトランジスタQ5,Q6およびコンデンサC2を各々介し
て接地GNDに接続されるのに対し、ノード１はＮチャネ
ルMOSトランジスタQ1およびQ2を介して各々接地GNDに接
続される一方、コンデンサC1を介して電源V_ccに接続さ
れる。したがって、トランジスタQ5およびQ6のしきい値
電圧やチャネル長等の特性が、各々、トランジスタQ1お
よびQ2のそれらと等しければノード１の電位は電源V_cc
の電位に引込まれやすくノード６の電位は接地GNDの電
位に引込まれやすい。つまり、ノード１はノード６に比
較して高電位になりやすい。このため、電源投入後にお
いて、内部リセット回路のノード１の電位がローレベル
であれば、論理設定回路のノード６の電位もローレベル
である。ここで、ノード６の電位がローレベルであれ
ば、この論理設定回路をリセットする必要はない。

さて、電源投入後、NORゲート３の出力が確実に立上
がるためには、内部クロック信号▲▼が立下が
ったときにノード２の電位がローレベルとなっている必
要がある。このためには、内部クロック信号▲
▼の立下がり時に、トランジスタQ3をON状態にすべくノ
ード１の電位がハイレベルとなっていなければならな
い。したがって、内部クロック信号▲▼の立下
がり時に、ノード１の電位がまだローレベルにあると、
トランジスタQ3が十分にON状態にならずNORゲート３か
ら十分なリセットパルスが出力されない場合がある。し
かし、上述のように本実施例においてはノード１がロー
レベルであるときにはリセットされるべきリード６は必
ずローレベルにある。したがって、このような場合に
は、たとえ十分リセットパルスが出力されなくとも、リ
セットされるべき回路に結合される機能部に誤動作は生
じない。

逆に、電源投入後においてノード６の電位がハイレベ
ルであればノード１の電位もハイレベルである。したが
って、電源投入によってノード６の電位がハイレベルに
なると、すなわち、ノード６がリセットされる必要のあ
る電位となると、内部リセット回路からは上述のように
して電源電位の立上がり速度にかかわらずハイレベルの
ワンショットパルスが十分に出力される。

以上のように、ノード１がノード６よりも高電位にな
りやすく設定されることによって、内部クロック信号の
立下がり時にリセットされるべきノードがリセットを必
要とする状態にあれば、内部リセット回路からワンショ
ットパルスが確実に出力される。

一般に、内部クロック信号を必要とする半導体集積回
路装置は、電源投入後の内部クロック信号の最初の立下
がりに応答して動作を開始するように構成される。した
がって、第２図に示される内部リセット回路は、装置の
動作開始後にノード１の電位がいかなる電位にあろうと
もリセットされるべきノード６の電位を本来のレベルに
補償することができる。

なお、リセットされるべきノード６の高電位へのなり
やすさと、内部リセット回路の出力電位の立上がりタイ
ミングを決定する内部リセット回路の内部ノード１の高
電位へのなりやすさとのバランスは、上記例のように、
これら各ノードと高電位側電位および低電位側電位との
間の結合容量の有無や、これら各ノードに低電位側電位
（または高電位側電位）を供給すべく接続されるトラン
ジスタの特性等を制御することによって制御可能であ
る。しかし、これら各ノードの特性は、これら各ノード
に接続されるすべての回路素子の特性に影響を受ける。
したがって、上記制御の容易さという点から、内部リセ
ット回路およびこれらによってリセットされるべき回路
の構成は、これら各ノードに関して類似していることが
望ましい。たとえば上記実施例では、コンデンサC1およ
びC2ならびにヒューズ８を除去した場合の、内部リセッ
ト回路のノード１に関する構成と、論理設定回路のノー
ド６に関する構成とは同一であるう。

したがって、第１図に示されるPOR発生回路112aとし
て用いられる内部リセット回路における、ワンショット
パルスの発生タイミングを決定するノード１に関する構
成は、カラーレジスタ113およびライトマスクレジスタ1
14の各々におけるリセットされるべきノードに関する構
成に類似していることが望ましい。

第７図は、電源投入直後にリセットされるべきラッチ
回路の一例を示す回路図であり、第１図におけるカラー
レジスタ113およびライトマスクレジスタ114の各々にお
けるリセットされるべきノード付近の回路構成を示す。
第７図を参照して、このラッチ回路は、ＮチャネルMOS
トランジスタQ14,Q15,およびQ17と、ＰチャネルMOSトラ
ンジスタQ16およびQ18と、コンデンサC4とを含み、第６
図に示される論理設定回路においてヒューズ８に代えて
ＰチャネルMOSトランジスタQ16が設けられた構成をな
す。つまり、トランジスタQ16のゲートはトランジスタQ
15のゲートに接続されて、このラッチ回路の出力端であ
る、トランジスタQ17およびQ18の接続点の電位を受け
る。このラッチ回路においては、トランジスタQ16が導
通しない限り、ノード14（第６図に示される論理設定回
路のノード６に相当する）への電源V_ccの電位の伝達経
路が形成されない。したがって、電源投入後、このラッ
チ回路の出力は、本来ハイレベルになるべきであるが、
ノード14の電位が何らかの原因で上昇している可能性が
あるため、ノード14の電位は電源投入後ローレベルにリ
セットされる必要がある。そこで、第６図の論理設定回
路がリセットされる場合と同様に、トランジスタQ14が
電源投入後、内部リセット回路からのハイレベルのワン
ショットパルスを受けて導通してノード14の電位を接地
電位に強制する。

第８図は、上記ラッチ回路をリセットするための好ま
しい内部リセット回路の一構成例を示す回路図であり、
本発明の他の実施例を示す。第８図を参照して、この内
部リセット回路は、第２図に示されるそれと異なり、ノ
ード１と電源V_ccとの間にＰチャネルMOSトランジスタQ1
1が付加される。トランジスタQ11のゲートはトランジス
タQ2のゲートと共通接続される。つまり、トランジスタ
Q2およびQ11はインバータ27を構成する。これは、リセ
ットされるべきラッチ回路のノード14に関する回路構成
に、内部リセット回路のノード１に関する回路構成を同
一にして、ノード１の高電位へのなりやすさとリセット
されるべきノード14の高電位へのなりやすさとの差を制
御しやすくするためである。

この内部リセット回路においてえ、インバータ３の一
方の入力端２の電位がローレベルとなればトランジスタ
Q11がON状態、トランジスタQ2がOFF状態となって、ノー
ド１にはコンデンサC1およびトランジスタQ11によって
電源電位が伝達される。つまり、トランジスタQ11は、
ノード１に高電位を確実に供給する役割を果たす。した
がって、この内部リセット回路の基本的な動作は第２図
に示される内部リセット回路の場合と同様であり、電源
電位の立上がり速度が遅い場合でも確実にワンショット
パルスを発生する。

さらに、内部リセット回路においてノード１と電源V
_ccとの間にコンデンサC1が設けられる一方、リセットさ
れるべき回路においてはリセットされるべきノードと接
地GNDとの間にコンデンサC4が設けられるため、ノード
１に接続される他の回路素子とノード14に接続される他
の回路素子の特性とが同一であれば、ノード１はノード
14に比べハイレベルになりやすい。したがって、内部ク
ロック信号▲▼の立下がり時にノード１の電位
がハイレベルでない場合にはリセットされるべきノード
14は必ずローレベルであるため、トランジスタQ14に十
分なワンショットパルスが付与されなくともノード15の
電位を受けて動作する回路部が誤動作することはない。

第１図のデュアルポートメモリにおいてリセットされ
るべきカラーレジスタ113およびライトマスクレジスタ1
14は、第７図に示されるような構成の、データを一時記
憶するラッチ機能を有する回路部である。したがって、
第１図のデュアルポートメモリにおけるPOR発生回路112
aとしては、第８図における構成の内部リセット回路が
用いられることが望ましい。

なお、上記実施例においては、リセットされるべきノ
ードのリセット時の電位はローレベルであったが、逆に
ハイレベルである場合にも本発明に係る内部リセット回
路は適用可能である。また、上記実施例における内部リ
セット回路は、すべてハイレベルのワンショットパルス
を出力するように構成されたが、リセットされるべき回
路の構成に応じて、上記内部リセット回路の出力段にも
う１段インバータを設けるなどしてローレベルのワンシ
ョットパルスを出力するように構成されてもよい。

［発明の効果］以上のように、本発明によれば装置の動作開始時に、
リセット信号を、内部クロックに同期させて必要に応じ
て確実に発揮させることによって、電源の立上がり時間
にかかわらず内部ノードのリセットが可能になる。この
ため、従来よりも内部回路が確実にリセットされ、リセ
ット不良による装置の誤動作が回避される。したがっ
て、本発明によれば半導体集積回路装置の信頼性が向上
される。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデュアルポートメモリ
の概略ブロック図、第２図および第３図は第１図のデュ
アルポートメモリに用いられる内部リセット回路の一例
を示す回路図、第４図および第５図は第２図および第３
図で示される内部リセット回路の動作を説明するための
タイミングチャート図、第６図は第２図および第３図に
示される内部リセット回路によってリセットされること
が望ましい論理設定回路の回路図、第７図は内部リセッ
ト回路によってリセットされるべきラッチ回路の一例を
示す回路図、第８図は本発明の他の実施例として第７図
に示されるラッチ回路をリセットすることが望ましい内
部リセット回路の一例を示す回路図、第９図は従来の内
部リセット回路を備えたデュアルポートメモリの概略ブ
ロック図、第10図および第12図は従来の内部リセット回
路の構成を示す回路図、第11図および第13図は従来の内
部リセット回路の動作を説明するためのタイミングチャ
ート図である。図において、1,2,5〜7,14,および15はノード、３はNOR
ゲート、4,20,および21は遅延回路、Q1〜Q3,Q5〜Q7,Q1
4,Q15,Q17,Q19,Q22,Q23,Q25,Q27,およびQ29はＮチャネ
ルMOSトランジスタ、Q4,Q8,Q11,Q16,Q18,Q20,Q21,Q24,Q
26,およびQ28はＰチャネルMOSトランジスタ、22〜27は
インバータ、C1,C2,C4およびC5はコンデンサ、111はタ
イミングジェネレータ、112aおよび112bはPOR発生回路
である。なお、図中、同一符号は同一または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】内部クロック信号に従って動作する半導体
集積回路装置であって、電源電位に結合され、かつ、電源投入に応じて前記電源
電位の変化に追随した電位変化を受ける第１のノード
と、前記第１のノードの電位の変化に寄与するように、前記
第１のノードに結合される第１の回路素子手段（Q2,Q3,
Q4）と、電源投入後の前記第１のノード上の予め定める電位と、
内部クロック信号とに応答してリセット信号を発生する
リセット信号発生手段と、第２のノードを有し、前記第２のノードの電位に応答し
て機能する機能素子手段と、前記リセット信号発生手段によって発生された前記リセ
ット信号に応答して、前記第２のノードを、前記機能素
子手段をリセット状態にするのに必要な電位に強制する
手段と、前記第２のノードの電位の変化に寄与するように、前記
第２のノードに結合される第２の回路素子手段（Q6,Q7,
Q8）とを備え、前記第１の回路素子手段の前記第１のノードの電位変化
に寄与する度合と、前記第２の回路素子手段の前記第２
のノードの電位変化に寄与する度合とが異なるように前
記第１および第２の回路素子手段を構成する各回路素子
の特性が制御され、これにより、電源投入後も前記リセ
ット信号発生手段によりリセット信号が発生されないと
き、前記第２のノードの電位が前記機能素子手段をリセ
ットするのに必要な電位になる、半導体集積回路装置。