JP2778166B2 - 適応変換符号化の方法及び装置 - Google Patents
適応変換符号化の方法及び装置Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、音声／音楽等の信号の帯域圧縮技術、特に
時間領域で得られる入力信号を他の領域に線形変換して
から行なう帯域圧縮技術に関する。
時間領域で得られる入力信号を他の領域に線形変換して
から行なう帯域圧縮技術に関する。
（従来の技術） 限られた伝送容量の回線を使用して、音声／音楽等の
信号に含まれる情報を効率良く伝送するために、その情
報量を減少させることを帯域圧縮といい、主として適応
差分パルス符号変調［ADPCM］（ディジタル・コーディ
ング・オブ・ウェーブフォームズ、（Digital Coding o
f Waveforms）、プレンティス・ホール社（Prentice−H
all）、1984年、308ページ参照；以下、「文献１」）と
適応変換符号化［ATC］（アイイーイーイー・トランザ
クションズ・オン・エイエスエスピー（IEEE TRANSACTI
ONS ON ASSP）27巻１号、1979年、89−95ページ参照；
以下、「文献２」）が知られている。以下、ATCの概要
を文献２に従って簡単に説明する。
信号に含まれる情報を効率良く伝送するために、その情
報量を減少させることを帯域圧縮といい、主として適応
差分パルス符号変調［ADPCM］（ディジタル・コーディ
ング・オブ・ウェーブフォームズ、（Digital Coding o
f Waveforms）、プレンティス・ホール社（Prentice−H
all）、1984年、308ページ参照；以下、「文献１」）と
適応変換符号化［ATC］（アイイーイーイー・トランザ
クションズ・オン・エイエスエスピー（IEEE TRANSACTI
ONS ON ASSP）27巻１号、1979年、89−95ページ参照；
以下、「文献２」）が知られている。以下、ATCの概要
を文献２に従って簡単に説明する。
第４図は、ATCの一構成例を示したブロック図であ
る。線形変換、ビット配分、量子化からなる符号化器で
は、入力信号が入力端子１を経て線形変換回路３に供給
される。入力端子１には一般に離散的な値が供給され、
線形変換回路３で予め定められた整数Ｎに等しい入力サ
ンプルを単位としたＮ点離散線形変換が施される。Ｎは
ブロック長と呼ばれる。このＮ点離散線形変換として
は、ウォルシューアダマール変換（WAT）、離散フーリ
エ変換（DFT）、離散コサイン変換（DCT）、KL変換（KL
T）等が用いられる。線形変換回路３の出力である総数
Ｎの変換係数は後述するビット配分に従って量子化器４
でそれぞれ量子化され、多重化回路５へ供給される。量
子化器４内にはブロック長Ｎに等しい数の量子化器が含
まれており、各変換係数はそれぞれ専用の量子化器で量
子化される。ビット配分回路６では、変換係数の振幅に
対応した量子化ビット割当てを計算し、量子化器４へ供
給する。多重化回路５では、量子化器４から供給される
量子化された変換係数とビット配分回路６から供給され
るビット配分に用いた情報を多重化し、伝送路８に送出
する。
る。線形変換、ビット配分、量子化からなる符号化器で
は、入力信号が入力端子１を経て線形変換回路３に供給
される。入力端子１には一般に離散的な値が供給され、
線形変換回路３で予め定められた整数Ｎに等しい入力サ
ンプルを単位としたＮ点離散線形変換が施される。Ｎは
ブロック長と呼ばれる。このＮ点離散線形変換として
は、ウォルシューアダマール変換（WAT）、離散フーリ
エ変換（DFT）、離散コサイン変換（DCT）、KL変換（KL
T）等が用いられる。線形変換回路３の出力である総数
Ｎの変換係数は後述するビット配分に従って量子化器４
でそれぞれ量子化され、多重化回路５へ供給される。量
子化器４内にはブロック長Ｎに等しい数の量子化器が含
まれており、各変換係数はそれぞれ専用の量子化器で量
子化される。ビット配分回路６では、変換係数の振幅に
対応した量子化ビット割当てを計算し、量子化器４へ供
給する。多重化回路５では、量子化器４から供給される
量子化された変換係数とビット配分回路６から供給され
るビット配分に用いた情報を多重化し、伝送路８に送出
する。
ビット配分、逆量子化、線形逆変換からなる復号化器
では、伝送路８からの多重化信号が分離回路９で分離さ
れ、量子化器４からの信号は逆量子化器10に、ビット配
分回路６からの信号は、ビット配分回路11へ供給され
る。ビット配分回路11では符号化器のビット配分回路６
と全く同様な方法で、各変換係数に対するビット配分が
決定される。逆量子化器10で、ビット配分回路11で決定
されたビット配分に従って逆量子化された変換係数は、
線形逆変換回路12で再び総数Ｎの時間領域の信号サンプ
ルに変換され、出力端子14に供給される。
では、伝送路８からの多重化信号が分離回路９で分離さ
れ、量子化器４からの信号は逆量子化器10に、ビット配
分回路６からの信号は、ビット配分回路11へ供給され
る。ビット配分回路11では符号化器のビット配分回路６
と全く同様な方法で、各変換係数に対するビット配分が
決定される。逆量子化器10で、ビット配分回路11で決定
されたビット配分に従って逆量子化された変換係数は、
線形逆変換回路12で再び総数Ｎの時間領域の信号サンプ
ルに変換され、出力端子14に供給される。
ビット配分回路における配分方法には、いくつかの種
類があるが、ここでは文献２に述べられている方法を第
５図（ａ），（ｂ）を参照して説明する。この方法は、
復号化器において逆量子化したときの量子化二乗誤差が
最小になるようするもので、ビット配分に関する補助情
報量を削減するために変換係数を１度間引き、続いて補
間した値を用いてビット数の最適化を行なう。第４図に
示されるビット配分回路Ｉは、第５図（ａ）に示すよう
に構成される。第４図の線形変換回路３で得られた変換
係数は、第５図（ａ）の入力端子41を経て、間引き回路
42に供給される。間引き回路42では、Ｎ個の変換係数を
それぞれ二乗し、整数値Ｍ毎（ＭはＮの約数）の平均値
を代表値として1/Mの間引きを行なう。得られたＬ＝N/M
のサンプル値は量子化器43でそれぞれ量子化され、出力
端子44と逆量子化器45へ供給される。量子化器43、逆量
子化器45は省略される場合もある。補間回路46において
は、２を底とする対数をとった後、対数領域でＭ倍の線
形補間が行なわれる。補間された信号を用いて第４図の
量子化器４におけるビット配分が、次式によりビット数
最適化回路47で行なわれる。
類があるが、ここでは文献２に述べられている方法を第
５図（ａ），（ｂ）を参照して説明する。この方法は、
復号化器において逆量子化したときの量子化二乗誤差が
最小になるようするもので、ビット配分に関する補助情
報量を削減するために変換係数を１度間引き、続いて補
間した値を用いてビット数の最適化を行なう。第４図に
示されるビット配分回路Ｉは、第５図（ａ）に示すよう
に構成される。第４図の線形変換回路３で得られた変換
係数は、第５図（ａ）の入力端子41を経て、間引き回路
42に供給される。間引き回路42では、Ｎ個の変換係数を
それぞれ二乗し、整数値Ｍ毎（ＭはＮの約数）の平均値
を代表値として1/Mの間引きを行なう。得られたＬ＝N/M
のサンプル値は量子化器43でそれぞれ量子化され、出力
端子44と逆量子化器45へ供給される。量子化器43、逆量
子化器45は省略される場合もある。補間回路46において
は、２を底とする対数をとった後、対数領域でＭ倍の線
形補間が行なわれる。補間された信号を用いて第４図の
量子化器４におけるビット配分が、次式によりビット数
最適化回路47で行なわれる。
ここに、Riはｉ番目の変換係数（ｉ＝1,2,…‥Ｎ）に対
する割当てビット数、は１変換係数当りの平均割当て
ビット数、σi 2は補間回路46における補間で近似的に復
元されたｉ番目変換係数の二乗値である。結果は出力端
子48へ伝達され、量子化器４に供給される。式（１）を
用いてビット配分を行なうことにより、量子化二乗誤差
を最小にできることがアイイーイーイー・トランザクシ
ョンズ・オン・エイエスエスピー（IEEE TRANSACTIONS
ON ASSP）25巻４号、1977年、299−309ページ参照；
（以下、「文献３」）に示されている。出力端子44で得
られた間引かれた信号は、第４図の多重化回路５を経て
補助情報として伝送路８へ送出される。一方、第４図の
ビット配分回路11は第５図（ｂ）に示すように構成され
る。第４図の分離回路９からの信号は入力端子49を経て
補間回路46に供給される。符号化器内のビット配分回路
６が量子化器43及び逆量子化器45を有する場合には、復
号化器内のビット配分回路11も対応して逆量子化器45を
有する。補間回路46、ビット数最適化回路47では、既に
説明した符号化器内の前記補間回路46、ビット数最適化
回路47と全く同様な補間及びビット数最適化が行なわれ
る。従って、第５図（ａ）の出力端子48と第５図（ｂ）
の出力端子50には、全く等しいビット配分のための信号
が得られ、符号化器側と復号化器側で対応のとれた量子
化／逆量子化が行なわれる。
する割当てビット数、は１変換係数当りの平均割当て
ビット数、σi 2は補間回路46における補間で近似的に復
元されたｉ番目変換係数の二乗値である。結果は出力端
子48へ伝達され、量子化器４に供給される。式（１）を
用いてビット配分を行なうことにより、量子化二乗誤差
を最小にできることがアイイーイーイー・トランザクシ
ョンズ・オン・エイエスエスピー（IEEE TRANSACTIONS
ON ASSP）25巻４号、1977年、299−309ページ参照；
（以下、「文献３」）に示されている。出力端子44で得
られた間引かれた信号は、第４図の多重化回路５を経て
補助情報として伝送路８へ送出される。一方、第４図の
ビット配分回路11は第５図（ｂ）に示すように構成され
る。第４図の分離回路９からの信号は入力端子49を経て
補間回路46に供給される。符号化器内のビット配分回路
６が量子化器43及び逆量子化器45を有する場合には、復
号化器内のビット配分回路11も対応して逆量子化器45を
有する。補間回路46、ビット数最適化回路47では、既に
説明した符号化器内の前記補間回路46、ビット数最適化
回路47と全く同様な補間及びビット数最適化が行なわれ
る。従って、第５図（ａ）の出力端子48と第５図（ｂ）
の出力端子50には、全く等しいビット配分のための信号
が得られ、符号化器側と復号化器側で対応のとれた量子
化／逆量子化が行なわれる。
これまでの説明では、ビット配分回路６から多重化回
路５へ補助情報として供給される信号は第５図（ａ）の
出力端子44で得られる間引かれた変換係数の二乗値とし
てきた。しかし、この信号を復号化器へ伝送する目的
は、ビット配分に利用される変換係数の概略値を符号化
器と復号化器で共有することである。このための補助情
報の伝送方法として、間引かれた変換係数の二乗値以外
にも、PARCOR係数、ADPCM及びベクトル量子化による方
法等が知られている。
路５へ補助情報として供給される信号は第５図（ａ）の
出力端子44で得られる間引かれた変換係数の二乗値とし
てきた。しかし、この信号を復号化器へ伝送する目的
は、ビット配分に利用される変換係数の概略値を符号化
器と復号化器で共有することである。このための補助情
報の伝送方法として、間引かれた変換係数の二乗値以外
にも、PARCOR係数、ADPCM及びベクトル量子化による方
法等が知られている。
符号化器において、第４図の線形変換回路３の出力に
振幅が入力信号のパワーに依存しない変換係数を求める
目的で、入力信号を正規化することもできる。この場合
は、第６図に示すように入力信号は正規化回路２を経て
正規化された後、線形変換回路３へ供給される。復号化
器では、線形逆変換回路12の出力は逆正規化回路13で正
規化回路２と反対の処理を施されてから、出力端子14へ
伝達される。正規化に用いた基準値は多重化回路５で量
子化器４、ビット配分回路６からの信号と多重化され、
伝送路８を経て復号化器へ伝達される。復号化器側では
分離回路９で逆量子化器10、ビット配分回路11へ供給さ
れる信号と分離された後、逆正規化回路13へ伝達され
る。第７図（ａ）、（ｂ）に、正規化回路２及び逆正規
化回路13の構成をそれぞれ示す。第７図（ａ）の入力端
子61には、第６図の入力端子１から入力信号サンプルが
供給される。入力信号サンプルはバッファ62に一時蓄積
された後、Ｎサンプル毎にまとめて乗算器63でスケーリ
ングを施され、出力端子65へ供給される。出力端子65か
らの出力信号は、第４図の線形変換回路３へ供給され
る。乗算器63の乗数は、入力サンプルの電力の１ブロッ
ク分の平均値の逆数である。この値は、平均零の入力信
号に対しては分散の逆数となり、分散計算回路64にて求
められた分散値から計算することができる。分散計算回
路64にて求められた分散値は乗算器63で入力サンプルの
正規化に使用されると同時に、出力端子66を経て第６図
の多重化回路５へ供給され、多重化の後、補助情報とし
て復号化器へ伝達される。一方、第７図（ｂ）の逆正規
化回路では、第６図の線形逆変換回路12からの信号が入
力端子67を経て乗算器68に供給される。乗算器68では入
力端子69を経て得られた分散値を用いて出力信号を逆正
規化し、バッファ70に蓄積する。入力端子69に得られる
分散値は、第６図の多重化回路５、伝送路８及び分離回
路９を経て、符号化器から伝達される。バッファ70はＮ
個の復号化サンプル値を順に、出力端子71を経て第６図
の出力端子14に伝達する。
振幅が入力信号のパワーに依存しない変換係数を求める
目的で、入力信号を正規化することもできる。この場合
は、第６図に示すように入力信号は正規化回路２を経て
正規化された後、線形変換回路３へ供給される。復号化
器では、線形逆変換回路12の出力は逆正規化回路13で正
規化回路２と反対の処理を施されてから、出力端子14へ
伝達される。正規化に用いた基準値は多重化回路５で量
子化器４、ビット配分回路６からの信号と多重化され、
伝送路８を経て復号化器へ伝達される。復号化器側では
分離回路９で逆量子化器10、ビット配分回路11へ供給さ
れる信号と分離された後、逆正規化回路13へ伝達され
る。第７図（ａ）、（ｂ）に、正規化回路２及び逆正規
化回路13の構成をそれぞれ示す。第７図（ａ）の入力端
子61には、第６図の入力端子１から入力信号サンプルが
供給される。入力信号サンプルはバッファ62に一時蓄積
された後、Ｎサンプル毎にまとめて乗算器63でスケーリ
ングを施され、出力端子65へ供給される。出力端子65か
らの出力信号は、第４図の線形変換回路３へ供給され
る。乗算器63の乗数は、入力サンプルの電力の１ブロッ
ク分の平均値の逆数である。この値は、平均零の入力信
号に対しては分散の逆数となり、分散計算回路64にて求
められた分散値から計算することができる。分散計算回
路64にて求められた分散値は乗算器63で入力サンプルの
正規化に使用されると同時に、出力端子66を経て第６図
の多重化回路５へ供給され、多重化の後、補助情報とし
て復号化器へ伝達される。一方、第７図（ｂ）の逆正規
化回路では、第６図の線形逆変換回路12からの信号が入
力端子67を経て乗算器68に供給される。乗算器68では入
力端子69を経て得られた分散値を用いて出力信号を逆正
規化し、バッファ70に蓄積する。入力端子69に得られる
分散値は、第６図の多重化回路５、伝送路８及び分離回
路９を経て、符号化器から伝達される。バッファ70はＮ
個の復号化サンプル値を順に、出力端子71を経て第６図
の出力端子14に伝達する。
（発明が解決しようとする課題） ブロック数Ｎは第４図及び第６図に示した線形変換回
路３及び線形逆変換回路12で行なわれる演算の分解能に
影響し、Ｎが大きいほど分解能が高くなり符号化復号化
による誤差が減少する。また、ビット配分に関する補助
情報は一定時間に含まれるブロック数に反比例し、Ｎが
大きいほど補助情報量は削減される。これは、一定の伝
送容量に対してより多くの主情報を送ることができるこ
とを意味し、符号化品質向上につながる。一方、非定常
信号に対しては、必ずしも大きなＮが少ない誤差を与え
るとは限らない。同一ブロック内の入力サンプルに対し
ては同一の処理がなされるが、ブロックが長いと非定常
信号は同一ブロック内でその特性が変化してしまう可能
性があるからである。従って、非定常性の強い信号に対
しては、小さいブロック長Ｎで入力信号の性質の変化に
追随するような符号化を行なった方が良い。従来のATC
では、ブロック長Ｎが固定されていたために、前記の分
解能と入力信号の性質の変化への追従という相反する要
求に答えることができなかった。
路３及び線形逆変換回路12で行なわれる演算の分解能に
影響し、Ｎが大きいほど分解能が高くなり符号化復号化
による誤差が減少する。また、ビット配分に関する補助
情報は一定時間に含まれるブロック数に反比例し、Ｎが
大きいほど補助情報量は削減される。これは、一定の伝
送容量に対してより多くの主情報を送ることができるこ
とを意味し、符号化品質向上につながる。一方、非定常
信号に対しては、必ずしも大きなＮが少ない誤差を与え
るとは限らない。同一ブロック内の入力サンプルに対し
ては同一の処理がなされるが、ブロックが長いと非定常
信号は同一ブロック内でその特性が変化してしまう可能
性があるからである。従って、非定常性の強い信号に対
しては、小さいブロック長Ｎで入力信号の性質の変化に
追随するような符号化を行なった方が良い。従来のATC
では、ブロック長Ｎが固定されていたために、前記の分
解能と入力信号の性質の変化への追従という相反する要
求に答えることができなかった。
本発明の目的は、分解能と入力信号の性質の変化への
追従という相反する要求を満足しつつ、補助情報量を圧
縮して符号化品質を向上できる適応変換符号化の方法及
び装置を提供することにある。
追従という相反する要求を満足しつつ、補助情報量を圧
縮して符号化品質を向上できる適応変換符号化の方法及
び装置を提供することにある。
（課題を解決するための手段） 本発明は、ブロック長が指定されている場合には該指
定されたブロック長で線形変換を行ない、それ以外の場
合には、入力信号サンプルをバッファに蓄積し、複数の
ブロック長で線形変換を行ない、得られた変換係数及び
補助情報をそれぞれ独立に記憶すると同時に、前記複数
のブロック長に対応した変換係数のブロック間差分を求
め、前記複数のブロック長を大きさの順に並べたときに
隣接する２つのブロック長に対応した前記ブロック間差
分の比と前記ブロック間差分を用いて最適ブロック長を
決定し、該最適ブロック長に対応した前記記憶された変
換係数及び補助情報を選択し、該選択された変換係数に
対しては変換係数を用いて計算したビット配分により量
子化を行ない、該量子化出力とビット配分情報と前記選
択された補助情報を前記最適ブロック長と共に伝送／蓄
積することを特徴とする。
定されたブロック長で線形変換を行ない、それ以外の場
合には、入力信号サンプルをバッファに蓄積し、複数の
ブロック長で線形変換を行ない、得られた変換係数及び
補助情報をそれぞれ独立に記憶すると同時に、前記複数
のブロック長に対応した変換係数のブロック間差分を求
め、前記複数のブロック長を大きさの順に並べたときに
隣接する２つのブロック長に対応した前記ブロック間差
分の比と前記ブロック間差分を用いて最適ブロック長を
決定し、該最適ブロック長に対応した前記記憶された変
換係数及び補助情報を選択し、該選択された変換係数に
対しては変換係数を用いて計算したビット配分により量
子化を行ない、該量子化出力とビット配分情報と前記選
択された補助情報を前記最適ブロック長と共に伝送／蓄
積することを特徴とする。
また本発明は、入力サンプルを蓄積するバッファと、
複数のブロック長で該複数のブロック長で線形変換を行
なう線形変換回路と、得られた変換係数を格納する第１
の記憶装置と、得られた補助情報を格納する第２の記憶
装置と、複数のブロック長に対応した前記変換係数を受
けて変換係数のブロック間差分を用いて最適ブロック長
を出力する差分検出回路と、該差分検出回路から供給さ
れる最適ブロック長と外部から供給されるブロック長指
定信号とを受けて該ブロック長指定信号に応じて出力を
選択する第１のセレクタと、前記第１の記憶装置の出力
を受けて前記第１のセレクタの出力に対応した値を選択
する第２のセレクタと、前記第２の記憶装置の出力を受
けて前記第１のセレクタの出力に対応した値を選択する
第３のセレクタと、前記第２のセレクタの出力に基づい
て変換係数に対するビット配分を計算するビット配分回
路と、該ビット配分回路で得られたビット配分に従って
前記第２のセレクタで選択された変換係数を量子化する
量子化器と、前記第１のセレクタの出力と前記量子化器
の出力と前記ビット配分回路の出力と前記第３のセレク
タの出力を多重化して伝送／蓄積する多重化回路を少な
くとも具備し、前記差分検出回路は、入力された変換係
数を複数のブロック長に応じて切換えるスイッチと、該
スイッチの複数の出力端子に接続された複数の記憶装置
と、該複数の記憶装置の出力のうち１つを選択するセレ
クタと、該セレクタ出力を前記入力された変換係数から
差引く減算器と、該減算器出力を二乗する乗算器と、該
乗算器の出力を累算する累算器と、該累算器の出力を格
納する第３の記憶装置と、該第３の記憶装置の複数の出
力から最大値を求める最大値検出回路と、該最大値検出
回路の出力を格納する第４の記憶装置と、該第４の記憶
装置の複数の出力のうちの２つのデータの比を求める除
算器と、該除算器の出力を格納する第５の記憶装置と、
該第５の記憶装置の出力を用いて最適ブロック長を決定
する最適ブロック長選択回路と、前記第３の記憶装置か
ら複数の出力を受けて該複数の出力の間の著しい変化を
検出する急変動検出回路と、該急変動検出回路の出力に
応じて前記最適ブロック長選択回路の出力と該急変動検
出回路の出力のいずれかを選択して出力する第５のセレ
クタから構成されることを特徴とする。
複数のブロック長で該複数のブロック長で線形変換を行
なう線形変換回路と、得られた変換係数を格納する第１
の記憶装置と、得られた補助情報を格納する第２の記憶
装置と、複数のブロック長に対応した前記変換係数を受
けて変換係数のブロック間差分を用いて最適ブロック長
を出力する差分検出回路と、該差分検出回路から供給さ
れる最適ブロック長と外部から供給されるブロック長指
定信号とを受けて該ブロック長指定信号に応じて出力を
選択する第１のセレクタと、前記第１の記憶装置の出力
を受けて前記第１のセレクタの出力に対応した値を選択
する第２のセレクタと、前記第２の記憶装置の出力を受
けて前記第１のセレクタの出力に対応した値を選択する
第３のセレクタと、前記第２のセレクタの出力に基づい
て変換係数に対するビット配分を計算するビット配分回
路と、該ビット配分回路で得られたビット配分に従って
前記第２のセレクタで選択された変換係数を量子化する
量子化器と、前記第１のセレクタの出力と前記量子化器
の出力と前記ビット配分回路の出力と前記第３のセレク
タの出力を多重化して伝送／蓄積する多重化回路を少な
くとも具備し、前記差分検出回路は、入力された変換係
数を複数のブロック長に応じて切換えるスイッチと、該
スイッチの複数の出力端子に接続された複数の記憶装置
と、該複数の記憶装置の出力のうち１つを選択するセレ
クタと、該セレクタ出力を前記入力された変換係数から
差引く減算器と、該減算器出力を二乗する乗算器と、該
乗算器の出力を累算する累算器と、該累算器の出力を格
納する第３の記憶装置と、該第３の記憶装置の複数の出
力から最大値を求める最大値検出回路と、該最大値検出
回路の出力を格納する第４の記憶装置と、該第４の記憶
装置の複数の出力のうちの２つのデータの比を求める除
算器と、該除算器の出力を格納する第５の記憶装置と、
該第５の記憶装置の出力を用いて最適ブロック長を決定
する最適ブロック長選択回路と、前記第３の記憶装置か
ら複数の出力を受けて該複数の出力の間の著しい変化を
検出する急変動検出回路と、該急変動検出回路の出力に
応じて前記最適ブロック長選択回路の出力と該急変動検
出回路の出力のいずれかを選択して出力する第５のセレ
クタから構成されることを特徴とする。
（作用） 信号の性質と変換係数成分の分布には相関が有り、類
似の性質を有する信号は似通った変換係数成分分布を有
する。これは同一信号から取り出した複数のブロックに
おける変換係数についても正しい。従って、隣接ブロッ
ク間の変換係数の差分を監視して、差分が小さくなるよ
うなブロック長を用いることにより、分解能と入力信号
の性質の変化への追従という相反する要求を満足するこ
とができる。
似の性質を有する信号は似通った変換係数成分分布を有
する。これは同一信号から取り出した複数のブロックに
おける変換係数についても正しい。従って、隣接ブロッ
ク間の変換係数の差分を監視して、差分が小さくなるよ
うなブロック長を用いることにより、分解能と入力信号
の性質の変化への追従という相反する要求を満足するこ
とができる。
本発明の適応変換符号化の方法及び装置は、入力信号
を線形変換して得られる変換係数のブロック間差分を用
いてブロック長Ｎを可変とすることにより、分解能と入
力信号の性質の変化への追従という相反する要求を満足
しつつ、補助情報量を圧縮して符号化品質を向上するこ
とができる。
を線形変換して得られる変換係数のブロック間差分を用
いてブロック長Ｎを可変とすることにより、分解能と入
力信号の性質の変化への追従という相反する要求を満足
しつつ、補助情報量を圧縮して符号化品質を向上するこ
とができる。
（実施例） 次に図面を参照して本発明について詳細に説明する。
第１図は、本発明の一実施例を示すブロック図である。
同図においては、ブロック長が指定されている場合には
該指定されたブロック長で符号化を行ない、それ以外の
場合には、入力信号に線形変換を行ない、得られた変換
係数を用いて最適ブロック長を決定し、最適ブロック長
を用いて符号化を行なう。このために、記憶装置25、2
6、セレクタ27、28、29、差分検出回路36及びブロック
長指定信号入力端子17が備えられている。
第１図は、本発明の一実施例を示すブロック図である。
同図においては、ブロック長が指定されている場合には
該指定されたブロック長で符号化を行ない、それ以外の
場合には、入力信号に線形変換を行ない、得られた変換
係数を用いて最適ブロック長を決定し、最適ブロック長
を用いて符号化を行なう。このために、記憶装置25、2
6、セレクタ27、28、29、差分検出回路36及びブロック
長指定信号入力端子17が備えられている。
ブロック長指定信号入力端子17に入力信号が供給され
ないときは、入力端子１に供給された入力信号は、ブロ
ック長の一つの候補N1を用いて正規化回路２で入力信号
の分散値で正規化される。正規化された信号は線形変換
回路３においてN1点離散線形変換を施された後、記憶装
置25に記憶されると同時に差分検出回路36に供給され
る。また、正規化に用いた分散値は記憶装置26に記憶さ
れる。次に第２にブロック長N2に等しいサンプルに対し
て、N1の場合と同様にして正規化、線形変換が行なわ
れ、結果が記憶装置25、26に記憶され、差分検出回路36
に供給される。以上説明したN1、N2の場合と同様にし
て、複数のブロック長N3、N4、…‥Nnの場合について入
力信号による正規化及び線形変換が行なわれて対応する
変換係数と分散値が記憶回路25、26に記憶され、変換係
数はまた差分検出回路36に供給される。但し、通常N1＜
N2＜N3＜N4…‥＜Nnで、２Ni＝Ni+1（１≦ｉ＜ｎ）とす
る。ブロック長N1、N2、N3、N4、…‥Nnに対する変換係
数の計算が全て終了したとき、差分検出回路36で各ブロ
ック長候補値Ni（１≦ｉ＜ｎ）の変換係数yj(Ni)（ｊ＝
１…‥Ni）とその１ブロック前の値zj(Ni)に対して変換
係数のブロック間差分二乗値の総和δ（Ni） が計算される。δ（Ni）を用いて最適ブロック長Nmが選
択され、セレクタ27に供給される。セレクタ27にはま
た、ブロック長選択信号が供給されている。セレクタ27
は、ブロック長選択信号が供給されているときは該ブロ
ック長選択信号を、それ以外の場合は差分検出回路36か
ら供給される最適ブロック長Nmを選択して、出力信号と
する。セレクタ27の出力信号により、セレクタ28及び29
において最適ブロック長Nmに対応した変換係数及び補助
情報が選択されて、変換係数は量子化器４とビット配分
回路６へ、補助情報である入力信号の分散値と最適ブロ
ック長Nmは多重化回路15へ、それぞれ供給される。最適
ブロック長Nmは量子化されてから多重化回路15に伝達さ
れる場合もある。ビット配分回路６では、セレクタ28か
ら供給された変換係数を用いてビット配分を行ない、得
られたビット配分情報を用いて量子化器４はセレクタ28
から供給される変換係数の量子化を行なう。量子化され
た変換係数、前記のビット配分情報は多重化回路15で、
前記最適ブロック長Nm及び入力信号の分散値と多重化さ
れて、伝送路８へ送出される。
ないときは、入力端子１に供給された入力信号は、ブロ
ック長の一つの候補N1を用いて正規化回路２で入力信号
の分散値で正規化される。正規化された信号は線形変換
回路３においてN1点離散線形変換を施された後、記憶装
置25に記憶されると同時に差分検出回路36に供給され
る。また、正規化に用いた分散値は記憶装置26に記憶さ
れる。次に第２にブロック長N2に等しいサンプルに対し
て、N1の場合と同様にして正規化、線形変換が行なわ
れ、結果が記憶装置25、26に記憶され、差分検出回路36
に供給される。以上説明したN1、N2の場合と同様にし
て、複数のブロック長N3、N4、…‥Nnの場合について入
力信号による正規化及び線形変換が行なわれて対応する
変換係数と分散値が記憶回路25、26に記憶され、変換係
数はまた差分検出回路36に供給される。但し、通常N1＜
N2＜N3＜N4…‥＜Nnで、２Ni＝Ni+1（１≦ｉ＜ｎ）とす
る。ブロック長N1、N2、N3、N4、…‥Nnに対する変換係
数の計算が全て終了したとき、差分検出回路36で各ブロ
ック長候補値Ni（１≦ｉ＜ｎ）の変換係数yj(Ni)（ｊ＝
１…‥Ni）とその１ブロック前の値zj(Ni)に対して変換
係数のブロック間差分二乗値の総和δ（Ni） が計算される。δ（Ni）を用いて最適ブロック長Nmが選
択され、セレクタ27に供給される。セレクタ27にはま
た、ブロック長選択信号が供給されている。セレクタ27
は、ブロック長選択信号が供給されているときは該ブロ
ック長選択信号を、それ以外の場合は差分検出回路36か
ら供給される最適ブロック長Nmを選択して、出力信号と
する。セレクタ27の出力信号により、セレクタ28及び29
において最適ブロック長Nmに対応した変換係数及び補助
情報が選択されて、変換係数は量子化器４とビット配分
回路６へ、補助情報である入力信号の分散値と最適ブロ
ック長Nmは多重化回路15へ、それぞれ供給される。最適
ブロック長Nmは量子化されてから多重化回路15に伝達さ
れる場合もある。ビット配分回路６では、セレクタ28か
ら供給された変換係数を用いてビット配分を行ない、得
られたビット配分情報を用いて量子化器４はセレクタ28
から供給される変換係数の量子化を行なう。量子化され
た変換係数、前記のビット配分情報は多重化回路15で、
前記最適ブロック長Nm及び入力信号の分散値と多重化さ
れて、伝送路８へ送出される。
ブロック長指定信号入力端子17に入力信号が供給され
たときは、セレクタ27は供給されたブロック長Nsを選択
して、最適ブロック長Nmに設定する。従って、以降の量
子化は供給されたブロック長Nsに基づいて行なわれる。
次に、第２図を参照して実際の最適ブロック長選択の手
続について、ｎ種類のブロック長から最適ブロック長を
決定する場合を例にとって説明する。ここでは説明を簡
単にするために、第２図に示したようにｎ＝３（３通り
のブロック長から最適ブロック長を選択する）と仮定す
る。
たときは、セレクタ27は供給されたブロック長Nsを選択
して、最適ブロック長Nmに設定する。従って、以降の量
子化は供給されたブロック長Nsに基づいて行なわれる。
次に、第２図を参照して実際の最適ブロック長選択の手
続について、ｎ種類のブロック長から最適ブロック長を
決定する場合を例にとって説明する。ここでは説明を簡
単にするために、第２図に示したようにｎ＝３（３通り
のブロック長から最適ブロック長を選択する）と仮定す
る。
符号化器が動作を開始した時点の時刻ｔ＝０とする。
時刻N1T（Ｔはサンプリング周期）においては、第１図
の正規化回路内のバッファにN1個の入力信号サンプルが
蓄積される。この様子を第２図（ａ）の（Ａ）に示す。
同図でN1（１）と表示された入力信号サンプル、すなわ
ちＩと示されてハッチングを施された部分に対してブロ
ック長N1による線形変換を行ない、変換係数を記憶装置
に格納する。時刻N2Ｔには、バッファに第２のブロック
長N2（N1＜N2）に等しいサンプルが蓄積される。この様
子を第２図（ａ）の（Ｂ）に示す。このとき、同図でN1
（２）と表示された入力信号サンプル、すなわちIIと示
されてハッチングを施された部分に対してブロック長N1
による線形変換を行ない、さらにN2（１）と表示された
入力信号サンプル、すなわちＩと示されてハッチングを
施された部分とIIと示されてハッチングを施された部分
に対してブロック長N2による線形変換を行ない、それぞ
れの変換係数を記憶装置に格納する。時刻（N1＋N2）Ｔ
には、バッファにN1＋N2に等しいサンプルが蓄積され
る。この様子を第２図（ａ）の（Ｃ）に示す。このとき
には、同図でN1（３）と表示された入力信号サンプル、
すなわちIIIと示されてハッチングを施された部分に対
してブロック長N1による線形変換を行ない、変換係数を
記憶装置に格納する。さらに、時刻N3Tには、バッファ
に第３のブロック長N3（N1＜N2＜N3）に等しいサンプル
が蓄積される。この様子を第２図（ａ）の（Ｄ）に示
す。このとき、同図でN1（４）と表示された入力信号サ
ンプル、すなわちIVと示されてハッチングを施された部
分対してブロック長N1による線形変換を行ない、またN2
（２）と表示された入力信号サンプル、すなわちIIIと
示されてハッチングを施された部分とIVと示されてハッ
チングを施された部分に対してブロック長N2による線形
変換を行ない、さらにN3（１）と表示された入力信号サ
ンプル、すなわちＩ、II、III、IVと示されてハッチン
グを施された部分に対してブロック長N3による線形変換
を行ない、それぞれの変換係数を記憶装置に格納する。
以下、記憶装置に記憶された、N1（１）、N1（２）、N1
（３）、N1（４）に対応する変換係数、N2（１）とN
2（２）に対応する変換係数、及びN3（１）に対応する
変換係数を用いて、ブロック長N1、N2、N3に対する変換
係数のブロック間差分δ（N1）、δ（N2）、δ（N3）を
計算し、最適ブロック長Nmを決定する。
時刻N1T（Ｔはサンプリング周期）においては、第１図
の正規化回路内のバッファにN1個の入力信号サンプルが
蓄積される。この様子を第２図（ａ）の（Ａ）に示す。
同図でN1（１）と表示された入力信号サンプル、すなわ
ちＩと示されてハッチングを施された部分に対してブロ
ック長N1による線形変換を行ない、変換係数を記憶装置
に格納する。時刻N2Ｔには、バッファに第２のブロック
長N2（N1＜N2）に等しいサンプルが蓄積される。この様
子を第２図（ａ）の（Ｂ）に示す。このとき、同図でN1
（２）と表示された入力信号サンプル、すなわちIIと示
されてハッチングを施された部分に対してブロック長N1
による線形変換を行ない、さらにN2（１）と表示された
入力信号サンプル、すなわちＩと示されてハッチングを
施された部分とIIと示されてハッチングを施された部分
に対してブロック長N2による線形変換を行ない、それぞ
れの変換係数を記憶装置に格納する。時刻（N1＋N2）Ｔ
には、バッファにN1＋N2に等しいサンプルが蓄積され
る。この様子を第２図（ａ）の（Ｃ）に示す。このとき
には、同図でN1（３）と表示された入力信号サンプル、
すなわちIIIと示されてハッチングを施された部分に対
してブロック長N1による線形変換を行ない、変換係数を
記憶装置に格納する。さらに、時刻N3Tには、バッファ
に第３のブロック長N3（N1＜N2＜N3）に等しいサンプル
が蓄積される。この様子を第２図（ａ）の（Ｄ）に示
す。このとき、同図でN1（４）と表示された入力信号サ
ンプル、すなわちIVと示されてハッチングを施された部
分対してブロック長N1による線形変換を行ない、またN2
（２）と表示された入力信号サンプル、すなわちIIIと
示されてハッチングを施された部分とIVと示されてハッ
チングを施された部分に対してブロック長N2による線形
変換を行ない、さらにN3（１）と表示された入力信号サ
ンプル、すなわちＩ、II、III、IVと示されてハッチン
グを施された部分に対してブロック長N3による線形変換
を行ない、それぞれの変換係数を記憶装置に格納する。
以下、記憶装置に記憶された、N1（１）、N1（２）、N1
（３）、N1（４）に対応する変換係数、N2（１）とN
2（２）に対応する変換係数、及びN3（１）に対応する
変換係数を用いて、ブロック長N1、N2、N3に対する変換
係数のブロック間差分δ（N1）、δ（N2）、δ（N3）を
計算し、最適ブロック長Nmを決定する。
以上の処理手続きをまとめて、第２図（ｂ）に示す。
N3＝2N2＝4N1の場合を例にとると、最大ブロック長N3は
Ｉ、II、III、IVの４つの最小ブロック長N1で表すこと
ができる。Ｉ、II、III、IVのブロックの入力データに
対するブロック長N1を用いた線形変換はそれぞれII、II
I、IV、Ｉ′のブロックにおいて行なわれる。Ｉ＋IIとI
II＋IVのブロックの入力データに対するブロック長N2を
用いた線形変換はそれぞれIIIとＩ′のブロックにおい
て行なわれる。さらに、Ｉ＋II＋III＋IVのブロックの
入力データに対するブロック長N3を用いた線形変換は
Ｉ′のブロックにおいて行なわれる。従って、最も処理
量が多いＩ′のブロックでは、IVに対するブロック長N1
を用いた線形変換、III＋IVに対するブロック長N2を用
いた線形変換、Ｉ＋II＋III＋IVに対するブロック長N3
を用いた線形変換、さらに変換係数のブロック間差分δ
（N1）、δ（N2）、δ（N3）の計算と、これらを用いた
最適ブロック長Nmの決定を行なわなければならない。す
なわち、これら全ての処理に要する時間はN1Tより短い
ことが前提となる。
N3＝2N2＝4N1の場合を例にとると、最大ブロック長N3は
Ｉ、II、III、IVの４つの最小ブロック長N1で表すこと
ができる。Ｉ、II、III、IVのブロックの入力データに
対するブロック長N1を用いた線形変換はそれぞれII、II
I、IV、Ｉ′のブロックにおいて行なわれる。Ｉ＋IIとI
II＋IVのブロックの入力データに対するブロック長N2を
用いた線形変換はそれぞれIIIとＩ′のブロックにおい
て行なわれる。さらに、Ｉ＋II＋III＋IVのブロックの
入力データに対するブロック長N3を用いた線形変換は
Ｉ′のブロックにおいて行なわれる。従って、最も処理
量が多いＩ′のブロックでは、IVに対するブロック長N1
を用いた線形変換、III＋IVに対するブロック長N2を用
いた線形変換、Ｉ＋II＋III＋IVに対するブロック長N3
を用いた線形変換、さらに変換係数のブロック間差分δ
（N1）、δ（N2）、δ（N3）の計算と、これらを用いた
最適ブロック長Nmの決定を行なわなければならない。す
なわち、これら全ての処理に要する時間はN1Tより短い
ことが前提となる。
第２図（ｂ）から明らかなように、正規化回路２内の
バッファは最低N3Tの容量を持たねばならず、N3T毎にリ
セットされる。選択された最適ブロック長に対応した変
換係数がN3サンプルづき記憶装置から取り出され、量子
化器４で量子化された後、第１図の伝送路８に送出され
る。従って、伝送路８に送出されるデータは、第２図
（ｃ）に示すように、N3を単位として同じブロック長が
連続する。以後、このブロック長をユニットブロックと
呼ぶ。次に、第３図を参照して差分検出回路36の動作を
詳細に説明する。
バッファは最低N3Tの容量を持たねばならず、N3T毎にリ
セットされる。選択された最適ブロック長に対応した変
換係数がN3サンプルづき記憶装置から取り出され、量子
化器４で量子化された後、第１図の伝送路８に送出され
る。従って、伝送路８に送出されるデータは、第２図
（ｃ）に示すように、N3を単位として同じブロック長が
連続する。以後、このブロック長をユニットブロックと
呼ぶ。次に、第３図を参照して差分検出回路36の動作を
詳細に説明する。
第３図に差分検出回路36の詳細を示す。第１図の線形
変換回路３から供給される信号は入力端子301に供給さ
れ、出力端子314からの信号はセレクタ27に伝達され
る。入力端子301に供給される変換係数はスイッチ302、
セレクタ304、減算器305に入力される。スイッチ302の
各出力端子には、それぞれ記憶装置3031、3032、…‥、
303nが接続されている。記憶装置3031、3032、…‥、30
3nはブロック長N1、N2、…‥、Nnに対応しており、303i
に１ブロック前の変換係数zj(Ni-1)（ｊ＝１…‥Ni）が
格納されている。セレクタ304はこれらの記憶装置30
31、3032、…‥、303nの出力からひとつを選択して減算
器306に伝達する。スイッチ302とセレクタ304は共に、
入力端子301に供給される変換係数によって制御され
る。セレクタ304の出力は、減算器305で入力端子301に
供給された変換係数から減算され、結果は乗算器306に
供給される。すなわち、あるブロック長Niに対応した変
換係数が入力端子301に供給されると、Niに対応した１
ブロック前の変換係数がセレクタ304で選択されて、入
力端子301に供給された現在のブロックの変換係数から
減算器305で減算される。同時に、現在の変換係数はス
イッチ302によって接続された記憶装置303iに格納され
る。乗算器306は減算器305から供給された変換係数のブ
ロック間差分を二乗する。これまでの演算は各変換係数
について行なわれる。得られたブロック間差分二乗値は
累算器307で累算され、変換係数のブロック間差分二乗
値の全変換係数に関する総和が求められる。以後、これ
を単に変換係数のブロック間差分と呼ぶ。累算器307の
出力である変換係数のブロック間差分は、ユニットブロ
ック毎に計算され、記憶装置308に格納される。
変換回路３から供給される信号は入力端子301に供給さ
れ、出力端子314からの信号はセレクタ27に伝達され
る。入力端子301に供給される変換係数はスイッチ302、
セレクタ304、減算器305に入力される。スイッチ302の
各出力端子には、それぞれ記憶装置3031、3032、…‥、
303nが接続されている。記憶装置3031、3032、…‥、30
3nはブロック長N1、N2、…‥、Nnに対応しており、303i
に１ブロック前の変換係数zj(Ni-1)（ｊ＝１…‥Ni）が
格納されている。セレクタ304はこれらの記憶装置30
31、3032、…‥、303nの出力からひとつを選択して減算
器306に伝達する。スイッチ302とセレクタ304は共に、
入力端子301に供給される変換係数によって制御され
る。セレクタ304の出力は、減算器305で入力端子301に
供給された変換係数から減算され、結果は乗算器306に
供給される。すなわち、あるブロック長Niに対応した変
換係数が入力端子301に供給されると、Niに対応した１
ブロック前の変換係数がセレクタ304で選択されて、入
力端子301に供給された現在のブロックの変換係数から
減算器305で減算される。同時に、現在の変換係数はス
イッチ302によって接続された記憶装置303iに格納され
る。乗算器306は減算器305から供給された変換係数のブ
ロック間差分を二乗する。これまでの演算は各変換係数
について行なわれる。得られたブロック間差分二乗値は
累算器307で累算され、変換係数のブロック間差分二乗
値の全変換係数に関する総和が求められる。以後、これ
を単に変換係数のブロック間差分と呼ぶ。累算器307の
出力である変換係数のブロック間差分は、ユニットブロ
ック毎に計算され、記憶装置308に格納される。
最大値検出回路309は、ユニットブロック単位で各ブ
ロック長候補値に対応する変換係数のブロック間差分の
最大値を検出し、記憶装置310に格納する。すなわち、
ユニットブロック毎に記憶装置310にはブロック長候補
値の数だけ、変換係数のブロック間差分最大値が格納さ
れることになる。除算回路316は、記憶装置310から供給
されたこれらの最大値max｛δ（Ni）｝を用いて隣接す
る最大値max｛δ（Ni）｝とmax｛δ（Ni+1）の比 δR（ｉ）＝max｛δ（Ni+1）｝/max｛δ（Ni）｝ ‥‥（３） を１≦ｉ≦ｎ−１に対して計算し、記憶装置315に格納
する。max｛・｝は最大値演算子である。最適ブロック
長選択回路311は、記憶装置315から供給されたこれらの
比δR（ｉ）を用いて最適ブロック長を決定し、セレク
タ313に伝達する。最適ブロック長選択回路311では、mi
n｛δR（ｉ）｝を与えるｉを１≦ｉ＜ｎ−１について探
索し、ｍ＝ｉと設定することで最適ブロック長Nmを決定
する。min｛・｝は最小値演算子である。
ロック長候補値に対応する変換係数のブロック間差分の
最大値を検出し、記憶装置310に格納する。すなわち、
ユニットブロック毎に記憶装置310にはブロック長候補
値の数だけ、変換係数のブロック間差分最大値が格納さ
れることになる。除算回路316は、記憶装置310から供給
されたこれらの最大値max｛δ（Ni）｝を用いて隣接す
る最大値max｛δ（Ni）｝とmax｛δ（Ni+1）の比 δR（ｉ）＝max｛δ（Ni+1）｝/max｛δ（Ni）｝ ‥‥（３） を１≦ｉ≦ｎ−１に対して計算し、記憶装置315に格納
する。max｛・｝は最大値演算子である。最適ブロック
長選択回路311は、記憶装置315から供給されたこれらの
比δR（ｉ）を用いて最適ブロック長を決定し、セレク
タ313に伝達する。最適ブロック長選択回路311では、mi
n｛δR（ｉ）｝を与えるｉを１≦ｉ＜ｎ−１について探
索し、ｍ＝ｉと設定することで最適ブロック長Nmを決定
する。min｛・｝は最小値演算子である。
さらに平行して、急変動検出回路312で変換係数ブロ
ック間差分を用いて入力信号特性の急変動を検出し、急
変動が検出されたときには無条件に最小のブロック長を
選択する。これは、急変動検出回路312からセレクタ313
に供給されている信号を、セレクタ313が選択して出力
端子314に伝達することで行なわれる。入力信号特性の
急変動の検出は、記憶装置308から得られるδ（N1）の
値を比較して行なう。記憶装置308には１ユニットブロ
ックに対してNn／N1のδ（N1）が格納されているので、
隣接する全てのδ（N1）の比、δp+1（N1）／δp（N1）
及びδp（N1）／δp+1（N1）を１≦ｐ＜Nn／N1に対して
調べて、ひとつでも予め定められたしきい値Thを越える
ものがあれば、急変動が検出されたことにする。しきい
値Thは経験で決定する。
ック間差分を用いて入力信号特性の急変動を検出し、急
変動が検出されたときには無条件に最小のブロック長を
選択する。これは、急変動検出回路312からセレクタ313
に供給されている信号を、セレクタ313が選択して出力
端子314に伝達することで行なわれる。入力信号特性の
急変動の検出は、記憶装置308から得られるδ（N1）の
値を比較して行なう。記憶装置308には１ユニットブロ
ックに対してNn／N1のδ（N1）が格納されているので、
隣接する全てのδ（N1）の比、δp+1（N1）／δp（N1）
及びδp（N1）／δp+1（N1）を１≦ｐ＜Nn／N1に対して
調べて、ひとつでも予め定められたしきい値Thを越える
ものがあれば、急変動が検出されたことにする。しきい
値Thは経験で決定する。
これまでの実施例の説明では、正規化回路２が存在す
ることを前提としていたが、既に従来のATCの説明で第
４図と第６図を参照して述べたように、入力信号をその
分散で正規化する過程は省略することもできる。しか
し、従来例と異なりバッファは省略することはできな
い。なお、第１図において第６図に示した入力信号の正
規化を行なわないときは、記憶装置26及びセレクタ29は
不用となる。
ることを前提としていたが、既に従来のATCの説明で第
４図と第６図を参照して述べたように、入力信号をその
分散で正規化する過程は省略することもできる。しか
し、従来例と異なりバッファは省略することはできな
い。なお、第１図において第６図に示した入力信号の正
規化を行なわないときは、記憶装置26及びセレクタ29は
不用となる。
（発明の効果） 以上詳細に述べたように、本発明によれば異なるブロ
ック長で線形変換を行なって得られる変換係数のブロッ
ク間差分を用いて最適ブロック長を選択し、最適ブロッ
ク長に対応した変換係数を量子化して情報を伝送するた
めに、分解能と入力信号の性質の変化への追従という相
反する要求を満足しつつ、補助情報量を圧縮して符号化
品質を向上できる適応変換符号化の方法及び装置を提供
することができる。
ック長で線形変換を行なって得られる変換係数のブロッ
ク間差分を用いて最適ブロック長を選択し、最適ブロッ
ク長に対応した変換係数を量子化して情報を伝送するた
めに、分解能と入力信号の性質の変化への追従という相
反する要求を満足しつつ、補助情報量を圧縮して符号化
品質を向上できる適応変換符号化の方法及び装置を提供
することができる。
第１図は本発明の１実施例を示すブロック図、第２図は
入力サンプルを格納するバッファの状態の一例と最適ブ
ロック長を選択する手続を示す図、第３図は第２図の差
分検出回路の詳細を示すブロック図、第４図は従来例を
示すブロック図、第５図（ａ），（ｂ）は第４図のビッ
ト配分回路Ｉ及びビット配分回路IIの詳細を示す図、第
６図は他の従来例を示す図、第７図（ａ），（ｂ）は第
６図における正規化回路及び逆正規化回路の詳細を示す
図である。 図において、１、17、301は入力端子、２は正規化回
路、３は線形変換回路、４は量子化器、６はビット配分
回路、８は伝送路、15は多重化回路、25、26、3031、…
‥、303n、308、310、315は記憶装置、27、28、29、30
4、313はセレクタ、36は差分検出回路、302はスイッ
チ、305は減算器、306は乗算器、307は累算器、309は最
大値検出回路、316は除算器、311は最適ブロック長選択
回路、312は急変動検出回路、16、314は出力端子をそれ
ぞれ示す。
入力サンプルを格納するバッファの状態の一例と最適ブ
ロック長を選択する手続を示す図、第３図は第２図の差
分検出回路の詳細を示すブロック図、第４図は従来例を
示すブロック図、第５図（ａ），（ｂ）は第４図のビッ
ト配分回路Ｉ及びビット配分回路IIの詳細を示す図、第
６図は他の従来例を示す図、第７図（ａ），（ｂ）は第
６図における正規化回路及び逆正規化回路の詳細を示す
図である。 図において、１、17、301は入力端子、２は正規化回
路、３は線形変換回路、４は量子化器、６はビット配分
回路、８は伝送路、15は多重化回路、25、26、3031、…
‥、303n、308、310、315は記憶装置、27、28、29、30
4、313はセレクタ、36は差分検出回路、302はスイッ
チ、305は減算器、306は乗算器、307は累算器、309は最
大値検出回路、316は除算器、311は最適ブロック長選択
回路、312は急変動検出回路、16、314は出力端子をそれ
ぞれ示す。
Claims (2)
- 【請求項１】音声／音楽等の信号の情報量を圧縮して伝
送／蓄積するために入力信号を適応変換符号化する際
に、ブロック長が指定されている場合には該指定された
ブロック長で線形変換を行ない、それ以外の場合には、
入力信号サンプルをバッファに蓄積し、複数のブロック
長で線形変換を行ない、得られた変換係数及び補助情報
をそれぞれ独立に記憶すると同時に、前記複数のブロッ
ク長に対応した変換係数のブロック間差分を求め、前記
複数のブロック長を大きさの順に並べたときに隣接する
２つのブロック長に対応した前記ブロック間差分の比と
前記ブロック間差分を用いて最適ブロック長を決定し、
該最適ブロック長に対応した前記記憶された変換係数及
び補助情報を選択し、該選択された変換係数に対しては
変換係数を用いて計算したビット配分により量子化を行
ない、該量子化出力とビット配分情報と前記選択された
補助情報を前記最適ブロック長と共に伝送／蓄積するこ
とを特徴とする適応変換符号化の方法。 - 【請求項２】入力サンプルを蓄積するバッファと、複数
のブロック長で該複数のブロック長で線形変換を行なう
線形変換回路と、得られた変換係数を格納する第１の記
憶装置と、得られた補助情報を格納する第２の記憶装置
と、複数のブロック長に対応した前記変換係数を受けて
変換係数のブロック間差分を用いて最適ブロック長を出
力する差分検出回路と、該差分検出回路から供給される
最適ブロック長と外部から供給されるブロック長指定信
号とを受けて該ブロック長指定信号に応じて出力を選択
する第１のセレクタと、前記第１の記憶装置の出力を受
けて前記第１のセレクタの出力に対応した値を選択する
第２のセレクタと、前記第２の記憶装置の出力を受けて
前記第１のセレクタの出力に対応した値を選択する第３
のセレクタと、前記第２のセレクタの出力に基づいて変
換係数に対するビット配分を計算するビット配分回路
と、該ビット配分回路で得られたビット配分に従って前
記第２のセレクタで選択された変換係数を量子化する量
子化器と、前記第１のセレクタの出力と前記量子化器の
出力と前記ビット配分回路の出力と前記第３のセレクタ
の出力を多重化して伝送／蓄積する多重化回路を少なく
とも具備し、前記差分検出回路は、入力された変換係数
を複数のブロック長に応じて切換えるスイッチと、該ス
イッチの複数の出力端子に接続された複数の記憶装置
と、該複数の記憶装置の出力のうち１つを選択する第４
のセレクタと、該第４のセレクタ出力を前記入力された
変換係数から差引く減算器と、該減算器出力を二乗する
乗算器と、該乗算器の出力を累算する累算器と、該累算
器の出力を格納する第３の記憶装置と、該第３の記憶装
置の複数の出力から最大値を求める最大値検出回路と、
該最大値検出回路の出力を格納する第４の記憶装置と、
該第４の記憶装置の複数の出力のうちの２つのデータの
比を求める除算器と、該除算器の出力を格納する第５の
記憶装置と、該第５の記憶装置の出力を用いて最適ブロ
ック長を決定する最適ブロック長選択回路と、前記第３
の記憶装置から複数の出力を受けて該複数の出力の間の
著しい変化を検出する急変動検出回路と、該急変動検出
回路の出力に応じて前記最適ブロック長選択回路の出力
と該急変速検出回路の出力のいずれかを選択して出力す
る第５のセレクタから構成されることを特徴とする適応
変換符号化装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324334A JP2778166B2 (ja) | 1989-12-13 | 1989-12-13 | 適応変換符号化の方法及び装置 |
| EP90121798A EP0428156B1 (en) | 1989-11-14 | 1990-11-14 | Adaptive transform coding by selecting optimum block lengths according to variations between successive blocks |
| DE69028176T DE69028176T2 (de) | 1989-11-14 | 1990-11-14 | Adaptive Transformationskodierung durch optimale Blocklängenselektion in Abhängigkeit von Unterschieden zwischen aufeinanderfolgenden Blöcken |
| US07/613,122 US5235623A (en) | 1989-11-14 | 1990-11-14 | Adaptive transform coding by selecting optimum block lengths according to variatons between successive blocks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324334A JP2778166B2 (ja) | 1989-12-13 | 1989-12-13 | 適応変換符号化の方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03184098A JPH03184098A (ja) | 1991-08-12 |
| JP2778166B2 true JP2778166B2 (ja) | 1998-07-23 |
Family
ID=18164622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324334A Expired - Lifetime JP2778166B2 (ja) | 1989-11-14 | 1989-12-13 | 適応変換符号化の方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778166B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3283413B2 (ja) * | 1995-11-30 | 2002-05-20 | 株式会社日立製作所 | 符号化復号方法、符号化装置および復号装置 |
-
1989
- 1989-12-13 JP JP1324334A patent/JP2778166B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03184098A (ja) | 1991-08-12 |
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