JP2771820B2 - アクティブマトリクスパネル及びその製造方法 - Google Patents
アクティブマトリクスパネル及びその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリクス型の液晶表示パネルに
係り、特に、非晶質シリコン薄膜トランジスタによるア
クティブマトリクスパネルにおける量産時の歩留り向上
と生産性向上を図ったものである。
係り、特に、非晶質シリコン薄膜トランジスタによるア
クティブマトリクスパネルにおける量産時の歩留り向上
と生産性向上を図ったものである。
従来のアクティブマトリクスパネルでは、特開昭60−
189970号、特開昭63−9977号に記載のような薄膜トラン
ジスタを用いている。
189970号、特開昭63−9977号に記載のような薄膜トラン
ジスタを用いている。
またアクティブマトリクスパネルの製造方法でホトマ
スク数を低減した公知例としては、特開昭62−285464号
公報がある。
スク数を低減した公知例としては、特開昭62−285464号
公報がある。
しかし上記公知例には、本発明の、非晶質シリコン上
に設けられる保護膜と同層の絶縁膜を走査線と信号線の
交差部に設ける点及び画素電極の周辺部を遮光膜で覆う
点の記載はない。
に設けられる保護膜と同層の絶縁膜を走査線と信号線の
交差部に設ける点及び画素電極の周辺部を遮光膜で覆う
点の記載はない。
また上記公知例にはゲート端子部の具体的な構造に関
する記載もない。
する記載もない。
上記従来の技術は、アクティブマトリクスパネルを簡
単な工程で生産性良く作るための配慮がなされていな
い。液晶ディスプレイ市場の拡大は、アクティブマトリ
クスパネル（以下単にパネルと略す）を安価に大量に生
産できる技術によって成し得る。したがってパネル製造
における歩留りの向上と、製造工程の短縮が重要課題と
なっている。前述の従来技術には記載されていないが、
パネルには、薄膜トランジスタ部の他に、画素電極部、
付加容量部、配線交叉部、端子部等の各機能部位を必要
とする。これら各機能部には、必要に応じて、下部導電
膜、上部導電膜、絶縁膜、半導体、不純物含有半導体、
保護膜等が設けられる必要がある。
単な工程で生産性良く作るための配慮がなされていな
い。液晶ディスプレイ市場の拡大は、アクティブマトリ
クスパネル（以下単にパネルと略す）を安価に大量に生
産できる技術によって成し得る。したがってパネル製造
における歩留りの向上と、製造工程の短縮が重要課題と
なっている。前述の従来技術には記載されていないが、
パネルには、薄膜トランジスタ部の他に、画素電極部、
付加容量部、配線交叉部、端子部等の各機能部位を必要
とする。これら各機能部には、必要に応じて、下部導電
膜、上部導電膜、絶縁膜、半導体、不純物含有半導体、
保護膜等が設けられる必要がある。
そこで本発明の目的は、これら各機能部位すべてをよ
り簡単に、より具体的には、少ないホトマスク数により
作成可能とすることで工程の短縮化を図り、大量生産し
た場合の歩留りの向上と、生産性の向上を可能とするア
クティブマトリクスパネル製造方法を提供することにあ
る。
り簡単に、より具体的には、少ないホトマスク数により
作成可能とすることで工程の短縮化を図り、大量生産し
た場合の歩留りの向上と、生産性の向上を可能とするア
クティブマトリクスパネル製造方法を提供することにあ
る。
また本発明の他の目的は構造の簡単な生産性の高いア
クティブマトリクスパネルを提供することにある。
クティブマトリクスパネルを提供することにある。
上記目的は、一回の加工によって、より多くの機能部
位の各部の加工を行うことにより、達成される。詳しく
は、基板上に順に堆積した透明導電膜と金属膜との二層
膜を一枚のホトマスクを用いる加工によって、少なくと
も画素電極と薄膜トランジスタのゲート電極とを同時に
パタン形成し、上記トランジスタのソース及びドレイン
電極を形成するホトリソグラフィによる加工時に同時
に、上記画素電極上の金属膜を除去するパネル製造方法
とすることにより、あるいは、さらに、上記ソース及び
ドレイン電極加工時に同時に、上記画素電極上の金属膜
と、上記薄膜トランジスタのソース配線の下層側に堆積
された不純物含有非晶質シリコン膜の不要部と、ゲート
絶縁膜の上層側に堆積された非晶質シリコン膜の不要部
とを除去する方法とすることにより、達成される。
位の各部の加工を行うことにより、達成される。詳しく
は、基板上に順に堆積した透明導電膜と金属膜との二層
膜を一枚のホトマスクを用いる加工によって、少なくと
も画素電極と薄膜トランジスタのゲート電極とを同時に
パタン形成し、上記トランジスタのソース及びドレイン
電極を形成するホトリソグラフィによる加工時に同時
に、上記画素電極上の金属膜を除去するパネル製造方法
とすることにより、あるいは、さらに、上記ソース及び
ドレイン電極加工時に同時に、上記画素電極上の金属膜
と、上記薄膜トランジスタのソース配線の下層側に堆積
された不純物含有非晶質シリコン膜の不要部と、ゲート
絶縁膜の上層側に堆積された非晶質シリコン膜の不要部
とを除去する方法とすることにより、達成される。
より詳しくは、透明な絶縁基板上に、薄膜トランジス
タと薄膜トランジスタに電気的に接続される透明な画素
電極とよりなる、単位画素がマトリクス状に設けられ、
第１の方向に設けられ対応する画素の薄膜トランジスタ
のソース又はドレインに電気的に接続される複数の信号
線と、第２の方向に設けられ対応する画素の薄膜トラン
ジスタのゲートに電気的に接続される複数の走査線とを
有し、上記絶縁基板上に、上記画素電極の中央部を除く
全ての周辺部を遮光する。金属膜を上記画素電極に積層
して設け、上記金属膜は上記走査線と同層の金属膜より
なるアクティブマトリクスパネルを提供する。
タと薄膜トランジスタに電気的に接続される透明な画素
電極とよりなる、単位画素がマトリクス状に設けられ、
第１の方向に設けられ対応する画素の薄膜トランジスタ
のソース又はドレインに電気的に接続される複数の信号
線と、第２の方向に設けられ対応する画素の薄膜トラン
ジスタのゲートに電気的に接続される複数の走査線とを
有し、上記絶縁基板上に、上記画素電極の中央部を除く
全ての周辺部を遮光する。金属膜を上記画素電極に積層
して設け、上記金属膜は上記走査線と同層の金属膜より
なるアクティブマトリクスパネルを提供する。
また、透明な絶縁基板上に、薄膜トランジスタと薄膜
トランジスタに電気的に接続される透明な画素電極とよ
りなる、単位画素がマトリクス状に設けられ、第１の方
向に設けられ対応する画素の薄膜トランジスタのソース
又はドレインに電気的に接続される複数の信号線と、第
２の方向に設けられ対応する画素の薄膜トランジスタの
ゲートに電気的に接続される複数の走査線とを有するア
クティブマトリクスパネルの製造方法であって、上記絶
縁基板上に透明導電膜と、遮光金属膜とを積層して形成
し、上記透明導電膜を加工して上記画素電極及び上記走
査線を形成し、上記遮光金属膜を加工して、上記走査線
及び上記画素電極の、中央部を除く、全ての周辺部に残
すアクティブマトリクスパネルの製造方法を提供する。
トランジスタに電気的に接続される透明な画素電極とよ
りなる、単位画素がマトリクス状に設けられ、第１の方
向に設けられ対応する画素の薄膜トランジスタのソース
又はドレインに電気的に接続される複数の信号線と、第
２の方向に設けられ対応する画素の薄膜トランジスタの
ゲートに電気的に接続される複数の走査線とを有するア
クティブマトリクスパネルの製造方法であって、上記絶
縁基板上に透明導電膜と、遮光金属膜とを積層して形成
し、上記透明導電膜を加工して上記画素電極及び上記走
査線を形成し、上記遮光金属膜を加工して、上記走査線
及び上記画素電極の、中央部を除く、全ての周辺部に残
すアクティブマトリクスパネルの製造方法を提供する。
まず、画素電極と、薄膜トランジスタのゲート電極と
を同時に加工するために、画素電極用の透明導電膜を基
板上に堆積し、引き続き、ゲート電極用の金属膜を堆積
し、画素電極及び走査線、ゲート電極を同時に形成す
る。上記二層膜を一枚のホトマスクを用いるパタン加工
とすれば、これによってホトマスクを一枚減らすことが
できる。
を同時に加工するために、画素電極用の透明導電膜を基
板上に堆積し、引き続き、ゲート電極用の金属膜を堆積
し、画素電極及び走査線、ゲート電極を同時に形成す
る。上記二層膜を一枚のホトマスクを用いるパタン加工
とすれば、これによってホトマスクを一枚減らすことが
できる。
反面、画素電極上に金属膜が残り、不透明となる。こ
こで直ちに金属膜を除いて透明な画素電極を形成する
と、後の工程で画素電極の耐性が不充分となり溶失する
問題も生じる。そこで、透明導電膜上の金属膜を残した
ままにしておけば、この金属膜が、後工程における透明
導電膜の保護の役目をする。そして、画素電極上の金属
膜は、パネル作成工程の終りに近い段階で、薄膜トラン
ジスタのソース及びドレイン電極をホトマスクによって
加工する時に同時に除去することで、工程増とはならな
いで、除去される。また、この時に、薄膜トランジスタ
形成用にゲート絶縁膜上に堆積された不純物含有非晶質
シリコン膜や非晶質シリコン膜の不要部の除去も同時に
行うことにより、実質的なセルフアライン（自己整合）
が行われ、ホトマスク数の低減及び工程短縮が達成され
る。これにより、パネル量産時の歩留りの向上が実現す
る。また、画素が設けられた絶縁基板上に、画素電極の
全ての周辺部を遮光する、金属膜を設けたので、画素周
辺での液晶の不安定部分が遮光され、画像信号に見合っ
た透過率が画素内で一様に達成される。すなわち、画素
電極の周辺部は中央部に比べ電界が弱いので、液晶に十
分な電界を加えることが出来ず、不安定部分が生じる。
本発明では、画素電極周辺の不安定部分を完全に遮光す
るので、画素の透過率を画像信号により確実に制御する
ことが可能になり、特に透過光を完全に遮断することが
出来るので、表示コントラストが向上出来る。さらに、
画素電極と同じ基板上に遮光金属膜を設けるので、対向
基板に遮光金属膜を設けた場合に比べて、画素電極と遮
光金属膜間の位置精度が良好となり、画素の開口率を高
くすることが出来る。
こで直ちに金属膜を除いて透明な画素電極を形成する
と、後の工程で画素電極の耐性が不充分となり溶失する
問題も生じる。そこで、透明導電膜上の金属膜を残した
ままにしておけば、この金属膜が、後工程における透明
導電膜の保護の役目をする。そして、画素電極上の金属
膜は、パネル作成工程の終りに近い段階で、薄膜トラン
ジスタのソース及びドレイン電極をホトマスクによって
加工する時に同時に除去することで、工程増とはならな
いで、除去される。また、この時に、薄膜トランジスタ
形成用にゲート絶縁膜上に堆積された不純物含有非晶質
シリコン膜や非晶質シリコン膜の不要部の除去も同時に
行うことにより、実質的なセルフアライン（自己整合）
が行われ、ホトマスク数の低減及び工程短縮が達成され
る。これにより、パネル量産時の歩留りの向上が実現す
る。また、画素が設けられた絶縁基板上に、画素電極の
全ての周辺部を遮光する、金属膜を設けたので、画素周
辺での液晶の不安定部分が遮光され、画像信号に見合っ
た透過率が画素内で一様に達成される。すなわち、画素
電極の周辺部は中央部に比べ電界が弱いので、液晶に十
分な電界を加えることが出来ず、不安定部分が生じる。
本発明では、画素電極周辺の不安定部分を完全に遮光す
るので、画素の透過率を画像信号により確実に制御する
ことが可能になり、特に透過光を完全に遮断することが
出来るので、表示コントラストが向上出来る。さらに、
画素電極と同じ基板上に遮光金属膜を設けるので、対向
基板に遮光金属膜を設けた場合に比べて、画素電極と遮
光金属膜間の位置精度が良好となり、画素の開口率を高
くすることが出来る。
以下、本発明の実施例を説明する。
実施例１ 第１図（ａ），（ｂ），（ｃ），（ｄ）は本発明の第
１の実施例のプロセスフローを示す断面図、第２図
（ａ）は完成した平面図、第２図（ｂ）はその部分拡大
図である。パネルには薄膜トランジスタ部Ａと、画素電
極部Ｂと、付加容量部Ｃと、配線交叉部Ｄと、端子部Ｅ
とがある。これら各機能部を順次形成してゆく。まず、
第１図（ａ）に示すように、ガラス基板100上に、透明
導電膜101として例えばITO（酸化インジウム錫）膜を厚
さ80nm堆積し、その上に下部導電膜102、例えばCr膜、
を厚さ100nm堆積し、これらの二層膜を一枚のホトマス
クを用いて、通常のホトエッチングプロセスによって加
工する。この加工により、薄膜トランジスタ部Ａにおけ
るゲート電極11（第２図）、画素電極12、走査線10、付
加容量下部電極13を形成する。次に第１図（ｂ）に示す
ように、CVD法（化学的気相析出法）によって、絶縁膜1
03例えばSiN膜を厚さ300nm、引き続き半導体104例えば
非晶質シリコン（以下ａ−Siと略す）膜を厚さ50nm、さ
らに引き続いて保護膜105例えばSiN膜を厚さ200nm堆積
し、その後、この保護膜105を、二枚目のホトマスクを
用いるホトエッチングによって加工する。この加工にお
いて、保護膜105は、薄膜トランジスタ部Ａのゲート電
極11の幅より狭くして残し、また配線交叉部Ｄにも残
す。この工程によって、第２図における保護膜２が形成
される。次に第１図（ｃ）に示すように、三枚目のホト
マスクを用いて半導体104を加工し、薄膜トランジスタ
部Ａでは、チャネル長方向にはゲート電極11の幅より広
く、チャネル幅方向にはゲート電極11より短かく残し、
また配線交叉部Ｄにも残す。さらに、四枚目のホトマス
クを用いて絶縁膜103を加工する。この加工では、走査
線10の一部、端子部Ｅ及び画素電極部Ｂより若干狭い領
域から絶縁膜103を除去する。次に第１図（ｄ）に示す
ように、不純物含有半導体106膜、例えばＰを１％含む
ａ−Si膜、をCVD法によって厚さ50nm堆積し、引き続き
上部導電膜（Ｉ）107、例えばCr膜、をスパッタ法によ
って厚さ100nm堆積し、さらに上部導電膜（II）108、例
えばAl膜、をスパッタ法により厚さ500nm堆積し、その
後、五枚目のホトマスクを用いるホトエッチングによっ
てこれらの三層膜、すなわち、Al膜とCr膜とＰを含むａ
−Si膜より成る三層膜、を加工する。この加工において
は、薄膜トランジスタ部Ａではドレイン51、ソース52に
三層を残し、画素電極部Ｂでは、ソース52のコンタクト
部以外の領域から三層を除去後さらに引き続き下部導電
膜102をも除去し、付加容量部Ｃでは、付加容量上部電
極53を残し、走査線10上のコンタクトホール４を覆い、
電気的に接続するように残す。また、信号線50は残し、
配線交叉部Ｄでは、二層配線を形成する。さらに端子部
Ｅでは、外部接続部分に透明導電膜101が現われるよう
に加工し、第１図（ｄ）及び第２図に示すパネルを得
る。この後、パッシベーション膜、配向膜等を必要に応
じて形成することになるが、この後のディスプレイパネ
ルの製法については、本発明の主旨に関わるものではな
いことから、省略する。本実施例で用いたホトマスク数
は五枚である。
１の実施例のプロセスフローを示す断面図、第２図
（ａ）は完成した平面図、第２図（ｂ）はその部分拡大
図である。パネルには薄膜トランジスタ部Ａと、画素電
極部Ｂと、付加容量部Ｃと、配線交叉部Ｄと、端子部Ｅ
とがある。これら各機能部を順次形成してゆく。まず、
第１図（ａ）に示すように、ガラス基板100上に、透明
導電膜101として例えばITO（酸化インジウム錫）膜を厚
さ80nm堆積し、その上に下部導電膜102、例えばCr膜、
を厚さ100nm堆積し、これらの二層膜を一枚のホトマス
クを用いて、通常のホトエッチングプロセスによって加
工する。この加工により、薄膜トランジスタ部Ａにおけ
るゲート電極11（第２図）、画素電極12、走査線10、付
加容量下部電極13を形成する。次に第１図（ｂ）に示す
ように、CVD法（化学的気相析出法）によって、絶縁膜1
03例えばSiN膜を厚さ300nm、引き続き半導体104例えば
非晶質シリコン（以下ａ−Siと略す）膜を厚さ50nm、さ
らに引き続いて保護膜105例えばSiN膜を厚さ200nm堆積
し、その後、この保護膜105を、二枚目のホトマスクを
用いるホトエッチングによって加工する。この加工にお
いて、保護膜105は、薄膜トランジスタ部Ａのゲート電
極11の幅より狭くして残し、また配線交叉部Ｄにも残
す。この工程によって、第２図における保護膜２が形成
される。次に第１図（ｃ）に示すように、三枚目のホト
マスクを用いて半導体104を加工し、薄膜トランジスタ
部Ａでは、チャネル長方向にはゲート電極11の幅より広
く、チャネル幅方向にはゲート電極11より短かく残し、
また配線交叉部Ｄにも残す。さらに、四枚目のホトマス
クを用いて絶縁膜103を加工する。この加工では、走査
線10の一部、端子部Ｅ及び画素電極部Ｂより若干狭い領
域から絶縁膜103を除去する。次に第１図（ｄ）に示す
ように、不純物含有半導体106膜、例えばＰを１％含む
ａ−Si膜、をCVD法によって厚さ50nm堆積し、引き続き
上部導電膜（Ｉ）107、例えばCr膜、をスパッタ法によ
って厚さ100nm堆積し、さらに上部導電膜（II）108、例
えばAl膜、をスパッタ法により厚さ500nm堆積し、その
後、五枚目のホトマスクを用いるホトエッチングによっ
てこれらの三層膜、すなわち、Al膜とCr膜とＰを含むａ
−Si膜より成る三層膜、を加工する。この加工において
は、薄膜トランジスタ部Ａではドレイン51、ソース52に
三層を残し、画素電極部Ｂでは、ソース52のコンタクト
部以外の領域から三層を除去後さらに引き続き下部導電
膜102をも除去し、付加容量部Ｃでは、付加容量上部電
極53を残し、走査線10上のコンタクトホール４を覆い、
電気的に接続するように残す。また、信号線50は残し、
配線交叉部Ｄでは、二層配線を形成する。さらに端子部
Ｅでは、外部接続部分に透明導電膜101が現われるよう
に加工し、第１図（ｄ）及び第２図に示すパネルを得
る。この後、パッシベーション膜、配向膜等を必要に応
じて形成することになるが、この後のディスプレイパネ
ルの製法については、本発明の主旨に関わるものではな
いことから、省略する。本実施例で用いたホトマスク数
は五枚である。
実施例２ 本発明の第２の実施例を第３図、第４図により説明す
る。まず、第３図（ａ）に示すように、ガラス基板100
上に、透明導電膜101として例えばITO膜を厚さ80nm堆積
し、その上に下部導電膜102、例えばCr膜、を厚さ100nm
堆積し、これらの二層膜を一枚のホトマスクを用いて、
通常のホトエッチングプロセスによって加工する。この
加工により、薄膜トランジスタ部Ａにおけるゲート電極
11（第４図）、画素電極12、走査線10、付加容量下部電
極13を形成する。次に第３図（ｂ）に示すように、CVD
法によって、絶縁膜103例えばSiN膜を厚さ250nm、引き
続き半導体104例えばａ−Si膜を厚さ30nm、さらに引き
続いて保護膜105例えばSiN膜を厚さ250nm堆積し、その
後、もの保護膜105を、二枚目のホトマスクを用いるホ
トエッチングによって加工する。この加工において、保
護膜105は、薄膜トランジスタ部Ａのゲート電極11の幅
より狭くして残し、また配線交叉部Ｄにも残す。この工
程によって、第４図における保護膜２が形成される。次
に第３図（ｃ）に示すように、三枚目のホトマスクを用
いて半導体104を加工し、半導体104を、薄膜トランジス
タ部Ａでは、チャネル長方向にはゲート電極11の幅より
広く、チャネル幅方向にはゲート電極11より短く残し、
また配線交叉部Ｄにも残す。さらに、四枚目のホトマス
クを用いて絶縁膜103を加工する。この加工では、端子
部Ｅ及び画素電極部Ｂより若干狭い領域から絶縁膜103
を除去する。次に第３図（ｄ）に示すように、不純物含
有半導体106膜、例えばＰを0.8％含むａ−Si膜、をCVD
法によって厚さ40nm堆積し、引き続き上部導電膜（Ｉ）
107、例えばCr膜、をスパッタ法によって厚さ80nm堆積
し、さらに上部導電膜（II）108、例えばAl膜、をスパ
ッタ法により厚さ400nm堆積し、その後、五枚目のホト
マスクを用いるホトエッチングによってこれらの三層膜
を加工する。この加工においては、薄膜トランジスタ部
Ａではドレイン51、ソース52に三層膜を残し、画素電極
部Ｂでは、ソース52のコンタクト部と付加容量上部電極
53のコンタクト部以外の領域から三層膜を除去後さらに
引き続き下部導電膜102をも除去し、また付加容量部Ｃ
では付加容量上部電極53を残し、信号線50は残し、配線
交叉部Ｄでは、二層配線を形成する。さらに端子部Ｅで
は、外部接続部分に透明導電膜101が現れるように加工
し、第３図（ｄ）及び第４図に示すパネルを得る。本実
施例で用いたホトマスク数は五枚である。
る。まず、第３図（ａ）に示すように、ガラス基板100
上に、透明導電膜101として例えばITO膜を厚さ80nm堆積
し、その上に下部導電膜102、例えばCr膜、を厚さ100nm
堆積し、これらの二層膜を一枚のホトマスクを用いて、
通常のホトエッチングプロセスによって加工する。この
加工により、薄膜トランジスタ部Ａにおけるゲート電極
11（第４図）、画素電極12、走査線10、付加容量下部電
極13を形成する。次に第３図（ｂ）に示すように、CVD
法によって、絶縁膜103例えばSiN膜を厚さ250nm、引き
続き半導体104例えばａ−Si膜を厚さ30nm、さらに引き
続いて保護膜105例えばSiN膜を厚さ250nm堆積し、その
後、もの保護膜105を、二枚目のホトマスクを用いるホ
トエッチングによって加工する。この加工において、保
護膜105は、薄膜トランジスタ部Ａのゲート電極11の幅
より狭くして残し、また配線交叉部Ｄにも残す。この工
程によって、第４図における保護膜２が形成される。次
に第３図（ｃ）に示すように、三枚目のホトマスクを用
いて半導体104を加工し、半導体104を、薄膜トランジス
タ部Ａでは、チャネル長方向にはゲート電極11の幅より
広く、チャネル幅方向にはゲート電極11より短く残し、
また配線交叉部Ｄにも残す。さらに、四枚目のホトマス
クを用いて絶縁膜103を加工する。この加工では、端子
部Ｅ及び画素電極部Ｂより若干狭い領域から絶縁膜103
を除去する。次に第３図（ｄ）に示すように、不純物含
有半導体106膜、例えばＰを0.8％含むａ−Si膜、をCVD
法によって厚さ40nm堆積し、引き続き上部導電膜（Ｉ）
107、例えばCr膜、をスパッタ法によって厚さ80nm堆積
し、さらに上部導電膜（II）108、例えばAl膜、をスパ
ッタ法により厚さ400nm堆積し、その後、五枚目のホト
マスクを用いるホトエッチングによってこれらの三層膜
を加工する。この加工においては、薄膜トランジスタ部
Ａではドレイン51、ソース52に三層膜を残し、画素電極
部Ｂでは、ソース52のコンタクト部と付加容量上部電極
53のコンタクト部以外の領域から三層膜を除去後さらに
引き続き下部導電膜102をも除去し、また付加容量部Ｃ
では付加容量上部電極53を残し、信号線50は残し、配線
交叉部Ｄでは、二層配線を形成する。さらに端子部Ｅで
は、外部接続部分に透明導電膜101が現れるように加工
し、第３図（ｄ）及び第４図に示すパネルを得る。本実
施例で用いたホトマスク数は五枚である。
実施例３ 本発明の第３の実施例を、先の第１図、第２図を再び
用いて、説明する。まず、第１図（ａ）に示すように、
ガラス基板100上に、透明導電膜101、例えばITO膜、を
厚さ70nm堆積し、その上に下部導電膜102、例えばCr
膜、を厚さ120nm堆積し、これらの二層膜を一枚のホト
マスクを用いて、通常のホトエッチングプロセスによっ
て加工する。この加工により、薄膜トランジスタ部Ａに
おけるゲート電極11（第２図）、画素電極12、走査線1
0、付加容量下部電極13を形成する。次に第１図（ｂ）
に示すように、CVD法によって、絶縁膜103例えばSiN膜
を厚さ280nm、引き続き半導体104膜例えばａ−Si膜を厚
さ40nm、さらに引き続いて保護膜105例えばSiN膜を厚さ
300nm堆積し、その後、この保護膜105を、二枚目のホト
マスクを用いるホトエッチングによって加工する。この
加工において、保護膜105は、薄膜トランジスタ部Ａの
ゲート電極11の幅より狭くして残し、また配線交叉部Ｄ
にも残す。この工程によって、第２図における保護膜２
が形成される。さらに、三枚目のホトマスクを用いて絶
縁膜103を加工する。この加工では、走査線10の一部、
端子部Ｅ及び画素電極部Ｂより若干狭い領域から絶縁膜
103を除去する。次に第１図（ｃ）に示すように、四枚
目のホトマスクを用いて半導体104を加工し、この加工
により半導体104を、薄膜トランジスタ部Ａでは、チャ
ネル長方向にはゲート電極11の幅より広く、チャネル幅
方向にはゲート電極11より短く残し、また配線交叉部Ｄ
にも残す。次に第１図（ｄ）に示すように、不純物含有
半導体106膜、例えばＰを0.6％含むａ−Si膜、をCVD法
によって厚さ50nm堆積し、引き続き上部導電膜（Ｉ）10
7、例えばCr膜、をスパッタ法により厚さ70nm堆積し、
さらに上部導電膜（II）108、例えばAl膜、をスパッタ
法により350nm堆積し、その後、五枚目のホトマスクを
用いてこれらの三層膜をホトエッチング加工する。この
加工において、薄膜トランジスタ部Ａでは、ドレイン5
1、ソース52に三層を残し、画素電極部Ｂでは、ソース5
2のコンタクト部以外の領域から三層を除去し、さらに
引き続き下部導電膜102をも除去し、付加容量部Ｃで
は、付加容量上部電極53を残し、走査線10上のコンタク
トホール４を覆い電気的に接続するよう残す。また、信
号線50は残し、配線交叉部Ｄでは、二層配線を形成す
る。さらに端子部Ｅでは、外部接続部分に透明導電膜10
1が現れるように加工し、第１図（ｄ）及び第２図に示
すパネルを得る。この後、パッシベーション膜、配向膜
等を必要に応じて形成することになる。本実施例で用い
たホトマスク数は五枚である。
用いて、説明する。まず、第１図（ａ）に示すように、
ガラス基板100上に、透明導電膜101、例えばITO膜、を
厚さ70nm堆積し、その上に下部導電膜102、例えばCr
膜、を厚さ120nm堆積し、これらの二層膜を一枚のホト
マスクを用いて、通常のホトエッチングプロセスによっ
て加工する。この加工により、薄膜トランジスタ部Ａに
おけるゲート電極11（第２図）、画素電極12、走査線1
0、付加容量下部電極13を形成する。次に第１図（ｂ）
に示すように、CVD法によって、絶縁膜103例えばSiN膜
を厚さ280nm、引き続き半導体104膜例えばａ−Si膜を厚
さ40nm、さらに引き続いて保護膜105例えばSiN膜を厚さ
300nm堆積し、その後、この保護膜105を、二枚目のホト
マスクを用いるホトエッチングによって加工する。この
加工において、保護膜105は、薄膜トランジスタ部Ａの
ゲート電極11の幅より狭くして残し、また配線交叉部Ｄ
にも残す。この工程によって、第２図における保護膜２
が形成される。さらに、三枚目のホトマスクを用いて絶
縁膜103を加工する。この加工では、走査線10の一部、
端子部Ｅ及び画素電極部Ｂより若干狭い領域から絶縁膜
103を除去する。次に第１図（ｃ）に示すように、四枚
目のホトマスクを用いて半導体104を加工し、この加工
により半導体104を、薄膜トランジスタ部Ａでは、チャ
ネル長方向にはゲート電極11の幅より広く、チャネル幅
方向にはゲート電極11より短く残し、また配線交叉部Ｄ
にも残す。次に第１図（ｄ）に示すように、不純物含有
半導体106膜、例えばＰを0.6％含むａ−Si膜、をCVD法
によって厚さ50nm堆積し、引き続き上部導電膜（Ｉ）10
7、例えばCr膜、をスパッタ法により厚さ70nm堆積し、
さらに上部導電膜（II）108、例えばAl膜、をスパッタ
法により350nm堆積し、その後、五枚目のホトマスクを
用いてこれらの三層膜をホトエッチング加工する。この
加工において、薄膜トランジスタ部Ａでは、ドレイン5
1、ソース52に三層を残し、画素電極部Ｂでは、ソース5
2のコンタクト部以外の領域から三層を除去し、さらに
引き続き下部導電膜102をも除去し、付加容量部Ｃで
は、付加容量上部電極53を残し、走査線10上のコンタク
トホール４を覆い電気的に接続するよう残す。また、信
号線50は残し、配線交叉部Ｄでは、二層配線を形成す
る。さらに端子部Ｅでは、外部接続部分に透明導電膜10
1が現れるように加工し、第１図（ｄ）及び第２図に示
すパネルを得る。この後、パッシベーション膜、配向膜
等を必要に応じて形成することになる。本実施例で用い
たホトマスク数は五枚である。
実施例４ 本発明の第４の実施例を第５図、第６図により説明す
る。まず、第５図（ａ）に示すように、ガラス基板100
上に、透明導電膜101、例えばITO膜、を厚さ100nm堆積
し、その上に下部導電膜102、例えばCr膜、を厚さ60nm
堆積し、これらの二層膜を一枚のホトマスクを用いて、
通常のホトエッチングプロセスによって加工する。この
加工により、薄膜トランジスタ部Ａにおけるゲート電極
11（第６図）、画素電極12、走査線10、付加容量下部電
極13を形成する。次に第５図（ｂ）に示すように、CVD
法によって、絶縁膜103例えばSiN膜を厚さ350nm、引き
続き半導体104膜例えばａ−Si膜を厚さ60nm、さらに引
き続いて保護膜105例えばSiN膜を厚さ300nm堆積し、そ
の後、この保護膜105を、二枚目のホトマスクを用いて
エッチング加工する。この加工において、保護膜105
は、薄膜トランジスタ部Ａのゲート電極11の幅より狭く
して残し、また配線交叉部Ｃにも残す。この工程によっ
て、第６図における保護膜２が形成される。次に第５図
（ｃ）に示すように、三枚目のホトマスクを用いて半導
体104を加工し、薄膜トランジスタ部Ａでは、チャネル
長方向にはゲート電極11の幅より広く、チャネル幅方向
にはゲート電極11より短く残し、また配線交叉部Ｄにも
残す。さらに、四枚目のホトマスクを用いて絶縁膜103
を加工する。この加工では、端子部Ｅ及び画素電極部Ｂ
より若干狭い領域から絶縁膜103を除去する。次に第５
図（ｄ）に示すように、不純物含有半導体106膜、例え
ばＰを１％含むａ−Si膜、をCVD法によって厚さ50nm堆
積してから五枚目のホトマスクを用いて不純物含有半導
体106膜をエッチング加工する。この加工では、不純物
含有半導体106膜が、薄膜トランジスタ部Ａのソース及
びドレイン電極パターンより小さくなるようにし、しか
も、ａ−Siの半導体膜104の段差部及び保護膜105の一部
を覆うようにする。次に、上部導電膜（Ｉ）107、例え
ばCr膜、をスパッタ法によって厚さ60nm堆積し、さらに
上部導電膜（II）108、例えばAl膜、をスパッタ法によ
って厚さ500nm堆積した後、これらの二層膜を六枚目の
ホトマスクを用いてエッチング加工する。この加工にお
いて、薄膜トランジスタ部Ａでは、ドレイン51、ソース
52に二層を残し、画素電極部Ｂでは、ソース52及び付加
容量部Ｃのコンタクト以外の領域から二層を除き、さら
に引き続き下部導電膜102をも除去し、また付加容量部
Ｃでは、付加容量上部電極53を残し、また信号線50は残
し、配線交叉部Ｄでは、二層配線を形成する。さらに端
子部Ｅでは、外部接続部分に透明導電膜101が現れるよ
うに加工し、第５図（ｄ）及び第６図に示すパネルを得
る。本実施例で用いたホトマスク数は六枚である。
る。まず、第５図（ａ）に示すように、ガラス基板100
上に、透明導電膜101、例えばITO膜、を厚さ100nm堆積
し、その上に下部導電膜102、例えばCr膜、を厚さ60nm
堆積し、これらの二層膜を一枚のホトマスクを用いて、
通常のホトエッチングプロセスによって加工する。この
加工により、薄膜トランジスタ部Ａにおけるゲート電極
11（第６図）、画素電極12、走査線10、付加容量下部電
極13を形成する。次に第５図（ｂ）に示すように、CVD
法によって、絶縁膜103例えばSiN膜を厚さ350nm、引き
続き半導体104膜例えばａ−Si膜を厚さ60nm、さらに引
き続いて保護膜105例えばSiN膜を厚さ300nm堆積し、そ
の後、この保護膜105を、二枚目のホトマスクを用いて
エッチング加工する。この加工において、保護膜105
は、薄膜トランジスタ部Ａのゲート電極11の幅より狭く
して残し、また配線交叉部Ｃにも残す。この工程によっ
て、第６図における保護膜２が形成される。次に第５図
（ｃ）に示すように、三枚目のホトマスクを用いて半導
体104を加工し、薄膜トランジスタ部Ａでは、チャネル
長方向にはゲート電極11の幅より広く、チャネル幅方向
にはゲート電極11より短く残し、また配線交叉部Ｄにも
残す。さらに、四枚目のホトマスクを用いて絶縁膜103
を加工する。この加工では、端子部Ｅ及び画素電極部Ｂ
より若干狭い領域から絶縁膜103を除去する。次に第５
図（ｄ）に示すように、不純物含有半導体106膜、例え
ばＰを１％含むａ−Si膜、をCVD法によって厚さ50nm堆
積してから五枚目のホトマスクを用いて不純物含有半導
体106膜をエッチング加工する。この加工では、不純物
含有半導体106膜が、薄膜トランジスタ部Ａのソース及
びドレイン電極パターンより小さくなるようにし、しか
も、ａ−Siの半導体膜104の段差部及び保護膜105の一部
を覆うようにする。次に、上部導電膜（Ｉ）107、例え
ばCr膜、をスパッタ法によって厚さ60nm堆積し、さらに
上部導電膜（II）108、例えばAl膜、をスパッタ法によ
って厚さ500nm堆積した後、これらの二層膜を六枚目の
ホトマスクを用いてエッチング加工する。この加工にお
いて、薄膜トランジスタ部Ａでは、ドレイン51、ソース
52に二層を残し、画素電極部Ｂでは、ソース52及び付加
容量部Ｃのコンタクト以外の領域から二層を除き、さら
に引き続き下部導電膜102をも除去し、また付加容量部
Ｃでは、付加容量上部電極53を残し、また信号線50は残
し、配線交叉部Ｄでは、二層配線を形成する。さらに端
子部Ｅでは、外部接続部分に透明導電膜101が現れるよ
うに加工し、第５図（ｄ）及び第６図に示すパネルを得
る。本実施例で用いたホトマスク数は六枚である。
実施例５ 本発明の第５の実施例を第７図、第８図により説明す
る。まず、第７図（ａ）に示すように、ガラス基板100
上に、透明導電膜101、例えばITO膜、を厚さ60nm堆積
し、その上に下部導電膜102、例えばCr膜、を厚さ80nm
堆積し、これらの二層膜を一枚のホトマスクを用いて、
通常のホトエッチングプロセスによって加工する。この
加工により、薄膜トランジスタ部Ａにおけるゲート電極
11（第８図）、画素電極12、走査線10、付加容量下部電
極13を形成する。次に第７図（ｂ）に示すように、CVD
法によって、絶縁膜103、例えばSiN膜、を厚さ250nm、
引き続き半導体104膜、例えばａ−Si膜、を厚さ20nm、
さらに引き続いて保護膜105、例えばSiN膜、を厚さ20nm
堆積し、その後、この保護膜105を、二枚目のホトマス
クを用いてエッチング加工する。この加工において、保
護膜105は、薄膜トランジスタ部Ａのゲート電極11の幅
より狭くして残し、また配線交叉部Ｄにも残す。この工
程によって、第８図における保護膜２が形成される。次
に第７図（ｃ）に示すように、三枚目のホトマスクを用
いて半導体104膜及び絶縁膜103を加工する。この加工で
は、半導体104膜と絶縁膜103を、端子部Ｅ及び画素電極
部Ｂより若干狭い領域から除去する。次に、第７図
（ｄ）に示すように、不純物含有半導体106膜、例えば
Ｐを１％含むａ−Si膜、をCVD法によって厚さ50nm堆積
し、さらに上部導電膜（II）108、例えばAl膜、をスパ
ッタ法により厚さ300nm堆積し、その後、これらの二層
膜を四枚目のホトマスクを用いてエッチング加工する。
この加工においては、薄膜トランジスタ部Ａではドレイ
ン51、ソース52を残し、画素電極部Ｂでは、ソース52及
び付加容量部Ｃのコンタクト部以外の領域の二層を除去
し、付加容量部Ｃでは、付加容量上部電極53を残し、ま
た、信号線50は残し、配線交叉部Ｄでは、二層配線を形
成する。上部導電膜（II）108と不純物含有半導体106膜
との二層膜の加工が終った後、引き続き半導体104膜を
加工し、さらに画素電極部Ｂ及び端子部Ｅ上の下部導電
膜102を除去することによって、第７図（ｄ）及び第８
図に示すパネルを得る。本実施例で用いるホトマスク数
は四枚である。
る。まず、第７図（ａ）に示すように、ガラス基板100
上に、透明導電膜101、例えばITO膜、を厚さ60nm堆積
し、その上に下部導電膜102、例えばCr膜、を厚さ80nm
堆積し、これらの二層膜を一枚のホトマスクを用いて、
通常のホトエッチングプロセスによって加工する。この
加工により、薄膜トランジスタ部Ａにおけるゲート電極
11（第８図）、画素電極12、走査線10、付加容量下部電
極13を形成する。次に第７図（ｂ）に示すように、CVD
法によって、絶縁膜103、例えばSiN膜、を厚さ250nm、
引き続き半導体104膜、例えばａ−Si膜、を厚さ20nm、
さらに引き続いて保護膜105、例えばSiN膜、を厚さ20nm
堆積し、その後、この保護膜105を、二枚目のホトマス
クを用いてエッチング加工する。この加工において、保
護膜105は、薄膜トランジスタ部Ａのゲート電極11の幅
より狭くして残し、また配線交叉部Ｄにも残す。この工
程によって、第８図における保護膜２が形成される。次
に第７図（ｃ）に示すように、三枚目のホトマスクを用
いて半導体104膜及び絶縁膜103を加工する。この加工で
は、半導体104膜と絶縁膜103を、端子部Ｅ及び画素電極
部Ｂより若干狭い領域から除去する。次に、第７図
（ｄ）に示すように、不純物含有半導体106膜、例えば
Ｐを１％含むａ−Si膜、をCVD法によって厚さ50nm堆積
し、さらに上部導電膜（II）108、例えばAl膜、をスパ
ッタ法により厚さ300nm堆積し、その後、これらの二層
膜を四枚目のホトマスクを用いてエッチング加工する。
この加工においては、薄膜トランジスタ部Ａではドレイ
ン51、ソース52を残し、画素電極部Ｂでは、ソース52及
び付加容量部Ｃのコンタクト部以外の領域の二層を除去
し、付加容量部Ｃでは、付加容量上部電極53を残し、ま
た、信号線50は残し、配線交叉部Ｄでは、二層配線を形
成する。上部導電膜（II）108と不純物含有半導体106膜
との二層膜の加工が終った後、引き続き半導体104膜を
加工し、さらに画素電極部Ｂ及び端子部Ｅ上の下部導電
膜102を除去することによって、第７図（ｄ）及び第８
図に示すパネルを得る。本実施例で用いるホトマスク数
は四枚である。
以上説明した第１〜第５の実施例では、下部導電膜10
2にCr膜を、上部導電膜（Ｉ）107〔ただし、第５の実施
例では上部導電膜（Ｉ）107を形成しない〕にCr膜を、
また上部導電膜（II）108にAl膜を用いるとして説明し
たが、これら材料は本発明を特に限定するものではな
い。また、上部導電膜（Ｉ）107の有無、付加容量の接
続方法、すなわち付加容量上部電極53を、画素電極12と
接続するか、走査線10と接続するか等も本発明を制限す
るものではなく、自由に選択することができる。また半
導体104膜のパタンはゲート電極11の幅より狭くするこ
とも可能である。
2にCr膜を、上部導電膜（Ｉ）107〔ただし、第５の実施
例では上部導電膜（Ｉ）107を形成しない〕にCr膜を、
また上部導電膜（II）108にAl膜を用いるとして説明し
たが、これら材料は本発明を特に限定するものではな
い。また、上部導電膜（Ｉ）107の有無、付加容量の接
続方法、すなわち付加容量上部電極53を、画素電極12と
接続するか、走査線10と接続するか等も本発明を制限す
るものではなく、自由に選択することができる。また半
導体104膜のパタンはゲート電極11の幅より狭くするこ
とも可能である。
実施例６ 本発明の第６の実施例を、先に示した第３図、第４図
を用いて説明する。まず、第３図（ａ）に示すように、
ガラス基板100上に、透明導電膜101、例えばITO膜、を
厚さ80nm堆積し、その上に下部導電膜102、例えばCr
膜、を厚さ100nm堆積し、これらの二層膜を一枚のホト
マスクを用いて、通常のホトエッチングプロセスによっ
て加工する。この加工により、薄膜トランジスタ部Ａに
おけるゲート電極11（第４図）、画素電極12、付加容量
下部電極13を形成する。次に第３図（ｂ）に示すよう
に、CVD法によつて、絶縁膜103、例えばSiN膜、を厚さ3
00nm、引き続き半導体104膜、例えばａ−Si膜を厚さ200
nm堆積し、さらに引き続いて、保護膜105を堆積する。
保護膜105としては、例えば（１）SiH4とNH3とO2とを主
成分とするCVD法によってSiXOYNZ（X,Y,Zの値はCVD条件
によって変化する）を堆積する、（２）SiXNY（X,Yの値
はCVD条件によって変化する）を堆積し、その上にさら
にSiH4とO2を主成分としてSiXOYを堆積し、二層膜とす
る、（３）CVD法によってSiXOYを堆積する、（４）SiXN
Y膜を堆積後、減圧酸素雰囲気中で放電処理する、等の
いずれかを用いて形成する。堆積した保護膜105を、二
枚目のホトマスクを用いてエッチング加工する。この加
工において、保護膜105は、薄膜トランジスタ部Ａのゲ
ート電極11の幅より狭くして残し、また配線交叉部Ｄに
も残す。この工程によって、第４図における保護膜２が
形成される。次に第３図（ｃ）に示すように、三枚目の
ホトマスクを用いて半導体104を加工し、薄膜トランジ
スタ部Ａでは、チャネル長方向にはゲート電極11の幅よ
り広く、チャネル幅方向にはゲート電極11より短く残
し、また配線交叉部Ｄにも残す。さらに、四枚目のホト
マスクを用いて絶縁膜103を加工する。この加工では、
端子部Ｅ及び画素電極部Ｂより若干狭い領域から絶縁膜
103を除去する。次に第３図（ｄ）に示すように、不純
物含有半導体106膜、例えばＰを１％含むａ−Si膜、をC
VD法によって厚さ50nm堆積し、引き続き上部導電膜
（Ｉ）107、例えばCr膜、をスパッタ法によって厚さ100
nm堆積し、さらに上部導電膜（II）108、例えばAl膜、
をスパッタ法により厚さ500nm堆積し、その後、これら
の三層膜を五枚目のホトマスクを用いてエッチング加工
する。この加工においては、薄膜トランジスタ部Ａでは
ドレイン51、ソース52に三層を残し、画素電極部Ｂで
は、ソース52のコンタクト部以外の領域から三層を除去
後さらに引き続き下部導電膜102をも除去し、付加容量
部Ｃでは、付加容量上部電極53を残す。また、信号線50
は残し、配線交叉部Ｄでは、二層配線を形成する。さら
に端子部Ｅでは、外部接続部分に透明導電膜101が現れ
るように加工する。ここで、不純物含有半導体106を例
えばフレオン系ガスで加工する際に、先に説明した実施
例では保護膜105が少なからず減少するが、本実施例で
の保護膜105には、Siと酸素との化合物が含まれてい
て、フレオン系ガスに対する耐性が充分にあることか
ら、保護膜105をほとんど減少させることなく不純物含
有半導体106を加工することができる。このようにし
て、第３図（ｄ）及び第４図に示したアクティブマトリ
クスパネルを得る。本実施例で用いたホトマスク数は五
枚である。
を用いて説明する。まず、第３図（ａ）に示すように、
ガラス基板100上に、透明導電膜101、例えばITO膜、を
厚さ80nm堆積し、その上に下部導電膜102、例えばCr
膜、を厚さ100nm堆積し、これらの二層膜を一枚のホト
マスクを用いて、通常のホトエッチングプロセスによっ
て加工する。この加工により、薄膜トランジスタ部Ａに
おけるゲート電極11（第４図）、画素電極12、付加容量
下部電極13を形成する。次に第３図（ｂ）に示すよう
に、CVD法によつて、絶縁膜103、例えばSiN膜、を厚さ3
00nm、引き続き半導体104膜、例えばａ−Si膜を厚さ200
nm堆積し、さらに引き続いて、保護膜105を堆積する。
保護膜105としては、例えば（１）SiH4とNH3とO2とを主
成分とするCVD法によってSiXOYNZ（X,Y,Zの値はCVD条件
によって変化する）を堆積する、（２）SiXNY（X,Yの値
はCVD条件によって変化する）を堆積し、その上にさら
にSiH4とO2を主成分としてSiXOYを堆積し、二層膜とす
る、（３）CVD法によってSiXOYを堆積する、（４）SiXN
Y膜を堆積後、減圧酸素雰囲気中で放電処理する、等の
いずれかを用いて形成する。堆積した保護膜105を、二
枚目のホトマスクを用いてエッチング加工する。この加
工において、保護膜105は、薄膜トランジスタ部Ａのゲ
ート電極11の幅より狭くして残し、また配線交叉部Ｄに
も残す。この工程によって、第４図における保護膜２が
形成される。次に第３図（ｃ）に示すように、三枚目の
ホトマスクを用いて半導体104を加工し、薄膜トランジ
スタ部Ａでは、チャネル長方向にはゲート電極11の幅よ
り広く、チャネル幅方向にはゲート電極11より短く残
し、また配線交叉部Ｄにも残す。さらに、四枚目のホト
マスクを用いて絶縁膜103を加工する。この加工では、
端子部Ｅ及び画素電極部Ｂより若干狭い領域から絶縁膜
103を除去する。次に第３図（ｄ）に示すように、不純
物含有半導体106膜、例えばＰを１％含むａ−Si膜、をC
VD法によって厚さ50nm堆積し、引き続き上部導電膜
（Ｉ）107、例えばCr膜、をスパッタ法によって厚さ100
nm堆積し、さらに上部導電膜（II）108、例えばAl膜、
をスパッタ法により厚さ500nm堆積し、その後、これら
の三層膜を五枚目のホトマスクを用いてエッチング加工
する。この加工においては、薄膜トランジスタ部Ａでは
ドレイン51、ソース52に三層を残し、画素電極部Ｂで
は、ソース52のコンタクト部以外の領域から三層を除去
後さらに引き続き下部導電膜102をも除去し、付加容量
部Ｃでは、付加容量上部電極53を残す。また、信号線50
は残し、配線交叉部Ｄでは、二層配線を形成する。さら
に端子部Ｅでは、外部接続部分に透明導電膜101が現れ
るように加工する。ここで、不純物含有半導体106を例
えばフレオン系ガスで加工する際に、先に説明した実施
例では保護膜105が少なからず減少するが、本実施例で
の保護膜105には、Siと酸素との化合物が含まれてい
て、フレオン系ガスに対する耐性が充分にあることか
ら、保護膜105をほとんど減少させることなく不純物含
有半導体106を加工することができる。このようにし
て、第３図（ｄ）及び第４図に示したアクティブマトリ
クスパネルを得る。本実施例で用いたホトマスク数は五
枚である。
実施例７ 本発明の第７の実施例を第９図、第10図により説明す
る。まず、第９図（ａ）に示すように、ガラス基板100
上に、透明導電膜101、例えばITO膜、を厚さ80nm堆積
し、その上に下部導電膜102、例えばCr膜、を厚さ100nm
堆積し、これらの二層膜を一枚のホトマスクを用いて、
通常のホトエッチングプロセスによって加工する。この
加工により、薄膜トランジスタ部Ａにおけるゲート電極
11（第10図）、画素電極12、走査線10、付加容量下部電
極13を形成する。次に第９図（ｂ）に示すように、CVD
法によって、絶縁膜103、例えばSiN膜、を厚さ300nm、
引き続き半導体104膜、例えばａ−Si膜、を厚さ50nm、
さらに引き続いて保護膜105、例えばSiXOYNZ膜、を厚さ
350nm堆積し、その後、この保護膜105を、二枚目のホト
マスクを用いてエッチング加工する。この加工におい
て、保護膜105は、薄膜トランジスタ部Ａのゲート電極1
1の幅より狭くして残し、また配線交叉部Ｄにも残す。
この工程によって、第10図における保護膜２が形成され
る。次に第９図（ｃ）に示すように、三枚目のホトマス
クを用いて絶縁膜103を加工する。この加工では、端子
部Ｅ及び画素電極部Ｂより若干狭い領域から絶縁膜103
を除去する。次に、不純物含有半導体106膜、例えばＰ
を１％含むａ−Si膜、をCVD法によって厚さ50nm堆積
し、その後、四枚目のホトマスクを用いて、不純物含有
半導体106膜を、ソース、ドレイン電極より小さく、保
護膜105の中央部を除くように加工し、さらに引き続い
て半導体104膜を加工する。次に第９図（ｄ）に示すよ
うに、上部導電膜（Ｉ）107、例えばCr膜、をスパッタ
法により厚さ60nm堆積し、さらに上部導電膜（II）10
8、例えばAl膜、をスパッタ法により厚さ500nm堆積し、
その後、これらの二層膜を五枚目のホトマスクを用いて
エッチング加工する。この加工においては、薄膜トラン
ジスタ部Ａではドレイン51、ソース52に二層を残し、画
素電極部では、ソース52のコンタクト部以外の領域から
二層を除去後さらに引き続き下部導電膜102をも除去
し、付加容量部Ｃでは付加容量上部電極53を残し、ま
た、信号線50は残し、配線交叉部Ｄでは、二層配線を形
成する。さらに端子部Ｅでは、外部接続部分に透明導電
膜101が現れるように加工する。これにより、第９図
（ｄ）及び第10図に示すパネルを得る。本実施例で用い
たホトマスク数は五枚である。
る。まず、第９図（ａ）に示すように、ガラス基板100
上に、透明導電膜101、例えばITO膜、を厚さ80nm堆積
し、その上に下部導電膜102、例えばCr膜、を厚さ100nm
堆積し、これらの二層膜を一枚のホトマスクを用いて、
通常のホトエッチングプロセスによって加工する。この
加工により、薄膜トランジスタ部Ａにおけるゲート電極
11（第10図）、画素電極12、走査線10、付加容量下部電
極13を形成する。次に第９図（ｂ）に示すように、CVD
法によって、絶縁膜103、例えばSiN膜、を厚さ300nm、
引き続き半導体104膜、例えばａ−Si膜、を厚さ50nm、
さらに引き続いて保護膜105、例えばSiXOYNZ膜、を厚さ
350nm堆積し、その後、この保護膜105を、二枚目のホト
マスクを用いてエッチング加工する。この加工におい
て、保護膜105は、薄膜トランジスタ部Ａのゲート電極1
1の幅より狭くして残し、また配線交叉部Ｄにも残す。
この工程によって、第10図における保護膜２が形成され
る。次に第９図（ｃ）に示すように、三枚目のホトマス
クを用いて絶縁膜103を加工する。この加工では、端子
部Ｅ及び画素電極部Ｂより若干狭い領域から絶縁膜103
を除去する。次に、不純物含有半導体106膜、例えばＰ
を１％含むａ−Si膜、をCVD法によって厚さ50nm堆積
し、その後、四枚目のホトマスクを用いて、不純物含有
半導体106膜を、ソース、ドレイン電極より小さく、保
護膜105の中央部を除くように加工し、さらに引き続い
て半導体104膜を加工する。次に第９図（ｄ）に示すよ
うに、上部導電膜（Ｉ）107、例えばCr膜、をスパッタ
法により厚さ60nm堆積し、さらに上部導電膜（II）10
8、例えばAl膜、をスパッタ法により厚さ500nm堆積し、
その後、これらの二層膜を五枚目のホトマスクを用いて
エッチング加工する。この加工においては、薄膜トラン
ジスタ部Ａではドレイン51、ソース52に二層を残し、画
素電極部では、ソース52のコンタクト部以外の領域から
二層を除去後さらに引き続き下部導電膜102をも除去
し、付加容量部Ｃでは付加容量上部電極53を残し、ま
た、信号線50は残し、配線交叉部Ｄでは、二層配線を形
成する。さらに端子部Ｅでは、外部接続部分に透明導電
膜101が現れるように加工する。これにより、第９図
（ｄ）及び第10図に示すパネルを得る。本実施例で用い
たホトマスク数は五枚である。
以上説明した各実施例によれば、ホトマスクの枚数が
低減されることからパネル加工の簡易化が達成されると
共に、画素電極用の透明導電膜上に形成されたゲート電
極用金属膜が、ソース及びドレイン電極加工の最終工程
時に同時に除去される方法であることから、この金属膜
が途中工程における透明導電膜の保護の役目をするとい
う利点があり、また画素電極の周辺に不透明部分が残さ
れることから、画素周辺での液晶の不安定部分が遮光さ
れ、画像信号に見合った透過率が画素内で一様に達成さ
れるという効果もある。また画素電極の周辺に残される
不透明部分、いわゆる遮光膜は、走査線に用いる遮光金
属膜である、下部導電膜102と同層の膜で形成されるの
で、製造工程数が増加することがない。
低減されることからパネル加工の簡易化が達成されると
共に、画素電極用の透明導電膜上に形成されたゲート電
極用金属膜が、ソース及びドレイン電極加工の最終工程
時に同時に除去される方法であることから、この金属膜
が途中工程における透明導電膜の保護の役目をするとい
う利点があり、また画素電極の周辺に不透明部分が残さ
れることから、画素周辺での液晶の不安定部分が遮光さ
れ、画像信号に見合った透過率が画素内で一様に達成さ
れるという効果もある。また画素電極の周辺に残される
不透明部分、いわゆる遮光膜は、走査線に用いる遮光金
属膜である、下部導電膜102と同層の膜で形成されるの
で、製造工程数が増加することがない。
また、薄膜トランジスタの非晶質シリコン膜上に保護
膜を形成するタイプのアクティブマトリクスパネルの走
査線と信号線の交差部にも保護膜と同層の絶縁膜を形成
するので、走査と信号線のショートを防止出来、製造工
程数も増えることがない。さらに、第６及び第７の実施
例によれば、チャネル部の上部の一部分において、ゲー
ト絶縁膜103上に堆積される、ａ−Siから成る半導体膜1
04と、この半導体膜104とソース及びドレイン電極との
コンタクトをとるために堆積される不純物含有半導体膜
106との層間に、Siと酸素との化合物を含む保護膜105を
形成する方式であることから、不純物含有半導体膜加工
時にフレオン系ガスに対する耐性を高いものとすること
ができる利点がある。
膜を形成するタイプのアクティブマトリクスパネルの走
査線と信号線の交差部にも保護膜と同層の絶縁膜を形成
するので、走査と信号線のショートを防止出来、製造工
程数も増えることがない。さらに、第６及び第７の実施
例によれば、チャネル部の上部の一部分において、ゲー
ト絶縁膜103上に堆積される、ａ−Siから成る半導体膜1
04と、この半導体膜104とソース及びドレイン電極との
コンタクトをとるために堆積される不純物含有半導体膜
106との層間に、Siと酸素との化合物を含む保護膜105を
形成する方式であることから、不純物含有半導体膜加工
時にフレオン系ガスに対する耐性を高いものとすること
ができる利点がある。
以上説明したように、本発明によれば、四枚から六枚
と少ないホトマスク使用枚数によって、薄膜トランジス
タ部、画素電極部、付加容量部、配線交叉部、端子部
等、液晶ディスプレイパネルに必要な各機能部を形成で
きる。すなわち、まず透明導電膜と金属膜との二層膜構
造とし、これを一枚のホトマスクによる加工で、ゲート
電極、画素電極、走査線及び付加容量下部電極を同時に
パタン形成することによって使用マスク数を減らすこと
ができる。さらに、上部のソース及びドレイン電極加工
時に同時に、不純物含有半導体と半導体、及び画素電極
の透明導電膜上の金属膜を除去することにより、ここで
も使用マスク数を減らすことができると共に、透明導電
膜上の金属膜が中間工程時の保護の役目をするという優
れた効果をも生じる。このように、一枚のホトマスクに
より複数の機能部を形成すること、及び自己整合加工法
を用いることにより、工程の短縮、単純化が成され、大
量生産ラインにおける歩留りの向上と生産性の向上が達
成される。さらに、画素が設けられた絶縁基板上に、画
素電極の全ての周辺部を遮光する、金属膜を設けたの
で、画素周辺での液晶の不安定部分が遮光され、画像信
号に見合った透過率が画素内で一様に達成され、表示コ
ントラストが向上出来る。
と少ないホトマスク使用枚数によって、薄膜トランジス
タ部、画素電極部、付加容量部、配線交叉部、端子部
等、液晶ディスプレイパネルに必要な各機能部を形成で
きる。すなわち、まず透明導電膜と金属膜との二層膜構
造とし、これを一枚のホトマスクによる加工で、ゲート
電極、画素電極、走査線及び付加容量下部電極を同時に
パタン形成することによって使用マスク数を減らすこと
ができる。さらに、上部のソース及びドレイン電極加工
時に同時に、不純物含有半導体と半導体、及び画素電極
の透明導電膜上の金属膜を除去することにより、ここで
も使用マスク数を減らすことができると共に、透明導電
膜上の金属膜が中間工程時の保護の役目をするという優
れた効果をも生じる。このように、一枚のホトマスクに
より複数の機能部を形成すること、及び自己整合加工法
を用いることにより、工程の短縮、単純化が成され、大
量生産ラインにおける歩留りの向上と生産性の向上が達
成される。さらに、画素が設けられた絶縁基板上に、画
素電極の全ての周辺部を遮光する、金属膜を設けたの
で、画素周辺での液晶の不安定部分が遮光され、画像信
号に見合った透過率が画素内で一様に達成され、表示コ
ントラストが向上出来る。
第１図（ａ），（ｂ），（ｃ），（ｄ）は本発明の一実
施例のプロセスフローを示す断面図、第２図（ａ）は第
１図（ｄ）における平面図、（ｂ）はその部分拡大図、
第３図（ａ），（ｂ），（ｃ），（ｄ）、第５図
（ａ），（ｂ），（ｃ），（ｄ）、第７図（ａ），
（ｂ），（ｃ），（ｄ）、第９図（ａ），（ｂ），
（ｃ），（ｄ）はそれぞれ本発明の他の実施例のプロセ
スフローを示す断面図、第４図、第６図、第８図、第10
図はそれぞれ第３図（ｄ）、第５図（ｄ）、第７図
（ｄ）、第９図（ｄ）における平面図である。 符号の説明 ２…保護膜、３…非晶質半導体 ４…コンタクトホール、10…走査線 11…ゲート電極、12…画素電極 13…付加容量下部電極、50…信号線 51…ドレイン、52…ソース 53…付加容量上部電極、100…基板 101…透明導電膜、102…下部導電膜 103…絶縁膜、104…半導体 105…保護膜、106…不純物含有半導体 107…上部導電膜（Ｉ）、108…上部導電膜（II）
施例のプロセスフローを示す断面図、第２図（ａ）は第
１図（ｄ）における平面図、（ｂ）はその部分拡大図、
第３図（ａ），（ｂ），（ｃ），（ｄ）、第５図
（ａ），（ｂ），（ｃ），（ｄ）、第７図（ａ），
（ｂ），（ｃ），（ｄ）、第９図（ａ），（ｂ），
（ｃ），（ｄ）はそれぞれ本発明の他の実施例のプロセ
スフローを示す断面図、第４図、第６図、第８図、第10
図はそれぞれ第３図（ｄ）、第５図（ｄ）、第７図
（ｄ）、第９図（ｄ）における平面図である。 符号の説明 ２…保護膜、３…非晶質半導体 ４…コンタクトホール、10…走査線 11…ゲート電極、12…画素電極 13…付加容量下部電極、50…信号線 51…ドレイン、52…ソース 53…付加容量上部電極、100…基板 101…透明導電膜、102…下部導電膜 103…絶縁膜、104…半導体 105…保護膜、106…不純物含有半導体 107…上部導電膜（Ｉ）、108…上部導電膜（II）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 靖夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 松丸 治男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭61−29820（ＪＰ，Ａ) 特開 昭61−183687（ＪＰ，Ａ) 特開 昭61−190314（ＪＰ，Ａ) 特開 昭62−276526（ＪＰ，Ａ) 特開 昭62−280890（ＪＰ，Ａ) 特開 昭64−42635（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500
Claims (2)
- 【請求項１】透明な絶縁基板上に、薄膜トランジスタと
薄膜トランジスタに電気的に接続される透明な画素電極
とよりなる、単位画素がマトリクス状に設けられ、第１
の方向に設けられ対応する画素の薄膜トランジスタのソ
ース又はドレインに電気的に接続される複数の信号線
と、第２の方向に設けられ対応する画素の薄膜トランジ
スタのゲートに電気的に接続される複数の走査線とを有
し、 上記絶縁基板上に、上記画素電極の中央部を除く全ての
周辺部を遮光する、金属膜を上記画素電極に積層して設
け、上記金属膜は上記走査線と同層の金属膜よりなるこ
とを特徴とするアクティブマトリクスパネル。 - 【請求項２】透明な絶縁基板上に、薄膜トランジスタと
薄膜トランジスタに電気的に接続される透明な画素電極
とよりなる、単位画素がマトリクス状に設けられ、第１
の方向に設けられ対応する画素の薄膜トランジスタのソ
ース又はドレインに電気的に接続される複数の信号線
と、第２の方向に設けられ対応する画素の薄膜トランジ
スタのゲートに電気的に接続される複数の走査線とを有
するアクティブマトリクスパネルの製造方法であって、 上記絶縁基板上に透明導電膜と、遮光金属膜とを積層し
て形成し、上記透明導電膜を加工して上記画素電極及び
上記走査線を形成し、上記遮光金属膜を加工して、上記
走査線及び上記画素電極の、中央部を除く、全ての周辺
部に残すことを特徴とするアクティブマトリクスパネル
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16885388A JP2771820B2 (ja) | 1988-07-08 | 1988-07-08 | アクティブマトリクスパネル及びその製造方法 |
| KR1019890009400A KR900002110A (ko) | 1988-07-08 | 1989-07-03 | 액티브 매트릭스 패널의 제조 방법 |
| US07/376,866 US5032531A (en) | 1988-07-08 | 1989-07-07 | Method of manufacturing active matrix panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16885388A JP2771820B2 (ja) | 1988-07-08 | 1988-07-08 | アクティブマトリクスパネル及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0219840A JPH0219840A (ja) | 1990-01-23 |
| JP2771820B2 true JP2771820B2 (ja) | 1998-07-02 |
Family
ID=15875762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16885388A Expired - Lifetime JP2771820B2 (ja) | 1988-07-08 | 1988-07-08 | アクティブマトリクスパネル及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5032531A (ja) |
| JP (1) | JP2771820B2 (ja) |
| KR (1) | KR900002110A (ja) |
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