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JP2520422B2 - 多重ステ―ジ信号処理装置及びデ―タ処理方法 - Google Patents

多重ステ―ジ信号処理装置及びデ―タ処理方法

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Publication number
JP2520422B2
JP2520422B2 JP62125670A JP12567087A JP2520422B2 JP 2520422 B2 JP2520422 B2 JP 2520422B2 JP 62125670 A JP62125670 A JP 62125670A JP 12567087 A JP12567087 A JP 12567087A JP 2520422 B2 JP2520422 B2 JP 2520422B2
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JP
Japan
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stage
processing
signal
chain
circuit
Prior art date
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JP62125670A
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JPS62286170A (ja
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クリーブ、マルコム、ダイソン
アントニー、デイビッド、キング−スミス
モハマド、ホセイン、ヤサイエ
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Inmos Ltd
Original Assignee
Inmos Ltd
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Publication date
Application filed by Inmos Ltd filed Critical Inmos Ltd
Publication of JPS62286170A publication Critical patent/JPS62286170A/ja
Application granted granted Critical
Publication of JP2520422B2 publication Critical patent/JP2520422B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00392—Modifications for increasing the reliability for protection by circuit redundancy

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Hardware Redundancy (AREA)
  • Complex Calculations (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多重ステージ装置およびその多重ステージ装
置の予備のステージにより選択された第１のステージを
置換する多重ステージ装置のステージ置換方法に関す
る。
〔従来の技術〕
例えばデジタル信号処理回路のような多重ステージ回
路が単一チップ上に形成される場合、もしその多重ステ
ージ回路に冗長回路が組み込まれて単一チップ上に形成
されると、その生産性を高めることができる。そのよう
な冗長回路は故障が発見された１個以上のステージを置
換することができる。
〔発明が解決しようとする問題点〕
本発明は冗長回路を有する多重ステージ装置を提供す
ることを目的とする。
〔問題点を解決するための手段と作用〕
本発明による多重ステージ信号処理装置は、（ａ）同
等な構成を有し相互にリンクされた複数の処理ステージ
であって、各々の前記処理ステージが、 （ｉ） 信号処理要素と、 （ii） 各々の前記処理ステージへの第１の信号入力端
子と、 （iii） 各々の前記処理ステージへのアドレス可能な
第２の信号入力端子と、 （iv） 各々の前記処理ステージからの出力端子と、を
有する前記処理ステージと、 （ｂ） リンクされた前記処理ステージの各々と同等な
予備の信号処理ステージと、 （ｃ） 結合回路であって、 （ｉ） 連鎖入力端子と連鎖出力端子との間の直列連鎖
におけるリンクされた前記処理ステージを結合する第１
の回路であり、各々の前記処理ステージの前記出力端子
は、連鎖の中の隣接した前記処理ステージの前記第１の
信号入力端子に接続されており、前記第１の回路は、前
記予備の信号処理ステージを前記直列連鎖に選択的に接
続するために前記予備の信号処理ステージに選択的に接
続されている、前記第１の回路と、 （ii） 前記第１の回路に結合され、また前記予備の信
号処理ステージを前記直列連鎖に選択的に接続するため
の前記予備信号処理ステージに接続された第２の回路
と、 （iii） 各々の前記処理ステージのためのバイパスを
提供するために、第１の信号入力端子とリンクされた前
記処理ステージのそれぞれの出力端子との間に接続され
た第３の回路と、を有する前記結合回路と、 （ｄ） 連鎖中の第２の信号入力端子に選択的にアドレ
スするための、リンクされた前記処理ステージに結合さ
れたアドレスデコーディング回路と、 （ｅ） 前記結合回路と前記アドレスデコーディング回
路とに結合された論理回路であり、前記論理回路は連鎖
中においてリンクされた前記処理ステージのうち選択さ
れたものをバイパスするために前記結合回路の結合状態
を変化させるように動作し、また前記連鎖を変えて前記
連鎖中に前記予備の信号処理ステージを接続させるよう
に動作し、さらに前記アドレスデコーディング回路とリ
ンクされた前記処理ステージとの間の結合を入れ替える
ために動作し、これにより前記第２の信号入力端子は変
更された前記連鎖の中において正しくアドレスされる、
前記論理回路とを備えたことを特徴としている。
ここで、前記第１の回路はリンクされた前記処理ステ
ージ毎にスイッチング回路を含んでおり、前記スイッチ
ング回路は前記論理回路に結合され、リンクされた前記
処理ステージのうち選択されたものが、前記連鎖からこ
の選択された前記処理ステージを接続しないようにバイ
パスし、前記直列連鎖から選択された前記処理ステージ
の前記出力端子を分離するときに動作するものであって
もよい。
前記第３の回路は、前記第１の回路に並列なバイパス
回路のなかにバイパススイッチを含んでもよい。
リンクされた前記処理ステージのそれぞれの前記スイ
ッチング回路は、前記連鎖における前記処理ステージの
前記出力端子を隣接する前記処理ステージに接続するた
めの第１のスイッチと、前記ステージの第１の信号入力
端子を前記ステージの前記出力端子に結合するための第
２のスイッチを備えることもできる。
前記論理回路は、リンクされた前記処理ステージのそ
れぞれにプログラム可能なスイッチを備え、前記プログ
ラム可能なスイッチは、必要に応じて、リンクされ前記
処理ステージのうち選択されたものをバイパスするため
に前記結合回路の結合状態を変えるように動作するもの
であってもよい。
前記プログラム可能なスイッチは、ヒューズを備える
ことも可能である。
前記信号処理要素は、加算器を備えてもよい。
前記第１の回路は、前記連鎖中の隣接した前記処理ス
テージ間の合計信号及びキャリー信号を提供する合計線
及びキャリー線を備えてもよい。
異なる意味を持つビット信号を処理するために、リン
クされた前記処理ステージは、それぞれ並列に接続され
た複数の加算器を備えることもできる。
前記第２の信号入力端子は、同一処理ステージの前記
第１の信号入力端子に供給された信号を乗算するための
係数を提供するように、各々の前記処理ステージ毎に配
列されていてもよい。
前記アドレスデコーディング回路は、複数のデコーダ
を備え、各々のデコーダは、リンクされた前記処理ステ
ージのそれぞれにリンクされており、それにより、前記
論理回路は前記デコーダとリンクされた前記処理ステー
ジとの間を結合を変えるためのスイッチを含んでおり、
これにより、前記連鎖中のリンクされた前記処理ステー
ジがバイパスされるとき、リンクされた前記処理ステー
ジのうち選択されたものに対応した前記デコーダは、前
記処理ステージのうち選択されたものから分離され、前
記予備の信号処理ステージに結合されるものであっても
よい。
前記アドレスデコーディング回路は、複数のデコーダ
を備え、各々のデコーダは、リンクされた前記処理ステ
ージのそれぞれに結合されており、それにより、前記論
理回路は前記デコーダとリンクされた前記処理ステージ
との間の結合を変えるためのスイッチを含んでおり、こ
れによって、前記連鎖中のリンクされた前記処理ステー
ジがバイパスされるとき、リンクされた前記処理ステー
ジのうち選択されたものに対応した前記デコーダは、前
記処理ステージのうち選択されたものから分離され、前
記デコーダのうち選択された前記処理ステージに対応し
たものと、選択されたステージ及び前記予備のステージ
間における前記デコーダのうちリンクされた前記処理ス
テージ対応したものとが、前記予備のステージに向かっ
て前記連鎖に沿って隣接した前記処理ステージに結合さ
れてもよい。
前記論理回路は、リンクされた前記処理ステージ毎
に、デコーダを前記処理ステージに結合するための第１
のスイッチと、前記デコーダを隣接する前記処理ステー
ジに接続するように動作し得る第２のスイッチとを含む
こともできる。
前記連鎖の一端に、前記予備の信号処理ステージが位
置していてもよい。
本発明による直列に接続された処理ステージの連続し
た連鎖中でデータを処理する方法は、前記処理ステージ
はそれぞれ処理要素を有しており、前記方法は、各々の
前記処理ステージ毎に第１の信号を入力し、各々の前記
処理ステージをアドレスして、各々の処理ステージに第
２の信号を入力し、前記処理ステージ用の前記第１及び
第２の信号入力端子に従属した各々の前記処理ステージ
毎に出力を発生させ、前記連鎖中の各々の前記処理ステ
ージの前記出力端子を、前記連鎖中の次段の前記処理ス
テージの前記第１の入力端子に接続し、前記処理ステー
ジの故障の検出に応答して、前記第１の信号入力端子及
び故障した前記処理ステージの前記出力端子間に直接的
な接続を提供することで、前記処理ステージをバイパス
し、 変更した連鎖を形成するために、前記連鎖中に予備の
処理ステージを接続し、この変更された前記連鎖中の各
々の前記処理ステージを連続的にアドレスするためにア
ドレッシングを変更し、これにより、前記第２の入力信
号は、変更された前記連鎖中において要求のある前記処
理ステージに与えられることを特徴としている。
故障した前記ステージがバイパスされたとき、連続し
た前記連鎖から故障した前記ステージの津力端子を分離
してもよい。
リンクされた前記連鎖中の各々の前記処理ステージの
ためのアドレス信号を発生し、前記処理ステージの故障
を検出して、故障した前記処理ステージと前記予備のス
テージとの間の前記連鎖中の前記処理ステージのそれぞ
れの前記アドレス信号をスイッチングし、これにより、
前記アドレス信号は、前記予備のステージを含む変更さ
れた前記連鎖中に連続的に割り当てられることも可能で
ある。
各々の前記処理ステージにおける処理には、連続的な
加算動作が含まれてもよい。
各々の前記処理ステージに入力される前記第２の信号
は、各々の前記処理ステージに入力される前記第１の信
号を乗算するための係数を含んでもよい。
前記第１の信号はそれぞれ、合計信号及びキャリー信
号を含み、前記出力はそれぞれ、合計信号及びキャリー
信号を含んでもよい。
各々の処理ステージは、異なる意味を持つ複数の信号
ビットに並列な処理を行うこともできる。
リンクされた前記連鎖中の前記処理ステージのそれぞ
れのためのアドレス信号を発生し、前記処理ステージの
故障の検出に基づき、故障した前記処理ステージおよび
前記予備のステージ間の前記連鎖中の各々の前記処理ス
テージのための前記アドレス信号のそれぞれをスイッチ
ングし、これにより、前記アドレス信号は、前記予備の
ステージを含む変更された前記連鎖中に連続的に割り当
てられることもできる。
〔実施例〕
本発明の一実施例による多重ステージ装置を第１図な
いし第４図を用いて説明する。第１図は送られてきたデ
ータの乗算および加算を行なうように配置された多重ス
テージデジタル信号処理回路のブロック図である。第１
図に示される多重ステージデジタル信号処理回路の時刻
ｔ＝kTにおける出力ｆ（kT）は、 ｆ（kT）＝ｗ（１）＊ｘ〔kT〕＋ｗ（２）＊ｘ〔kT〕＋
… ＋ｗ（Ｎ）＊ｘ〔（ｋ−Ｎ＋１）Ｔ〕 となる。
ここで、入力データは時間によって変化する関数であ
り、36ビットシフトレジスタを介して第１図に示される
多重ステージデジタル信号処理回路のＮ個のステージの
それぞれに共通に送られる。上記の式において、ｘ〔k
T〕は第ｋ番目の入力データサンプルを表わす。係数ｗ
（１）は第１番目のステージの係数制御装置４（１）に
送られ、同様にして特定の係数が多重ステージデジタル
信号処理回路の各ステージに接続しているそれぞれの係
数制御装置に送られる。例えば、第２番目のステージの
係数制御装置４（２）は係数ｗ（２）を受け取り、最後
の第Ｎ番目のステージの係数制御装置４（Ｎ）は係数ｗ
（Ｎ）を受け取る。ある時間Ｔにおいて、第１図に示さ
れる多重ステージデジタル信号処理回路の各ステージは
一連の加算器によって送られてきた２つのデジタル信号
の乗算を行なうように制御される。この多重ステージデ
ジタル信号処理回路のステージは鎖状に順次接続されて
おり、各ステージの出力は次段のステージの入力に接続
されている。こうして、各ステージで計算された積は鎖
状に接続されたステージにそって送られて、これらの積
が全て加算され、要求される関数ｆ〔kT〕が出力６にお
いて得られるようになっている。
第１図から明らかなように、各ステージにおける乗算
はビットベースで各ビットごとに実行される。それ故、
各ステージには入力データの各ビットごとに別個の加算
回路８があり、最小の有効ビットはビット０加算回路８
（０）に送られ、次の有効ビットはビット１加算回路８
（１）に送られるという具合に続き、最大の有効ビット
はビット35加算回路８（35）に送られることになる。
係数制御装置４（１）,4（２），…,4（Ｎ）のそれぞ
れの係数ｗ（１）,w（２），…,w（Ｎ）はビットベース
で各ビットごとに送られるように配置されており、最小
の有効ビットを最初にして、接続しているステージに送
られ、要求される積が計算される。係数制御装置４は例
えばシフトレジスタのように記憶場所を有することが望
ましい。
各ステージの加算回路８（０）ないし８（35）のそれ
ぞれは、第３図に最も明白に示されるように、２つのデ
ータ入力ＡおよびＢ、桁上げ入力Ｃ′、和および桁上げ
出力ＳおよびＣを有する全加算回路である。
各ステージにおける乗算は加算を繰り返すことによっ
て行われるが、ここでは各々の和出力Ｓが所定のゲート
によって入力Ａに帰還される一方で桁上げ出力Ｃが同じ
ステージの次の全加算回路の桁上げ入力Ｃ′に送られて
いる。こうした方法で全加算回路が繰り返し作動して乗
算が行なわれるが、これ以上ここでは述べない。
第１図に示される多重ステージデジタル信号処理回路
においては、各ステージの加算回路によって得られた桁
上げをそのステージの積が次段のステージに送られる前
に完全処理することは予定されていない。それ故に第１
図に示される多重ステージデジタル信号処理回路は制御
装置およびクロック回路12によって制御され、周期的に
ステージのそれぞれの加算回路の和および桁上げ出力Ｓ
およびＣに出てくるデータが次段のステージに送られる
ようになっている。そしてこのデータが加算される次段
のステージで計算される積となる。
最後の第Ｎ番目のステージのそれぞれの加算回路８の
和および桁上げ出力ＳおよびＣは36ビット桁上げ伝搬加
算回路10に送られ、この36ビット桁上げ伝搬加算回路10
は生成された桁上げ信号を完全処理して受け取ったデー
タの加算を行ない、関数ｆ（kT）を出力６に送り出す。
“多重ステージデジタル信号の乗算および加算における
またはそれに関する改良”と題されて本出願と同日に出
願されたイギリス特許出願第8612453号明細書におい
て、第１図に示されたものと同様の回路が図示および記
述されており、この係属中の出願の開示された内容は参
照によってここに含まれているものとする。
第１図は、各ステージが能動素子であり、また複数の
ステージが鎖状に接続されて回路のデータ入力とデータ
出力とを接続している多重ステージ回路の単なる一例で
ある。鎖状に接続されている複数のステージは全て実質
的に同一であり、各ステージは別個にアドレスされ、別
個に選択されたデータが各ステージに送られるようにな
っている。こうして、第１図に示される多重ステージ回
路においては、それぞれの係数がそれぞれのステージに
接続された係数制御装置４で受け取られる。
第１図に示されるような多重ステージ回路が単一のIC
（integrated circuit）チップ上に形成され、そしてそ
の多重ステージ回路が故障に対する許容性を有するよう
になることを考察して、本発明はそのような多重ステー
ジ回路における冗長回路を提供する。第１図に示さるよ
うな多重ステージ回路においては、既に形成されている
ステージの各々と実質的に同一の予備のステージ（図示
せず）が少なくとも１個形成されることによって、冗長
回路が実現される。こうして、もし第１図に示される多
重ステージ回路におけるステージの１個が故障であるこ
とが発見されると、そのステージは予備のステージによ
って置換される。このことは、入力と出力との間のステ
ージの鎖状の接続にそって流れるデータが故障したステ
ージを“透過”するようにその故障したステージをバイ
パスし、また残りのステージの鎖状の接続に予備のステ
ージをつなげて再度の順序付けを適切打に行なうことに
よって実行される。
故障したステージがバイパスされる方法は第２図およ
び第３図に示される。
第２図は通常の多重ステージ回路におけるあるステー
ジの前段および後段のステージとの接続を示すブロック
図である。
第２図に示される多重ステージ回路の各ステージは、
多くの入力ラインISおよびICと多くの出力ラインOSおよ
びOCとを有している。入力ラインIS,ICはそれぞれスイ
ッチ14,16によって制御され、同様にして出力ラインOS,
OCはそれぞれスイッチ18,20によて制御されている。ス
イッチ14,16,18,20は通常導通状態にあり、そのため入
力ラインIS,ICのデータがステージに送られそこで処理
され、またその処理された結果が出力ラインOS,OCに出
力されるようになっている。
第２図に示されるように、スイッチ14,16,18,20はそ
れぞれインバータ27を介して出力ノード26に接続されて
いるが、この出力ノード26の電圧は故障表示回路Ｆによ
って決定される。具体例においては、図示されたこの故
障表示回路Ｆは当該ステージに故障がなければ低電圧出
力を発し、故障があれば高電圧出力を発するように設定
されている。図示された多重ステージ回路においては、
例ばOVという低電圧出力が論理レベル“0"を表わすよう
に設定され、他方例えば5Vという高電圧出力が論理レベ
ル“1"を表わすように設定されている。
それ故、もしステージに故障がなければ、故障表示回
路Ｆは出力ノード26に信号“0"を発するが、この出力ノ
ード26はインバータ27を介してそれぞれスイッチ14,16,
18,20に接続している。このため各スイッチには信号
“1"が印加される。スイッチ14,16,18,20に印加された
信号“1"は例えばトランジスタからなるそのスイッチを
導通状態にする。
もしステージが故障していれば、故障表示回路Ｆは出
力ノード26に信号“1"を発する。この信号“1"はインバ
ータ27を介してスイッチ14,16,18,20に印加されるた
め、各スイッチには信号“0"が印加され、スイッチは遮
断状態となる。出力ノード26が信号“1"である間は、こ
れらのスイッチは遮断状態が続く。
第２図に示されるように、図示されたステージは入力
ラインISおよびICをそれぞれ出力ラインOSおよびOCに短
絡させることによってバイパスされる。図示された具体
例においては、スイッチ28を作動させることによってバ
イパスラインＢが入力ラインISとこれに対応する出力ラ
インOSとを接続する。同様にして、入力ラインICとこれ
に対応する出力ラインOCとがスイッチ29により制御され
るバイパスラインＰによって短絡されている。スイッチ
28,29はいずれも出力ノード26の信号によって制御され
るように接続されている。
出力ノード26における信号が“0"の場合、ステージに
は故障がないことが表示され、スイッチ28,29が遮断状
態にるように信号“0"がスイッチ28,29に印加され、そ
のためバイパスラインB,Pは全て回線が断たれた状態と
なる。それ故入力ラインISおよびICにそって送られてき
た信号はステージに送られ、そのステージの出力は出力
ラインOSおよびOCに送られる。しかしながら、ステージ
における故障が出力ノード26における信号“1"の存在に
よって表示された場合、スイッチ28,29は全て導通状態
となるため、バイパスラインB,Pがそれぞれ対応する入
力ラインと出力ラインとを短絡させる回線を形成する。
こうして、ステージの入力側のデータはそのステージの
出力側に短絡して送られる。それ故データはそのステー
ジを“透過”することになる。また出力ノード26の信号
“1"はインバータ27によって反転されるため、スイッチ
14,16,18,20は遮断状態が続き、従ってこれらのスイッ
チはステージをその入力ラインおよび出力ラインから完
全に分離するように作用している。
第３図は、第１図に示された多重ステージ回路の制御
装置およびクロック回路12とステージの一部を詳細に示
すブロック図である。特に第３図は、第ｉ番目のステー
ジにおける最小の有効ビットの全加算回路８（０）およ
びそれに接続された回線を示している。第ｉ番目のステ
ージへのデータ入力は個別のシフトレジスタ２として示
され、または第ｉ番目のステージに接続される係数制御
装置４も図示されている。この係数制御装置４は、デー
タパス36あるいは記憶場所からこのステージの係数を受
け取るように配置された記憶装置５を有している。記憶
装置５への係数の供給は制御ライン７の制御信号によっ
て制御される。次いで、記憶装置５の係数は、制御ライ
ン11の制御信号によって制御されているシフトレジスタ
９に供給される。
上記のように、ステージ内のビットの位置ごとの各加
算回路８は、前段のステージから和および桁上げ信号を
受け取り、次段のステージに和および桁上げ信号を出力
するように接続されている。それ故、和ラインＳおよび
桁上げラインＣはそれぞれのビットの位置ごとに各ステ
ージを通ってその入力からその出力に延びている。こう
して、第１図および第３図に示されるように、和ライン
Ｓ（０）および桁上げラインＣ（０）は最小の有効ビッ
トの位置の出力に接続されており、和ラインＳ（１）お
よび桁上げラインＣ（１）は次の有効ビットの位置の出
力に接続されているという具合に、同様の接続が繰り返
されている。そして各ステージの出力にはゲート手段1
5,16がそれぞれ和ラインに接続されており、またゲート
手段17,21がそれぞれ桁上げラインに接続されている。
しかし第１図から明らかなように、桁上げラインは最大
の有効ビットの位置の出力とは接続されていない。そし
てこうしたゲート手段は、第３図に示されるように、ス
イッチによって形成されている。
上記のように、多重ステージ回路は各ステージのデー
タが適切な時間に次段のステージに転送されるように制
御されている。このステージからステージへの転送はス
イッチ19および21によって制御されている。もしスイッ
チ15および17が導通状態であれば、ステージで得られた
データがそのステージ自身の入力に帰還される。次い
で、スイッチ19および21が導通状態に切り換わると、第
ｉ番目のステージの積が次段のステージに送られる。こ
れらのスイッチ15,17,19,21は、全てのステージに共通
に接続している制御装置およびクロック回路12によって
制御されている。
スイッチ15,17,19,21は第ｉ番目のステージの動作を
決定するように制御され、特にそのステージの入力から
出力へのデータの転送を制御する。第２図に示された通
常の多重ステージ回路のこの第ｉ番目のステージに対す
るバイパスは既に形成されているスイッチ15,17,19,21
を用いてきわめて簡単に実現され、第２図に配置された
スイッチ14,16,18,20によってはたされるのと同様の第
２の機能をはたすことができる。このとき、第ｉ番目の
ステージのスイッチ15,17のそれぞれがANDゲート22を介
して制御装置およびクロック回路12に接続されている
が、このANDゲート22の第１の入力が制御装置およびク
ロック回路12に接続されている。同様に、第ｉ番目のス
テージのスイッチ19,21もそれぞれもう１個のANDゲート
24を介して制御装置およびクロック回路12に接続されて
いる。そしてこれらのANDゲートはそれぞれその第２の
入力をインバータ27を介して出力ノード26に接続してい
るが、この出力ノード26の電圧は第ｉ番目のステージに
接続されている故障表示回路Ｆによって決定される。
それ故、もし第ｉ番目のステージに故障がなければ故
障表示回路Ｆは出力ノード26に信号“0"を発するように
配置され、またこの出力ノード26はインバータ27を介し
てANDゲート22,24のそれぞれの第２の入力に接続されて
いる。こうして各ANDゲートの第２の入力に信号“1"が
入力されると、各ANDゲートの出力は第１の入力に送ら
れてきた信号を転記することになるが、これは制御装置
およびクロック回路12によって決定される。すなわちも
し制御装置およびクロック回路12がANDゲート22,24のい
ずれか一方のANDゲートの第１の入力に信号“1"を送る
と、そのANDゲートは信号“1"を出力し、スイッチ15,1
7,19,21のいずれかを導通状態にすることになる。同様
にして、ANDゲート22,24のいずれか一方のANDゲートの
第１の入力に信号“0"が入力されると、そのANDゲート
の出力から信号“0"が出力され、ANDゲートによって制
御されるように接続されているスイッチ15,17,19,21の
いずれかを実効的に遮断することになる。
もし第ｉ番目のステージが故障であれば、故障表示回
路Ｆは出力ノード26に信号“1"を発するように設定され
ている。この信号“1"は反転され、その結果信号“0"が
ANDゲート22,24のそれぞれの第２の入力に送られて、AN
Dゲート222,24のそれぞれの出力から信号“0"が出力さ
れることになる。ANDゲート22の信号“0"の出力はスイ
ッチ15,17のそれぞれに送られてこれらのスイッチ15,17
を遮断状態にする一方、スイッチ19,21はANDゲートの信
号“0"の出力によって遮断状態にされる。制御装置およ
びクロック回路12から各ANDゲートの第１の入力に送ら
れてくる信号のいかんにかかわらず、それらのANDゲー
ト22,24のそれぞれを第２の入力が信号“0"である間
は、これらのスイッチ15,17,19,21は遮断されたままで
ある。
第ｉ番目のステージに接続されている合計および桁上
げラインＳおよびＣは、第２図に示される多重ステージ
回路の入力および出力ラインIS,ICおよびOS,OCと等価で
あるとみなすことができる。それ故、ステージの合計ラ
インＳ（０）,S（１），…、Ｓ（35）のそれぞれに接続
されている複数のバイパスラインＢと、桁上げラインＣ
（０）,C（１），…,C（35）のそれぞれに接続されてい
る複数のバイパスラインＰとによって、そのステージは
バイパスされることができる。複数のバイパスラインＢ
はそれぞれスイッチ28を有し、複数のバイパスラインＰ
はそれぞれスイッチ29を有しており、これらのスイッチ
28,29はそれぞれ出力ノード２信号によって制御される
ように接続されている。
ノード26の信号が信号“0"であれば、それは第ｉ番目
のステージに故障がないことを示していると共に、その
信号“0"がスイッチ28,29のそれぞれに送られ、それに
よってこれらのスイッチ28,29は遮断状態となり、その
ためバイパスラインB,Pは共に遮断状態となる。従って
合計および桁上げランインＳおよびＣの信号は、第ｉ番
目のステージの入力に送られるかあるいは制御装置およ
びクロック回路12とスイッチ15,17,19,21の適切な制御
によって次段のステージに転送されるかする。しかしな
がら、第ｉ番目のステージの故障が出力ノード６におけ
る信号“1"の存在によって示されている場合、スイッチ
28,29は共に導通状態となり、そのためバイパスライン
ＢおよびＰはそれぞれ合計および桁上げラインＳおよび
Ｃに対する短絡回線を形成する。それ故、合計および桁
上げラインの入力側のデータは合計および桁上げライン
の出力側に短絡して送られ、データが第ｉ番目のステー
ジによって次段のステージの入力に送られることはな
い。従ってデータは第ｉ番目のステージを“透過”する
ことになる。出力ノード26の信号“1"によってスイッチ
15,17,19,21も遮断されたままなので、これらのスイッ
チ15,17,19,21は第ｉ番目のステージの出力を合計およ
び桁上げラインＳおよびＣから完全に分離するように作
用している。
故障表示回路Ｆは様々な方式で形成されることができ
る。第４図に示される一具体例においては、故障表示回
路Ｆはノーマルクローズのスイッチ30を有しており、こ
のスイッチ30はその一方の端子を0Vの電源電圧VSSに接
続し、他方の端子を抵抗32を介して例えば5Vの電源電圧
VDDに接続している。スイッチ30はいろいろな方式が可
能であり、例えばトランジスタや記憶場所やヒューズで
もよい。ヒューズ、例えばレーザヒューズは多重ステー
ジ回路のテストの間切ったり、あるいは切らなかったり
して、スイッチの状態を引き続き凍結しておくことがで
きる。
上記のように、もし多重ステージ回路のステージが故
障していることが発見されると、そのステージはバイパ
スされて前段のステージからのデータおよびそのステー
ジに送られてくるいずれの入力データも次段のステージ
に送られ、そのデータに故障しているステージが何らの
効果も及ぼさないようになっている。しかしながら、第
１図に示される多重ステージ回路においては、各ステー
ジはシフトレジスタ２からの共通の入力データの演算を
行なうだけでなく係数制御装置４（１）,4（２），…,4
（Ｎ）のそれぞれからそのステージに送られてくる特定
のデータの演算も行なうように配置されている。従っ
て、もしある１個のステージが故障であることが発見さ
れてそのステージがバイパスされると、その故障してい
るステージに送られてくる特定のデータが多重ステージ
回路によって実行される計算の中で正しく考慮されるよ
うに配置されなければならない。第１図に示される多重
ステージ回路のステージに対するアドレス手段と接続さ
れ、またデータの必要とされる再度の順序付けを行なう
ことができる論理回路が第４図に示される。
各ステージの係数制御装置４の記憶装置５に適切な係
数を供給するために、アドレスデコーダ34（１）,34
（２），…,34（Ｎ）がそれぞれ各ステージに接続され
ている。アドレスライン38から適切なアドレスを受け取
ると、アドレスデコーダの出力48は高電圧出力となり、
信号“1"が適切なステージに接続されている制御ライン
７に送られる。それ故、第ｉ番目のステージのアドレス
がアドレスライン38から受け取られると、そのステージ
に接続されているアドレスデコーダ34（ｉ）が信号“1"
をその出力48に、そしてそこから制御ライン７に発し
て、係数制御装置４の記憶装置５が係数をデータパス36
から受け取るようにしている。このようにして、適切な
係数が記憶装置５に供給され、次いで第ｉ番目のステー
ジのシフトレジスタ９に供給される。
第４図に示される論理回路は、たとえあるステージが
故障であることが発見されてバイパスされていても、各
ステージに適切なデータを正しく供給することができる
ようになっている。このために論理回路は多くの個別の
論理ステージを有しており、その各論理ステージは多重
ステージ信号処理回路のそれぞれのステージに接続され
ている。こうして故障表示回路Ｆが多重ステージ回路の
各ステージに接続されていることが示される。
各故障表示回路Ｆのスイッチ30がノーマルクローズで
あると、信号“0"が故障表示回路Ｆの出力ノード26に送
られる。もし多重ステージ回路のあるステージが故障で
あることが発見されるとすると、スイッチ30は遮断され
て、信号“1"が出力ノード26に送られる。
多重ステージ回路の最後の第Ｎ番目のステージに対す
るアドレスデコーダ34（Ｎ）の出力48はANDゲート40の
第１の入力に接続され、このANDゲート40の出力は制御
ライン７（Ｎ）に接続されている。このANDゲート40の
第２の入力はインバータ42を介して故障表示回路Ｆの出
力ノード26に接続されている。多重ステージ回路の第Ｎ
番目のステージに接続されている論理回路は、前段のス
テージに接続されている前段の論理回路にも接続してい
る。こうして第Ｎ番目のステージの故障表示回路Ｆの出
力ノード26がリード44を介して前段の論理ステージのOR
ゲート46の第１の入力に接続され、同様にしてアドレス
デコーダ34（Ｎ）の出力48がリード50を介して前段の論
理ステージの第２のANDゲート52の第１の入力に接続さ
れている。
多重ステージ回路の第１番目ないし第Ｎ−１番目のス
テージに接続している論理ステージは実質的に同一であ
り、その各論理ステージは同じステージのアドレスデコ
ーダ34の出力48をORゲート54の第１の入力に接続する第
１のANDゲート40を有しており、また次段のステージの
アドレスデコーダの出力を同じORゲート54の第２の入力
に接続する第２のANDゲート52を有している。ORゲート5
4の出力は、同じ論理ステージの制御ライン７に接続さ
れている。各論理ステージのORゲート46の第１の入力
は、次段の論理ステージに接続されている。各ORゲート
46の第２の入力は故障表示回路Ｆの出力ノード26に接続
されている。各論理ステージにおいて、ORゲート46の出
力はインバータ42を介して同じ論理ステージの第１のAN
Dゲート40の第２の入力に接続されていると共に、直接
に前段の論理ステージの第２のANDゲート52の第２の入
力に接続されている。
第４図に示される論理回路は、多重ステージ回路の予
備のステージ（図示せず）に接続された最初の論理回路
を有している。この多重ステージ回路の予備のステージ
は通常第１図に示される鎖状に接続されたステージの最
初に、すなわち図面においては第１番目のステージの左
側に位置している。この予備のステージは他の第１番目
ないし第Ｎ番目のステージと実質的に同一であり、それ
故加算回路８および係数制御装置４を有しており、この
係数制御装置４には制御ライン７（Ｓ）の信号の制御の
下にデータがデータパス36から供給される。この制御ラ
イン７（Ｓ）は最初の論理ステージのANDゲート52およ
びリード50を介して隣接する論理ステージのアドレスデ
コーダ34（１）の出力48に接続されている。
まず、第１図に示される多重ステージ回路の第１番目
ないし第Ｎ番目のステージに故障が発見されない場合の
第４図に示される論理回路の動作を説明する。故障表示
回路Ｆのスイッチ30は全てノーマルクローズであり、各
故障表示回路Ｆの出力ノード26は信号“0"である。多重
ステージ回路の第Ｎ番目のステージに接続している最後
の論理ステージの出力ノード26の信号“0"はインバータ
42によって反転され、信号“1"がANDゲート40の第２の
入力に送られるが、それによってANDゲート40の出力が
アドレスデコーダ34（Ｎ）によってANDゲート40の第１
の入力に送られる信号を転記する。それ故、多重ステー
ジ回路の第Ｎ番目のステージのアドレスがアドレスライ
ン38から送られてくると、出力48が高電圧出力となり、
信号“1"が制御ライン７（Ｎ）に送られて係数が記憶装
置５に供給される。出力ノード26の信号“0"は前段の論
理ステージの第２のANDゲート52の第２の入力にも送ら
れる。このことによって、第２のANDゲート52の第１の
入力のいかんにかかわらず第２のANDゲート52の出力は
信号“0"となり、そのためにアドレスデコーダ34（Ｎ）
の出力48が前段のステージの制御ライン７から分離され
る。
最後の第Ｎ番目のステージに接続された故障表示回路
Ｆの出力ノード26の信号“0"は前段のステージのORゲー
ト46の第１の入力にも送られる。この前段のステージの
故障表示回路Ｆの出力ノード26が信号“0"であるため、
このORゲート46の第２の入力も信号“0"である。それ
故、このORゲート46はその出力に信号“0"を発するが、
この信号“0"はインバータ42によって反転され、信号
“1"がこの前段のステージの第１のANDゲート40の第２
の入力に送られる。従ってこの前段のステージの制御ラ
イン７に送られる信号は、この前段のステージに対する
アドレスデコーダの出力信号を転記したものである。同
様にして、全ての論理ステージにおいて、あるステージ
に対するアドレスデコーダの出力48はそのステージの第
１のANDゲート40を介してそのステージの制御ライン７
に接続されている。これらのステージのそれぞれにおい
て、第２のANDゲート52がそのステージの制御ラインを
次段のステージのアドレスデコーダから分離する。また
第１番目のステージに接続された論理ステージのORゲー
ト46の出力の信号“0"が同様にして最初の論理ステージ
のANDゲート52の第２の入力に送られ、このため制御ラ
イン７（Ｓ）がアドレスデコーダ34（１）から分離され
る。
第１番目のステージに接続された論理ステージのORゲ
ート46の出力の信号“0"はインバータ56を介して予備の
ステージに接続された出力ノード26（Ｓ）に接続されて
いる。この出力ノード26（Ｓ）の信号は予備のステージ
を制御するようになっているが、この場合、多重ステー
ジ回路のどのステージも故障が発見されないため、出力
ノード26（Ｓ）は信号“1"となり、この信号“1"が予備
のステージのスイッチ28,29を導通状態にし、それによ
って予備のステージがバイパスされる。
それ故、こうした場合においては、各アドレスデコー
ダ34をアドレスすることによってそのアドレスデコーダ
がその出力48をそのステージの制御ライン７に接続し、
そこからその特定のステージに接続された係数制御装置
４に接続することができる。
次に、テスト中に、多重ステージ回路の第１番目ない
し第Ｎ番目のステージの中の１個が故障であることが発
見された場合について説明する。その故障したステージ
の故障表示回路Ｆのスイッチ30は遮断される。このこと
によってその故障表示回路Ｆに接続された出力ノード26
に信号“1"が送られる。そしてその他の出力ノード26は
全て信号“0"である。故障を示しているステージより後
段の、すなわち第４図においては右側のステージ全てに
おいては、上記のように、アドレスデコーダの出力48が
同じステージの制御ライン７に接続されている。故障を
示しているステージにおいては、出力ノード26の信号
“1"がORゲート46の第２の入力に送られるが、このORゲ
ート46はその第１の入力に次段のステージからの信号
“0"を受け取る。それ故このORゲート46の出力は信号
“1"になる。この信号“1"は前段の論理回路の第２のAN
Dゲート52の第２の入力に直接に送られ、この故障した
ステージのアドレスデコーダを前段のステージの制御ラ
インに接続させる。ORゲート46の出力の信号“1"はイン
バータ42を介して同じ故障したステージの第１のANDゲ
ート40の第２の入力にも送られ、それによってその故障
したステージに接続されたアドレスデコーダの出力が同
じステージの制御ライン７から分離される。同時に、上
記のように、多重ステージ回路の故障したステージの出
力ノード26の信号“1"がその故障したステージのスイッ
チ28,29を導通状態に切り換えて、その故障したステー
ジがバイパスされるようにする。従って、多重ステージ
回路のこの故障したステージは、多重ステージ回路によ
って実行される計算にはもはや何の寄与もしない。
故障を示している論理ステージのORゲート46の出力に
おける信号“1"は前段の論理ステージのORゲート46の第
１の入力に送られるため、信号“1"は前段のステージの
インバータ42に送られ、さらにそこからこの前段のステ
ージの第１のANDゲート40の第２の入力に送られる。こ
のことによって、この前段のステージのアドレスデコー
ダがその前段のステージの制御ライン７から分離され
る。さらに、前段のステージのORゲート46の出力の信号
“1"は、この前段のステージのさらに前段のステージの
第２のANDゲート52の第２の入力にも送られる。こうし
て、故障したステージに接続されアドレスデコーダより
前段の各アドレスデコーダは、そのアドレスデコーダの
接続されたステージの前段のステージの制御ラインに接
続されると共に、そのアドレスデコーダの接続されたス
テージの制御ラインから分離される。鎖状に接続された
ステージの先頭においては、第１番目のステージに接続
された論理ステージのORゲート46の出力の信号“1"が最
初の論理ステージのANDゲート52の第２の入力に送られ
るため、第１番目のアドレスデコーダ34（１）は予備の
制御ライン７（Ｓ）に接続され、さらにそこから予備の
ステージに接続される。かてて加えて、この信号“1"は
インバータ56を介して最初の論理ステージの出力ノード
26（Ｓ）に接続され、さらにそれが予備のステージのス
イッチ28,29を遮断するために、この予備のステージは
鎖状に接続されたステージに接続されて多重ステージ回
路を形成することになる。
このように、多重ステージ回路の１個のステージが故
障していることが発見されると、第４図に示された論理
回路はその故障したステージをバイパスし、予備のステ
ージを接続することができるだけでなく、プログラミン
グを変えることなく、その時点で動作可能の全てのステ
ージがそれぞれアドレス手段によってアドレスされるこ
とにより元来の計算が制御装置およびクロック回路の制
御の下でえ引き続き実行されるようにすることができ
る。
なお、上記多重ステージ回路においては、ただ１個の
予備のステージが形成されており、それ故１個の故障し
たステージしか置換されることができない。しかしなが
ら、１個より多くの予備のステージが形成されればその
結果として置換される故障したステージの数も増加する
ことは明らかである。そして第４図に示される論理回路
はこうした事態を処理するようにきわめて容易に拡張さ
れることができる。
また上記多重ステージ回路においては、予備のステー
ジが鎖状に接続されたステージ先頭に物理的に位置して
おり、このことは一般には望ましい。しかしながら、予
備のステージが鎖状に接続されたステージの中間に挿入
されたり、あるいはその後尾に位置したりしてはならな
い理由はない。こうしたことはその特定のチップの基本
設計構造によるし、また鎖状に接続されたステージと最
後の桁上げ伝搬加算回路10との接続による。
上記の具体例においては、多重ステージ回路の予備の
ステージは他のステージと同一であり、それ故予備のス
テージが使用されないときはその予備のステージはバイ
パスされ、予備のステージが多重ステージ回路に組み込
まれるときはその予備のステージのスイッチ28,29が遮
断状態となる。しかしながら、特に予備のステージが鎖
状に接続されたステージの先頭に位置する場合、バイパ
スラインB,Pを省略し、単にスイッチ手段を形成しても
よいが、このスイッチ手段は通常の状態で第１番目のス
テージへの入力をグラウンドに接続しており、最初の論
理ステージのインバータ56の出力の信号によってこれら
の入力を予備のステージの出力に接続するように切り換
えられることができるものである。
本発明は上記のように、特に加算の繰返し処理によっ
て関数ｆ（kT）の計算を行なうように配置された多重ス
テージ回路について述べられてきた。しかしながらここ
に示された多重ステージ回路は単なる一例であり、本発
明は他の多重ステージ回路についても適用される。
本発明は多くのステージから構成される装置に冗長度
を導入する技術を提供するが、それらのステージは互い
に同一であり、例えばデータ処理素子のような能動素子
を有していることが望ましい。ステージは鎖状に接続さ
れているが、各ステージがそれぞれにアドレスされるこ
とが望ましい。特殊な例においては、各ステージがそれ
ぞれにアドレスされて特有の係数が各ステージに入力さ
れることができるようになっている。勿論、本発明は同
じデータが１個より多いステージに送られる場合やそれ
ぞれのステージが出力データに対してアドレスされるあ
るいはそのステージの動作を制御するためにアドレスさ
れる場合の双方またはいずれか一方の場合にも等しく適
用される。
ここで述べた冗長技術は、容易に実施され、多重ステ
ージ装置のプログラミングを複雑にしないという利点を
有している。こうして、第４図に示される予備のステー
ジと論理回路を有することが必要とされるだけである。
論理回路は、多重ステージ回路の正規のステージのそれ
ぞれに対してヒューズあるいは他の故障表示回路を有し
ている。製造後に、多重ステージ装置はテストされ、故
障したステージはそのステージに接続された故障表示回
路Ｆをセットすることによって分離される。このことに
よって故障したステージがバイパスされ、予備のステー
ジが鎖状に接続されたステージに接続され、アドレス手
段が自動的に再び順序付けされるために、故障したステ
ージはアドレスされずに通常ならその故障したステージ
に接続されているアドレス手段が他のステージをアドレ
スすることになる。故障したステージのアドレス手段は
その故障したステージのかわりに予備のステージを自動
的にアドレスしてもよい。しかしながら、故障したステ
ージに接続されているアドレス手段が隣接するステー
ジ、例えば上記のように前段のステージをアドレスし、
また前段のアドレス手段が同様にしてさらに前段のステ
ージをアドレスするために、連続的なすなわち鎖状の接
続が形成され、その鎖状の接続においては各ステージが
隣接する前段のステージによって実効的に置換されてい
るということが望ましい。この連鎖的な置換によって、
予備のステージが使用されているか否かにかかわりなく
多重ステージ回路全体が制御に対して実質的に同じに
“見える”ことができ、このことによって必要とされる
アドレスを何ら変化させることなくプログラムが実行さ
れることができる。また多重ステージ装置の呼出し時間
が増大することもない。
上記の具体例においては、多重ステージ回路の各ステ
ージはその入力と出力との数が同数であるが、この技術
はその数が異なている場合にも適用することができる。
また上記の具体例においては、多重ステージ回路の単数
あるいは複数の故障したステージがバイパスされ、その
故障したステージを多重ステージ回路の残りから分離す
るようにスイッチがセットされている。もし必要なら
ば、バイパスされたステージの能動素子が動作しないよ
うにする手段を形成することができ、それによって例え
ばエネルギが節約される。
多重ステージ回路が製造後にテストされ、故障してい
るステージのスイッチが永久的にセットされることが予
定されている場合、故障表示回路のスイッチはヒューズ
かあるいはROMによってプログラムされるものでもよ
い。またそのスイッチはEPROMあるいはEEPROMによって
プログラムされるいずれのものでもよい。その他に、故
障表示は不揮発性メモリによってプログラムされるもの
でもよく、その場合使用する前に多重ステージ回路をテ
ストし、スイッチをセットすることが必要とされる。初
期状態設定において、自己テストプログラムが実行さ
れ、故障したステージのスイッチが適切にセットされる
ように配置することもできる。さらに有利なことに、多
重ステージ回路に動作中に作動する自己テスト機構を形
成して多重ステージ回路が故障に強くなるようにしても
よい。
多重ステージ装置の鎖状に接続された各ステージの能
動素子は、信号処理素子、データ処理素子あるいは個別
のデータパスでもよい。
【図面の簡単な説明】
第１図は本発明の一実施例による多重ステージデジタル
信号処理回路を示すブロック図である。 第２図は従来の多重ステージ回路の１個のステージおよ
びこの１個のステージのバイパスされる動作を説明する
ためのブロック図である。 第３図は第１図に示された本発明の一実施例による多重
ステージデジタル信号処理回路の制御および一部を詳細
に示すブロック図である。 第４図は第１図に示された本発明の一実施例による多重
ステージデジタル信号処理回路の冗長回路を実現するた
めにプログラムされる論理回路を示すブロック図であ
る。 2,9……シフトレジスタ、4,4（１）,4（２），…,4
（Ｎ）……係数制御装置、５……記憶装置、6,48……出
力、7,7（Ｓ）,7（１）,7（２），…,7（Ｎ）,11……制
御ライン、8,8（０）,8（１），…,8（35）……加算
器、10……桁上げ伝搬加算回路、12……制御装置および
クロック回路、14,15,16,17,18,19,20,21,28,29,30……
スイッチ、22,24,40,52……ANDゲート、26,26（Ｓ）,26
（１）,26（２），…,26（Ｎ）……出力ノード、27,42,
46……インバータ、34,34（１）,34（２），…,34
（Ｎ）……アドレスデコーダ、36……データパス、38…
…アドレスライン、44,50……リード、46,54……ORゲー
ト、Ｆ……故障表示回路、B,P……バイパスライン、IS,
IC……入力ライン、OS,OC……出力ライン。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−223856（ＪＰ，Ａ) ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，Ｖ ｏｌ．15，Ｎｏ．４（1972−９）Ｐ. 1145−1146

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項１】多重ステージ信号処理装置において、 （ａ） 同等な構成を有し相互にリンクされた複数の処
    理ステージであって、各々の前記処理ステージが、 （ｉ） 信号処理要素と、 （ii） 各々の前記処理ステージへの第１の信号入力端
    子と、 （iii） 各々の前記処理ステージへのアドレス可能な
    第２の信号入力端子と、 （iv） 各々の前記処理ステージからの出力端子と、を
    有する前記処理ステージと、 （ｂ） リンクされた前記処理ステージの各々と同等な
    予備の信号処理ステージと、 （ｃ） 結合回路であって、 （ｉ） 連鎖入力端子と連鎖出力端子との間の直列連鎖
    におけるリンクされた前記処理ステージを結合する第１
    の回路であり、各々の前記処理ステージの前記出力端子
    は、連鎖の中の隣接した前記処理ステージの前記第１の
    信号入力端子に接続されており、前記第１の回路は、前
    記予備の信号処理ステージを前記直列連鎖に選択的に接
    続するために前記予備の信号処理ステージに選択的に接
    続されている、前記第１の回路と、 （ii） 前記第１の回路に結合され、また前記予備の信
    号処理ステージを前記直列連鎖に選択的に接続するため
    の前記予備信号処理ステージに接続された第２の回路
    と、 （iii） 各々の前記処理ステージのためのバイパスを
    提供するために、第１の信号入力端子とリンクされた前
    記処理ステージのそれぞれの出力端子との間に接続され
    た第３の回路と、を有する前記結合回路と、 （ｄ） 連鎖中の第２の信号入力端子に選択的にアドレ
    スするための、リンクされた前記処理ステージに結合さ
    れたアドレスデコーディング回路と、 （ｅ） 前記結合回路と前記アドレスデコーディング回
    路とに結合された論理回路であり、前記論理回路は連鎖
    中においてリンクされた前記処理ステージのうち選択さ
    れたものをバイパスするために前記結合回路の結合状態
    を変化させるように動作し、また前記連鎖を変えて前記
    連鎖中に前記予備の信号処理ステージを接続させるよう
    に動作し、さらに前記アドレスデコーディング回路とリ
    ンクされた前記処理ステージとの間の結合を入れ替える
    ために動作し、これにより前記第２の信号入力端子は変
    更された前記連鎖の中において正しくアドレスされる、
    前記論理回路と、 を備えたことを特徴とする多重ステージ信号処理装置。
  2. 【請求項２】請求項１記載の多重ステージ信号処理装置
    において、前記第１の回路はリンクされた前記処理ステ
    ージ毎にスイッチング回路を含んでおり、前記スイッチ
    ング回路は前記論理回路に結合され、リンクされた前記
    処理ステージのうち選択されたものが、前記連鎖からこ
    の選択された前記処理ステージを接続しないようにバイ
    パスし、前記直列連鎖から選択された前記処理ステージ
    の前記出力端子を分離するときに動作することを特徴と
    する多重ステージ信号処理装置。
  3. 【請求項３】請求項２記載の多重ステージ信号処理装置
    において、前記第３の回路は、前記第１の回路に並列な
    バイパス回路のなかにバイパススイッチを含むことを特
    徴とする多重ステージ信号処理装置。
  4. 【請求項４】請求項３記載の多重ステージ信号処理装置
    において、リンクされた前記処理ステージのそれぞれの
    前記スイッチング回路は、前記連鎖における前記ステー
    ジの前記出力端子を隣接する前記処理ステージに接続す
    るための第１のスイッチと、前記処理ステージの第１の
    信号入力端子を前記ステージの前記出力端子に結合する
    ための第２のスイッチを備えることを特徴とする多重ス
    テージ信号処理装置。
  5. 【請求項５】請求項１記載の多重ステージ信号処理装置
    において、前記論理回路は、リンクされた前記処理ステ
    ージのそれぞれにプログラム可能なスイッチを備え、前
    記プログラム可能なスイッチは、必要に応じて、リンク
    された前記処理ステージのうち選択されたものをバイパ
    スするために前記結合回路の結合状態を変えるように動
    作することを特徴とする多重ステージ信号処理装置。
  6. 【請求項６】請求項５記載の多重ステージ信号処理装置
    において、前記プログラム可能なスイッチはヒューズを
    備えることを特徴とする多重ステージ信号処理装置。
  7. 【請求項７】請求項１記載の多重ステージ信号処理装置
    において、前記信号処理要素は加算器を備えることを特
    徴とする多重ステージ信号処理装置。
  8. 【請求項８】請求項７記載の多重ステージ信号処理装置
    において、前記第１の回路は、前記連鎖中の隣接した前
    記処理ステージ間の合計信号及びキャリー信号を提供す
    る合計線及びキャリー線を備えることを特徴とする多重
    ステージ信号処理装置。
  9. 【請求項９】請求項８記載の多重ステージ信号処理装置
    において、異なる意味を持つビット信号を処理するため
    に、リンクされた前記処理ステージは、それぞれ並列に
    接続された複数の加算器を備えることを特徴とする多重
    ステージ信号処理装置。
  10. 【請求項１０】請求項８記載の多重ステージ信号処理装
    置において、前記第２の信号入力端子は、同一処理ステ
    ージの前記第１の信号入力端子に供給された信号を乗算
    するための係数を提供するように、各々の前記処理ステ
    ージ毎に配列されていることを特徴とする多重ステージ
    信号処理装置。
  11. 【請求項１１】請求項１記載の多重ステージ信号処理装
    置において、前記アドレスデコーディング回路は、複数
    のデコーダを備え、各々のデコーダは、リンクされた前
    記処理ステージのそれぞれにリンクされており、それに
    より、前記論理回路は前記デコーダとリンクされた前記
    処理ステージとの間を結合を変えるためのスイッチを含
    んでおり、これにより、前記連鎖中のリンクされた前記
    処理ステージがバイパスされるとき、リンクされた前記
    処理ステージのうち選択されたものに対応した前記デコ
    ーダは、前記処理ステージのうち選択されたものから分
    離され、前記予備の信号処理ステージに結合されること
    を特徴とする多重ステージ信号処理装置。
  12. 【請求項１２】請求項１記載の多重ステージ信号処理装
    置において、前記アドレスデコーディング回路は、複数
    のデコーダを備え、各々のデコーダは、リンクされた前
    記処理ステージのそれぞれに結合されており、それによ
    り、前記論理回路は前記デコーダとリンクされた前記処
    理ステージとの間の結合を変えるためのスイッチを含ん
    でおり、これによって、前記連鎖中のリンクされた前記
    処理ステージがバイパスされるとき、リンクされた前記
    処理ステージのうち選択されたものに対応した前記デコ
    ーダは、前記処理ステージのうち選択されたものから分
    離され、前記デコーダのうち選択された前記処理ステー
    ジに対応したものと、選択されたステージ及び前記予備
    のステージ間における前記デコーダのうちリンクされた
    前記処理ステージに対応したものとが、前記予備のステ
    ージに向かって前記連鎖に沿って隣接した前記処理ステ
    ージに結合されていることを特徴とする多重ステージ信
    号処理装置。
  13. 【請求項１３】請求項12記載の多重ステージ信号処理装
    置において、前記論理回路は、リンクされた前記処理ス
    テージ毎に、デコーダを前記処理ステージに結合するた
    めの第１のスイッチと、前記デコーダを隣接する前記処
    理ステージに接続するように動作し得る第２のスイッチ
    とを含むことを特徴とする多重ステージ信号処理装置。
  14. 【請求項１４】請求項１記載の多重ステージ信号処理装
    置において、前記直列連鎖の一端に、前記予備の信号処
    理ステージが位置されていることを特徴とする多重ステ
    ージ信号処理装置。
  15. 【請求項１５】直列に接続された処理ステージの連続し
    た連鎖中でデータを処理する方法において、前記処理ス
    テージはそれぞれ処理要素を有しており、前記方法は、 各々の前記処理ステージ毎に第１の信号を入力し、 各々の前記処理ステージをアドレスして、各々の処理ス
    テージに第２の信号を入力し、 前記処理ステージ用の前記第１及び第２の信号入力端子
    に従属した各々の前記処理ステージ毎に出力を発生さ
    せ、 前記連鎖中の各々の前記処理ステージの前記出力端子
    を、前記連鎖中の次段の前記処理ステージの前記第１の
    入力端子に接続し、 前記処理ステージの故障の検出に応答して、前記第１の
    信号入力端子及び故障した前記処理ステージの前記出力
    端子間に直接的な接続を提供することで、前記処理ステ
    ージをバイパスし、 変化した連鎖を形成するために、前記連鎖中に予備の処
    理ステージを接続し、この変更された前記連鎖中の各々
    の前記処理ステージを連続的にアドレスするためにアド
    レッシングを変更し、 これにより、前記第２の入力信号は、変更された前記連
    鎖中において要求のある前記処理ステージに与えられる
    ことを特徴とするデータ処理方法。
  16. 【請求項１６】請求項15記載のデータ処理方法におい
    て、故障した前記ステージがバイパスされたとき、連続
    した前記連鎖から故障した前記ステージの出力端子を分
    離することを特徴とするデータ処理方法。
  17. 【請求項１７】請求項15記載のデータ処理方法におい
    て、 リンクされた前記連鎖中の各々の前記処理ステージのた
    めのアドレス信号を発生し、 前記処理ステージの故障を検出して、故障した前記処理
    ステージと前記予備のステージとの間の前記連鎖中の前
    記処理ステージのそれぞれの前記アドレス信号をスイッ
    チングし、 これにより、前記アドレス信号は、前記予備のステージ
    を含む変更された前記連鎖中に連続的に割り当てられる
    ことを特徴とするデータ処理方法。
  18. 【請求項１８】請求項15記載のデータ処理方法におい
    て、各々の前記処理ステージにおける処理には、連続的
    な加算動作が含まれることを特徴とするデータ処理方
    法。
  19. 【請求項１９】請求項18記載のデータ処理方法におい
    て、各々の前記処理ステージに入力される前記第２の信
    号は、各々の前記処理ステージに入力される前記第１の
    信号を乗算するための係数を含むことを特徴とするデー
    タ処理方法。
  20. 【請求項２０】請求項18記載のデータ処理方法におい
    て、前記第１の信号はそれぞれ、合計信号及びキャリー
    信号を含み、前記出力はそれぞれ、合計信号及びキャリ
    ー信号を含むことを特徴とするデータ処理方法。
  21. 【請求項２１】請求項18記載のデータ処理方法におい
    て、各々の処理ステージは、異なる意味を持つ複数の信
    号ビットに並列な処理を行うことを特徴とするデータ処
    理方法。
  22. 【請求項２２】請求項16記載のデータ処理方法におい
    て、リンクされた前記連鎖中の前記処理ステージのそれ
    ぞれのためのアドレス信号を発生し、 前記処理ステージの故障の検出に基づき、故障した前記
    処理ステージおよび前記予備のステージ間の前記連鎖中
    の各々の前記処理ステージのための前記アドレス信号の
    それぞれをスイッチングし、 これにより、前記アドレス信号は、前記予備のステージ
    を含む変更された前記連鎖中に連続的に割り当てられる
    ことを特徴とするデータ処理方法。
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