JP2512945B2 - 画像メモリ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像データを合成しながらメモリに書き込
む画像メモリ装置に関するものである。

〔従来の技術〕

従来、このような装置では、画像データを合成する場
合、制御回路（以下CPUという。）が制御プログラムに
もとづき画像データを取り込み、合成したいデータを上
記取り込んだ画像データの所定の領域にシフトマージ
（シフト合成）し、画像メモリに書き込むという動作を
行っていた。

〔発明が解決しようとする問題点〕

ところが上記装置では、CPUがプログラムにもとづき
画像データをシフトマージしているので、十分な高速性
を得ることは難しくCPUのシフト動作に時間がかかると
いう欠点があり、これを解決するために画像データのシ
フト動作が速いCPUを用いて処理しようとする方法もあ
るが、この様な方法では高価なCPUを用いなければなら
ないのでコストが高くなるという問題点があった。

本発明は、上記実情に鑑みなされたもので、画像デー
タのシフトマージ機能を安価に、かつ高速に実現するこ
とができる画像メモリ装置を提供することを目的とす
る。

〔問題点を解決するための手段および作用〕

本発明は、所定のビット数単位で入力された画像デー
タの先頭に所定ビットからなる追加データを挿入して画
像メモリに記憶させる画像メモリ装置において、前記画
像データを前記所定のビット単位で格納する第１のシフ
トレジスタと、前記追加データを格納する第２のシフト
レジスタと、前記第１のシフトレジスタに格納されたデ
ータを下位ビット側から１ビットずつ前記第２のシフト
レジスタの先頭ビットにシフトするとともに、前記第２
のシフトレジスタに格納されたデータを下位ビット側か
ら１ビットずつ前記第１のシフトレジスタの先頭ビット
にシフトする動作を前記付加データのビット数繰り返す
シフト手段と、前記シフト手段によるシフに動作の終了
後に、前記第１のシフトレジスタに保持したデータを前
記所定のビット数単位で前記画像メモリに書き込む書込
手段とを具備し、前記第１のシフトレジスタへの画像デ
ータの格納に応答して、前記シフト手段によるシフト動
作と前記書込手段による書き込み動作を繰り返す。

したがって本発明では、ハードウェアによる画像デー
タのシフトマージ機能を有し画像データを高速で画像メ
モリに書き込むことができる。

〔実施例〕

本発明の実施例を第１図乃至第２図の図面にもとづき
詳細に説明する。

第１図は本発明に係る画像メモリ装置の概略構成図
で、第２図は入力データ幅（１ワード）を８ビットとし
た時の画像データで、（ａ）はCPUから画像メモリ装置
に送出される場合の画像メモリデータ、（ｂ）は画像メ
モリに書き込まれる場合の画像データを示す図である。
この実施例では、CPUから送出された画像データの先頭
に４ビットのデータ“1111"をシフトマージする場合を
想定している。

第１図において、第１のシフトレジスタ11は、図示し
ないCPUからの画像データ（第２図（ａ）参照）を保持
しており、第２のシフトレジスタ13は上記第１のシフト
レジスタ11によってシフトされた画像データの先頭にマ
ージされるプリセットデータ“1111＊＊＊＊”を保持し
ている。なお上記プリセットデータのうち“＊＊＊＊”
は、“0"でも“1"でもかまわない。セレクタ14は、後述
するシフトロード制御回路16とともにシフトレジスタ制
御回路17を構成しており、シフトロード制御回路16から
のセレクト信号18にもとづき第２のシフトレジスタ13か
らの８ビットの入力データ15のうち特定ビット、この例
では左から４ビット目を選択している。画像メモリ20
は、シフトマージされた画像データ21（第２（ｂ）参
照）を記憶する記憶装置である。また、シフトロード制
御回路16は上記第１、第２のシフトレジスタ11,13およ
びセレクタ14の制御の他に上記画像メモリ20に書き込み
または読み出しモード信号22を送出して書き込み、読み
出しの制御をしている。

次に上記画像メモリ装置の動作について説明する。

まずCPUは、選択信号23をアクティブにして制御用入
力データ24をシフトロード制御回路16に送出する。制御
用入力データ24は、第１、第２のシフトレジスタ11,13
のシフト数を規定するためのデータで、この例ではシフ
ト数が合成するデータのビット数と同じ４になってお
り、シフトロード制御回路16内に取り込まれて設定され
る。シフトロード制御回路16は、上記制御用入力データ
24にもとづきセレクタ14のセレクト動作を制御する上述
したセレクト信号18をアクティブにする。これによりセ
レクタ14は、入力データ15のうちの左から４ビット目の
データを選択し、シフトインデータ25として上記第１の
シフトレジスタ11に送出することができる。

次にCPUは、ロードモード選択信号26をアクティブに
して上述したプリセットデータ27“1111＊＊＊＊”を上
記第２のシフトレジスタ13に設定し保持させる。そして
アドレス信号28を画像メモリ20に送り、画像データ（第
２図（ａ）参照）を画像入力データ12にのせるとともに
画像メモリアクセス信号29をアクティブにして書き込み
信号30を上記シフトロード制御回路16に送る。シフトロ
ード制御回路16は、書き込み信号30を取り込むと、ロー
ドモード選択信号31をアクティブにし、上記画像入力デ
ータ12上の画像データを１ワードづつ第１のシフトレジ
スタ11にロードする。

次にシフトロード制御回路16は、上記選択信号23によ
って設定されたビット数（４ビット）のデータをシフト
させるためにシフトモード選択信号32を４ビット分アク
ティブにする。これによって第１のシフトレジスタ11
は、ロードされた画像データの最初の１ワード“000100
10"（第２（ａ）参照）のうち右の４ビット“0010"をア
ウトデータ33として右から順に出力する。このアウトデ
ータ33は、第２のシフトレジスタ13のシフトインデータ
となって上記レジスタ13内に取り込まれる。

ところで、上記シフトインデータが取り込まれる前の
第２のシフトレジスタ13内には、プリセットデータ“11
11＊＊＊＊”が保持されており、この８ビットプリセッ
トデータはセレクタ14に入力データ15として入力する。
セレクタ14は、入力データ15“1111＊＊＊＊”のうち左
から４ビット目のデータ“1"を選択し、上記データ“1"
をシフトインデータ25として第１のシフトレジスタ11に
出力する。第１のシフトレジスタ11は、セレクタ14から
シフトインデータ25を１ビットごと取り込むと上記“00
10"のシフト動作を右から１ビットごと行う。なおこの
時の上記レジスタ11内のデータは“10001001"になる。
次に第１のシフトレジスタ11から出力した右側の“0"の
データが第２のシフトレジスタ13に取り込まれると、上
記レジスタ13のデータは、“01111＊＊＊”となり、上
記データはリアルタイムにセレクタ14に入力する。セレ
クタ14は、上述したごとく左から４ビット目のデータ
“1"を選択し、このデータを第１のシフトレジスタ11に
出力する。第１のシフトレジスタ11は上記データを取り
込むと同時に右側の“1"のデータをシフトアウトデータ
33として出力する。これにより上記レジスタ11内のデー
タは“11000100"となる。そして第１、第２のシフトレ
ジスタ11,13およびセレクタ14は、上記シフトおよびセ
レクト動作を４ビット分行い、第１のシフトレジスタ１
内のデータが第２図（ｂ）に示す最初の１ワード目の
“11110001"になると、上記動作を終了する。次にシフ
トロード制御回路16は、上記シフトおよびセレクト動作
の終了により画像メモリ21が安定すると、書き込み信号
22を画像メモリ20に送出する。画像メモリ20は、上記書
き込み信号22が入力すると、第１のシフトレジスタ11か
ら画像メモリデータ21“11110001"を取り込んで書き込
む。上記書き込み終了後、シフトロード制御回路16は、
画像メモリ20に読み出しモード信号22を送出し、画像メ
モリ20を読み出しモードに戻す。次にCPUは、再びアド
レス信号28は画像メモリ20に送り、画像データを画像入
力データ12にのせるとともに画像メモリアクセス信号29
をアクティブにして書き込み信号30を上記シフトロード
制御回路16に送る。シフトロード制御回路16は、書き込
み信号30を取り込むと、ロードモード選択31をアクティ
ブにし、上記画像入力データ12上の２ワード目の画像デ
ータ“00110100"（第２図（ａ）参照）を第１のシフト
レジスタ11にロードする。そして第１、第２のシフトレ
ジスタ11,13およびセレクタ14に上記同様の動作を行わ
せることによりデータをシフトマージする。なお、この
時第１のシフトレジスタ13内には１ワード目の画像デー
タをシフトマージしたときの最後のデータ“00101111"
が保持されている。また３ワード以降の画像データにつ
いても上記同様の動作制御を行えばよい。また34は、第
１、第２のシフトレジスタ11,13の同期をとる同期クロ
ックで、上記シフトレジスタ11,13のシフト動作は上記
クロックに同期して行われる。また35は、CPUのアドレ
ス信号にもとづき画像メモリ20から読み出される出力デ
ータである。

したがって本発明では、入力した第２図（ａ）に示す
画像データの先頭に別のデータをシフトレジスタによる
シフトマージ機能で、４ビットづつシフトして第２図
（ｂ）に示す画像メモリデータを生成するので、シフト
動作の時間が短縮され、上記データを画像メモリに高速
で書き込むことができる。

なお、本発明では、８ビットで１ワードを構成する画
像データについて説明したが、これに限らず、例えば16
ビット、32ビットあるいはそれ以上のビットで１ワード
を構成する画像データにも用いることが可能である。ま
た上記場合において、１ワードを構成するビット数が多
いときには第１および第２のシフトレジスタにそれぞれ
別のシフトレジスタを接続して、上記ビット数に対処す
ればよい。

〔発明の効果〕

以上説明したように、本発明では、第１のシフトレジ
スタに格納されたデータを下位ビット側から１ビットず
つ第２のシフトレジスタの先頭ビットにシフトするとと
もに、第２のシフトレジスタに格納されたデータを下位
ビット側から１ビットずつ第１のシフトレジスタの先頭
ビットにシフトする動作を付加データのビット数分繰り
返し、このシフト動作の完了後に第１のシフトレジスタ
に保持したデータを画像メモリに書き込む動作を繰り返
すよう構成したので、画像データのソフトマージ機能を
安価に構成できるとともに、画像データのシフトマージ
動作を高速に実現することができる。

【図面の簡単な説明】

第１図は本発明に係る実施例の概略構成図、第２図は入
力データ幅を８ビットとした時の画像データを示す図で
ある。 11,13……シフトレジスタ、12……画像入力データ、14
……セレクタ、16……シフトロード制御回路、17……シ
フトレジスタ制御回路、20……画像メモリ、21……画像
メモリデータ、27……プリセットデータ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】所定のビット数単位で入力された画像デー
   タの先頭に所定ビットからなる追加データを挿入して画
   像メモリに記憶させる画像メモリ装置において、 前記画像データを前記所定のビット単位で格納する第１
   のシフトレジスタと、 前記追加データを格納する第２のシフトレジスタと、 前記第１のシフトレジスタに格納されたデータを下位ビ
   ット側から１ビットずつ前記第２のシフトレジスタの先
   頭ビットにシフトするとともに、前記第２のシフトレジ
   スタに格納されたデータを下位ビット側から１ビットず
   つ前記第１のシフトレジスタの先頭ビットにシフトする
   動作を前記付加データのビット数繰り返すシフト手段
   と、 前記シフト手段によるシフト動作の終了後に、前記第１
   のシフトレジスタに保持したデータを前記所定のビット
   数単位で前記画像メモリに書き込む書込手段と を具備し、 前記第１のシフトレジスタへの画像データの格納に応答
   して、前記シフト手段によるシフト動作と前記書込手段
   による書き込み動作を繰り返す ことを特徴とする画像メモリ装置。