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JP2510265B2 - 半導体メモリ装置及びその製造方法 - Google Patents

半導体メモリ装置及びその製造方法

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Publication number
JP2510265B2
JP2510265B2 JP63326412A JP32641288A JP2510265B2 JP 2510265 B2 JP2510265 B2 JP 2510265B2 JP 63326412 A JP63326412 A JP 63326412A JP 32641288 A JP32641288 A JP 32641288A JP 2510265 B2 JP2510265 B2 JP 2510265B2
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JP
Japan
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substrate
trench
cell plate
region
memory device
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JP63326412A
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English (en)
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JPH027465A (ja
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ジン デージェ
キム チャン―ヒュン
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Publication of JPH027465A publication Critical patent/JPH027465A/ja
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Publication of JP2510265B2 publication Critical patent/JP2510265B2/ja
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
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    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
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    • H10D1/047—Manufacture or treatment of capacitors having potential barriers, e.g. varactors of conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
    • H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体メモリ装置に関するもので、特に大容
量のダイナミックランダムアクセルメモリ（Dynamic Ra
ndom Access Memory:以下、DRAMと称する）に係るもの
である。
〈従来の技術と解決しようとする課題〉 半導体メモリ技術分野においては、メモリの容量を増
加させるために一つのチップ上のメモリセルの数を増加
させるための努力が傾注されている。
このような目的を達成するためには、メモリセルを小
型化してメモリセルアレイの面積を最小化することが重
要である。そして、面積の最小化という点では、一つの
トランジスタと一つのキャパシタから構成されるメモリ
セルが望ましいということがよく知られている。
この一つのトランジスタと一つのキャパシタから構成
されるメモリセルの面積の大部分はキャパシタで占有さ
れるので、キャパシタの占有面積を最小化することが重
要である。しかし、その一方で、キャパシタの容量を大
容量化して情報を容易に処理し、アルファ粒子によるソ
フトエラーを減少させるということも重要な問題とな
る。
このようなキャパシタの占有面積を最小化する一方
で、ストレッジキャパシタの容量を最大化するという問
題点を解決するために、半導体基板にトレンチ構造のキ
ャパシタを形成する方法が提案された。実際、４メガビ
ット以上のDRAMにおいてはトレンチ構造を採用しなけれ
ばならないのが実情である。
このトレンチ構造のキャパシタを使用した従来のメモ
リセルの一例が1986年２月に発行されたISSCC Digest o
f Technical Papers 272〜273頁に開示されている。し
かし、このメモリセルにおいては、基板の上部に多結晶
シリコンのセルプレートが形成されるので16Kビット以
上の高集積度を持つメモリセルにあってはセルプレート
の連結が難しくなり、又この多結晶シリコンセルプレー
トは段差が発生し易く、この段差に因ってストリンガー
（Stringer）が引き起こされる等の問題や、更に、この
メモリセルではトレンチの外部に電荷を貯蔵するように
なっているのでソフトエラーが発生し易いという問題が
ある。
そこで、ワードラインの上部にセルプレートを形成す
る構造のスタック型のメモリセル（Stacked Memory Cel
l）が提案された。この場合、上述したメモリセルにお
けるセルプレートの問題は解決可能である。しかし、隣
接するトレンチ間が厚いフィールド酸化膜で隔離される
ようになっており、このフィールド酸化膜の下部を有効
利用できないため、集積度を高めることが難しいという
問題がある。
以上のような２つのメモリセルの問題点を解決するた
め同一発明者により1987年10月16日に出願された米国特
許出願番号第000743号に開示の技術や、特開昭60−1520
58号公報、特開昭62−213273号公報等に開示の技術があ
る。しかし、これらに開示のメモリセルでは、基板内に
形成されたセルプレートに基板と同一電位しか印加でき
ないため、セルプレートに個別的に異なる電位を印加す
ることができなかったり、基板内に形成されたセルプレ
ートの連結のためにトレンチの形成前に予め共通埋込み
層を設ける必要がある、あるいは、トレンチ内壁にセル
プレートや他の素子との絶縁層を堆積させて形成するよ
うになっているため、トレンチの実効寸法が小さくなる
等の問題があった。
従って本発明の目的は、トレンチ構造のキャパシタを
もつメモリセルの内、特に埋没型セルプレートをもつも
のについて、その生産性を向上させることにある。
本発明の他の目的は、より高集積に適したトレンチ構
造をもつメモリセルのキャパシタを提供することにあ
る。
〈課題を解決するための手段及び作用〉 上記のような目的を達成するために本発明の半導体メ
モリ装置は、基板に形成したトレンチ内に蓄積電極及び
誘電体層を設けると共に、トレンチの外周にセルプレー
トを設けてなるキャパシタを有する半導体メモリ装置に
おいて、トレンチは、ドーピング防止用のマスクが側壁
に施された上部トレンチと、この上部トレンチの底面に
つなげて堀り下げた下部トレンチとよりなっており、セ
ルプレートは、上部トレンチのマスクを利用して下部ト
レンチのみを覆うようにドーピングする一次ドーピング
と、この一次ドーピングに加えて下部トレンチの底部の
みからドーピングする二次ドーピングとで形成すること
により、下部トレンチの底部周囲が拡張状態とされ、こ
の拡張状態の領域を介して隣接の他のキャパシタのセル
プレートと相互に連結されるようになっており、且つこ
のセルプレートの周囲には、セルプレート形成のドーピ
ングに先立って、基板と同一の導電型の不純物を基板よ
り高濃度でセルプレート領域より深くドーピングして形
成された高濃度ドーピング領域が、他の素子への漏洩電
流防止用として設けられていることを特徴とする。
このような構造とするためには、基板に上部トレンチ
を形成して、この上部トレンチの側壁にドーピング防止
用のマスクを設けた後、上部トレンチの底につなげて下
部トレンチを形成する第１過程と、下部トレンチの壁面
から、基板と同一の導電型の不純物を基板にドーピング
して初期高濃度ドーピング領域を形成した後、基板と異
なる導電型の不純物を、そのドーピング領域が初期高濃
度ドーピング領域より浅くなるように基板にドーピング
して初期セルプレート領域を形成する第１段階、及び基
板と異なる導電型の不純物を、下部トレンチの底部のみ
から基板にドーピングして下部トレンチの底部周囲の初
期セルプレート領域を拡張させる第２段階からなる第２
過程と、初期高濃度ドーピング領域及び初期セルプレー
ト領域を拡散させて高濃度ドーピング領域及びセルプレ
ートを形成する第３過程と、を含んでなる製造方法を用
いるとよい。
以上のようにすることで、上部トレンチの側壁にはマ
クスが形成されるが、下部トレンチにはマスクが形成さ
れていないので、不純物は下部トレンチの壁面のみを通
じて基板にドーピングされ、上部トレンチの壁面からは
ドーピングされない。したがって、セルプレートは下部
トレンチの周囲のみに形成されるようになり、この上部
トレンチのマスクが他の素子との分離領域として作用す
る。
また、セルプレートは、一次ドーピングと二次ドーピ
ングによりトレンチの底部周囲が拡張状態され、この拡
張領域により隣接した他のセルプレートと相互に連結す
ることになり、セルプレート連結用の共通埋込み層を予
め設ける必要がなくなる。
〈実施例〉 以下、本発明の実施例を添付図面を参照して詳細に説
明する。
第１図は本発明の実施例を示す一つのトランジスタと
一つのキャパシタからなるメモリセルを表す断面図であ
る。
符号10はＰ型又はＮ型の半導体基板を表す。以下の説
明においては便宜上Ｐ型の基板に対して説明するが、本
発明の原理はＮ型の基板にもそのまま適用される。
ほぼ円筒形のトレンチにはキャパシタが形成される
が、トレンチの内面は半導体基板10の表面に対して垂直
である。このトレンチは浅く広い上部トレンチ12a及び
深く狭い下部トレンチ12bから構成される。下部トレン
チ12bの周囲には基板10と反対の導電型である硼素及び
燐等によって高濃度にドーピングされたN+のセルプレー
ト14が形成されており、このセルプレート14の周囲に
は、基板10と同一の導電型であるい硼素等で高濃度にド
ーピングされたP+の高濃度ドーピング領域16が形成され
ている。
セルプレート14はキャパシタの一方の電極を構成し、
トレンチ12a、12b内に形成された堅固な多結晶シリコン
からなる多結晶シリコンコア18はキャパシタの他方の電
極、すなわち蓄積電極を構成する。
この多結晶シリコンコア18は酸化膜或いは酸化膜と窒
化膜の複合物からなる誘電体層20によってセルプレート
14から隔離されている。この誘電体層20の厚さは約100
〜200Å程度である。
トレンチ12a、12bは下記の連続工程によって形成され
る。
第１工程においては反応性イオンエッチング法（RIE:
Reactive Ion Etching）によって基板10内に上部トレン
チ12aを形成する。このような上部トレンチ12aは約1.5
μｍ程度基板内へ掘り下げられる。上部トレンチ12aが
形成されると、上部トレンチ12aの内側壁と底面に酸化
膜層を形成する。その次に異方性のエッチング法を使用
して上部トレンチ12aの底面の酸化膜層のみをエッチン
グして、上部トレンチ12aの側壁部分に酸化膜マスク22
を形成する。この酸化膜マスク22は以後の工程における
不純物の浸透をしゃ断するマスクとなる。
第２工程においては上部トレンチ12aの底面につなげ
て３〜3.5μｍ程度の深さの下部トレンチ12bをエッチン
グして形成する。そしてセルプレート14と高濃度ドーピ
ング領域16を形成するために下部トレンチ12bの壁面か
ら不純物を基板にドーピングする。この時、上部トレン
チ12aの側壁の酸化膜マスク22が不純物のしゃ断体とし
て作用するので、上部トレンチ12aの周囲はドーピング
されない。
一方、伝達トランジスタはゲート24と、このゲート24
の下部でチャンネル領域26により分離されたドレイン及
びソース領域28、29から構成される。ゲート24とチャン
ネル領域26はゲート絶縁膜30によって隔離され、ゲート
24に印加された制御信号に応答してドレイン及びソース
領域28、29の間における電流を制御する。そしてキャパ
シタに貯蔵される電荷の伝達のため、トランジスタのソ
ース領域29と多結晶シリコンコア18を電導性多結晶シリ
コン32によって相互に連結する。
絶縁物質層34と37は半導体基板10上の各層上を覆い、
これらを保護する。
また、伝達トランジスタのドレイン領域28と接続され
るように形成された導体36のような各種の導体は、半導
体基板10上の各種素子の信号を移動させる。導体39は金
属で形成されたものである。
なお、第１図は３次元構造のトレンチ構造のキャパシ
タを２次元の断面図によって表しているものである。
絶縁物質層34の下部のP+ドーピング層38は近接したト
レンチ間での漏洩電流を減少させるために形成されたも
のである。
又、セルプレート14の周囲の高濃度ドーピング16は伝
達トランジスタのソース領域29とセルプレート14との
間、あるいは隣接するセルプレート間をしゃ断して漏洩
電流が流れないようにし、キャパシタの容量を増加させ
る役割をすることは、この分野で通常の知識を持つもの
は容易に理解できるであろう。
第２図は隣接したメモリセルのセルプレートが相互に
連結している状態を表した断面図であり、第１図と同一
部分に同一符号を使用し、重複する説明は省略する。
同図に示したように、隣接したセルプレート14は、そ
の拡張領域を通じて相互に連結されている。
第３図は上記の構造を持つメモリセルアレイの一部分
の平面図を示したものである。
領域40はキャパシタが形成されるトレンチ領域を図示
したものであり、領域42はセルプレート領域であり、領
域44は高濃度ドーピング領域であり、領域46はＰ型の基
板領域である。
図示のように、トレンチ周囲に形成されたセルプレー
ト領域42（第２図のセルプレート14）は全て相互に連結
されている。
一方、上記のメモリセルアレイの中の一端からセルプ
レート領域42に所定電圧を印加する実施例を第４図に示
す。尚、第１図及び第２図と同一部分に対しては同一の
符号を使用し、重複する説明は省略する。
第３図のようなメモリセルアレイの中の一端に、第４
図に示すようなＮ型のウェル47を形成して少なくとも一
つのセルプレート14と接続する。そして、ウェル47の上
部にN+のドーピング層48を形成し、このドーピング層48
を導体49と接続する。
このようにすると、導体49に所定の電位を印加すれ
ば、ウェル47を通じてこれに接続されたセルプレート14
に所定の電位が供給される。すると、セルプレート14は
上記のようにして全て相互に連結されているので、全て
のセルプレート14に同時に同電位が印加される。この
時、ウェル47にVcc/2の電位を印加するようにすると、
セルプレート14にもVcc/2の電位が印加されるので、キ
ャパシタの誘導体層を薄くすることが可能となり、これ
によって容量を増加させることができる。
以下、第５図（Ａ）〜（Ｉ）を参照して本発明の実施
例に係るシリコン半導体基板上にDRAMのメモリセルを製
造する各工程を説明する。尚、以下の説明ではＰ型の基
板を出発物質としているが、これに限らずＮ型の基板に
も本発明が適用できることは明白である。
出発物質であるシリコン半導体ウエーハは低濃度にド
ーピングされたＰ型の基板50であり、この基板50には拡
散又はイオン注入等の公知の通常工程によりＮ型のウェ
ル52が形成される。ウェル52の基板内の不純物濃度は約
1014atoms/cm3程度である。
第５図（Ａ）の工程は、基板50にウェル52を形成して
出発物質とした状態を示している。
先ず、基板50上にSiO2の酸化膜54を公知の熱酸化法に
より200〜400Åの厚さで形成する。その次にSi2N4の窒
化膜56と厚い酸化膜58を順次通常の方法で形成する。
窒化膜56は以後の工程において酸化防止の役割をし、
その厚さは1000〜2000Å程度である。酸化膜58はトレン
チを形成する時のマスクパターンとして使用され、その
厚さは6000〜8000Å程度であり、低温によって形成した
ものである。
その次に写真蝕刻工程を経て酸化膜54、窒化膜56、酸
化膜58の層をエッチングしてトレンチ形成のためのエッ
チングマスクを形成し、次いでRIEでシリコン基板50を
エッチングしてトレンチ60を形成する。
その次に基板50の上部及びトレンチ60の内壁表面に公
知の低温酸化工程にて2000Åの厚さの酸化膜を形成し、
別途のマスクパターンなしにエッチングして基板50の表
面及びトレンチ60の底面部分の酸化膜を除去し、第５図
（Ｂ）に示すようにトレンチ60の側壁に酸化膜マスク62
を形成する。
その次に第５図（Ｃ）に示すようにトレンチ60の底面
をRIEにより掘り下げて下部トレンチを形成する。
そして第５図（Ｄ）に示すように、トレンチ60におい
て酸化膜マスク62で覆われている部分を除外した露出面
に、基板に対し所定角度傾斜した方向から例えばエネル
ギー約50KeV、線量1012〜1013ions／cm2で硼素等のＰ型
の不純物をイオン注入し、さらに、同様に基板に対し所
定角度傾斜した方向から例えばエネルギー約50KeV、線
量1014〜1015ions／cm2で砒素等のＮ型の不純物をイオ
ン注入してトレンチ60の周囲の基板50内にＰ型の初期高
濃度ドーピング領域65とＮ型の初期セルプレート領域64
を形成する。この時、酸化膜マスク62が不純物をしゃ断
するので、この部分の基板50はドーピングされない。
その次に、今度は基板50に対し垂直の方向からN+の不
純物をイオン注入するか或いは公知の拡散法でトレンチ
の底部のみから不純物を拡散させて、トレンチの底部周
囲の初期セルプレート領域64を拡散させて拡散領域66を
形成する。
但し、上記の初期高濃度ドーピング領域65及び初期セ
ルプレート領域64も通常の拡散法で形成することができ
る。
次に第５図（Ｅ）に示すように、上記の如くトレンチ
60の壁面へのドーピングが終わると、通常の熱処理工程
によってドーピングされた不純物を拡散させて、セルプ
レート67と、高濃度ドーピング領域68を形成する。この
セルプレート67はキャパシタの一方の電極となる。
その次にキャパシタの誘電体層を形成するためにトレ
ンチ60の壁面及び基板50の表面に酸化膜又は酸化膜と窒
化膜から構成された誘電体層70を形成し、トレンチ60の
内部をN+でドーピングされた多結晶シリコンコア72で埋
め合わせる。誘電体層70と多結晶シリコンコア72は公知
の方法によって形成される。この多結晶シリコンコア72
は電荷を貯蔵する蓄積電極となる。
その次に窒化膜56の上部の多結晶シリコン及び誘電体
層を除去し、フィールド酸化膜が形成される領域の窒化
膜56及び酸化膜54を除去した後、この領域の下部に高濃
度のＰ型のドーピング領域74を形成してフィールド酸化
膜76を形成する。
その次に基板上に残っている窒化膜56と酸化膜54を全
部除去する。
次に第５図（Ｆ）に示すように、第５図（Ｅ）で示す
如く露出された基板表面78にゲート酸化膜層80を熱酸化
法によって成長させてから、ゲート電極を形成するため
に基板表面の全面に電導性多結晶シリコン層82と低温酸
化膜層83を公知の方法で形成し、その後ゲート電極パタ
ーン84を公知の写真蝕刻方法で形成する。そしてこのゲ
ート電極パターン84の側壁に酸化膜のスペーサー85を形
成する。
次に第５図（Ｇ）に示すように、基板50上にNMOS電界
効果トランジスタのドレイン及びソース領域86、87であ
るN+領域を形成し、ウェル52上にPMOS電界効果トランジ
スタのドレイン及びソース領域88、89を形成する。その
後、全面に低温酸化膜又はPSG膜で絶縁膜91aを形成し、
多結晶シリコンコア72と伝達トランジスタであるNMOS電
界効果トランジスタのソース領域87との間の所定部分を
蝕刻した後、ポリサイド接続層90を形成する。上記MOS
電界効果トランジスタのソース及びドレイン領域は公知
の燐イオン注入法によって形成される。
このようにして、埋没された多結晶シリコンコア72
は、写真蝕刻法によって形成された電導性多結晶シリコ
ン層又はシリサイド等を通じて伝達トランジスタに接続
される。
そして第５図（Ｈ）に示すように、基板50の全面に再
び低温酸化膜又はPSG膜を形成させて絶縁膜を形成した
後、キャパシタの電荷を伝達するためにNMOS電界効果ト
ランジスタのドレイン領域86上にコンタクトホールを形
成して絶縁層91の上部に多結晶シリコン層92を形成す
る。
第５図（Ｉ）は最後の工程を示し、基板50の上部に位
置した各種素子の上部には保護膜層（Passivation Laye
r）93が形成される。
第５図（Ｉ）から分かるように、Ｎ型の不純物が高濃
度でドーピングされたセルプレート67はキャパシタのセ
ルプレートの役割をする。
また、トレンチ60の壁面からの一次ドーピング及び底
部からの二次ドーピングという２段階のドーピングによ
って効果的なセルプレートが基板50内に形成されている
ことが分かる。
上記のような本発明によると、高集積、大容量のDRAM
に有用な埋没型セルプレートを持つキャパシタを従来よ
り少ない数のマスクで得ることができる。
又、本発明の思想から外れない範囲で図示された本発
明の各実施例に対して各種の変形を加えることができる
ことは、この分野の通常の知識を持つものは容易に分か
ることができる。例えば、半導体基板はシリコン以外の
物質によっても作ることができる。そして、セルプレー
ト領域とセルプレートの外部のセルプレートと反対の導
電型の領域は、Ｐ型又はＮ型の不純物によって高濃度で
ドーピングされることができるものであって、硼素、燐
及び砒素等は例示に過ぎない。
又、セルプレート領域は本発明の原理を外れない範囲
でのその他の方法によって形成されることができ、同一
又は類似の効果を得ることができる。
従って、以上における本発明に対する説明及び図面は
本発明の実施例を例示するためのものであり、本発明は
これに限定されるものではない。
〈発明の効果〉 以上説明してきたように本発明によるキャパシタは、
ドーピング防止用のマスクが側壁に施された上部トレン
チと、この上部トレンチの底面につなげて掘り下げた下
部トレンチというトレンチ構造を用いることで、基板の
垂直方向に上部トレンチの深さ分、他の素子との分離距
離がかせげるため、従来より近接させて他の素子を設け
ることが可能となり、より高集積に適したメモリセルを
提供できるようになる。そのうえ、他の素子との分離領
域を形成するマスクパターンが不必要となり、生産性の
向上がはかれる。
また、２段階のドーピングにより下部トレンチの底部
周囲が拡張状態とされたセルプレートの構造によって、
予め共通埋込み層を基板に設けておく必要がなくなり、
生産性を向上させることが可能となる。
さらに、セルプレートは拡張領域によって相互に連結
されているので、基板と異なる電圧をセルプレートに印
加することが簡単にできるようになり、その結果、キャ
パシタの誘電体層を薄くして容量を増加させることがで
きるうえ、トレンチを浅く形成して生産性を高めること
ができる。
また、セルプレートの周囲にセルプレートと反対の導
電型の高濃度ドーピング領域を形成するので、キャパシ
タの容量を増加させ、セルプレートと他の素子との間、
あるいは隣接するセルプレート間の漏洩電流を防止でき
る効果がある。
【図面の簡単な説明】
第１図は本発明の実施例を示すキャパシタの断面図、 第２図は第１図のキャパシタが隣接のメモリセルと連結
された状態を表す断面図、 第３図は第２図で示した隣接するメモリセルの平面図、 第４図は本発明に係るメモリセルのセルプレートに電位
を印加する状態を示す断面図、そして 第５図（Ａ）〜（Ｉ）は各々本発明の実施例を示すキャ
パシタの各製造工程を表す断面図である。 10、50…基板 12a…上部トレンチ 12b…下部トレンチ 60…トレンチ 14、67…セルプレート 16、68…高濃度ドーピング領域 18、72…多結晶シリコンコア（蓄積電極） 20、70…誘電体層 22、62…酸化膜マスク 47、52…ウェル
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−208663（ＪＰ，Ａ) 特開 昭62−213273（ＪＰ，Ａ) 特開 昭62−249473（ＪＰ，Ａ) 特開 昭60−152058（ＪＰ，Ａ) 特開 昭60−128658（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】基板に形成したトレンチ内に蓄積電極及び
    誘電体層を設けると共に、トレンチの外周にセルプレー
    トを設けてなるキャパシタを有する半導体メモリ装置の
    製造方法において、 基板に上部トレンチを形成して、この上部トレンチの側
    壁にドーピング防止用のマスクを設けた後、該上部トレ
    ンチの底につなげて下部トレンチを形成する第１過程
    と、 基板と同一の導電型の不純物を前記下部トレンチの外周
    基板にドーピングして初期高濃度ドーピング領域を形成
    した後、基板と異なる導電型の不純物を、そのドーピン
    グ領域が前記初期高濃度ドーピング領域より浅くなるよ
    うに基板にドーピングして初期セルプレート領域を形成
    する第１段階、及び、基板と異なる導電型の不純物を前
    記下部トレンチの底部外周基板にドーピングして該下部
    トレンチの底部周囲の初期セルプレート領域を拡張させ
    る第２段階からなる第２過程と、 前記初期高濃度ドーピング領域及び前記初期セルプレー
    ト領域を拡散させて高濃度ドーピング領域及びセルプレ
    ートを形成する第３過程と、 を含んでなることを特徴とする半導体メモリ装置の製造
    方法。
  2. 【請求項２】第２過程の第１段階で、基板に対し所定角
    度傾斜した方向から各々所定のエネルギーと線量で各不
    純物をイオン注入し、そして、第２段階で、基板に対し
    垂直方向から所定のエネルギーと線量で不純物をイオン
    注入するようにした請求項（１）記載の半導体メモリ装
    置の製造方法。
  3. 【請求項３】第２過程の第１段階で、下部トレンチ外周
    基板への不純物拡散法を用い、そして、第２段階で、下
    部トレンチの底部外周基板のみへの不純物拡散法を用い
    るようにした請求項（１）記載の半導体メモリ装置の製
    造方法。
  4. 【請求項４】少なくともセルプレートの一つに接触する
    ように、該セルプレートと同じ導電型のウェルを設ける
    請求項（１）〜（３）のいずれか１項に記載の半導体メ
    モリ装置の製造方法。
  5. 【請求項５】請求項（４）記載の製造方法による半導体
    メモリ装置であって、少なくともセルプレートの一つに
    接触するように設けたウェルに、電源電位の1/2の電位
    を印加して用いることを特徴とする半導体メモリ装置。
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