JP2505065B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2505065B2 JP2505065B2 JP2268882A JP26888290A JP2505065B2 JP 2505065 B2 JP2505065 B2 JP 2505065B2 JP 2268882 A JP2268882 A JP 2268882A JP 26888290 A JP26888290 A JP 26888290A JP 2505065 B2 JP2505065 B2 JP 2505065B2
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- semiconductor substrate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置およびその製造方法に関し、
特にPHS（Plated Heat Sink）を有する高周波高出力GaA
sICおよびその製造方法に関するものである。
特にPHS（Plated Heat Sink）を有する高周波高出力GaA
sICおよびその製造方法に関するものである。
第７図は従来の高周波高出力半導体装置の構成を示す
概略断面図であり、図において１はGaAs半導体基板、２
は該基板１の表面領域に形成されたFET素子などの素子
部、３は上記基板に形成され、基板表面側と裏面側とを
電気的に接続するためのバイアホール、3aは該バイアホ
ール３内に形成されたAu等の金属層、７は上記基板裏面
側に形成された放熱用等のAuPHSである。また、記号δ
はチップのそり量を、ｌはチップ長辺長をそれぞれ表し
ている。
概略断面図であり、図において１はGaAs半導体基板、２
は該基板１の表面領域に形成されたFET素子などの素子
部、３は上記基板に形成され、基板表面側と裏面側とを
電気的に接続するためのバイアホール、3aは該バイアホ
ール３内に形成されたAu等の金属層、７は上記基板裏面
側に形成された放熱用等のAuPHSである。また、記号δ
はチップのそり量を、ｌはチップ長辺長をそれぞれ表し
ている。
次に製造方法について説明する。
まず、十分な厚さの半導体基板１の表面領域にFETな
どの素子部２及びバイアホール３等を形成する。その後
半導体基板１の裏面側を前記基板１の厚さが約30μｍと
なるまで研磨し、バイアホール３内の金属層3aの底面を
露出させる。次に前記基板１の裏面側に電解Auメッキに
より約40μｍ厚のPHS7を形成する。そして上記基板１及
びPHS7をダイザーあるいはエッチングによりカットして
高周波高出力半導体チップに切り出して半導体装置を得
る。
どの素子部２及びバイアホール３等を形成する。その後
半導体基板１の裏面側を前記基板１の厚さが約30μｍと
なるまで研磨し、バイアホール３内の金属層3aの底面を
露出させる。次に前記基板１の裏面側に電解Auメッキに
より約40μｍ厚のPHS7を形成する。そして上記基板１及
びPHS7をダイザーあるいはエッチングによりカットして
高周波高出力半導体チップに切り出して半導体装置を得
る。
このような半導体装置では、上記PHS7は半導体基板１
の表面領域に形成したFETなどの素子部２から発生する
熱をチップキャリア側に逃すための放熱体としての機
能、および薄い半導体基板１の補強材となってチップの
ハンドリングを容易にする機能等を有している。
の表面領域に形成したFETなどの素子部２から発生する
熱をチップキャリア側に逃すための放熱体としての機
能、および薄い半導体基板１の補強材となってチップの
ハンドリングを容易にする機能等を有している。
ところが、上記のように構成された従来の半導体装置
では、基板１材とAuPHS7との線膨張係数の違いによって
組立時にチップの反りが生じていた。
では、基板１材とAuPHS7との線膨張係数の違いによって
組立時にチップの反りが生じていた。
例えば、基板１が約30μｍ厚のGaAs層、PHS7が約40μ
ｍ厚のAu層である場合、ダイボンド時の加熱温度を300
℃として単純に下記のバイメタルの式にあてはめると、
反り量δとチップ長辺ｌとの関係は、第８図のようにな
り、チップ長辺長ｌの増加に伴って反り量δは飛躍的に
増大することとなる。
ｍ厚のAu層である場合、ダイボンド時の加熱温度を300
℃として単純に下記のバイメタルの式にあてはめると、
反り量δとチップ長辺ｌとの関係は、第８図のようにな
り、チップ長辺長ｌの増加に伴って反り量δは飛躍的に
増大することとなる。
ここでα1はGaAsの線膨張係数（６×10-6〔de
g-1〕）、α2はAuの線膨張係数（14×10-6〔de
g-1〕）、E1はGaAsのヤング率（8.55×1011）、E2はAu
のヤング率（7.8×1011）、ΔＴは温度変化（300℃−27
5℃＝275deg）である。またｍはGaAs基板１の厚さ
（h1）とAuPHS7の厚さ（h2）との比（h1／h2）、ｎはE1
／E2、ｈはh1＋h2である。
g-1〕）、α2はAuの線膨張係数（14×10-6〔de
g-1〕）、E1はGaAsのヤング率（8.55×1011）、E2はAu
のヤング率（7.8×1011）、ΔＴは温度変化（300℃−27
5℃＝275deg）である。またｍはGaAs基板１の厚さ
（h1）とAuPHS7の厚さ（h2）との比（h1／h2）、ｎはE1
／E2、ｈはh1＋h2である。
またそり量δは次式、 δ＝Ｒ（１−cosθ） θ＝tan-1（L/2R） より計算している。なお、ここではＬをチップ長、つま
りチップの第７図の紙面垂直方向の寸法としている。
りチップの第７図の紙面垂直方向の寸法としている。
具体的には、前記条件において従来の半導体装置装置
ではチップ長辺長ｌを2.5mm以上にすると、チップキャ
リアへのチップ実装時にダイボンディングやワイヤボン
ディングが困難となるばかりか、チップとチップキャリ
アとの接触面積が低下して放熱特性が著しく劣化し、そ
の結果、所望のRF特性が得られないという問題点を引き
起こしていた。
ではチップ長辺長ｌを2.5mm以上にすると、チップキャ
リアへのチップ実装時にダイボンディングやワイヤボン
ディングが困難となるばかりか、チップとチップキャリ
アとの接触面積が低下して放熱特性が著しく劣化し、そ
の結果、所望のRF特性が得られないという問題点を引き
起こしていた。
またこのようなチップの反りを防止する対策として、
特開昭61-23350号公報には、能動領域直下の半導体基板
の厚さをその周辺部より薄くなるように半導体基板裏面
に窪み部を形成し、この窪み部に金属を充填した構造が
示されているが、この場合基板裏面側の放熱領域が狭く
なり、放熱効果が大きく低下するという問題点がある。
特開昭61-23350号公報には、能動領域直下の半導体基板
の厚さをその周辺部より薄くなるように半導体基板裏面
に窪み部を形成し、この窪み部に金属を充填した構造が
示されているが、この場合基板裏面側の放熱領域が狭く
なり、放熱効果が大きく低下するという問題点がある。
この発明は、上記のような問題点を解決するためにな
されたもので、チップのそりを防止でき、チップサイズ
を大型化しても放熱特性が劣化することのない高周波高
出力の半導体装置およびその製造方法を得ることを目的
とする。
されたもので、チップのそりを防止でき、チップサイズ
を大型化しても放熱特性が劣化することのない高周波高
出力の半導体装置およびその製造方法を得ることを目的
とする。
この発明に係る半導体装置は、半導体基板表面側の素
子部で発生した熱を放熱する放熱金属層を、半導体基板
裏面の上記素子部に対応する素子部対応部にのみ設け、
上記半導体基板の素子部対応部以外の部分には、その線
膨張係数が、基板材料のそれと等しく、上記放熱金属層
のそれとは異なるメッキ層を設けたものである。
子部で発生した熱を放熱する放熱金属層を、半導体基板
裏面の上記素子部に対応する素子部対応部にのみ設け、
上記半導体基板の素子部対応部以外の部分には、その線
膨張係数が、基板材料のそれと等しく、上記放熱金属層
のそれとは異なるメッキ層を設けたものである。
またこの発明に係る半導体装置の製造方法は、半導体
基板の裏面側に放熱金属層を形成するメッキ工程におい
て、上記半導体基板裏面の素子部に対応する素子部対応
部分に選択的にフォトレジストを形成し、該フォトレジ
ストをマスクとして選択的にメッキ処理を行ってメッキ
層を形成し、上記フォトマスクを除去した後、上記素子
部対応部分に放熱金属層を選択メッキ法又はP.Rメッキ
法により埋め込み、上記半導体基板裏面を研磨し平坦化
するものである。
基板の裏面側に放熱金属層を形成するメッキ工程におい
て、上記半導体基板裏面の素子部に対応する素子部対応
部分に選択的にフォトレジストを形成し、該フォトレジ
ストをマスクとして選択的にメッキ処理を行ってメッキ
層を形成し、上記フォトマスクを除去した後、上記素子
部対応部分に放熱金属層を選択メッキ法又はP.Rメッキ
法により埋め込み、上記半導体基板裏面を研磨し平坦化
するものである。
この発明においては、放熱金属層を、半導体基板裏面
の上記素子部に対応する素子部対応部にのみ設け、上記
半導体基板の素子部対応部以外の部分には、その線膨張
係数が、基板材料のそれと等しく、上記放熱金属層のそ
れとは異なるメッキ層を設けたから、半導体基板に作用
する熱応力が小さくなり、チップの反りを防止できる。
また上記素子部対応部以外の部分にもメッキ層が形成さ
れているため、放熱効果の低下を抑えることができる。
の上記素子部に対応する素子部対応部にのみ設け、上記
半導体基板の素子部対応部以外の部分には、その線膨張
係数が、基板材料のそれと等しく、上記放熱金属層のそ
れとは異なるメッキ層を設けたから、半導体基板に作用
する熱応力が小さくなり、チップの反りを防止できる。
また上記素子部対応部以外の部分にもメッキ層が形成さ
れているため、放熱効果の低下を抑えることができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による高周波高出力半導
体装置の構成を示す断面図であり、第５図はその製造方
法を説明するための断面図であり、図中１はGaAs基板、
２は該GaAs基板１の表面領域に形成されたFETなどの素
子部、３は上記基板１に形成され、基板表面側の素子等
を裏面側の電極に接続するためのバイアホール、3aは該
バイアホール３内に形成された金属層、７は半導体基板
裏面の上記素子部に対応する素子部対応部にのみ形成し
たAuPHS、６は上記半導体基板の素子部対応部以外の部
分に形成され、その線膨張係数が、基板材料のそれと等
しく、上記AuPHS7のそれとは異なるメッキ層である。こ
こでは、該メッキ層６は、分散媒6aをSi又はＣとしメッ
キ金属6bをAuとして、それぞれ約7:3〜4:1の組成比とな
るようにした分散メッキ層としている。
体装置の構成を示す断面図であり、第５図はその製造方
法を説明するための断面図であり、図中１はGaAs基板、
２は該GaAs基板１の表面領域に形成されたFETなどの素
子部、３は上記基板１に形成され、基板表面側の素子等
を裏面側の電極に接続するためのバイアホール、3aは該
バイアホール３内に形成された金属層、７は半導体基板
裏面の上記素子部に対応する素子部対応部にのみ形成し
たAuPHS、６は上記半導体基板の素子部対応部以外の部
分に形成され、その線膨張係数が、基板材料のそれと等
しく、上記AuPHS7のそれとは異なるメッキ層である。こ
こでは、該メッキ層６は、分散媒6aをSi又はＣとしメッ
キ金属6bをAuとして、それぞれ約7:3〜4:1の組成比とな
るようにした分散メッキ層としている。
次に製造方法について説明する。
半導体基板１表面の所定領域にFET等の素子部２を、
その近傍にバイアホール３を形成し、該バイアホール３
内に金属層3aを形成した後、半導体基板裏面側をその厚
みが30μｍ程度になるまで研磨して、上記バイアホール
３内のメッキ層3aの底面を前記GaAs基板１の裏面側に露
出する。その後基板裏面側の上記素子部２及びバイアホ
ール３に対応する部分に、厚さ約40μｍ程度のフォトレ
ジスト層５を選択的に形成する（第５図（ａ））。
その近傍にバイアホール３を形成し、該バイアホール３
内に金属層3aを形成した後、半導体基板裏面側をその厚
みが30μｍ程度になるまで研磨して、上記バイアホール
３内のメッキ層3aの底面を前記GaAs基板１の裏面側に露
出する。その後基板裏面側の上記素子部２及びバイアホ
ール３に対応する部分に、厚さ約40μｍ程度のフォトレ
ジスト層５を選択的に形成する（第５図（ａ））。
次に該フォトレジスト層５をマスクとした分散メッキ
により約40μｍ厚のAu−Si又はAu−Ｃ分散メッキ層６を
基板裏面側に形成し、その後上記フォトレジスト層５を
除去する（第５図（ｂ））。ここで分散メッキ法は、メ
ッキ溶液に分散媒を解かしておき、攪拌しながらメッキ
する方法であり、これによって分散媒とメッキ金属から
なる分散メッキ層が形成される。
により約40μｍ厚のAu−Si又はAu−Ｃ分散メッキ層６を
基板裏面側に形成し、その後上記フォトレジスト層５を
除去する（第５図（ｂ））。ここで分散メッキ法は、メ
ッキ溶液に分散媒を解かしておき、攪拌しながらメッキ
する方法であり、これによって分散媒とメッキ金属から
なる分散メッキ層が形成される。
続いて上記分散メッキ層６上にのみ第２のフォトレジ
スト層55を形成し、これをマスクとして選択電解メッキ
により、上記フォトレジスト層５を除去した部分に厚さ
約40μｍのAuメッキPHSを埋め込む（第５図（ｃ））。
スト層55を形成し、これをマスクとして選択電解メッキ
により、上記フォトレジスト層５を除去した部分に厚さ
約40μｍのAuメッキPHSを埋め込む（第５図（ｃ））。
そして上記第２のフォトレジスト層55を除去し、再度
基板１の裏面側を研磨して平坦化した後、ダイサーカッ
トあるいはエッチングカットにより半導体チップに切り
出して半導体装置を得る（第５図（ｄ））。
基板１の裏面側を研磨して平坦化した後、ダイサーカッ
トあるいはエッチングカットにより半導体チップに切り
出して半導体装置を得る（第５図（ｄ））。
このように本実施例では、半導体基板裏面の、チップ
の発熱部に対応する部分，つまり素子部２及びバイアホ
ール３に対応する部分にのみAuPHS7を設け、その他の部
分にはその組成を基板との間に熱応力の発生しないよう
設定したメッキ層，つまり分散媒6aをSi又はＣとしメッ
キ金属6bをAuとして、それぞれ約7:3〜4:1の組成比とし
た分散メッキ層６を設けたので、常温における線膨張係
数はそれぞれGaAsが6,Auが14.2,Siが2.6,Cが3.1（〔×1
0-6℃-1〕以下単位は省略して示す）であることから、
基板１とPHS7との間の応力が緩和され、チップ反りを低
減できる。この結果放熱特性の劣化を招くことなくチッ
プの大型化を図ることができる。
の発熱部に対応する部分，つまり素子部２及びバイアホ
ール３に対応する部分にのみAuPHS7を設け、その他の部
分にはその組成を基板との間に熱応力の発生しないよう
設定したメッキ層，つまり分散媒6aをSi又はＣとしメッ
キ金属6bをAuとして、それぞれ約7:3〜4:1の組成比とし
た分散メッキ層６を設けたので、常温における線膨張係
数はそれぞれGaAsが6,Auが14.2,Siが2.6,Cが3.1（〔×1
0-6℃-1〕以下単位は省略して示す）であることから、
基板１とPHS7との間の応力が緩和され、チップ反りを低
減できる。この結果放熱特性の劣化を招くことなくチッ
プの大型化を図ることができる。
第２図は本発明の第２の実施例による半導体装置を示
し、ここでは上記第１の実施例装置において、さらにメ
ッキ金属6bをNi（膨張係数13.4）とし、分散媒6aとメッ
キ金属6bとの組成比を約7:3としている。ただしこの場
合、GaAs基板１上のマイクロストリップ線路の導体損失
をできるだけ少なくするため、上記分散メッキ層６とGa
As基板裏面との間に電気伝導の良い約１〜２μｍ厚の第
１のAuメッキ層４を配しており、またダイポンド時にお
けるAu−Snハンダとの密着性向上のため該分散メッキ６
の下側表面にも約１〜２μｍ厚の第２のAuメッキ層８を
配している。
し、ここでは上記第１の実施例装置において、さらにメ
ッキ金属6bをNi（膨張係数13.4）とし、分散媒6aとメッ
キ金属6bとの組成比を約7:3としている。ただしこの場
合、GaAs基板１上のマイクロストリップ線路の導体損失
をできるだけ少なくするため、上記分散メッキ層６とGa
As基板裏面との間に電気伝導の良い約１〜２μｍ厚の第
１のAuメッキ層４を配しており、またダイポンド時にお
けるAu−Snハンダとの密着性向上のため該分散メッキ６
の下側表面にも約１〜２μｍ厚の第２のAuメッキ層８を
配している。
次に製造方法について説明する。
半導体基板１表面の所定領域にFET等の素子部２を、
その近傍にバイアホール３等を形成した後、半導体基板
裏面側にその厚みが30μｍ程度になるまで研磨して、前
記バイアホール部３内に形成したメッキ層3aの底面を前
記GaAs基板１の裏面側に露出し、続いて約１〜２μｍ厚
の第１のAuメッキ層４を形成する。その後基板裏面側の
上記素子部２及びバイアホール３に対応する部分に、厚
さ約40μｍ程度のフォトレジスト層５を選択的に形成す
る（第６図（ａ））。
その近傍にバイアホール３等を形成した後、半導体基板
裏面側にその厚みが30μｍ程度になるまで研磨して、前
記バイアホール部３内に形成したメッキ層3aの底面を前
記GaAs基板１の裏面側に露出し、続いて約１〜２μｍ厚
の第１のAuメッキ層４を形成する。その後基板裏面側の
上記素子部２及びバイアホール３に対応する部分に、厚
さ約40μｍ程度のフォトレジスト層５を選択的に形成す
る（第６図（ａ））。
その後は第１の実施例で説明した第５図（ｂ），
（ｃ）に示す工程と同様にして、分散メッキ層６の形成
（第６図（ｂ））、フォトレジスト層55及びAuメッキPH
S7の形成（第６図（ｃ））を行う。但しここでは、分散
メッキ層６は、Ni−Si又はNi−Ｃ分散メッキ６としてい
る。
（ｃ）に示す工程と同様にして、分散メッキ層６の形成
（第６図（ｂ））、フォトレジスト層55及びAuメッキPH
S7の形成（第６図（ｃ））を行う。但しここでは、分散
メッキ層６は、Ni−Si又はNi−Ｃ分散メッキ６としてい
る。
次に前記フォトレジスト層55の除去後、前記GaAs基板
１の表面を研磨し平坦化した後、約１〜２μｍ厚の第２
のAuメッキ層８を形成し、ダイサーカット又はエッチン
グカットして第２図にその概観を示すような半導体チッ
プを得る（第６図（ｄ））。
１の表面を研磨し平坦化した後、約１〜２μｍ厚の第２
のAuメッキ層８を形成し、ダイサーカット又はエッチン
グカットして第２図にその概観を示すような半導体チッ
プを得る（第６図（ｄ））。
第３図は本発明の第３の実施例による半導体装置を示
し、ここでは、上記第２の実施例装置において、メッキ
金属6bをCu（線膨張係数16.5）とし、分散媒6aとメッキ
金属6bとの組成比を約4:1〜5:1としている。
し、ここでは、上記第２の実施例装置において、メッキ
金属6bをCu（線膨張係数16.5）とし、分散媒6aとメッキ
金属6bとの組成比を約4:1〜5:1としている。
この場合分散メッキ層６の電気抵抗は上記第２の実施
例装置に比べて小さく、このためマイクロストリップ線
路の導体損失低減のための第１のAuメッキ層４は不要と
なる。
例装置に比べて小さく、このためマイクロストリップ線
路の導体損失低減のための第１のAuメッキ層４は不要と
なる。
また製造方法は、上記第６図（ｂ）に示す工程で、第
１のAuメッキ層４の形成を行わない点以外は上記第２の
実施例と同様である。
１のAuメッキ層４の形成を行わない点以外は上記第２の
実施例と同様である。
第４図は本発明の第４の実施例による半導体装置を示
している。
している。
これは第２の実施例において、分散メッキ６を、基板
材１との間で生ずるべき応力が相殺されるような２つの
第1,第２の金属膜を積層してなる積層メッキ層66で置き
換えたもので、ここでは、第１の金属膜66aとしてMo
（線膨張係数3.7）膜を、第２の金属膜66bとしてNi（線
膨張係数13.4）膜を用いている。なお、Mo膜の代わりに
ＷやWSi膜を用いてもよい。
材１との間で生ずるべき応力が相殺されるような２つの
第1,第２の金属膜を積層してなる積層メッキ層66で置き
換えたもので、ここでは、第１の金属膜66aとしてMo
（線膨張係数3.7）膜を、第２の金属膜66bとしてNi（線
膨張係数13.4）膜を用いている。なお、Mo膜の代わりに
ＷやWSi膜を用いてもよい。
またその製造方法は、上記第２の実施例の方法におい
て、第６図（ｂ）に示す工程で、第1,第２の金属層の形
成を交互に行う点のみ異なっている。
て、第６図（ｂ）に示す工程で、第1,第２の金属層の形
成を交互に行う点のみ異なっている。
なお、上記実施例では、AuPHSの埋め込みを選択メッ
キ法により行っているが、これはP.Rメッキ法（正逆逆
転メッキ法）を用いてもよい。この方法は電解メッキの
際、印加電圧の極性を所定のタイミングで反転しながら
行うものであり、メッキによる金属層の形成と、溶解に
よる金属層の除去とが交互に行われ、メッキ表面の凹部
では平坦な部分より溶解が行われ難く設定することがで
きる。この点を利用して上記AuPHSの埋め込みを行う
と、フォトレジスト層55マスクを省略することも可能と
なる。
キ法により行っているが、これはP.Rメッキ法（正逆逆
転メッキ法）を用いてもよい。この方法は電解メッキの
際、印加電圧の極性を所定のタイミングで反転しながら
行うものであり、メッキによる金属層の形成と、溶解に
よる金属層の除去とが交互に行われ、メッキ表面の凹部
では平坦な部分より溶解が行われ難く設定することがで
きる。この点を利用して上記AuPHSの埋め込みを行う
と、フォトレジスト層55マスクを省略することも可能と
なる。
また、上記各実施例ではPHS7としてAuメッキを用いた
が、Cuなど熱伝導の良好な他の金属材料あるいは合金を
用いてもよい。また、半導体基板としてGaAs基板を用い
たが、Si基板、InP基板、Si基板上にGaAs層をエピタキ
シャル成長したものなど、半導体基板であればどのよう
なものでもよい。さらに分散媒としてSi,Cを用いたが、
これはSiO,SiO2,SiC,Si3N4，ダイヤモンドでもよい。
が、Cuなど熱伝導の良好な他の金属材料あるいは合金を
用いてもよい。また、半導体基板としてGaAs基板を用い
たが、Si基板、InP基板、Si基板上にGaAs層をエピタキ
シャル成長したものなど、半導体基板であればどのよう
なものでもよい。さらに分散媒としてSi,Cを用いたが、
これはSiO,SiO2,SiC,Si3N4，ダイヤモンドでもよい。
以上のように、この発明によれば、半導体基板表面側
の素子部で発生した熱を放熱する放熱金属層を、半導体
基板裏面の上記素子部に対応する素子部対応部にのみ設
け、上記半導体基板の素子部対応部以外の部分には、そ
の線膨張係数が、基板材料のそれと等しく、上記放熱金
属層のそれとは異なるメッキ層を設けたので、半導体基
板と裏面側の放熱電極との間での熱応力を緩和でき、チ
ップの反りを防止でき、しかも素子発熱部からの放熱効
果の劣化を防止でき、この結果特性の良好な大型のチッ
プを得ることができる。
の素子部で発生した熱を放熱する放熱金属層を、半導体
基板裏面の上記素子部に対応する素子部対応部にのみ設
け、上記半導体基板の素子部対応部以外の部分には、そ
の線膨張係数が、基板材料のそれと等しく、上記放熱金
属層のそれとは異なるメッキ層を設けたので、半導体基
板と裏面側の放熱電極との間での熱応力を緩和でき、チ
ップの反りを防止でき、しかも素子発熱部からの放熱効
果の劣化を防止でき、この結果特性の良好な大型のチッ
プを得ることができる。
第１図ないし第４図はこの発明の第１ないし第４の実施
例による高周波高出力半導体装置の構成を示す断面図、
第５図及び第６図は上記第1,第２の実施例による半導体
装置の製造方法の一例を示す断面図、第７図は従来の高
周波高出力半導体装置の構成を示す概観断面図、第８図
は従来の高周波高出力半導体チップの反り量とチップ長
辺長との関係を示す図である。 図において、１はGaAs基板、２はFETなどの素子部、３
はバイアホール、４は第１のAuメッキ層、５はフォトレ
ジスト、６は分散メッキ層、6aは分散媒、6bはメッキ金
属、７はAuPHS、８は第２のAuメッキ層、55は第２のフ
ォトレジスト、66は積層メッキ層、66aはMo層、66bはNi
層である。 なお、各図中同一符号は同一または相当部分を示す。
例による高周波高出力半導体装置の構成を示す断面図、
第５図及び第６図は上記第1,第２の実施例による半導体
装置の製造方法の一例を示す断面図、第７図は従来の高
周波高出力半導体装置の構成を示す概観断面図、第８図
は従来の高周波高出力半導体チップの反り量とチップ長
辺長との関係を示す図である。 図において、１はGaAs基板、２はFETなどの素子部、３
はバイアホール、４は第１のAuメッキ層、５はフォトレ
ジスト、６は分散メッキ層、6aは分散媒、6bはメッキ金
属、７はAuPHS、８は第２のAuメッキ層、55は第２のフ
ォトレジスト、66は積層メッキ層、66aはMo層、66bはNi
層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】表面側に素子部を有する半導体基板と、該
半導体基板裏面側に形成され、上記素子部で発生した熱
を放熱する放熱金属層とを有する高周波高出力半導体装
置において、 上記放熱金属層は、上記半導体基板裏面の素子部に対応
する素子部対応部にのみ設けられ、 上記半導体基板の素子部対応部以外の部分には、その線
膨張係数が、基板材料のそれと等しく、上記放熱金属層
のそれとは異なるメッキ層が設けられていることを特徴
とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、 上記メッキ層は、シリコンあるいは炭素分散媒にニッケ
ルを分散してなる分散メッキ膜であり、 該分散メッキ膜の上及び下側にそれぞれ１〜２μｍ厚の
Au膜を形成したことを特徴とする半導体装置。 - 【請求項３】請求項１記載の半導体装置において、 上記メッキ層は、シリコンあるいは炭素分散媒に銅を分
散してなる分散メッキ膜であり、 該分散メッキ膜の、上記基板と反対側に１〜２μｍ厚の
Au膜を形成したことを特徴とする半導体装置。 - 【請求項４】請求項１記載の半導体装置において、 上記メッキ膜は、複数の金属層をその基板材料に対する
応力の向きが互いに反対となるよう順次積層してなるも
のであることを特徴とする半導体装置。 - 【請求項５】半導体基板の裏面側に、該基板表面の素子
部での発熱を放熱する放熱金属層を形成するメッキ工程
を有する半導体装置の製造方法において、 上記メッキ工程は、 上記半導体基板裏面の素子部に対応する素子部対応部分
に選択的にフォトレジストを形成する第１の工程と、 該フォトレジストをマスクとして選択的にメッキ処理を
行ってメッキ層を形成する第２の工程と、 上記フォトマスクを除去した後、上記素子部対応部分に
放熱金属層を選択メッキ法又はP.Rメッキ法により埋め
込む第３の工程と、 上記半導体基板裏面を研磨し平坦化する第４の工程とを
含むことを特徴とする半導体装置の製造方法。
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