JP2594025B2

JP2594025B2 - マスクｒｏｍの製造方法

Info

Publication number: JP2594025B2
Application number: JP7159646A
Authority: JP
Inventors: 柄徹金; 正達崔
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1994-06-24
Filing date: 1995-06-26
Publication date: 1997-03-26
Anticipated expiration: 2012-03-26
Also published as: KR0147592B1; KR960002815A; US5716885A; JPH0846062A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置である
マスクＲＯＭの製造方法に関し、特に、ＯＮセルトラン
ジスタの高濃度不純物層（“Ｎ⁺”若しくは“Ｐ⁺”
層）間の長さが、ＯＦＦセルトランジスタの高濃度不純
物層間の長さより短くなったマスクＲＯＭの製造方法に
関する。

【０００２】

【従来の技術】マスクＲＯＭには、大別してＮＯＲ形と
ＮＡＮＤ形がある。ＮＯＲ形の場合、セル電流を増加さ
せることのできる長所があるが、チップサイズが大きく
なりまた相対的に工程が複雑になるため、最近は主にＮ
ＡＮＤ形が採用されている。このＮＡＮＤ形は、ビット
線と接地電圧端との間に多数のエンハンスメント形トラ
ンジスタとデプレッション形トランジスタとを直列接続
した構造とされている。このようにビット線と接地電圧
端との間に直列接続した１グループのセルをストリング
と定義する。

【０００３】図１５に、一般的なＮＡＮＤ形マスクＲＯ
Ｍのメモリセルについての等価回路図を示す。このマス
クＲＯＭでは、第１ストリング選択線Ｓ１にゲート端子
が接続された第１ストリング選択トランジスタＭ１，Ｍ
２及び第２ストリング選択線Ｓ２にゲート端子が接続さ
れた第２ストリング選択トランジスタＭ３，Ｍ４でスト
リング選択を行うようになっている。そして、ストリン
グ選択トランジスタＭ１，Ｍ３から直列接続されたセル
トランジスタＭ５，Ｍ７，…，Ｍｎ−１が第１ストリン
グＲ１を形成し、ストリング選択トランジスタＭ２，Ｍ
４から直列接続されたセルトランジスタＭ６，Ｍ８，
…，Ｍｎが第２ストリングＲ２を形成している。これら
第１ストリングＲ１及び第２ストリングＲ２がビット線
Ｂ／Ｌに並列に接続されてメモリセルアレイの基本単位
を構成している。

【０００４】この構造で１ストリング内には、エンハン
スメント形トランジスタとデプレッション形トランジス
タとが不純物層を介して直列接続されることになる。例
えば図１５において、点線Ｄで囲った部分のトランジス
タはデプレッション形で、その他のトランジスタはエン
ハンスメント形である。

【０００５】このようなマスクＲＯＭの動作を説明す
る。まず待機時(Stand-by)には、ストリング選択線Ｓ
１，Ｓ２に０Ｖ、ワード線Ｗ／Ｌ１〜Ｗ／ＬＮに電源電
圧Ｖｃｃが供給され、ビット線Ｂ／Ｌはフローティング
にされる。次いでリード動作になると、第１ストリング
選択線Ｓ１に０Ｖ（又はＶｃｃ）、第２ストリング選択
線Ｓ２にＶｃｃ（又は０Ｖ）を供給することで第１スト
リング線Ｒ１（又は第２ストリング線Ｒ２）が選択され
る。そして、選択した第１ストリングＲ１を構成するセ
ルトランジスタＭ５〜Ｍｎ−１について、選択対象のセ
ルトランジスタＭｉのゲート端子に０Ｖないしエンハン
スメント形のしきい値電圧より小さい電圧を印加すると
共に残りの非選択セルトランジスタをすべて導通させ、
選択対象のセルトランジスタＭｉがエンハンスメント形
（ＯＦＦセル）であるかデプレッション形（ＯＮセル）
であるかを読むことによりより記憶データを読出す。

【０００６】ＮＡＮＤ形マスクＲＯＭは、ＮＯＲ形に比
べて工程が簡単であり、チップサイズを抑制できるとい
う長所を有しているが、集積度を上げるほど活性領域の
縮小によりセル電流が大きく減少してしまうという弱点
をもっている。このセル電流の減少によりＯＮセル読出
の場合にエラーの発生する可能性が出てくるので、セル
電流を増加させるため、セル構造やセルプログラム方法
に関する研究が進められている現状にある。その結果最
近になって、すべてのセルトランジスタを初期状態でデ
プレッション形に作成しておいてから、プログラムセル
フォト(programcell photo)により選択的にエンハンス
メント形セルトランジスタを形成するようにした、ボロ
ンＡＧＰ(After Gate Program)工程を使用するようにな
ってきている。

【０００７】図１６に、ボロンＡＧＰ工程を実施するよ
うにしたＮＡＮＤ形マスクＲＯＭのセルアレイについ
て、そのマスクパターンのレイアウト図を示す。図中、
一点鎖線で限定した部分は活性領域形成のためのマスク
パターン１０、長い点線で限定した部分はそれぞれワー
ド線形成のためのマスクパターン１８〜２９、実線で限
定した部分はデプレッション形トランジスタのチャネル
領域形成のためのマスタパターン３０、短い点線で限定
した部分はプログラムセルフォト用のマスクパターン３
２、内側に×印をつけた部分はコンタクトホール形成の
ためのマスクパターン３４、そして二点鎖線で限定した
部分は金属配線形成のためのマスクパターン３６であ
る。

【０００８】図１７〜図２１に、このＮＡＮＤ形マスク
ＲＯＭの製造工程について順を追って要部断面図を用い
て示している。これら断面は、図１６中の断面線III −
III線に相応するものである（中間部略）。

【０００９】図１７：マスクパターン１０により活性領
域と非活性領域に区分したＰ形半導体基板４０（図１７
には活性領域のみを示す）に、マスクパターン３０を利
用してデプレッション形トランジスタのチャネル領域を
形成するためのフォトパターン４２を形成する。そし
て、これをマスクとして、５０ＫｅＶ〜１２０ＫｅＶ、
５．０Ｅ１２〜９．０Ｅ１２の条件でひ素のイオン注入
（１）を行い、半導体基板４０の表面付近にドーピング
したチャネル領域４４を形成する。

【００１０】図１８：マスクパターン１８〜２９を利用
した写真蝕刻で、ゲート酸化膜４６を介したゲート電極
を兼用するワード線Ｗ／Ｌ１〜Ｗ／ＬＮ及びストリング
選択線Ｓ／Ｌ１，Ｓ／Ｌ２（Ｓ１，Ｓ２）を形成する。
そして４０ＫｅＶ〜７０ＫｅＶ、１．５Ｅ１３〜３．５
Ｅ１３の条件で燐のイオン注入（２）を行い、セルトラ
ンジスタのソース／ドレイン不純物拡散層４８を形成す
る。

【００１１】図１９：全面に酸化膜を塗布した後に異方
性蝕刻を行ってワード線Ｗ／Ｌ１〜Ｗ／ＬＮ及びストリ
ング選択線Ｓ／Ｌ１，Ｓ／Ｌ２の側壁にスペーサー６０
を形成し、続いて、４０ＫｅＶ〜７０ＫｅＶ、３．０Ｅ
１５〜６．０Ｅ１５の条件でひ素のイオン注入（３）を
行い、不純物拡散層４８をＬＤＤ(Lightly Doped Drai
n) 構造４９とする。

【００１２】図２０：マスクパターン３２を利用して形
成したプログラムセルフォト６２によりＯＦＦセルトラ
ンジスタのみを露出させる。そして例えば、１２０Ｋｅ
Ｖ〜１８０ＫｅＶ、２．０Ｅ１３〜３．０Ｅ１３の条件
で、ＯＦＦセルトランジスタ該当のゲート電極（図２０
ではＷ／Ｌ２及びＷ／ＬＮ）を通してチャネル領域にボ
ロンのイオン注入（４）を行い、エンハンスメント形の
ＯＦＦセルとデプレッション形のＯＮセルとを形成す
る。

【００１３】図２１：全面に酸化膜６４を形成し、マス
クパターン３４を利用した写真蝕刻でコンタクトホール
を形成する。そして、アルミニウム等の導電物質を蒸着
した後にマスクパターン３６を利用した写真蝕刻で金属
配線６６を形成する。

【００１４】

【発明が解決しようとする課題】このマスクＲＯＭ製造
方法によれば、すべてのセルトランジスタの初期状態を
デプレッション形としておいてから（図１７）、ＯＦＦ
セル該当のセルトランジスタのみそのゲート電極を介し
てボロンを注入することでエンハンスメント形としてい
る（図２０）。ところが、この工程により作られるマス
クＲＯＭでは、エンハンスメント形セルトランジスタを
形成するためにボロンをＰ形基板へ注入する際に、活性
領域と非活性領域を区分するためのフィールド酸化膜下
のチャネルストップ層も拡散する。これは、ボロンイオ
ンをゲート電極を通してチャネル領域へ注入することに
なるのでその注入に大きなエネルギーを必要とするため
で、チャネルストップ層が活性領域にまで拡散してしま
うと活性領域の有効面積を減少させることになる。ま
た、ボロンを注入することでしきい値電圧が高めに設定
されてしまうので、活性領域の抵抗が高まりセル電流が
減少する。この点は、集積度が上がればいっそう深刻で
ある。

【００１５】そこで、ＯＮセルトランジスタのチャネル
長をＯＦＦセルトランジスタのチャネル長より短く形成
することにより、ＯＮセルトランジスタにパンチスルー
を発生させるプログラム方式が紹介されている（米国特
許第４，６３９，８９２号参照）。この技術は、通常の
方法によりゲート電極幅に等しいチャネル領域をＯＮセ
ルトランジスタについて設定し、そしてＯＦＦセルトラ
ンジスタのゲート電極上にゲート電極幅より広い保護マ
スクを形成しておいた後、高エネルギーで不純物イオン
を注入する工程を行うことにより、ＯＮセルトランジス
タのチャネル長をＯＦＦセルトランジスタのチャネル長
より短く形成するようにしたものである。

【００１６】このチャネル長変更タイプの製造方法で
は、セルトランジスタの長さの異なるチャネルを形成す
るための不純物注入で防護マスクにフォトレジストを利
用するが、そのフォトレジストのアライメントにかなり
の精度が要求される。即ち、ＯＦＦセルトランジスタ用
の防護マスクがゲート電極に対しずれると、ＯＦＦセル
トランジスタの不純物層がずれてしまい、結果的にチャ
ネルが短く形成されてしまう形となる場合もあるためで
ある。そのため、チャネル長が２μｍ以下になってくる
と工程における困難性が増してくる。これは、チャネル
長が２μｍより小さくなる場合（小さいケースでは１μ
ｍ以下になる）、感光時の比較的大きなアライメントず
れの発生率が高くなるためである。また、セルトランジ
スタの不純物層を形成するために高エネルギーで不純物
イオンを注入しなければならないので、ＯＦＦセルトラ
ンジスタにおける不純物層のサイズ調整が難しく、これ
を誤るとＯＦＦセルトランジスタにもパンチスルーが発
生しやすくなる可能性があり、技術的に難しい面が残っ
ている。特に高集積化により素子サイズが縮小される現
在、より製造しやすく精度の高い製造技術の開発が望ま
れている。

【００１７】

【課題を解決するための手段】このような目的を達成す
るために本発明では、セルトランジスタのしきい値電圧
調整によりデータを記憶するＮＡＮＤ形マスクＲＯＭの
製造方法において、セルトランジスタのゲート電極側壁
にスペーサーを形成する工程と、ＯＮセルとなるセルト
ランジスタのスペーサーを除去する工程と、不純物をド
ーピングして短チャネル形のＯＮセルトランジスタ及び
ＬＤＤ構造のＯＦＦセルトランジスタを形成する工程
と、を含むことを特徴とした製造方法を提供する。

【００１８】この方法によれば、耐圧を低下させてパン
チスルーを発生しやすくすることでデプレッション形と
して用いる短チャネル形のＯＮセルトランジスタと、Ｌ
ＤＤ構造のＯＦＦセルトランジスタとからなるストリン
グを、従来のようにチャネル形成、即ち不純物打ち込み
用にフォトレジストを必要とせずに形成できる。そのた
め、ミスアライメントが発生し難くなり、しかもセルト
ランジスタの不純物層形成に高エネルギーのイオン注入
を必要としないので、ＯＦＦセルトランジスタにパンチ
スルーが発生しやすくなるようなこともない。その結
果、ＯＮセルトランジスタのパンチスルーでセル電流を
増加させた高性能のマスクＲＯＭが提供される。加え
て、デプレッション形に初期化する写真蝕刻工程やイオ
ン注入工程（図１７）を省けるので工程が単純になる。
また、エンハンスメント形トランジスタ形成のためのイ
オン注入工程（図２０）も省けるので、チャネルストッ
プ層の拡散やトランジスタのしきい値電圧上昇の問題を
解決できる。

【００１９】このようなマスクＲＯＭ製造方法の一態様
では、不純物をドーピングして短チャネル形のＯＮセル
トランジスタ及びＬＤＤ構造のＯＦＦセルトランジスタ
を形成する工程として、スペーサーを形成する工程の前
に、ゲート電極を形成してから不純物をドーピングする
ことでゲート電極間に不純物層を形成する工程を含む。
そして更に、ＯＮセルトランジスタのスペーサーを除去
する工程の後にゲート電極間に不純物をドーピングする
工程、ＯＮセルトランジスタのスペーサーを除去する工
程の前にゲート電極間に不純物をドーピングする工程を
含むものとする。

【００２０】また特に、スペーサーを形成する工程の具
体的一態様としては、ゲート電極を形成した基板に第１
物質層を形成し、そして形成した第１物質層に対し異方
性蝕刻を施す工程からなるものとする。この場合、ゲー
ト電極を多結晶シリコンで形成し、第１物質層を酸化膜
又は窒化膜で形成するものとできる。

【００２１】或いは、ゲート電極を形成した基板に第１
物質層を形成する前に、蝕刻停止のための第２物質層を
形成するようにし、そして形成した第１物質層に対し異
方性蝕刻を施す工程としてもよい。この場合、ゲート電
極を多結晶シリコンで形成し、第１物質層を窒化膜で、
第２物質層を酸化膜で形成する、又は、ゲート電極を多
結晶シリコンで形成し、第１物質層を酸化膜で、第２物
質層を窒化膜で形成する、或いはまた、ゲート電極及び
第１物質層を多結晶シリコンで、第２物質層を酸化膜又
は窒化膜で形成するものとできる。このうち、ゲート電
極及び第１物質層を多結晶シリコンで、第２物質層を酸
化膜又は窒化膜で形成する場合には、ＯＮセルトランジ
スタのスペーサー除去後に不純物をドーピングする工程
の後に、ＯＦＦセルトランジスタのゲート電極側壁に残
ったスペーサーを除去する工程を更に含めるようにす
る。

【００２２】

【実施例】以下、添付の図面を参照して本発明の実施例
を説明する。尚、図中の同じ部分には同じ符号を付して
いる。

【００２３】図１に、本発明に係るＮＡＮＤ形マスクＲ
ＯＭのセルアレイに関するマスクパターンのレイアウト
図を示す。図１６に示したレイアウトと対比してみる
と、マスクパターン３０，３２が除かれ、プログラムセ
ルフォトのためのマスクパターン３８が加えられてい
る。

【００２４】図２Ａ及び図２Ｂに、本実施例の製造方法
により作られたＯＮセル及びＯＦＦセルの各トランジス
タの要部断面が示してある。図２ＡがＯＮセルトランジ
スタ、図２ＢがＯＦＦセルトランジスタを示す。ＯＮセ
ルトランジスタのＮ⁺層（高濃度不純物層）とＮ⁺層と
の間の長さＬ_eff（チャネル長）は、ＯＦＦセルトラン
ジスタのＮ⁺層とＮ⁺層との間の長さＬ_eff（チャネル
長）より短く、またゲート電極Ｇに対しても短くなって
おり、パンチスルーが発生しやすくなっている。この発
生しやすくなったＯＮセルトランジスタのパンチスルー
電流をセル電流として利用できるので、セル電流の量を
増やすことができる。従って、ＮＡＮＤ形マスクＲＯＭ
で問題になるセル電流低下の解決に有効である。尚、図
２Ａ及び図２Ｂにおいて、“Ｇ”はゲート電極、
“Ｎ⁺”はソース／ドレイン不純物拡散層、そして“ｓ
ｕｂ”は半導体基板を示す。また、ＯＦＦセルトランジ
スタは、図示から分かるようにＬＤＤ構造を有してい
る。

【００２５】第１実施例

【００２６】図３〜図７に、本発明による製造方法の第
１実施例を説明する製造工程図を順を追って示す。これ
ら工程図は、図１中の断面線Ｖ−Ｖに沿った要部断面図
を用いたものである。

【００２７】図３：ワード線Ｗ／Ｌ１〜Ｗ／ＬＮ、スト
リング選択線Ｓ／Ｌ１，Ｓ／Ｌ２、ソース／ドレイン不
純物拡散層５０を形成する工程を示す。まず第１工程
で、基板を活性領域と非活性領域に区分するためのマス
クパターン１０を利用してＰ形半導体基板（又はＰ形ウ
ェル）４０の非活性領域にフィールド酸化膜（図示略）
を形成する。次いで第２工程で、ゲート酸化膜と、ゲー
ト電極用の導電層、例えば多結晶シリコン層とを形成し
た後、マスクパターン１８〜２９を利用した写真蝕刻で
ワード線Ｗ／Ｌ１〜Ｗ／ＬＮ及びストリング選択線Ｓ／
Ｌ１，Ｓ／Ｌ２を形成する。そして第３工程で、４０Ｋ
ｅＶ〜７０ＫｅＶ、１．５Ｅ１３〜３．５Ｅ１３の条件
で燐のイオン注入（Ａ）を実施し、各線間にソース／ド
レイン不純物拡散層５０を形成する。

【００２８】図４：スペーサー６０を形成する工程を示
す。まず第４工程で、不純物拡散層５０を形成した基板
４０に酸化膜又は窒化膜（第２物質層）を１００Å〜５
００Å程度の厚さで形成し、蝕刻停止層６１を形成す
る。そして第５工程で、窒化膜、酸化膜又は多結晶シリ
コン膜（第１物質層）を１０００Å〜２０００Å程度の
厚さで形成した後にこれを異方性蝕刻し、ワード線Ｗ／
Ｌ１〜Ｗ／ＬＮ及びストリング選択線Ｓ／Ｌ１，Ｓ／Ｌ
２の側壁にスペーサー６０を形成する。このスペーサー
６０を形成する異方性蝕刻のために、蝕刻停止層６１に
は、スペーサー６０の構成物質に対する蝕刻選択比が良
好な物質、例えば、蝕刻停止層６１の蝕刻率を“１”と
するとき、スペーサー６０の蝕刻率が少なくとも“５”
となるような物質を用いる。具体的には、酸化膜で蝕刻
停止層６１を形成した場合にはスペーサー６０に窒化膜
又は多結晶シリコン膜を利用し、窒化膜で蝕刻停止層６
１を形成した場合にはスペーサー６０に酸化膜又は多結
晶シリコン膜を利用すればよい。

【００２９】図５：デプレッション形とするトランジス
タ、ＯＮセルトランジスタのゲート電極の側壁に形成さ
れたスペーサー６０を除去する工程を示す。まず第６工
程で、基板４０にフォトレジストを塗布してマスクパタ
ーン３８を利用した感光を行い、ＯＮセルトランジスタ
（デプレッション形とするストリング選択トランジスタ
を含む）を露出させるプログラムセルフォト６３を形成
する。そして第７工程で、ＯＮセルトランジスタのゲー
ト電極側壁に形成されているスペーサー６０を等方性蝕
刻を用いて除去する。即ち、プログラムセルフォト６３
は、ＯＦＦセルトランジスタ（エンハンスメント形とす
るストリング選択トランジスタを含む）を保護してＯＮ
セルトランジスタのみを露出させるパターンで形成さ
れ、等方性蝕刻に対してＯＦＦセルトランジスタ用のス
ペーサー６０を守る役割りをもっている。

【００３０】図６：ＯＦＦセル及びＯＮセルの各トラン
ジスタのソース／ドレイン不純物拡散層５１を再形成す
る工程を示す。まず第８工程で、プログラムセルフォト
６３を除去する。そして第９工程で、５０ＫｅＶ〜１０
０ＫｅＶ、３．０Ｅ１５〜６．０Ｅ１５の条件でひ素又
は燐のイオン注入（Ｂ）を実施し、各セルトランジスタ
のソース／ドレイン不純物拡散層５１を再形成する。こ
れにより、スペーサー６０を除去したＯＮセルトランジ
スタは図２Ａに示す短チャネル形のトランジスタにな
り、一方、スペーサー６０を残したＯＦＦセルトランジ
スタは図２Ｂに示すＬＤＤ構造のトランジスタとなる。
即ち、ＯＮセルトランジスタのＮ⁺層とＮ ⁺層との間の
長さＬ_effは、ＯＦＦセルトランジスタのＮ⁺層とＮ⁺
層との間の長さＬ_effより短くされ、ＯＮセルトランジ
スタにパンチスルーが発生しやすくなったストリング構
造が提供される。

【００３１】図７：金属配線６６を形成する工程を示
す。まず第１０工程で、基板４０に例えば酸化膜の層間
絶縁膜６４を形成する。次いで第１１工程で、マスクパ
ターン３４を利用して層間絶縁膜６４を蝕刻してコンタ
クトホールを形成する。そして第１２工程で、アルミニ
ウム等の金属物質を蒸着した後にマスクパターン３６を
利用して蝕刻し、金属配線６６を形成する。尚、スペー
サー６０に多結晶シリコン膜を用いた場合には、第１０
工程の前にそのスペーサー６０の除去工程が更に含まれ
ることになる。

【００３２】以上の第１実施例によれば、短チャネル形
のＯＮセルトランジスタとＬＤＤ構造のＯＦＦセルトラ
ンジスタからなるストリングが形成される。それによ
り、ＯＮセルトランジスタのパンチスルーでセル電流を
増加させた高性能のマスクＲＯＭが提供される。加え
て、デプレッション形に初期化する写真蝕刻工程やイオ
ン注入工程（図１７）を省けるので工程が単純になる。
また、エンハンスメント形トランジスタ形成のためのイ
オン注入工程（図２０）も省けるので、チャネルストッ
プ層の拡散やトランジスタのしきい値電圧上昇の問題を
解決できる。更に、同じく短チャネル形のＯＮトランジ
スタを形成する従来例に比べ、チャネル形成、即ち不純
物打ち込み用にフォトレジストを必要としないのでミス
アライメントも発生し難い。即ち、この実施例でＯＦＦ
セルトランジスタのゲート電極を覆うレジストを形成す
るのはスペーサの蝕刻に関するときなので、それ程の精
度を必要としていない。そして、不純物層形成に高エネ
ルギーのイオン注入を必要としないので、ＯＦＦセルト
ランジスタにパンチスルーが発生しやすくなるようなこ
とがない。

【００３３】第２実施例

【００３４】図８〜図１１に、本発明による製造方法の
第２実施例を説明する製造工程図を示す。これら工程図
も図１中の断面線Ｖ−Ｖに沿った要部断面図を用いたも
のである。

【００３５】図８：スペーサー６０を形成する工程を示
す。まず、図３で説明した工程と同様にしてセルトラン
ジスタのソース／ドレイン不純物拡散層５０まで形成し
た後、基板４０に酸化膜又は窒化膜を形成し、これを異
方性蝕刻してスペーサー６０を形成する。この場合、蝕
刻停止層６１（図４）は省いて直接的にスペーサー６０
を形成する。即ち、この異方性蝕刻ではゲート電極（Ｗ
／Ｌ１〜Ｗ／ＬＮ，Ｓ／Ｌ１，Ｓ／Ｌ２）の表面或いは
半導体基板４０の表面が蝕刻停止の役割りを担う。従っ
て、良好な蝕刻選択比を適用しておく。

【００３６】図９〜図１１：ＯＦＦセルトランジスタの
スペーサー６０は残してＯＮセルトランジスタのスペー
サー６０を取り除き、短チャネル形のＯＮセルトランジ
スタとＬＤＤ構造のＯＦＦセルトランジスタを形成して
いく工程を示す。これら工程は、第１実施例の図５〜図
７の工程と同様である。

【００３７】この第２実施例では、第１実施例のように
蝕刻停止層６１を形成せずにすむので、その分、製造工
程を簡素化可能である。

【００３８】第３実施例

【００３９】図１２〜図１４に、本発明による製造方法
の第３実施例を説明する製造工程図を示す。これらも図
１中の断面線Ｖ−Ｖに沿った要部断面図を用いている。

【００４０】図１２：スペーサー６０を形成し、そして
トランジスタのＬＤＤ構造を形成する工程を示す。即
ち、図３及び図４の工程と同様にしてスペーサー６０ま
で形成した後、５０ＫｅＶ〜１００ＫｅＶ、３．０Ｅ１
５〜６．０Ｅ１５の条件でひ素又は燐のイオン注入
（Ｃ）を実施してＬＤＤ構造のソース／ドレイン不純物
拡散層５２を全トランジスタに形成する。

【００４１】図１３：図５の工程同様にして、ＯＮセル
トランジスタのゲート電極の側壁に形成されているスペ
ーサー６０を等方性蝕刻にて除去した後、６０ＫｅＶ〜
１５０ＫｅＶ、２．０Ｅ１３〜１．０Ｅ１４の条件でひ
素又は燐のイオン注入（Ｄ）をＯＮセルトランジスタに
対し追加的に行う。

【００４２】図１４：金属配線６６（ビット線）を形成
する工程を示す。この工程は図７の工程と同様である。

【００４３】この第３実施例によれば、デプレッション
形トランジスタ、ＯＮセルトランジスタについて、より
効果的にパンチスルーを発生させられる構造を提供で
き、セル電流増加に対しいっそう有効である。

【００４４】上記各実施例は本発明の最適例であるが、
この他にも、本発明の『ストリング中のエンハンスメン
ト形とするトランジスタのゲート電極側壁にのみスペー
サーを残した状態でソース／ドレイン不純物層のドーピ
ングを行う』という要旨を達成できるのであれば、各種
製造方法が可能であることは勿論である。

【００４５】

【発明の効果】以上述べてきたように本発明によるマス
クＲＯＭの製造方法によれば、エンハンスメント形トラ
ンジスタとしてはＬＤＤ構造、デプレッション形トラン
ジスタとしてはチャネル長の短い構造とし、パンチスル
ーを利用して読出を行う構成のストリングをもったＮＡ
ＮＤ形のマスクＲＯＭを、より単純でミスの少ない製造
工程から得られるようになる。従って、ＯＮセルトラン
ジスタのパンチスルーを利用することでセル電流を増加
させることができ、しかも従来より工程数が減少するの
で単純化が図れ、ＴＡＴを短縮できる。更に、高エネル
ギーのイオン注入が必要ないので、これによるチャネル
ストップ層拡散やしきい値電圧上昇、或いはＯＦＦセル
トランジスタのパンチスルーを招かずにすみ、信頼性が
向上する。また、従来ほど高精度のアライメントを要求
しないので、チャネル長がいっそう短くなる高集積化に
有利である。

【図面の簡単な説明】

【図１】本発明に係るＮＡＮＤ形マスクＲＯＭのメモリ
セルアレイについてのマスクパターンのレイアウト図。

【図２】本発明による製造方法で形成したセルトランジ
スタの断面構造図で、分図ＡはＯＮセルトランジスタ、
分図ＢはＯＦＦセルトランジスタを示す。

【図３】本発明の第１実施例による製造方法を説明する
製造工程図。

【図４】図３の製造工程に続く工程を説明する製造工程
図。

【図５】図４の製造工程に続く工程を説明する製造工程
図。

【図６】図５の製造工程に続く工程を説明する製造工程
図。

【図７】図６の製造工程に続く工程を説明する製造工程
図。

【図８】本発明の第２実施例による製造方法を説明する
製造工程図。

【図９】図８の製造工程に続く工程を説明する製造工程
図。

【図１０】図９の製造工程に続く工程を説明する製造工
程図。

【図１１】図１０の製造工程に続く工程を説明する製造
工程図。

【図１２】本発明の第３実施例による製造工程を説明す
る製造工程図。

【図１３】図１２の製造工程に続く工程を説明する製造
工程図。

【図１４】図１３の製造工程に続く工程を説明する製造
工程図。

【図１５】一般的なＮＡＮＤ形マスクＲＯＭのメモリセ
ルについての等価回路図。

【図１６】従来のＮＡＮＤ形マスクＲＯＭのメモリセル
アレイについてのマスクパターンのレイアウト図。

【図１７】従来の製造方法を説明する製造工程図。

【図１８】図１７の製造工程に続く工程を説明する製造
工程図。

【図１９】図１８の製造工程に続く工程を説明する製造
工程図。

【図２０】図１９の製造工程に続く工程を説明する製造
工程図。

【図２１】図２０の製造工程に続く工程を説明する製造
工程図。

【符号の説明】

６０スペーサー６１蝕刻停止層Ｗ／Ｌワード線（ゲート電極）Ｓ／Ｌストリング選択線（ゲート電極）

Claims

(57)【特許請求の範囲】

【請求項１】セルトランジスタのしきい値電圧調整に
よりデータを記憶するＮＡＮＤ形マスクＲＯＭの製造方
法において、セルトランジスタのゲート電極側壁にスペーサーを形成
する工程と、ＯＮセルとなるセルトランジスタのスペー
サーを除去する工程と、不純物をドーピングして短チャ
ネル形のＯＮセルトランジスタ及びＬＤＤ構造のＯＦＦ
セルトランジスタを形成する工程と、を含むようにした
ことを特徴とする製造方法。
【請求項２】スペーサーを形成する工程の前に、ゲー
ト電極を形成してから不純物をドーピングすることでゲ
ート電極間に不純物層を形成する請求項１記載の製造方
法。
【請求項３】ＯＮセルトランジスタのスペーサーを除
去する工程の後に、ゲート電極間に不純物をドーピング
する請求項２記載の製造方法。
【請求項４】ＯＮセルトランジスタのスペーサーを除
去する工程の前に、ゲート電極間に不純物をドーピング
する請求項３記載の製造方法。
【請求項５】スペーサーを形成する工程は、ゲート電
極を形成した基板に第１物質層を形成し、そして形成し
た第１物質層に対し異方性蝕刻を施す工程からなる請求
項１〜４のいずれか１項に記載の製造方法。
【請求項６】ゲート電極を多結晶シリコンで形成し、
第１物質層を酸化膜又は窒化膜で形成する請求項５記載
の製造方法。
【請求項７】第１物質層を形成する前に、蝕刻停止の
ための第２物質層を形成する請求項５記載の製造方法。
【請求項８】ゲート電極を多結晶シリコンで形成し、
第１物質層を窒化膜で、第２物質層を酸化膜で形成する
請求項７記載の製造方法。
【請求項９】ゲート電極を多結晶シリコンで形成し、
第１物質層を酸化膜で、第２物質層を窒化膜で形成する
請求項７記載の製造方法。
【請求項１０】ゲート電極及び第１物質層を多結晶シ
リコンで、第２物質層を酸化膜又は窒化膜で形成し、Ｏ
Ｎセルトランジスタのスペーサー除去後に不純物をドー
ピングする工程の後に、ＯＦＦセルトランジスタのゲー
ト電極側壁に残ったスペーサーを除去する工程を更に含
む請求項７記載の製造方法。