JP2026010865A - 電源制御装置 - Google Patents

Abstract

【課題】ブートコンデンサの充電の過不足を検出するモニタ回路の小型化等を図る。
【解決手段】ハイサイド及びローサイドトランジスタのオン／オフ制御を通じ、それらの接続ノードに生じたスイッチ電圧（Ｖｓｗ）をコイル及び出力コンデンサを用いて整流及び平滑化することで、入力電圧（Ｖｉｎ）から出力電圧（Ｖｏｕｔ）を得る。ハイサイド及びローサイドトランジスタ間の接続ノードに対してブートコンデンサを介して接続されるブート端子にブート電圧（Ｖｂｏｏｔ）が加わる。モニタ回路（１７）は、スイッチ電圧から見たブート電圧の高さを監視対象電圧とし、ローサイドトランジスタのオン期間においてのみ監視対象電圧を観測する。
【選択図】図１

Description

本開示は、電源制御装置に関する。

ハイサイドトランジスタ及びローサイドトランジスタを直列接続して構成される出力段回路と、ハイサイドトランジスタのゲートを駆動するハイサイドドライバと、ローサイドトランジスタのゲートを駆動するローサイドドライバとを有するスイッチング電源装置において、ハイサイドドライバの高電位側の電源電圧を生成するためにブートストラップ回路とも称される得る昇圧回路が利用される（例えば下記特許文献１参照）。

特開２０２０－１２３６４３号公報

［概要］
この種の昇圧回路に関わる電源制御装置の構成に関して改善の余地がある。

本開示の一態様に係る電源制御装置は、直流／直流変換によって入力電圧から出力電圧を生成するよう構成されたスイッチング電源装置に設けられる電源制御装置であって、前記入力電圧の印加端とスイッチ端子との間に設けられたハイサイドトランジスタ及び前記スイッチ端子と前記入力電圧より低いグランド電位を持つグランド端子との間に設けられたローサイドトランジスタを有する出力段回路が前記スイッチング電源装置に設けられ、前記ハイサイドトランジスタ及び前記ローサイドトランジスタのオン／オフ制御を通じて前記スイッチ端子に生じたスイッチ電圧が整流及び平滑化されることで前記出力電圧が生成され、当該電流制御装置は、前記ハイサイドトランジスタのゲートを駆動するよう構成されたハイサイドドライバと、前記ローサイドトランジスタのゲートを駆動するよう構成されたローサイドドライバと、前記出力電圧に応じた帰還電圧に基づき前記ローサイドドライバ及び前記ハイサイドドライバを用いて前記ハイサイドトランジスタ及び前記ローサイドトランジスタのオン／オフ状態を制御するよう構成されたスイッチング制御回路と、前記スイッチ端子に対しブートコンデンサを介して接続され、前記ハイサイドドライバでの高電位側の電源電圧として機能するブート電圧が加わるよう構成されたブート端子と、前記ローサイドトランジスタのオン期間において前記スイッチ端子を低電位側にして前記ブートコンデンサに充電電流を供給するよう構成された整流素子と、前記スイッチ電圧から見た前記ブート電圧の高さを監視対象電圧として監視するよう構成されたモニタ回路と、を備え、前記モニタ回路は、前記ローサイドトランジスタのオン期間のみにおいて前記監視対象電圧を観測し、前記スイッチング制御回路は、前記監視対象電圧が閾電圧を達したことを示す低電圧解除信号が前記モニタ回路から供給されるまで前記ハイサイドトランジスタをオフに維持する。

図１は、本開示の第１実施形態に係るスイッチング電源装置の全体構成図である。 図２は、本開示の第１実施形態に係り、電源制御装置内における幾つかの信号の関係を示す図である。 図３は、本開示の第１実施形態に係り、監視対象電圧と保護信号との関係を示す図である。 図４は、本開示の第１実施形態に係り、通常モードとスリープモードの説明図である。 図５は、本開示の第１実施形態に係り、ＰＷＭ回路の内部構成例を示す図である。 図６は、本開示の第１実施形態に係り、パルス幅変調方式にて制御信号が生成される様子を示す図である。 図７は、本開示の第１実施形態に属する実施例ＥＸ１＿１に係り、スイッチング制御が開始される近辺のタイミングチャートである。 図８は、本開示の第１実施形態に属する実施例ＥＸ１＿１に係り、スイッチング制御が開始される近辺の他のタイミングチャートである。 図９は、本開示の第１実施形態に属する実施例ＥＸ１＿２に係り、逆流検出回路の構成図である。 図１０は、本開示の第１実施形態に属する実施例ＥＸ１＿２に係り、逆流検出回路の電流閾値が可変設定される様子を示す図である。 図１１は、本開示の第１実施形態に属する実施例ＥＸ１＿２に係り、スイッチング制御が開始される近辺のタイミングチャートである。 図１２は、本開示の第１実施形態に属する実施例ＥＸ１＿３に係り、ロジック回路の状態遷移図である。 図１３は、本開示の第１実施形態に属する実施例ＥＸ１＿４に係り、ロジック回路の状態遷移図である。 図１４は、本開示の第１実施形態に属する実施例ＥＸ１＿４に係り、スイッチング制御の再開に関わる動作シーケンス図である（スイッチング制御の再開前においてブートコンデンサの充電制御が行われるケース）。 図１５は、本開示の第１実施形態に属する実施例ＥＸ１＿４に係り、スイッチング制御の再開に関わる動作シーケンス図である（スイッチング制御の再開前においてブートコンデンサの充電制御が行われないケース）。 図１６は、本開示の第１実施形態に属する実施例ＥＸ１＿５に係り、スイッチング電源装置の全体構成図である。 図１７は、本開示の第２実施形態に属する実施例ＥＸ２＿１に係り、モニタ回路の構成を示す図である。 図１８は、図１７のレベルシフタの構成図である。 図１９は、本開示の第２実施形態に属する実施例ＥＸ２＿２に係り、モニタ回路の構成を示す図である。 図２０は、本開示の第２実施形態に属する実施例ＥＸ２＿３に係り、モニタ回路の構成を示す図である。 図２１は、本開示の第２実施形態に属する実施例ＥＸ２＿３に係り、コンパレータから出力される検出信号と、保護信号と、の関係を示す図である。 図２２は、本開示の第２実施形態に属する実施例ＥＸ２＿３に係り、スイッチング制御が開始される近辺のタイミングチャートである。 図２３は、本開示の第２実施形態に属する実施例ＥＸ２＿３に係り、スイッチング制御が開始される近辺の他のタイミングチャートである。 図２４は、本開示の第２実施形態に属する実施例ＥＸ２＿３に係り、スイッチング制御が開始される近辺の更に他のタイミングチャートである。 図２５は、本開示の第２実施形態に属する実施例ＥＸ２＿４に係り、モニタ回路の構成を示す図である。 図２６は、本開示の第２実施形態に属する実施例ＥＸ２＿４に係り、スイッチング制御の再開に関わる動作シーケンス図である（スイッチング制御の再開前においてブートコンデンサの充電制御が行われるケース）。 図２７は、本開示の第２実施形態に属する実施例ＥＸ２＿４に係り、スイッチング制御の再開に関わる動作シーケンス図である（スイッチング制御の再開前においてブートコンデンサの充電制御が行われないケース）。

［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“Ｖｂｏｏｔ”によって参照されるブート電圧は（図１参照）、ブート電圧Ｖｂｏｏｔと表記されることもあるし、電圧Ｖｂｏｏｔと略記されることもあり得るが、それらは全て同じものを指す。

まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位（electric potential）を有する基準導電部（reference conductor）を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。

レベルとは電位のレベル（高さ）を指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号について、注目した信号がハイレベルを有するとき、注目した信号の反転信号はローレベルを有し、注目した信号がローレベルを有するとき、注目した信号の反転信号はハイレベルを有する。任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをライズエッジと称することがあり、ハイレベルからローレベルへの切り替わりをフォールエッジと称することがある。

ＭＯＳＦＥＴに例示されるＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。また任意のトランジスタについて、トランジスタがオン状態とされる期間をオン期間と称し、トランジスタがオフ状態とされる期間をオフ期間と称する。

ハイレベル又はローレベルの信号レベルを持つ任意の信号について、当該信号のレベルがハイレベルとされる期間をハイレベル期間と称し、当該信号のレベルがローレベルとされる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルを持つ任意の電圧についても同様である。

任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。

対比されるべき任意の２つの電圧が電圧ｖ１及びｖ２であるとした場合、“ｖ１＞ｖ２”は電圧ｖ１が電圧ｖ２よりも高いことを表し、“ｖ１＜ｖ２”は電圧ｖ１が電圧ｖ２よりも低いことを表し、“ｖ１＝ｖ２”は電圧ｖ１の値が電圧ｖ２の値と同じであることを表す。電圧以外の物理量を含む他の式についても同様である。

＜＜第１実施形態＞＞
本開示の第１実施形態を説明する。図１は第１実施形態に係るスイッチング電源装置１の全体構成図である。スイッチング電源装置１は、スイッチング電源装置１の動作を制御する電源制御装置１０と、電源制御装置１０の外部に設けられるディスクリート部品群と、を備える。ディスクリート部品群には、コイルＬ１と、出力コンデンサＣｏｕｔと、ブートコンデンサＣｂｏｏｔと、帰還抵抗Ｒ１及びＲ２と、が含まれる。スイッチング電源装置１は、外部から供給される入力電圧Ｖｉｎより所望の出力電圧Ｖｏｕｔを生成する降圧型のスイッチング電源装置（ＤＣ／ＤＣコンバータ）として構成される。出力端子ＯＵＴに出力電圧Ｖｏｕｔが生じる。即ち、出力端子ＯＵＴは出力電圧Ｖｏｕｔの印加端（出力電圧Ｖｏｕｔが加わる端子）である。出力電圧Ｖｏｕｔは出力端子ＯＵＴに接続された負荷ＬＤに供給される。

過渡状態を除き、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは正の直流電圧であって、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎよりも低い。例えば入力電圧Ｖｉｎが１２Ｖであるとき、帰還抵抗Ｒ１及びＲ２の抵抗値を調整することで１２Ｖ未満の所望の目標電圧Ｖｔｇ（例えば３．３Ｖや５Ｖ）にて出力電圧Ｖｏｕｔを安定化させることができる。尚、出力端子ＯＵＴを介して負荷ＬＤに供給される電流を負荷電流Ｉｏｕｔと称する。負荷電流Ｉｏｕｔはスイッチング電源装置１の出力電流に相当する。

電源制御装置１０は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から電源制御装置１０の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで電源制御装置１０が形成される。電源制御装置１０に設けられる各回路及び各素子を半導体チップに含めることができる。図１には、電源制御装置１０に設けられる複数の外部端子の一部として、入力端子ＩＮ、スイッチ端子ＳＷ、グランド端子ＧＮＤ、帰還端子ＦＢ及びブート端子ＢＯＯＴのみが示されているが、他の外部端子（パワーグッド端子及びイネーブル端子など）も電源制御装置１０に設けられ得る。電源制御装置１０の外部端子の数及び筐体の種類は任意である。

電源制御装置１０の外部構成について説明する。電源制御装置１０の外部より入力電圧Ｖｉｎが入力端子ＩＮに供給される。スイッチ端子ＳＷと出力端子ＯＵＴとの間にコイルＬ１が直列に介在する。即ち、コイルＬ１の第１端はスイッチ端子ＳＷに接続され、コイルＬ１の第２端は出力端子ＯＵＴに接続される。出力端子ＯＵＴは出力コンデンサＣｏｕｔを介してグランドに接続される。即ち、出力コンデンサＣｏｕｔの第１端は出力端子ＯＵＴに接続され、出力コンデンサＣｏｕｔの第２端はグランドに接続される。また出力端子ＯＵＴは帰還抵抗Ｒ１の第１端に接続され、帰還抵抗Ｒ１の第２端は帰還抵抗Ｒ２の第１端に接続され、帰還抵抗Ｒ２の第２端はグランドに接続される。帰還抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続される。負荷ＬＤは第１端及び第２端は夫々出力端子ＯＵＴ及びグランドに接続される。負荷ＬＤは出力電圧Ｖｏｕｔに基づいて駆動する任意の負荷である。グランド端子ＧＮＤはグランドに接続される。ブートコンデンサＣｂｏｏｔの第１端はブート端子ＢＯＯＴに接続され、ブートコンデンサＣｂｏｏｔの第２端はスイッチ端子ＳＷに接続される。尚、コイルＬ１に流れる電流をコイル電流ＩＬと称する。スイッチ端子ＳＷからコイルＬ１を介して出力端子ＯＵＴに向かう向きに流れるコイル電流ＩＬは正の極性を有し、出力端子ＯＵＴからコイルＬ１を介してスイッチ端子ＳＷに向かう向きに流れるコイル電流ＩＬは負の極性を有する。

電源制御装置１０の内部構成について説明する。電源制御装置１０は、出力段回路ＭＭと、出力段回路ＭＭを制御及び駆動するための制御駆動ブロックと、を備える。電源制御装置１０における制御駆動ブロックは、ＰＷＭ回路１２及びロジック回路１３を有するスイッチング制御回路１１と、ハイサイドドライバ１４と、ローサイドドライバ１５と、逆流検出回路１６と、モニタ回路１７と、軽負荷検出コンパレータ１８と、スイッチング管理回路１９と、ダイオードＤｂｏｏｔと、を備える。

出力段回路ＭＭは、ハイサイドトランジスタであるトランジスタＭＨとローサイドトランジスタであるトランジスタＭＬとを備える。トランジスタＭＨ及びＭＬはＮチャネル型のＭＯＳＦＥＴにより構成される。トランジスタＭＨ及びＭＬは、入力端子ＩＮとグランド端子ＧＮＤ（換言すればグランド）との間に直列接続された一対のスイッチング素子であり、それらの内、トランジスタＭＨは出力トランジスタとして機能し、トランジスタＭＬは同期整流トランジスタとして機能する。トランジスタＭＨはトランジスタＭＬよりも高電位側に設けられる。具体的には、トランジスタＭＨのドレインは入力電圧Ｖｉｎの印加端である入力端子ＩＮに接続されて、入力電圧Ｖｉｎの供給を受ける。トランジスタＭＨのソース及びトランジスタＭＬのドレインはスイッチ端子ＳＷに共通接続される。トランジスタＭＬのソースはグランド端子ＧＮＤに接続される（従ってグランドに接続される）。但し、トランジスタＭＬのソースとグランド端子ＧＮＤとの間に電流検出用の抵抗が挿入される場合もある。

スイッチング制御回路１１はドライバ１４及び１５を用いて出力段回路ＭＭのスイッチング制御を行う。出力段回路ＭＭのスイッチング制御では、トランジスタＭＨ及びＭＬが交互にオン、オフとなるようにトランジスタＭＨ及びＭＬがスイッチングされる。出力段回路ＭＭのスイッチング制御によりスイッチ端子ＳＷに矩形波状のスイッチ電圧Ｖｓｗが現れる。コイルＬ１及び出力コンデンサＣｏｕｔは、スイッチ端子ＳＷに現れる矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑化して出力電圧Ｖｏｕｔを生成する整流平滑回路を構成する。帰還抵抗Ｒ１及びＲ２は出力電圧Ｖｏｕｔを分圧することで出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する帰還電圧生成回路を構成する。帰還電圧Ｖｆｂは出力電圧Ｖｏｕｔに比例し、出力電圧Ｖｏｕｔの上昇、低下に伴って帰還電圧Ｖｆｂも上昇、低下する。帰還電圧Ｖｆｂは帰還端子ＦＢに入力される。

出力電圧Ｖｏｕｔそのものを帰還電圧Ｖｆｂとして用いる変形を行っても良い。何れにせよ、帰還電圧Ｖｆｂは出力電圧Ｖｏｕｔに応じた電圧である。また帰還電圧生成回路（Ｒ１、Ｒ２）は電源制御装置１０内に設けられていても良く、この場合、帰還端子ＦＢは出力端子ＯＵＴに接続される。

尚、特に図示しないが、入力電圧Ｖｉｎに基づき１以上の内部電源電圧を生成する内部電源回路が電源制御装置１０に設けられている。電源制御装置１０内の各回路は内部電源電圧又は入力電圧Ｖｉｎを駆動電圧として用いて駆動できる。１以上の内部電源電圧の中に所定の正の直流電圧値を持つ電源電圧ＶＤＤが含まれる。スイッチング制御回路１１はグランド電位を基準に電源電圧ＶＤＤに基づいて駆動する。但し、電源制御装置１０の外部電圧源から電源制御装置１０に対して電源電圧ＶＤＤが供給される場合があっても良い。

トランジスタＭＨ、ＭＬのゲートには、駆動信号として夫々ゲート信号ＧＨ、ＧＬが供給され、トランジスタＭＨ及びＭＬはゲート信号ＧＨ及びＧＬに応じてオン、オフされる。ゲート信号ＧＨのハイレベル期間においてトランジスタＭＨはオン状態となり、ゲート信号ＧＨのローレベル期間においてトランジスタＭＨはオフ状態となる。同様に、ゲート信号ＧＬのハイレベル期間においてトランジスタＭＬはオン状態となり、ゲート信号ＧＬのローレベル期間においてトランジスタＭＬはオフ状態となる。

基本的には、トランジスタＭＨ及びＭＬが交互にオン、オフされるが、トランジスタＭＨ及びＭＬが共にオフ状態に維持されることもある。即ち、出力段回路ＭＭの状態は、出力ハイ状態、出力ロー状態及び両オフ状態（Ｈｉ－Ｚ状態）の何れかとなる。出力ハイ状態では、トランジスタＭＨがオン状態であって且つトランジスタＭＬがオフ状態である。出力ロー状態では、トランジスタＭＨがオフ状態であって且つトランジスタＭＬがオン状態である。両オフ状態では、トランジスタＭＨ及びＭＬが共にオフ状態である。トランジスタＭＨ及びＭＬが同時にオン状態とされることは無い。スイッチング制御回路１１によるスイッチング制御において、トランジスタＭＨ及びＭＬを交互にオン、オフするとは、出力ロー状態及び出力ハイ状態間の遷移の間に、デッドタイム等を考慮した両オフ状態が介在することを含む概念である。尚、トランジスタＭＨ及びＭＬの内、少なくとも一方は電源制御装置１０の外部に設けられていても良い。出力段回路ＭＭの全体が電源制御装置１０の外部に設けられることもある。

スイッチング制御回路１１は帰還端子ＦＢに接続されて帰還電圧Ｖｆｂを受ける。スイッチング制御回路１１は、ドライバ１４及び１５と協働して、帰還電圧Ｖｆｂに基づきゲート信号ＧＨ及びＧＬのレベル制御を通じトランジスタＭＨ及びＭＬの夫々のオン／オフ状態を制御し、これによって出力端子ＯＵＴに所望の出力電圧Ｖｏｕｔを発生させる。スイッチング制御回路１１は帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ１と一致するように、パルス幅変調方式にて出力段回路ＭＭの出力デューティを調整する。“Ｖｆｂ＝Ｖｒｅｆ１”が成立するとき、出力電圧Ｖｏｕｔの値は目標電圧Ｖｔｇの値と一致する。出力デューティとは、出力段回路ＭＭが出力ハイ状態となる期間と出力段回路ＭＭが出力ロー状態となる期間との和に対する、出力段回路ＭＭが出力ハイ状態となる期間の比を表す。基準電圧Ｖｒｅｆ１は所定の正の直流電圧値を持つ。電源制御装置１０には入力電圧Ｖｉｎ又は電源電圧ＶＤＤに基づき１以上の基準電圧を生成する基準電圧生成回路（不図示）が設けられる。基準電圧Ｖｒｅｆ１及び後述の任意の基準電圧は基準電圧生成回路にて生成される。

スイッチング制御回路１１にはＰＷＭ回路１２及びロジック回路１３が設けられる。ＰＷＭ回路１２に対して帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ１が入力される。ＰＷＭ回路１２は帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ１と一致するように（換言すれば、帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ１間の誤差がゼロに向かうように）、パルス幅変調信号である制御信号Ｓｐｗｍを生成してロジック回路１３に出力する。スイッチング制御回路１１にてスイッチング制御が行われる期間において、ロジック回路１３は制御信号Ｓｐｗｍに応じた駆動指示信号ＩＮＨ及びＩＮＬを出力する。ロジック回路１３からの駆動指示信号ＩＮＨはハイサイドドライバ１４に供給される。ロジック回路１３からの駆動指示信号ＩＮＬはローサイドドライバ１５に供給される。

ハイサイドドライバ１４はブート配線Ｗ＿ｂｏｏｔとトランジスタＭＨのゲート及びソースに接続される。ブート配線Ｗ＿ｂｏｏｔはブート端子ＢＯＯＴに接続される。ブート配線Ｗ＿ｂｏｏｔ及びブート端子ＢＯＯＴに加わる電圧をブート電圧Ｖｂｏｏｔと称する。ハイサイドドライバ１４は、トランジスタＭＨのソース電位を基準に（従ってスイッチ電圧Ｖｓｗの電位を基準に）ハイレベル又はローレベルのゲート信号ＧＨをトランジスタＭＨのゲートに供給することでトランジスタＭＨのゲートを駆動し、これによってトランジスタＭＨの状態をオン又はオフに設定する。ブート電圧Ｖｂｏｏｔ、スイッチ電圧Ｖｓｗは、夫々、ハイサイドドライバ１４における高電位側の電源電圧、低電位側の電源電圧として機能する。ローサイドドライバ１５は電源電圧ＶＤＤの印加端とトランジスタＭＬのゲート及びソースに接続される。ローサイドドライバ１５は、トランジスタＭＬのソース電位（従ってグランド電位を基準に）を基準にハイレベル又はローレベルのゲート信号ＧＬをトランジスタＭＬのゲートに供給することでトランジスタＭＬのゲートを駆動し、これによってトランジスタＭＬの状態をオン又はオフに設定する。

図２に信号Ｓｐｗｍ、ＩＮＨ、ＩＮＬ、ＧＨ及びＧＬの関係を示す。信号Ｓｐｗｍ、ＩＮＨ及びＩＮＬは、ハイレベル又はローレベルの何れかのレベルを持つ二値信号である。信号Ｓｐｗｍ、ＩＮＨ及びＩＮＬにおいて、ハイレベルは電源電圧ＶＤＤの電位を持ち、ローレベルはグランド電位を持つ。ゲート信号ＧＨ及びＧＬの夫々もハイレベル又はローレベルを有する。ゲート信号ＧＨのハイレベルはブート電圧Ｖｂｏｏｔの電位を有し、ゲート信号ＧＨのローレベルはスイッチ電圧Ｖｓｗの電位を有する。ゲート信号ＧＬのハイレベルは電源電圧ＶＤＤの電位を有し、ゲート信号ＧＬのローレベルはグランド電位を有する。

スイッチング制御回路１１にてスイッチング制御が行われるとき、ロジック回路１３は、制御信号Ｓｐｗｍのハイレベル期間にて駆動指示信号ＩＮＨをハイレベルに設定する一方で駆動指示信号ＩＮＬをローレベルに設定し、制御信号Ｓｐｗｍのローレベル期間にて駆動指示信号ＩＮＨをローレベルに設定する一方で駆動指示信号ＩＮＬをハイレベルに設定する。ハイサイドドライバ１４は、駆動指示信号ＩＮＨのハイレベル期間においてハイレベルのゲート信号ＧＨをトランジスタＭＨのゲートに供給することでトランジスタＭＨをオン状態に設定し、駆動指示信号ＩＮＨのローレベル期間においてローレベルのゲート信号ＧＨをトランジスタＭＨのゲートに供給することでトランジスタＭＨをオフ状態に設定する。ローサイドドライバ１５は、駆動指示信号ＩＮＬのハイレベル期間においてハイレベルのゲート信号ＧＬをトランジスタＭＬのゲートに供給することでトランジスタＭＬをオン状態に設定し、駆動指示信号ＩＮＬのローレベル期間においてローレベルのゲート信号ＧＬをトランジスタＭＬのゲートに供給することでトランジスタＭＬをオフ状態に設定する。

尚、実際には、出力段回路ＭＭの状態を出力ロー状態から出力ハイ状態に遷移させる際に、微小なデッドタイムだけ両オフ状態を経てから出力ハイ状態に遷移するよう、ロジック回路１３にて駆動指示信号ＩＮＨ及びＩＮＬのレベル変化タイミングが調整される。出力段回路ＭＭの状態を出力ハイ状態から出力ロー状態に遷移させる際も同様であるが、説明の便宜上及び簡略化上、ここでは、デッドタイムの存在を無視する。また厳密には、駆動指示信号ＩＮＨがローレベルからハイレベルに切り替わった後、ハイサイドドライバ１４の駆動能力及びトランジスタＧＨの入力容量等に応じた時間をかけてゲート信号ＧＨがローレベルからハイレベルに切り替わるが、ここでは、説明の簡略化上、そのような時間の存在をゼロとみなして無視する。ゲート信号ＧＨのハイレベルからローレベルへの切り替わりも同様であり、ゲート信号ＧＬにおけるハイレベル及びローレベル間の切り替わりも同様である。

逆流検出回路１６（図１参照）は、トランジスタＭＬのオン期間中に逆流電流の有無を検出して、その検出結果を示す逆流検出信号Ｓｒｖｓを生成する。逆流検出信号Ｓｒｖｓはロジック回路１３に供給される。逆流電流とは、出力端子ＯＵＴからコイルＬ１、スイッチ端子ＳＷ及びトランジスタＭＬを介してグランドに流れ込む電流であり、負のコイル電流ＩＬに相当する。スイッチング制御の実行期間において、ロジック回路１３は、逆流電流が検知されたときにトランジスタＭＬをオンからオフに切り替えて逆流電流を遮断することで軽負荷時の効率を向上させることができる。

モニタ回路１７は、スイッチ電圧Ｖｓｗから見たブート電圧Ｖｂｏｏｔの高さを監視し、その監視結果を示す保護信号Ｓ＿ＵＶＬＯを出力する。保護信号Ｓ＿ＵＶＬＯはブート電圧Ｖｂｏｏｔに関わる低電圧保護信号である。モニタ回路１７からの保護信号Ｓ＿ＵＶＬＯはロジック回路１３に入力される。以下では、スイッチ電圧Ｖｓｗから見たブート電圧Ｖｂｏｏｔの高さを監視対象電圧Ｖｍｎｔと称する。故に“Ｖｍｎｔ＝Ｖｂｏｏｔ－Ｖｓｗ”である。

図３に監視対象電圧Ｖｍｎｔと保護信号Ｓ＿ＵＶＬＯとの関係を示す。保護信号Ｓ＿ＵＶＬＯはハイレベル又はローレベルを持つ二値信号である。ハイレベルの保護信号Ｓ＿ＵＶＬＯは電源電圧ＶＤＤの電位を持ち、ローレベルの保護信号Ｓ＿ＵＶＬＯはグランド電位を持つ。モニタ回路１７において、各々に正の電圧値を持つ閾電圧Ｖｔｈ＿ＵＶＬＯ及びヒステリシス幅ΔＨＹＳが予め設定される。モニタ回路１７は監視対象電圧Ｖｍｎｔを閾電圧Ｖｔｈ＿ＵＶＬＯと比較する機能を持つ。モニタ回路１７は、“Ｖｍｎｔ＜Ｖｔｈ＿ＵＶＬＯ－ΔＨＹＳ”の成立期間においてハイレベルの保護信号Ｓ＿ＵＶＬＯを出力する。電圧（Ｖｔｈ＿ＵＶＬＯ－ΔＨＹＳ）は、閾電圧Ｖｔｈ＿ＵＶＬＯよりヒステリシス幅ΔＨＹＳだけ低い電圧を指す。保護信号Ｓ＿ＵＶＬＯがハイレベルを有する状態を起点に監視対象電圧Ｖｍｎｔが増大することで、“Ｖｍｎｔ＜Ｖｔｈ＿ＵＶＬＯ”の成立状態から“Ｖｔｈ＿ＵＶＬＯ＜Ｖｍｎｔ”又は“Ｖｔｈ＿ＵＶＬＯ≦Ｖｍｎｔ”の成立状態に切り替わると、モニタ回路１７は保護信号Ｓ＿ＵＶＬＯのレベルをハイレベルからローレベルに切り替える。保護信号Ｓ＿ＵＶＬＯがローレベルを有する状態を起点に監視対象電圧Ｖｍｎｔが低下することで、“Ｖｔｈ＿ＵＶＬＯ－ΔＨＹＳ＜Ｖｍｎｔ”の成立状態から“Ｖｍｎｔ＜Ｖｔｈ＿ＵＶＬＯ－ΔＨＹＳ”又は“Ｖｍｎｔ≦Ｖｔｈ＿ＵＶＬＯ－ΔＨＹＳ”の成立状態に切り替わると、モニタ回路１７は保護信号Ｓ＿ＵＶＬＯのレベルをローレベルからハイレベルに切り替える。このように、モニタ回路１７にヒステリシス特性を設けることが望ましいが、ヒステリシス幅ΔＨＹＳをゼロとすることも可能である。ロジック回路１３は、保護信号Ｓ＿ＵＶＬＯがローレベルを有する期間のみにおいてスイッチング制御を行うよう構成され、保護信号Ｓ＿ＵＶＬＯのハイレベル期間においてスイッチング制御を禁止する。

軽負荷検出コンパレータ１８（図１参照）は軽負荷状態を検出するための比較器である。軽負荷状態とは、負荷電流Ｉｏｕｔが比較的小さい状態に相当する。軽負荷検出コンパレータ１８は、自身の非反転入力端子に入力される帰還電圧Ｖｆｂと自身の反転入力端子に入力される基準電圧Ｖｒｅｆ２とを比較して、その比較結果を示すスリープ信号ＳＬＰを出力する。この比較においてはヒステリシスが設定されている。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２よりも低くスリープ信号ＳＬＰがローレベルである状態を起点として、コンパレータ１８は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２よりも高くなるとハイレベルのスリープ信号ＳＬＰを出力し、その後、帰還電圧Ｖｆｂが電圧（Ｖｒｅｆ２－ΔＨＹＳ２）よりも低くなるとスリープ信号ＳＬＰのレベルをハイレベルからローレベルに切り替える。電圧（Ｖｒｅｆ２－ΔＨＹＳ２）は基準電圧Ｖｒｅｆ２よりも正のヒステリシス電圧ΔＨＹＳ２だけ低い電圧である。

基準電圧Ｖｒｅｆ１と比べて電圧（Ｖｒｅｆ２－ΔＨＹＳ２）の方が高くて良い。そうすると、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ１と一致しているときに出力電圧Ｖｏｕｔが所定の目標電圧Ｖｔｇにて安定化されるのであるから、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇを相応に超えているときに限り、スリープ信号ＳＬＰがハイレベルとなる。但し、基準電圧Ｖｒｅｆ１と電圧（Ｖｒｅｆ２－ΔＨＹＳ２）とが一致していても良い。

スリープ信号ＳＬＰはロジック回路１３に与えられる。ロジック回路１３は、後述の指令信号ＳＷ＿ＥＮがハイレベルを有するとの前提の下、スリープ信号ＳＬＰに基づき自身を含むスイッチング制御回路１１の動作モード（以下単に動作モードと称する）を通常モード又はスリープモードに設定できる。図４に、出力電圧Ｖｏｕｔ、帰還電圧Ｖｆｂ、スリープ信号ＳＬＰ、スイッチング制御及び動作モードの関係の例を示す。出力電圧Ｖｏｕｔが所定電圧Ｖｔｈ＿ＳＬＰと一致するときに帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２と一致し、且つ、出力電圧Ｖｏｕｔが電圧（Ｖｔｈ＿ＳＬＰ－ΔＨＹＳ３）と一致するときに帰還電圧Ｖｆｂが電圧（Ｖｒｅｆ２－ΔＨＹＳ２）と一致するものとする。ヒステリシス幅ΔＨＹＳ２及びΔＨＹＳ３は共に正の所定電圧値を持つ。電圧（Ｖｔｈ＿ＳＬＰ－ΔＨＹＳ３）は所定電圧Ｖｔｈ＿ＳＬＰよりヒステリシス幅ΔＨＹＳ３だけ低い電圧を表す。ここで “Ｖｔｇ＜Ｖｔｈ＿ＳＬＰ－ΔＨＹＳ３＜Ｖｔｈ＿ＳＬＰ”である。但し、“Ｖｔｈ＿ＳＬＰ－ΔＨＹＳ３＝Ｖｔｇ”であり得る。

電源制御装置１０の起動を経て出力電圧Ｖｏｕｔが目標電圧Ｖｔｇに達した後、負荷電流Ｉｏｕｔが十分に大きい状態を起点に動作モードの切り替えを説明する。負荷電流Ｉｏｕｔが相応に大きく、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇにて安定化している安定化状態ではスリープ信号ＳＬＰがローレベルにある。後述の指令信号ＳＷ＿ＥＮがハイレベルを有するとの前提の下、安定化状態においてローレベルのスリープ信号ＳＬＰに基づきロジック回路１３は動作モードを通常モードに設定する。通常モードでは信号Ｓｐｗｍに基づき上述のスイッチング制御が実行される。

安定化状態から軽負荷状態に移行した後、ローレベルのスリープ信号ＳＬＰに基づきスイッチング制御が継続されると、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇを超えて上昇して所定電圧Ｖｔｈ＿ＳＬＰに達することで、スリープ信号ＳＬＰにライズエッジが生じる。ロジック回路１３は、スリープ信号ＳＬＰのライズエッジを契機に動作モードを通常モードからスリープモードに切り替える。スリープモードにおいて、ロジック回路１３は、スイッチング制御を停止させるスリープ制御（スイッチング停止制御）を行う。スリープモードにおけるスイッチング制御の停止では、制御信号Ｓｐｗｍに依らず、ゲート信号ＧＨ及びＧＬの双方をローレベルに維持することでトランジスタＭＨ及びＭＬの双方をオフ状態に維持する。

その後、出力電圧Ｖｏｕｔが電圧（Ｖｔｈ＿ＳＬＰ－ΔＨＹＳ３）を下回るまで低下するとスリープ信号ＳＬＰにフォールエッジが生じる。後述の指令信号ＳＷ＿ＥＮがハイレベルを有するとの前提の下、ロジック回路１３は、スリープ信号ＳＬＰのフォールエッジを契機に動作モードをスリープモードから通常モードに切り替える。この際、軽負荷状態が維持されているならば、通常モードへの切り替えに伴ってスイッチング制御が再開されるものの、短時間で出力電圧Ｖｏｕｔが所定電圧Ｖｔｈ＿ＳＬＰに達することになる。結果、軽負荷状態が維持されている間は、スイッチング制御の停止及び再開が繰り返されて出力電圧Ｖｏｕｔが概ね電圧Ｖｔｈ＿ＳＬＰ及び電圧（Ｖｔｈ＿ＳＬＰ－ΔＨＹＳ３）間を往復することになる。このような制御により、軽負荷時にスイッチング制御が間欠的に実行されることになりスイッチングロスの低減を通じて効率の向上が図られる。尚、ロジック回路１３はスリープモードにおいてスイッチング制御回路１１内の幾つかの回路の動作を停止させることで消費電力の削減を図って良い。

スイッチング管理回路１９（図１参照）は、スイッチング制御の実行又は停止を指令する指令信号ＳＷ＿ＥＮをスイッチング制御回路１１に供給する。指令信号ＳＷ＿ＥＮは、スリープ信号ＳＬＰと同様、ハイレベル又はローレベルを有する二値信号である。ハイレベルの指令信号ＳＷ＿ＥＮはスイッチング制御の実行を指令する実行指令信号として機能し、ローレベルの指令信号ＳＷ＿ＥＮはスイッチング制御の停止を指令する停止指令信号として機能する。スイッチング管理回路１９はスリープ信号ＳＬＰに基づいて指令信号ＳＷ＿ＥＮを生成して良く、この場合、スリープ信号ＳＬＰの反転信号が指令信号ＳＷ＿ＥＮであって良い。或いは、電源制御装置１０の外部から電源制御装置１０に供給されたイネーブル信号に基づき指令信号ＳＷ＿ＥＮのレベルが決定されても良い。当該イネーブル信号は電源制御装置１０の外部端子に含まれるイネーブル端子への入力信号であっても良い。スリープ信号ＳＬＰと上記イネーブル信号の組み合わせから指令信号ＳＷ＿ＥＮのレベルが決定されても良い。更に或いは、電源制御装置１０の外部装置から電源制御装置１０に供給されるコマンド信号に基づき指令信号ＳＷ＿ＥＮのレベルが決定されても良い。

指令信号ＳＷ＿ＥＮのローレベル期間においてロジック回路１３は出力段回路ＭＭを両オフ状態に維持する。ロジック回路１３は指令信号ＳＷ＿ＥＮのハイレベル期間においてのみ出力段回路ＭＭのスイッチング制御を行い得る。即ち指令信号ＳＷ＿ＥＮがハイレベルを有し且つスリープ信号ＳＬＰがローレベルを有する期間において、ＰＷＭ回路１２はＰＷＭ周波数を有する制御信号Ｓｐｗｍを生成及び出力し、当該制御信号Ｓｐｗｍを受けてロジック回路１３は出力段回路ＭＭのスイッチング制御を行う。指令信号ＳＷ＿ＥＮがハイレベルを有していてもスリープ信号ＳＬＰがハイレベルを有する期間では、図４を参照して説明したように、スイッチング制御が停止されて出力段回路ＭＭは両オフ状態に保たれる。尚、指令信号ＳＷ＿ＥＮのローレベル期間においてＰＷＭ回路１２は制御信号Ｓｐｗｍをローレベルに維持するものとする。

以下、第１実施形態及び後述の他の実施形態において、特に記述なき限り、スリープ信号ＳＬＰはローレベルを有するものとする。

ダイオードＤｂｏｏｔのアノードは電源電圧ＶＤＤの印加端に接続されて電源電圧ＶＤＤの供給を受ける。ダイオードＤｂｏｏｔのカソードはブート配線Ｗ＿ｂｏｏｔに接続される。このため、トランジスタＭＬのオン期間においてダイオードＤｂｏｏｔが導通し、電源電圧ＶＤＤの印加端からダイオードＤｂｏｏｔ及びブート端子ＢＯＯＴを通じてブートコンデンサＣｂｏｏｔに充電電流が供給される。トランジスタＭＬのオフ期間においてダイオードＤｂｏｏｔは非導通である。ブートコンデンサＣｂｏｏｔへの充電電流の供給によりブートコンデンサＣｂｏｏｔの両端間電圧は増大する。但し、ブートコンデンサＣｂｏｏｔの両端間電圧の上限は電圧（ＶＤＤ－Ｖｆ）である。ＶｆはダイオードＤｂｏｏｔの順方向電圧を表す。ブートコンデンサＣｂｏｏｔ及びダイオードＤｂｏｏｔを含んで構成されるブートストラップ回路の設置により、スイッチング制御が継続実行されている期間では、電圧（Ｖｂｏｏｔ－Ｖｓｗ）の大きさは概ね電圧（ＶＤＤ－Ｖｆ）の大きさ程度に保たれる。電圧（ＶＤＤ－Ｖｆ）はトランジスタＭＨのゲート閾値電圧よりも十分に大きいため、トランジスタＭＨを適正に駆動できる。

ダイオードＤｂｏｏｔは、トランジスタＭＬのオン期間において導通しスイッチ端ＳＷを低電位側にしてブートコンデンサＣｂｏｏｔに充電電流を供給する整流素子として機能する。当該整流素子としてダイオードＤｂｏｏｔの代わりにＭＯＳＦＥＴから成るスイッチング素子を用いるようにしても良い。即ち例えば、当該整流素子としてダイオードＤｂｏｏｔの代わりに、電源電圧ＶＤＤの印加端に接続されたドレイン及びブート配線Ｗ＿ｂｏｏｔに接続されたソースを有するＰチャネル型のＭＯＳＦＥＴを設けておいても良い。この場合、ロジック回路１３は、トランジスタＭＬのオン期間においてのみ整流素子としてのＭＯＳＦＥＴがオンとなるよう、当該ＭＯＳＦＥＴのオン、オフを制御すれば良い。

図５にＰＷＭ回路１２の構成例を概略的に示す。図５のＰＷＭ回路１２は、主要な構成要素として、エラーアンプ３１と、差動アンプ３２と、ランプ電圧生成回路３３と、コンパレータ（ＰＷＭコンパレータ）３４と、を備える。エラーアンプ３１及び差動アンプ３２は電流出力型のトランスコンダクタンスアンプである。

エラーアンプ３１の反転入力端子は帰還端子ＦＢに接続されて帰還電圧Ｖｆｂの供給を受ける。エラーアンプ３１の非反転入力端子には所定の基準電圧Ｖｒｅｆ１が供給される。エラーアンプ３１は帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ１間の差分に応じた誤差電圧Ｖｅｒｒを配線３５に発生させる。エラーアンプ３１は、“Ｖｆｂ＜Ｖｒｅｆ１”の成立時には自身の出力端子から配線３５に向けて電流を出力することで誤差電圧Ｖｅｒｒを上昇させ、“Ｖｆｂ＞Ｖｒｅｆ１”の成立時には配線３５から自身の出力端子に向けて電流を引き込むことで誤差電圧Ｖｅｒｒを低下させる。特に図示しないが、配線３５及びグランド間には誤差電圧Ｖｅｒｒの位相を補償する位相補償回路が設けられる。

電源制御装置１０に設けられた電流センサ（不図示）によりコイル電流ＩＬが検出されてコイル電流ＩＬの値を示す電流検出信号Ｉｓｎｓを生成される。電流検出信号Ｉｓｎｓは電圧信号であるため、電流検出信号Ｉｓｎｓが表す電圧を、電圧Ｉｓｎｓと称することがある。例えば電流センサは、トランジスタＭＬのソースとグランド端子ＧＮＤとの間に設けられたセンス抵抗を有し、トランジスタＭＬのオン期間においてセンス抵抗の電圧降下をサンプリングすることで電圧Ｉｓｎｓを生成する。即ち、トランジスタＭＬに流れる電流を検出することを通じてコイル電流ＩＬを検出することができる。但し、電流センサは、トランジスタＭＨに流れる電流を検出することを通じて又はコイルＬ１に流れる電流を直接検出することを通じて電圧Ｉｓｎｓを生成するようにしても良い。

差動アンプ３２は、反転入力端子、非反転入力端子及び出力端子を備える。差動アンプ３２の出力端子は配線３６に接続される。差動アンプ３２の非反転入力端子は配線３５に接続されて誤差電圧Ｖｅｒｒの供給を受け、差動アンプ３２の反転入力端子には電圧Ｉｓｎｓが供給される。差動アンプ３２は誤差電圧Ｖｅｒｒ及び電圧Ｉｓｎｓ間の差分に応じた対比電圧Ｖｃを配線３６に発生させる。差動アンプ３２は、“Ｉｓｎｓ＜Ｖｅｒｒ”の成立時には自身の出力端子から配線３６に向けて電流を出力することで対比電圧Ｖｃを上昇させ、“Ｉｓｎｓ＞Ｖｅｒｒ”の成立時には配線３６から自身の出力端子に向けて電流を引き込むことで対比電圧Ｖｃを低下させる。特に図示しないが、配線３６及びグランド間には対比電圧Ｖｃの位相を補償する位相補償回路が設けられる。

ランプ電圧生成回路３３は、所定のＰＷＭ周期にて周期的に電圧値が変化するランプ電圧Ｖｒａｍｐを生成する。ＰＷＭ周期はＰＷＭ周波数の逆数に相当する。ランプ電圧Ｖｒａｍｐは、例えば三角波又はのこぎり波の電圧波形を持つ。ランプ電圧Ｖｒａｍｐの変動の周期がＰＷＭ周期である。ここでは図６に示す如く、各ＰＷＭ周期において、ランプ電圧Ｖｒａｍｐは、下限電圧値Ｖｒａｍｐ＿ＭＩＮを起点に時間経過と共に線型的に単調増加し、上限電圧値Ｖｒａｍｐ＿ＭＡＸに達すると瞬時に下限電圧値Ｖｒａｍｐ＿ＭＩＮに戻るものとする。“Ｖｒａｍｐ＿ＭＩＮ＜Ｖｒａｍｐ＿ＭＡＸ”が成立する。

コンパレータ３４の非反転入力端子は配線３６に接続されて対比電圧Ｖｃの供給を受ける。コンパレータ３４の反転入力端子にはランプ電圧Ｖｒａｍｐが供給される。コンパレータ３４は、対比電圧Ｖｃをランプ電圧Ｖｒａｍｐと比較して比較結果を示す制御信号Ｓｐｗｍを出力する。制御信号Ｓｐｗｍは、対比電圧Ｖｃがランプ電圧Ｖｒａｍｐよりも高い期間においてハイレベルを有し、対比電圧Ｖｃがランプ電圧Ｖｒａｍｐよりも低い期間においてローレベルを有する。

図５のＰＷＭ回路１２を有する電源制御装置１０では、出力電圧Ｖｏｕｔとコイル電流ＩＬの双方に基づき出力帰還制御を行う電流モード制御方式が採用される。コイル電流ＩＬに応じた電圧Ｉｓｎｓが差動アンプ３２に帰還入力されており、差動アンプ３２の作用により、誤差電圧Ｖｅｒｒが上昇するとコイル電流ＩＬが増大し、誤差電圧Ｖｅｒｒが低下するとコイル電流ＩＬが減少する。図５の回路構成は例に過ぎず、電源制御装置１０において様々な制御方式（例えば電圧モード制御方式、パルス周波数変調方式、コンスタントオンタイム制御方式）が採用されて良い。

上述のブートストラップ回路の設置により、スイッチング制御が継続実行されている期間では、電圧（Ｖｂｏｏｔ－Ｖｓｗ）の大きさが概ね電源電圧ＶＤＤの大きさ程度に保たれる。しかしながら、スイッチング電源装置１では、出力段回路ＭＭが比較的長い時間に亘って両オフ状態とされる場合がある。出力段回路ＭＭが両オフ状態とされる期間中においてブートコンデンサＣｂｏｏｔの放電が進むことでブート電圧Ｖｂｏｏｔの低下度合いが大きくなると、トランジスタＭＨを適正に駆動できなくなる。ブート電圧Ｖｂｏｏｔの低下はハイサイドドライバ１４の動作速度の低下をもたらし、ハイサイドドライバ１４の動作速度低下は、トランジスタＭＨのターンオフの遅延を通じ、トランジスタＭＨ及びＭＬの同時オンによる貫通電流を発生させ得る。

その対策として、ブートコンデンサＣｂｏｏｔが必要な程度に充電されているかを確認する機能を、モニタ回路１７に担わせる。即ちロジック回路１３は、スイッチング制御を開始するにあたり、スイッチング制御の開始前に出力段回路ＭＭを出力ロー状態に設定し、電圧（Ｖｂｏｏｔ－Ｖｓｗ）に相当する監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達したことを示す信号、即ちローレベルの保護信号Ｓ＿ＵＶＬＯがモニタ回路１７から出力されるまでスイッチング制御の実行を待機する。そして、ローレベルの保護信号Ｓ＿ＵＶＬＯをモニタ回路１７から受けた後に、ロジック回路１３はスイッチング制御を開始する。

第１実施形態は以下の実施例ＥＸ１＿１～ＥＸ１＿５を含む。実施例ＥＸ１＿１～ＥＸ１＿５において、監視対象電圧Ｖｍｎｔに基づく動作に関わる詳細な構成例及び動作例等を説明する。第１実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ１＿１～ＥＸ１＿５に適用される。但し、各実施例において、第１実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ１＿１～ＥＸ１＿５の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。

＜＜実施例ＥＸ１＿１＞＞
実施例ＥＸ１＿１を説明する。図７に、実施例ＥＸ１＿１に係り、スイッチング制御が開始される近辺のタイミングチャートを示す。図７には、上方から下方に向けて、指令信号ＳＷ＿ＥＮ、制御信号Ｓｐｗｍ、ゲート信号ＧＨ、ゲート信号ＧＬ、スイッチ電圧Ｖｓｗ、コイル電流ＩＬ、監視対象電圧Ｖｍｎｔ、保護信号Ｓ＿ＵＶＬＯ、出力電圧Ｖｏｕｔの波形が示される。時間の進行につれて時刻ｔ_Ａ１、ｔ_Ａ２、ｔ_Ａ３が、この順番で訪れる。時刻ｔ_Ａ１より前において指令信号ＳＷ＿ＥＮは長時間に亘ってローレベルに維持される。時刻ｔ_Ａ１の直前において、コイル電流ＩＬは０Ａ（ゼロアンペア）であって且つ出力電圧Ｖｏｕｔは０Ｖ（ゼロボルト）であり、また監視出力電圧Ｖｍｎｔは十分に低いため、保護信号Ｓ＿ＵＶＬＯはハイレベルを有する。実施例ＥＸ＿１に係るスイッチング制御回路１１は、ブートコンデンサＣｂｏｏｔを充電させる制御として充電制御ＣＣ１を実行する。充電制御ＣＣ１の意義は、後述の実施例ＥＸ１＿２に係る充電制御ＣＣ２との対比において明らかとなる。

時刻ｔ_Ａ１において指令信号ＳＷ＿ＥＮにライズエッジが生じる。指令信号ＳＷ＿ＥＮのライズエッジに応答して、ＰＷＭ回路１２はＰＷＭ周波数を有する制御信号Ｓｐｗｍの生成及び出力動作を開始する。図７の例では、時刻ｔ_Ａ１にて制御信号Ｓｐｗｍにライズエッジが生じる。実施例ＥＸ１＿１に係るロジック回路１３は、指令信号ＳＷ＿ＥＮのライズエッジに応答し、時刻ｔ_Ａ１にて出力段回路ＭＭを両オフ状態から出力ロー状態に切り替える。出力段回路ＭＭが出力ロー状態とされることでブートコンデンサＣｂｏｏｔの充電により監視対象電圧Ｖｍｎｔが上昇してゆき、時刻ｔ_Ａ２にて監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達することで保護信号Ｓ＿ＵＶＬＯにフォールエッジが発生する。尚、監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達するとは、“Ｖｍｎｔ＜Ｖｔｈ＿ＵＶＬＯ”の成立状態から“Ｖｍｎｔ＞Ｖｔｈ＿ＵＶＬＯ”又は“Ｖｍｎｔ≧Ｖｔｈ＿ＵＶＬＯ”の成立状態に遷移することを指す。

保護信号Ｓ＿ＵＶＬＯのフォールエッジを受けてロジック回路１３はスイッチング制御の実行を許可する状態（換言すれば出力段回路ＭＭを出力ハイ状態に設定することを許可する状態）に至り、以後、ＰＷＭ周波数を有する制御信号Ｓｐｗｍに応じて出力段回路ＭＭに対するスイッチング制御を実行する。図７の例では、時刻ｔ_Ａ２にて制御信号Ｓｐｗｍはローレベルを有しており、制御信号Ｓｐｗｍにおける次回のライズエッジは時刻ｔ_Ａ３にて発生する。故にロジック回路１３は、保護信号Ｓ＿ＵＶＬＯのフォールエッジに応答して時刻ｔ_Ａ２にて出力段回路ＭＭを出力ロー状態から両オフ状態に切り替えた後、時刻ｔ_Ａ３における制御信号Ｓｐｗｍのライズエッジを契機に出力段回路ＭＭを両オフ状態から出力ハイ状態に切り替え、以後、制御信号Ｓｐｗｍに従ったスイッチング制御を継続実行する。

実施例ＥＸ１＿１に係るロジック回路１３は、指令信号ＳＷ＿ＥＮのライズエッジを受けると、逆流電流の発生有無に依らず（従って逆流検出信号Ｓｒｖｓに依らず）保護信号Ｓ＿ＵＶＬＯにフォールエッジが発生するまで出力段回路ＭＭを出力ロー状態に保つ。このため、出力電圧Ｖｏｕｔが相応に高い電圧を有した状態において、指令信号ＳＷ＿ＥＮにライズエッジが生じた場合、比較的大きな負のコイル電流ＩＬが発生する場合がある。

図８に、実施例ＥＸ１＿１に係り、スイッチング制御が開始される近辺の他のタイミングチャートを示す。図８には、上方から下方に向けて、指令信号ＳＷ＿ＥＮ、制御信号Ｓｐｗｍ、ゲート信号ＧＨ、ゲート信号ＧＬ、スイッチ電圧Ｖｓｗ、コイル電流ＩＬ、監視対象電圧Ｖｍｎｔ、保護信号Ｓ＿ＵＶＬＯ、出力電圧Ｖｏｕｔの波形が示される。時間の進行につれて時刻ｔ_Ｂ１、ｔ_Ｂ２が、この順番で訪れる。スイッチング制御が実行された後、スイッチング制御回路１１の動作モードがスリープモードに設定されることなどにより、或る程度の時間だけ指令信号ＳＷ＿ＥＮがローレベルに維持され、その後に時刻ｔ_Ｂ１に至る。時刻ｔ_Ｂ１の直前において、コイル電流ＩＬは０Ａ（ゼロアンペア）である。また時刻ｔ_Ｂ１の直前において、監視出力電圧Ｖｍｎｔが十分に低いがために保護信号Ｓ＿ＵＶＬＯはハイレベルを有するが、出力電圧Ｖｏｕｔは目標電圧Ｖｔｇに近い正の電圧を持つ。

時刻ｔ_Ｂ１において指令信号ＳＷ＿ＥＮにライズエッジが生じる。指令信号ＳＷ＿ＥＮのライズエッジに応答して、ＰＷＭ回路１２はＰＷＭ周波数を有する制御信号Ｓｐｗｍの生成及び出力動作を開始する。図８の例では、時刻ｔ_Ｂ１にて制御信号Ｓｐｗｍにライズエッジが生じる。実施例ＥＸ１＿１に係るロジック回路１３は、指令信号ＳＷ＿ＥＮのライズエッジに応答し、時刻ｔ_Ｂ１にて出力段回路ＭＭを両オフ状態から出力ロー状態に切り替える。出力段回路ＭＭが出力ロー状態とされることでブートコンデンサＣｂｏｏｔの充電により監視対象電圧Ｖｍｎｔが上昇してゆき、時刻ｔ_Ｂ２にて監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達することで保護信号Ｓ＿ＵＶＬＯにフォールエッジが発生する。

保護信号Ｓ＿ＵＶＬＯのフォールエッジを受けてロジック回路１３はスイッチング制御の実行を許可する状態（換言すれば出力段回路ＭＭを出力ハイ状態に設定することを許可する状態）に至り、以後、ＰＷＭ周波数を有する制御信号Ｓｐｗｍに応じて出力段回路ＭＭに対するスイッチング制御を実行する。図８の例では、時刻ｔ_Ｂ２にて制御信号Ｓｐｗｍはハイレベルを有しているため、ロジック回路１３は、時刻ｔ_Ｂ２にて制御信号Ｓｐｗｍに従い出力段回路ＭＭを出力ロー状態から出力ハイ状態に切り替える。即ち、ロジック回路１３は時刻ｔ_Ｂ２から出力段回路ＭＭに対するスイッチング制御を再開し、以後、スイッチング制御を継続実行する。

図８の例では、時刻ｔ_Ｂ１から監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達するまで（即ち時刻ｔ_Ｂ２まで）出力段回路ＭＭが出力ロー状態に維持されることから、比較的大きな負のコイル電流ＩＬが発生する。絶対値が過大なコイル電流ＩＬはトランジスタＭＬの保護にとって好ましくない。また大きな負のコイル電流ＩＬに伴う出力電圧Ｖｏｕｔの過度の低下が負荷ＬＤの正常動作に悪影響を及ぼす可能性もある。

尚、実施例ＥＸ１＿１に係るロジック回路１３は、指令信号ＳＷ＿ＥＮのライズエッジを契機に、一定時間（例えば２マイクロ秒）だけ出力段回路ＭＭを出力ロー状態に設定し、その後に制御信号Ｓｐｗｍに応じたスイッチング制御を行うものであっても良い。この際、指令信号ＳＷ＿ＥＮのライズエッジを契機とする出力段回路ＭＭの出力ロー状態により、監視対象電圧Ｖｍｎｔが余裕をもって閾電圧Ｖｔｈ＿ＵＶＬＯに達することが見込まれるよう上記一定時間が予め定められるものとする。この方法によっても、負の大きなコイル電流ＩＬ及び出力電圧Ｖｏｕｔの過度の低下が発生し得る。

＜＜実施例ＥＸ１＿２＞＞
実施例ＥＸ１＿２を説明する。実施例ＥＸ１＿２では、監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達するまでの期間において、過大な負のコイル電流ＩＬが抑制されるよう逆流検出回路１６を利用する。

図９に逆流検出回路１６の構成を示す。図９の逆流検出回路１６はコンパレータ４１と抵抗４２～４４と電流源４５とを備える。抵抗４２は、トランジスタＭＬのオン期間においてトランジスタＭＬに流れる電流、即ち、コイル電流ＩＬを検出するためのセンス抵抗である。尚、図９では、例として、コイル電流ＩＬの極性が正である状況が図示されている（後述の図１０でも同様）。センス抵抗４２の第１端はトランジスタＭＬのソースに接続され、センス抵抗４２の第２端はグランドに接続される。抵抗４３の第１端はセンス抵抗４２の第１端に接続され、抵抗４３の第２端はコンパレータ４１の非反転入力端子に接続される。抵抗４４の第１端はセンス抵抗４２の第２端に接続され（従って図９の構成ではグランドに接続され）、抵抗４４の第２端はノード４６に接続されると共にコンパレータ４１の反転入力端子に接続される。抵抗４３及び４４は互いに同じ抵抗値を持つ。電流源４５は電源電圧ＶＤＤの印加端とノード４６との間に挿入され、電源電圧ＶＤＤの印加端からノード４６に向けて規定のシフト電流Ｉｓｆｔを供給可能に構成される。

ロジック回路１３の制御の下、シフト電流Ｉｓｆｔがシフト電流Ｉｓｆｔ１とシフト電流Ｉｓｆｔ２とで切り替え可能となるよう電流源４５が構成される（図１０参照）。ここで、シフト電流Ｉｓｆｔ１よりもシフト電流Ｉｓｆｔ２の方が大きい。シフト電流Ｉｓｆｔ１はゼロであっても良いし、ゼロに近い微小電流値を有していても良い。シフト電流Ｉｓｆｔ１がゼロである場合にあっては、電流源４５及びノード４６間にスイッチを設けて、スイッチのオン／オフ制御により、電流源４５からノード４６へのシフト電流Ｉｓｈｔがシフト電流Ｉｓｆｔ２又はゼロ間で切り替えられても良い。

トランジスタＭＬのオン期間においてコイルＩＬの大きさ及び極性に応じた電圧降下がセンス抵抗４２の両端間に発生する。コンパレータ４１の非反転入力端子における電圧を電圧Ｖａと称し、コンパレータ４１の反転入力端子における電圧を電圧Ｖｂと称する。コンパレータ４１は電圧Ｖａ及びＶｂを比較し、“Ｖａ＞Ｖｂ”の成立時にはハイレベルの逆流検出信号Ｓｒｖｓを出力し、“Ｖａ＜Ｖｂ”の成立時にはローレベルの逆流検出信号Ｓｒｖｓを出力する。“Ｖａ＝Ｖｂ”の成立時において逆流検出信号Ｓｒｖｓはハイレベル又はローレベルを有する。逆流検出信号ＳｒｖｓはトランジスタＭＬのオン期間においてのみ有意な情報を持ち、トランジスタＭＬのオフ期間において逆流検出信号Ｓｒｖｓは無効である。

図１０を参照し、ロジック回路１３は、ブート電圧Ｖｂｏｏｔに関わるＵＶＬＯ解除期間においてシフト電流Ｉｓｆｔ１をシフト電流Ｉｓｆｔに設定する一方、ブート電圧Ｖｂｏｏｔに関わるＵＶＬＯ有効期間においてシフト電流Ｉｓｆｔ２をシフト電流Ｉｓｆｔに設定する。ＵＶＬＯ有効期間は、監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達しておらず、故に保護信号Ｓ＿ＵＶＬＯがハイレベルを有する期間である。ＵＶＬＯ解除期間は、監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯ以上に高まった後、監視対象電圧Ｖｍｎｔが（電圧Ｖｔｈ＿ＵＶＬＯ－ΔＨＹＳ）以上に維持される期間である。ＵＶＬＯ解除期間における逆流検出信号Ｓｒｖｓを特に逆流検出信号Ｓｒｖｓ１と称し、ＵＶＬＯ有効期間における逆流検出信号Ｓｒｖｓを特に逆流検出信号Ｓｒｖｓ２と称する。後述の図１１の例において、時刻ｔ_Ｃ１から時刻ｔ_Ｃ４の直前までの期間はＵＶＬＯ有効期間に属し、時刻ｔ_Ｃ４以降の期間はＵＶＬＯ解除期間に属する。ＵＶＬＯ有効期間においてスイッチング制御は非実行であり、ＵＶＬＯ解除期間にのみスイッチング制御が実行される。

トランジスタＭＬのオン期間において、コンパレータ４１は、コイル電流ＩＬが負の極性を有し且つコイル電流ＩＬの大きさ（絶対値）が電流閾値Ｉｔｈ以上である場合に、ハイレベルの逆流検出信号Ｓｒｖｓを出力する。トランジスタＭＬのオン期間において、コンパレータ４１は、コイル電流ＩＬが正の極性を有する場合、コイル電流ＩＬがゼロである場合、又は、コイル電流ＩＬが負の極性を有するもののコイル電流ＩＬの大きさ（絶対値）が電流閾値Ｉｔｈ＿ｒｖｓ未満である場合、ローレベルの逆流検出信号Ｓｒｖｓを出力する。シフト電流Ｉｓｆｔをシフト電流Ｉｓｆｔ１及びＩｓｆｔ２間で切り替えることで電流閾値Ｉｔｈも切り替わる。ＵＶＬＯ解除期間、即ち“Ｉｓｆｔ＝Ｉｓｈｔ１”である期間における電流閾値Ｉｔｈは電流閾値Ｉｔｈ１である。ＵＶＬＯ有効期間、即ち“Ｉｓｆｔ＝Ｉｓｈｔ２”である期間における電流閾値Ｉｔｈは電流閾値Ｉｔｈ２である。電流閾値Ｉｔｈ１及びＩｔｈ２は正の値を持ち、電流閾値Ｉｔｈ２の方が電流閾値Ｉｔｈ１よりも大きい。“Ｉｓｆｔ２＞Ｉｓｆｔ１”とすることで“Ｉｔｈ２＞Ｉｔｈ１”が実現される。

ＵＶＬＯ解除期間に属する期間であって且つ出力段回路ＭＭのスイッチング制御が制御信号Ｓｐｗｍに応じて行われる期間において、ロジック回路１３は逆流検出信号Ｓｒｖｓ１のレベルを監視し、トランジスタＭＬがオンに設定されているときに逆流検出信号Ｓｒｖｓ１のライズエッジが生じると逆流抑止動作Ｊ１を実行する。逆流抑止動作Ｊ１においてロジック回路１３は制御信号Ｓｐｗｍのレベルに依らず、即時、出力段回路ＭＭの状態を出力ロー状態から両オフ状態に切り替える。逆流抑止動作Ｊ１の実行後、制御信号Ｓｐｗｍにライズエッジが生じると、ロジック回路１３は出力段回路ＭＭの状態を両オフ状態から出力ハイ状態に切り替える。逆流抑止動作Ｊ１により軽負荷時の効率を向上させることができる。

一方、ＵＶＬＯ有効期間において、ロジック回路１３は逆流検出信号Ｓｒｖｓ２のレベルを監視し、トランジスタＭＬがオンに設定されているときに（即ち出力段回路ＭＭが出力ロー状態に設定されているときに）逆流検出信号Ｓｒｖｓ２のライズエッジが生じると逆流制限動作Ｊ２を実行する。逆流制限動作Ｊ２において、ロジック回路１３は、出力段回路ＭＭの状態を出力ロー状態より両オフ状態に切り替えた後、所定の待機時間Ｔｗ（例えば５０ナノ秒）だけ出力段回路ＭＭを両オフ状態に維持してから出力ロー状態に戻す。これにより、ブートコンデンサＣｂｏｏｔの充電の際に、負の過大なコイル電流ＩＬを抑制できる。

図１１に、実施例ＥＸ１＿２に係り、スイッチング制御が開始される近辺のタイミングチャートを示す。図１１には、上方から下方に向けて、指令信号ＳＷ＿ＥＮ、制御信号Ｓｐｗｍ、ゲート信号ＧＨ、ゲート信号ＧＬ、スイッチ電圧Ｖｓｗ、コイル電流ＩＬ、監視対象電圧Ｖｍｎｔ、保護信号Ｓ＿ＵＶＬＯ、出力電圧Ｖｏｕｔの波形が示される。時間の進行につれて時刻ｔ_Ｃ１、ｔ_Ｃ２、ｔ_Ｃ３、ｔ_Ｃ４が、この順番で訪れる。既に述べたように、時刻ｔ_Ｃ１から時刻ｔ_Ｃ４の直前までの期間はＵＶＬＯ有効期間に属し、時刻ｔ_Ｃ４以降の期間はＵＶＬＯ解除期間に属する（図１０を適宜参照）。

スイッチング制御が実行された後、スイッチング制御回路１１の動作モードがスリープモードに設定されることなどにより、或る程度の時間だけ指令信号ＳＷ＿ＥＮがローレベルに維持され、その後に時刻ｔ_Ｃ１に至る。時刻ｔ_Ｃ１の直前において、コイル電流ＩＬは０Ａ（ゼロアンペア）である。また時刻ｔ_Ｃ１の直前において、監視出力電圧Ｖｍｎｔが十分に低いがために保護信号Ｓ＿ＵＶＬＯはハイレベルを有するが、出力電圧Ｖｏｕｔは目標電圧Ｖｔｇに近い正の電圧を持つ。

時刻ｔ_Ｃ１において指令信号ＳＷ＿ＥＮにライズエッジが生じる。指令信号ＳＷ＿ＥＮのライズエッジに応答して、ＰＷＭ回路１２はＰＷＭ周波数を有する制御信号Ｓｐｗｍの生成及び出力動作を開始する。図１１の例では、時刻ｔ_Ｃ１にて制御信号Ｓｐｗｍにライズエッジが生じる。実施例ＥＸ１＿２に係るロジック回路１３は、指令信号ＳＷ＿ＥＮのライズエッジに応答し、時刻ｔ_Ｃ１にて出力段回路ＭＭを両オフ状態から出力ロー状態に切り替える。出力段回路ＭＭが出力ロー状態とされることでブートコンデンサＣｂｏｏｔの充電により監視対象電圧Ｖｍｎｔが上昇してゆく。一方で、出力電圧Ｖｏｕｔが比較的高い状態にてトランジスタＭＬがオンとされることで負のコイル電流ＩＬが発生し、時刻ｔ_Ｃ１よりコイル電流ＩＬの大きさ（絶対値）が増大してゆく。

監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達する前の時刻ｔ_Ｃ２において、トランジスタＭＬがオンに設定された状態で逆流検出回路１６により特定逆流状態が検出される。特定逆流状態とは、コイル電流ＩＬが負の極性を持ちつつコイル電流ＩＬの大きさ（絶対値）が電流閾値Ｉｔｈ２以上となる状態である。ＵＶＬＯ有効期間において逆流検出信号Ｓｒｖｓ２にライズエッジが生じることが、特定逆流状態の検出（特定逆流状態であるとの検出）に相当する。故に時刻ｔ_Ｃ２において逆流検出信号Ｓｒｖｓ２（図１０参照）にライズエッジが生じる。ロジック回路１３は、出力段回路ＭＭが出力ロー状態に設定された状態において監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達する前に特定逆流状態が検出されると（即ち逆流検出信号Ｓｒｖｓ２にライズエッジが生じると）、上述の逆流制限動作Ｊ２を実行する。故に、ロジック回路１３は、時刻ｔ_Ｃ２にて出力段回路ＭＭの状態を出力ロー状態より両オフ状態に切り替え、その後、所定の待機時間Ｔｗだけ出力段回路ＭＭの状態を両オフ状態に維持してから出力ロー状態に戻す。出力段回路ＭＭの状態が出力ロー状態に戻される時刻が時刻ｔ_Ｃ３である。従って時刻ｔ_Ｃ２及びｔ_Ｃ３間の時間差が待機時間Ｔｗに相当する。

時刻ｔ_Ｃ３にて出力段回路ＭＭの状態が出力ロー状態に戻されることでブートコンデンサＣｂｏｏｔの充電が再開されて監視対象電圧Ｖｍｎｔの上昇が再開する。図１１の例では、時刻ｔ_Ｃ３の後、特定逆流状態が再度検出されることなく、時刻ｔ_Ｃ４にて監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達することで保護信号Ｓ＿ＵＶＬＯにフォールエッジが発生する。保護信号Ｓ＿ＵＶＬＯのフォールエッジを受けてロジック回路１３はスイッチング制御の実行を許可する状態（換言すれば出力段回路ＭＭを出力ハイ状態に設定することを許可する状態）に至り、帰還電圧Ｖｆｂに応じて生成される信号であって且つＰＷＭ周波数を有する制御信号Ｓｐｗｍに基づき出力段回路ＭＭに対するスイッチング制御を開始する。即ち、ロジック回路１３は時刻ｔ_Ｃ４から出力段回路ＭＭに対するスイッチング制御を再開し、以後、スイッチング制御を継続実行する。図１１の例では、時刻ｔ_Ｃ４にて制御信号Ｓｐｗｍはハイレベルを有しているため、ロジック回路１３は時刻ｔ_Ｃ４にて制御信号Ｓｐｗｍに従い出力段回路ＭＭを出力ロー状態から出力ハイ状態に切り替える。

図１１の例では、時刻ｔ_Ｃ２を起点に行われる逆流制限動作Ｊ２によりコイル電流ＩＬの大きさはゼロに向けて減少してゆく。尚、図１１のタイミングチャートでは、時刻ｔ_Ｃ２及びｔ_Ｃ３の期間の前半において負のコイル電流ＩＬがトランジスタＭＨの寄生ダイオードを通じて流れることでスイッチ電圧Ｖｓｗが入力電圧Ｖｉｎと当該寄生ダイオードの順方向電圧の和に等しくなり、その後、時刻ｔ_Ｃ２及びｔ_Ｃ３の期間の後半において“ＩＬ＝０”となることでスイッチ電圧Ｖｓｗが出力電圧Ｖｏｕｔ付近で共振する様子が示される。特定逆流状態の検出後、一定時間（Ｔｗ）を経てトランジスタＭＬを再びオンすると、コイル電流ＩＬの大きさは再び０Ａから増大し始める。このように、逆流制限動作Ｊ２によって負のコイル電流ＩＬの大きさが制限されるため、負のコイル電流ＩＬが過大となることは無くなる。また、ＵＶＬＯ有効期間においてコイル電流ＩＬを時間積分した分の電荷が出力コンデンサＣｏｕｔから引き抜かれることになるが、実施例ＥＸ１＿２（図１１）では実施例ＥＸ１＿１（図８）との比較において逆流に関わるコイル電流ＩＬが小さいため、出力電圧Ｖｏｕｔの低下量を小さく抑えることができる。例えば、実施例ＥＸ１＿１（図８）において負のコイル電流ＩＬの大きさが３Ａまで増大していたとした場合、実施例ＥＸ１＿２（図１１）において電流閾値Ｉｔｈ２を３００ｍＡに設定したとする。そうすると、実施例ＥＸ１＿２では実施例ＥＸ１＿１と比べて、出力電圧Ｖｏｕｔの低下量を１／１０に抑えることができる。

尚、時刻ｔ_Ｃ３の後、監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達する前に、特定逆流状態が再度検出されたならば、ロジック回路１３は２回目の逆流制限動作Ｊ２を実行する。即ち、時刻ｔ_Ｃ３の後、監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達する前に、特定逆流状態が再度検出されたならば、ロジック回路１３は、出力段回路ＭＭの状態を出力ロー状態より再び両オフ状態に切り替え、その後、所定の待機時間Ｔｗだけ出力段回路ＭＭの状態を両オフ状態に維持してから再び出力ロー状態に戻す。３回目以降の逆流制限動作Ｊ２も同様であり、逆流制限動作Ｊ２が行われるたびに、コイル電流ＩＬの大きさがゼロに戻される。

また図１１に示す状況とは異なるが、時刻ｔ_Ｃ１の後、特定逆流状態が一度も検出されることなく監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯまで上昇して保護信号Ｓ＿ＵＶＬＯにフォールエッジが発生したならば、ロジック回路１３は、逆流制限動作Ｊ２を一度も実行することなく、制御信号Ｓｐｗｍに基づく出力段回路ＭＭのスイッチング制御を開始する。

このように、スイッチング制御回路１１は、指令信号ＳＷ＿ＥＮのライズエッジを受けると、“Ｖｍｎｔ＜Ｖｔｈ＿ＵＶＬＯ”の成立状態において出力段回路ＭＭを出力ロー状態に設定した後、監視対象電圧Ｖｍｎｔの上昇を経て監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達するか又は特定逆流状態が検出されるまで出力段回路ＭＭを出力ロー状態に維持する。スイッチング制御回路１１は、出力段回路ＭＭが出力ロー状態に設定された状態において監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達する前に特定逆流状態が検出された場合には、出力段回路ＭＭの状態を出力ロー状態から両オフ状態に切り替え且つ所定の待機時間Ｔｗだけ出力段回路ＭＭを両オフ状態に保ってから出力ロー状態に戻す逆流制限動作Ｊ２を実行する。そしてスイッチング制御回路１１は、監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達することを契機に出力段回路ＭＭを出力ハイ状態に設定することを許可する。このため、監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達した後において、制御信号Ｓｐｗｍに基づくスイッチング制御が開始される。スイッチング制御の開始はスイッチング制御の再開であり得る。

このような方法により、ブートコンデンサＣｂｏｏｔの充電の際に、負の極性を持つ大きなコイル電流ＩＬの発生を抑制できる。大きなコイル電流ＩＬがトランジスタＭＬに流れることが抑制されるため、トランジスタＭＬの保護が図られる。また大きな負のコイル電流ＩＬに伴う出力電圧Ｖｏｕｔの過度の低下が抑制され、出力電圧Ｖｏｕｔの低下による負荷ＬＤへの悪影響も抑制される。

スイッチング制御の実行期間はＵＶＬＯ解除期間に属する。スイッチング制御の実行期間において逆流検出回路１６は、逆流電流（負のコイル電流ＩＬ）の大きさが電流閾値ｔｈ１を超える逆流状態（以下、第１逆流状態と称する）を検出可能である。スイッチング制御回路１１は、スイッチング制御の実行期間にて制御信号Ｓｐｗｍに基づき出力段回路ＭＭを出力ロー状態に設定した後、逆流検出回路１６により第１逆流状態が検出されると制御信号Ｓｐｗｍに依らず出力段回路ＭＭを出力ロー状態から両オフ状態に切り替える逆流抑止動作Ｊ１を実行する。逆流検出回路１６は、第１逆流状態を検出するための回路と共通の回路を用いて、逆流電流（負のコイル電流ＩＬ）の大きさが電流閾値Ｉｔｈ２を超える逆流状態（以下、第２逆流状態と称する）を特定逆流状態として検出可能である。上述したように“Ｉｔｈ１＜Ｉｔｈ２”が成立する。

第１逆流状態の検出に伴う逆流抑止動作Ｊ１により軽負荷時の効率向上が図られる。軽負荷時の効率向上のために設けられる逆流検出回路１６と共通の回路を用い、電流閾値をずらすことで、ブートコンデンサＣｂｏｏｔの充電の際に特定逆流状態（第２逆流状態）を検出することができる。このため、逆流制限動作Ｊ２の実現するために追加すべき回路は非常に少ない（チップコストの増大は軽微で済む）。

軽負荷時の効率向上ためには、第１逆流状態の検出用の電流閾値Ｉｔｈ１を極力ゼロに近づけた方が良い。一方、ＵＶＬＯ有効期間において、ゼロに近い電流閾値を電流閾値Ｉｔｈ２として用いると、トランジスタＭＬをオンにした直後において負のコイル電流ＩＬの大きさ（絶対値）が電流閾値Ｉｔｈ２に達することとなり、ブートコンデンサＣｂｏｏｔの充電が速やかに進まない。このため、電流閾値Ｉｔｈ１から見て電流閾値Ｉｔｈ２を増大方向にずらす。電流源４５を用い抵抗４４に必要な電流を供給することで電流閾値をずらすことができる（図９及び図１０参照）。例えば、抵抗４２及び４４の値を夫々１０ｍΩ及び１ｋΩに設定し、且つ、シフト電流Ｉｓｈｔ２の値を３μＡに設定すれば、電流閾値Ｉｔｈ２は３００ｍＡとなる。抵抗４３の値は電流閾値（Ｉｔｈ１、Ｉｔｈ２）に影響を与えないが、コンパレータ４１に入力される差動信号（電圧Ｖａ、Ｖｂの信号）のインピーダンスを合わせるべく、抵抗４４と同じ抵抗値を持つ抵抗４３を設置しておくことが好ましい。但し、抵抗４３を省略することも可能ではある。

尚、図９の如く、センス抵抗４２をトランジスタＭＬとは別に設けるのではなく、トランジスタＭＬのオン抵抗をセンス抵抗４２として用いるようにしても良い。この場合、抵抗４３の第１端をトランジスタＭＬのドレインに接続すると共に抵抗４３の第２端をコンパレータ４１の非反転入力端子に接続し、且つ、抵抗４４の第１端をトランジスタＭＬのソースに接続すると共に抵抗４４の第２端をコンパレータ４１の反転入力端子に接続すれば良い。

図９の逆流検出回路１６自体は実施例ＥＸ１＿１の電源制御装置１０にも設けられて良い。但し、実施例ＥＸ１＿１ではシフト電流Ｉｓｈｔがシフト電流Ｉｓｈｔ１にて固定されると解される。

上述したように、ハイレベルの指令信号ＳＷ＿ＥＮはスイッチング制御の実行を指令する実行指令信号として機能し、ローレベルの指令信号ＳＷ＿ＥＮはスイッチング制御の停止を指令する停止指令信号として機能する。スイッチング制御回路１１は指令信号ＳＷ＿ＥＮの指令に従う。故に、指令信号ＳＷ＿ＥＮのローレベル期間においてスイッチング制御回路１１はスイッチング制御を停止させる。指令信号ＳＷ＿ＥＮのローレベル期間においてスイッチング制御回路１１は出力段回路ＭＭを両オフ状態にて維持する。スイッチング制御回路１１は、ハイレベルの指令信号ＳＷ＿ＥＮ（スイッチング制御の実行を指令する実行指令信号）を受けてスイッチング制御を開始する場合に、スイッチング制御の開始前にて充電制御を実行する。充電制御とはブートコンデンサＣｂｏｏｔを充電させる制御であり、充電制御において、ロジック回路１３は、出力段回路ＭＭを出力ハイ状態に設定することなく継続的に又は断続的に出力ロー状態に設定する（即ちトランジスタＭＨをオフに維持しつつトランジスタＭＬを継続的に又は断続的にオンに設定する）。充電制御において、出力段回路ＭＭが断続的に出力ロー状態に設定される場合、出力段回路ＭＭの状態は出力ハイ状態に設定されることなく出力ロー状態と両オフ状態との間で切り替えられる。実施例ＥＸ１＿２にて行われる充電制御を特に充電制御ＣＣ２と称する。図１１の例では、時刻ｔ_Ｃ１及びｔ_Ｃ４間において充電制御ＣＣ２が行われる。実施例ＥＸ１＿２に係るスイッチング制御回路１１は、スイッチング制御の停止期間を経た後、指令信号ＳＷ＿ＥＮのライズエッジに応答してスイッチング制御を開始する際に、スイッチング制御の開始前に充電制御ＣＣ２を行う。

他方、実施例ＥＸ１＿１にて行われる充電制御を特に充電制御ＣＣ１と称する。実施例ＥＸ１＿１に係るスイッチング制御回路１１は、スイッチング制御の停止期間を経た後、指令信号ＳＷ＿ＥＮのライズエッジに応答してスイッチング制御を開始する際に、スイッチング制御の開始前に充電制御ＣＣ１を行う。図７の例では時刻ｔ_Ａ１及びｔ_Ａ３間において充電制御ＣＣ１が行われる。図８の例では時刻ｔ_Ｂ１及びｔ_Ｂ２間において充電制御ＣＣ１が行われる。充電制御ＣＣ１においてスイッチング制御回路１１は、“Ｖｍｎｔ＜Ｖｔｈ＿ＵＶＬＯ”の成立状態にて出力段回路ＭＭを出力ロー状態に設定した後、監視対象電圧Ｖｍｎｔの上昇を経て監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達するまで、コイル電流ＩＬの大きさに依らず、出力段回路ＭＭを出力ロー状態に維持する。

これに対し、充電制御ＣＣ２においてスイッチング制御回路１１は、“Ｖｍｎｔ＜Ｖｔｈ＿ＵＶＬＯ”の成立状態にて出力段回路ＭＭを出力ロー状態に設定した後、監視対象電圧Ｖｍｎｔの上昇を経て監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達するか又は特定逆流状態が検出されるまで出力段回路ＭＭを出力ロー状態に維持する動作を実行し、且つ、出力段回路ＭＭが出力ロー状態に設定された状態において監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達する前に特定逆流状態が検出された場合には、出力段回路ＭＭの状態を出力ロー状態から両オフ状態に切り替え且つ所定の待機時間Ｔｗだけ出力段回路ＭＭを両オフ状態に保ってから出力ロー状態に戻す逆流制限動作Ｊ２を実行する。そしてスイッチング制御回路１１は、充電制御ＣＣ２の開始後、監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達した後に出力段回路ＭＭを出力ハイ状態に設定することを許可して制御信号Ｓｐｗｍに基づくスイッチング制御を開始する。スイッチング制御の開始はスイッチング制御の再開であり得る。

＜＜実施例ＥＸ１＿３＞＞
実施例ＥＸ１＿３を説明する。実施例ＥＸ１＿３並びに後述の実施例ＥＸ１＿４及びＥＸ１＿５では、実施例ＥＸ１＿２に示した技術が適用され、故に充電制御ＣＣ２が行われる。

図１２に実施例ＥＸ１＿３に係るロジック回路１３の状態遷移図を示す。ロジック回路１３の状態は状態ＳＴ１～ＳＴ５を含む複数の状態の何れかとなる。ロジック回路１３の状態を監視するステートマシンがロジック回路１３に設けられると解して良い。尚、図１２では、実施例ＥＸ１＿３に係る状態遷移を概念的に示すものであり、より精緻な制御を行うために状態ＳＴ１～ＳＴ５以外の状態が上記複数の状態に追加されても良いし、スイッチング制御回路１１にて採用される制御方式に応じて各種信号は変更され得る（後述の実施例ＥＸ１＿４でも同様）。

状態ＳＴ１はＤＩＳＡＢＬＥ状態である。状態ＳＴ１においてロジック回路１３は出力段回路ＭＭを両オフ状態に設定する。状態ＳＴ２及びＳＴ３は共にスタンバイ状態に属する。スタンバイ状態において、ブートコンデンサＣｂｏｏｔの充電が行われる又はブートコンデンサＣｂｏｏｔの充電が完了したかが判断される。状態ＳＴ２においてロジック回路１３は出力段回路ＭＭを出力ロー状態に設定する。状態ＳＴ３においてロジック回路１３は出力段回路ＭＭを両オフ状態に設定する。状態ＳＴ４及びＳＴ５は共にスイッチング実行状態に属する。スイッチング実行状態においてスイッチング制御が実行される。状態ＳＴ４においてロジック回路１３は出力段回路ＭＭを出力ハイ状態に設定する。状態ＳＴ５においてロジック回路１３は出力段回路ＭＭを出力ロー状態に設定する。

電源制御装置１０の初期状態においてロジック回路１３の状態は状態ＳＴ１となる。ロジック回路１３の状態が状態ＳＴ１であるときに、指令信号ＳＷ＿ＥＮにライズエッジが生じると状態ＳＴ１から状態ＳＴ２への遷移が発生する（遷移Ｆ１）。状態ＳＴ２においてブートコンデンサＣｂｏｏｔの充電が行われる。状態ＳＴ２への遷移後、監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達することで保護信号Ｓ＿ＵＶＬＯにフォールエッジが発生すること（又は保護信号Ｓ＿ＵＶＬＯがローレベルを有すること）を、ブートコンデンサＣｂｏｏｔの充電の完了、又は、単に充電完了と表現する。これに対し、充電未完了とは、監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯより低く、保護信号Ｓ＿ＵＶＬＯがハイレベルを有する状態を指す。

状態ＳＴ２への遷移後、特定逆流状態が検出されることなくブートコンデンサＣｂｏｏｔの充電が完了し且つ制御信号Ｓｐｗｍがハイレベルであれば状態ＳＴ２から状態ＳＴ４に遷移するが、充電完了前に特定逆流状態が検出されると状態ＳＴ２から状態ＳＴ３に遷移して待機時間Ｔｗを経てから状態ＳＴ２に戻る動作が充電完了まで繰り返される。状態ＳＴ２及びＳＴ３間の遷移を経て充電完了すると、以後は、制御信号Ｓｐｗｍに従って状態ＳＴ４及びＳＴ５間の遷移が繰り返される。状態ＳＴ４及びＳＴ５間の遷移の繰り返しの中で指令信号ＳＷ＿ＥＮがローレベルとなると状態ＳＴ１に戻る。

状態間の遷移についてより詳細に説明する。ロジック回路１３が状態ＳＴ２にあるときにおいて、保護信号Ｓ＿ＵＶＬＯがハイレベルを有しつつ逆流検出信号Ｓｒｖｓ２にライズエッジが発生すると状態ＳＴ２から状態ＳＴ３への遷移が発生する（遷移Ｆ２）。ロジック回路１３が状態ＳＴ２にあるときにおいて、保護信号Ｓ＿ＵＶＬＯがローレベルを有する場合、制御信号Ｓｐｗｍがハイレベルを有することを条件に状態ＳＴ２から状態ＳＴ４に遷移する（遷移Ｆ３）。尚、ロジック回路１３が状態ＳＴ２にあるときにおいて、保護信号Ｓ＿ＵＶＬＯがローレベルを有するものの制御信号Ｓｐｗｍがローレベルを有する場合、制御信号Ｓｐｗｍのレベルがハイレベルに切り替わるのを待ってから状態ＳＴ２より状態ＳＴ４に遷移する。ロジック回路１３が状態ＳＴ２にあるときにおいて、指令信号ＳＷ＿ＥＮがローレベルを有する場合、状態ＳＴ２から状態ＳＴ１に遷移する（遷移Ｆ４）。

状態ＳＴ２から状態ＳＴ３に遷移した後、保護信号Ｓ＿ＵＶＬＯがハイレベルを有しつつ待機時間Ｔｗが経過すると状態ＳＴ３から状態ＳＴ２に戻る（遷移Ｆ５）。ロジック回路１３が状態ＳＴ３にあるときにおいて、保護信号Ｓ＿ＵＶＬＯがローレベルを有する場合、制御信号Ｓｐｗｍがハイレベルを有することを条件に状態ＳＴ３から状態ＳＴ４に遷移する（遷移Ｆ６）。本来、状態ＳＴ３への遷移後、ロジック回路１３が状態ＳＴ３にあるときにブートコンデンサＣｂｏｏｔの充電が完了することは無いが、信号遅延又はノイズ等の影響により状態ＳＴ３にて保護信号Ｓ＿ＵＶＬＯにフォールエッジが発生することもあり得る。これを考慮して遷移Ｆ６を設けている。尚、ロジック回路１３が状態ＳＴ３にあるときにおいて、保護信号Ｓ＿ＵＶＬＯがローレベルを有するものの制御信号Ｓｐｗｍがローレベルを有する場合、制御信号Ｓｐｗｍのレベルがハイレベルに切り替わるのを待ってから状態ＳＴ３より状態ＳＴ４に遷移する。

ロジック回路１３が状態ＳＴ４にあるときにおいて、制御信号Ｓｐｗｍがローレベルを有することが確認されると（制御信号Ｓｐｗｍにフォールエッジが発生すると）、状態ＳＴ４から状態ＳＴ５への遷移が発生する（遷移Ｆ７）。ロジック回路１３が状態ＳＴ５にあるときにおいて、制御信号Ｓｐｗｍがハイレベルを有することが確認されると（制御信号Ｓｐｗｍにライズエッジが発生すると）、状態ＳＴ５から状態ＳＴ４への遷移が発生する（遷移Ｆ８）。ロジック回路１３が状態ＳＴ５にあるときにおいて、指令信号ＳＷ＿ＥＮがローレベルを有する場合、状態ＳＴ５から状態ＳＴ１に遷移する（遷移Ｆ９）。尚、ロジック回路１３が状態ＳＴ４にあるときにおいて、指令信号ＳＷ＿ＥＮがハイレベルからローレベルに切り替わった場合には、制御信号Ｓｐｗｍのフォールエッジに伴って状態ＳＴ４から状態ＳＴ５へ遷移してからローレベルの指令信号ＳＷ＿ＥＮに基づき状態ＳＴ１に遷移する。

ロジック回路１３が状態ＳＴ１にある期間はスイッチング制御の停止期間に属する。実施例ＥＸ１＿２で述べた充電制御ＣＣ２（図１１参照）は状態ＳＴ２及びＳＴ３間の遷移を含む。実施例ＥＸ１＿２及び実施例ＥＸ１＿３に係るスイッチング制御回路１１は、スイッチング制御の停止期間を経てハイレベルの指令信号ＳＷ＿ＥＮ（実行指令信号）の受信に基づきスイッチング制御を開始する場合においてスイッチング制御の開始前に充電制御ＣＣ２を行い、スイッチング制御の開始後、スイッチング制御の実行期間においては充電制御ＣＣ２を非実行とする（充電制御ＣＣ２を禁止する）。スイッチング制御の開始後、スイッチング制御が継続的に実行される期間においては（即ち状態ＳＴ４及びＳＴ５間の遷移が繰り返される期間においては）、監視対象電圧Ｖｍｎｔが大きく低下することは無いからである。故にロジック回路１３が状態ＳＴ４又はＳＴ５にあるときに、充電完了の確認を行う必要は無い（即ちロジック１３は保護信号Ｓ＿ＵＶＬＯのレベルの確認を行う必要は無い）。

＜＜実施例ＥＸ１＿４＞＞
実施例ＥＸ１＿４を説明する。実施例ＥＸ１＿４は実施例ＥＸ１＿３の一部を変形したものである。実施例ＥＸ１＿４において特に記述されない事項に関しては、矛盾無き限り、実施例ＥＸ１＿３に示した事項が実施例ＥＸ１＿４にも適用される。

図１３に実施例ＥＸ１＿４に係るロジック回路１３の状態遷移図を示す。ロジック回路１３の状態は状態ＳＴ１～ＳＴ６を含む複数の状態の何れかとなる。実施例ＥＸ１＿４では実施例ＥＸ１＿３（図１２）との比較において状態ＳＴ６が追加されている。状態ＳＴ６は、スイッチング制御の実行を経てスイッチング制御を停止させた後、状態ＳＴ１への遷移を発生させる前に一定時間の待機を行うためのＷＡＩＴ状態である。状態ＳＴ６においてロジック回路１３は出力段回路ＭＭを両オフ状態に設定する。

図１３に示す状態間の遷移について説明する。状態ＳＴ１から状態ＳＴ２を経て又は状態ＳＴ２及びＳＴ３を経て状態ＳＴ４に遷移までの過程は、実施例ＥＸ１＿３で述べた通りである。状態ＳＴ４への遷移時点からスイッチング制御が開始される。スイッチング制御は状態ＳＴ４及びＳＴ５間の繰り返しの遷移を伴う。実施例ＥＸ１＿４では、スイッチング制御の開始後、ロジック回路１３が状態ＳＴ５にあるときにおいて、指令信号ＳＷ＿ＥＮがローレベルを有する場合、状態ＳＴ５から状態ＳＴ１ではなく状態ＳＴ６に遷移する（遷移Ｆ１１）。尚、ロジック回路１３が状態ＳＴ４にあるときにおいて、指令信号ＳＷ＿ＥＮがハイレベルからローレベルに切り替わった場合には、制御信号Ｓｐｗｍのフォールエッジに伴って状態ＳＴ４から状態ＳＴ５へ遷移してからローレベルの指令信号ＳＷ＿ＥＮに基づき状態ＳＴ６に遷移する。

状態ＳＴ５から状態ＳＴ６へ遷移したとき、ロジック回路１３は自身が有するタイマ（不図示）を用いて経過時間Ｔｓｔｐの計測を開始する。経過時間Ｔｓｔｐは状態ＳＴ５より状態ＳＴ６に遷移した時刻からの経過時間である。状態ＳＴ５より状態ＳＴ６に遷移した時刻からの経過時間は、状態ＳＴ４及びＳＴ５間の繰り返しの遷移によるスイッチング制御が停止されてからの経過時間（スイッチング制御の停止時間）である。状態ＳＴ６においてロジック回路１３は、経過時間Ｔｓｔｐが所定の放電基準時間Ｔｄｉｓに達しか否かを監視する。状態ＳＴ６においてロジック回路１３（ロジック回路１３内のステートマシン）は、指令信号ＳＷ＿ＥＮがローレベルに維持されたまま経過時間Ｔｓｔｐが放電基準時間Ｔｄｉｓに達した場合には状態ＳＴ６から状態ＳＴ１への遷移を発生させる一方（遷移Ｆ１２）、経過時間Ｔｓｔｐが放電基準時間Ｔｄｉｓに達する前に指令信号ＳＷ＿ＥＮがハイレベルに切り替わり且つ制御信号Ｓｐｗｍがハイレベルに設定された場合には状態ＳＴ６から状態ＳＴ４への遷移を発生させる（遷移Ｆ１３）。

実施例ＥＸ１＿３に係る状態遷移図（図１２参照）では、指令信号ＳＷ＿ＥＮのライズエッジに応答して状態ＳＴ４に遷移する過程において常に状態ＳＴ２を経由するため、電力効率が悪化することがある。また、一旦、状態ＳＴ２にて出力段回路ＭＭが出力ロー状態に設定される分、応答が悪化する可能性もある。一方、スイッチング制御の実行を経た後、指令信号ＳＷ＿ＥＮのフォールエッジに応答してスイッチング制御を停止したとしても、スイッチング制御の停止期間が短時間でればブートコンデンサＣｂｏｏｔの充電電圧が大きく低下することは無い。これを考慮して状態ＳＴ６を追加し、スイッチング制御の停止期間が短時間であれば状態ＳＴ６から状態ＳＴ４への直接遷移を行う。一方、スイッチング制御の停止期間が長時間に及んだ場合には状態ＳＴ６から状態ＳＴ１に遷移させる。状態ＳＴ１に遷移した後に状態ＳＴ４に遷移させるためには、一旦、状態ＳＴ２に遷移し、ブートコンデンサＣｂｏｏｔの充電状態を確認してから状態ＳＴ４に遷移させるようにする。

また、図１３の状態遷移図では、ロジック回路１３が状態ＳＴ２にあるときにおいて、指令信号ＳＷ＿ＥＮがローレベルを有する場合、状態ＳＴ２から状態ＳＴ１ではなく状態ＳＴ６に遷移する（遷移Ｆ１４）。状態ＳＴ２から状態ＳＴ６に遷移した後の動作は、状態ＳＴ５から状態ＳＴ６に遷移した後の動作と同様である。但し、状態ＳＴ２から状態ＳＴ６に遷移した場合における経過時間Ｔｓｔｐは、状態ＳＴ２より状態ＳＴ６に遷移した時刻からの経過時間を指すものとする。但し、ロジック回路１３が状態ＳＴ２にあるときにおいて、指令信号ＳＷ＿ＥＮがローレベルを有する場合、充電が不十分である可能性を考慮し、実施例ＥＸ１＿３と同様に（図１３参照）、状態ＳＴ２から状態ＳＴ６ではなく状態ＳＴ１に遷移するようにしても良い。

図１４及び図１５を参照しつつ、状態ＳＴ６に関わる動作の流れを補足する。スイッチング制御回路１１は、ロジック回路１３が状態ＳＴ１にあるときにスイッチング制御の実行を指令する実行指令信号（ハイレベルの指令信号ＳＷ＿ＥＮ）を受けると、充電制御ＣＣ２を経てから状態ＳＴ４へ遷移してスイッチング制御を開始する。充電制御ＣＣ２は少なくとも状態ＳＴ２への遷移を伴う。その後、スイッチング制御回路１１は、スイッチング制御の停止を指令する停止指令信号（ローレベルの指令信号ＳＷ＿ＥＮ）を受けるとスイッチング制御を停止し且つ当該停止指令信号に基づきスイッチング制御を停止してからの経過時間Ｔｓｔｐを計測する。この経過時間Ｔｓｔｐが放電基準時間Ｔｄｉｓに達した後に実行指令信号（ハイレベルの指令信号ＳＷ＿ＥＮ）を再度受けると、図１４に示す如く、スイッチング制御回路１１は充電制御ＣＣ２を再度経てからスイッチング制御を再開する。一方、経過時間Ｔｓｔｐが放電基準時間Ｔｄｉｓに達する前に実行指令信号を再度受けると、図１５に示す如く、スイッチング制御回路１１は再度の充電制御ＣＣ２を経ることなくスイッチング制御を再開する。

＜＜実施例ＥＸ１＿５＞＞
実施例ＥＸ１＿５を説明する。図１に示されるスイッチング電源装置１には以下の回路ブロック（以下、単位回路ブロックＢＬＫと称する）が設けられる。図５及び図１６も参照しつつ、単位回路ブロックＢＬＫは、差動アンプ３２、ランプ電圧生成回路３３及びコンパレータ３４を備えると共に、ロジック回路１３、ハイサイドドライバ１４、ローサイドドライバ１５、逆流検出回路１６、モニタ回路１７、出力段回路ＭＭ、ブートコンデンサＣｂｏｏｔ、コイルＬ１、ダイオードＤｂｏｏｔ、スイッチ端子ＳＷ及びブート端子ＢＯＯＴを備える。

図１６は実施例ＥＸ１＿５に係るスイッチング電源装置１であるスイッチング電源装置１Ａの全体構成図である。スイッチング電源装置１Ａは単位回路ブロックＢＬＫを複数チャネル分備える。スイッチング電源装置１Ａには、図１のスイッチング電源装置１と同様、出力コンデンサＣｏｕｔ、帰還抵抗Ｒ１及びＲ２、エラーアンプ３１並びに帰還端子ＦＢも設けられ、それらの接続関係は既に述べた通りである。スイッチング電源装置１Ａにおいて、出力コンデンサＣｏｕｔ、帰還抵抗Ｒ１及びＲ２、エラーアンプ３１並びに帰還端子ＦＢは、複数チャネルの単位回路ブロックＢＬＫにて共用される。スイッチング電源装置１Ａに設けられる電源制御装置１０は、複数チャネル分の単位回路ブロックＢＬＫと、エラーアンプ３１と、帰還端子ＦＢと、スイッチング管理回路１９Ａを備える。但し、各チャネルのブートコンデンサＣｂｏｏｔ及びコイルＬ１は電源制御装置１０外に設けられると解される。

図１６に示されるスイッチング電源装置１Ａには単位回路ブロックＢＬＫが２チャネル分だけ設けられるが、単位回路ブロックＢＬＫが３チャネル以上設けられていても良い。２チャネル分の単位回路ブロックＢＬＫは第１及び第２チャネルの単位回路ブロックＢＬＫから成る。各単位回路ブロックＢＬＫの内部構成及び各単位回路ブロックＢＬＫ内の構成要素の動作は、図１等を参照しつつ上述した通りであり、特に実施例ＥＸ１＿２～ＥＸ１＿４に示した動作がスイッチング電源装置１Ａ内の各単位回路ブロックＢＬＫに適用される。ここで、第１チャネルのコイルＬ１の第１端は第１チャネルのスイッチ端子ＳＷに接続され且つ第２チャネルのコイルＬ１の第１端は第２チャネルのスイッチ端子ＳＷに接続される一方で、第１チャネルのコイルＬ１の第２端及び第２チャネルのコイルＬ１の第２端は共通の出力端子ＯＵＴに接続され、当該共通の出力端子ＯＵＴとグランドとの間に第１及び第２チャネル間で共通の出力コンデンサＣｏｕｔが設けられる。

スイッチング電源装置１Ａにおいて、複数のチャネルの単位回路ブロックＢＬＫにて個別にスイッチング制御を行うことができ、この際、複数のチャネル間でスイッチング制御の位相をずらすことでマルチフェーズ制御を行うことができる。第１チャネルにてスイッチング制御が行われる場合、第１チャネルの単位回路ブロックＢＬＫでは、電圧差（Ｖｆｂ－Ｖｒｅｆ１）がゼロに向かうように第１チャネルの出力段回路ＭＭの出力デューティが制御される。第２チャネルにてスイッチング制御が行われる場合、第２チャネルの単位回路ブロックＢＬＫでは、電圧差（Ｖｆｂ－Ｖｒｅｆ１）がゼロに向かうように第２チャネルの出力段回路ＭＭの出力デューティが制御される。他のチャネルの単位回路ブロックＢＬＫが設けられる場合も同様である。

スイッチング管理回路１９Ａは上述のスイッチング管理回路１９の機能を内包する。スイッチング管理回路１９Ａは各チャネルの単位回路ブロックＢＬＫに対して指令信号ＳＷ＿ＥＮを出力する。指令信号ＳＷ＿ＥＮに応じた単位回路ブロックＢＬＫの動作（特にロジック回路１３の動作）は上述した通りであり、各チャネルにおいて、対応する指令信号ＳＷ＿ＥＮがハイレベルを有する期間のみスイッチング制御が行われ、対応する指令信号ＳＷ＿ＥＮがローレベルを有する期間ではスイッチング制御が停止される。各チャネルにおいて、対応する指令信号ＳＷ＿ＥＮにライズエッジが生じた後には上述の充電制御ＣＣ２を経てからスイッチング制御が開始される（図１１参照）。

スイッチング管理回路１９Ａが第１チャネルの単位回路ブロックＢＬＫに出力する指令信号ＳＷ＿ＥＮを特に指令信号ＳＷ＿ＥＮ［１］と称する。スイッチング管理回路１９Ａが第２チャネルの単位回路ブロックＢＬＫに出力する指令信号ＳＷ＿ＥＮを特に指令信号ＳＷ＿ＥＮ［２］と称する。ハイレベルの指令信号ＳＷ＿ＥＮ［ｉ］は第ｉチャネルの単位回路ブロックＢＬＫに対してスイッチング制御の実行を指令する実行指令信号として機能し、ローレベルの指令信号ＳＷ＿ＥＮ［ｉ］は第ｉチャネルの単位回路ブロックＢＬＫに対してスイッチング制御の停止を指令する停止指令信号として機能する。ここにおけるｉは１又は２を表す。指令信号ＳＷ＿ＥＮ［１］及びＳＷ＿ＥＮ［２］が共にハイレベルを有する期間において上記のマルチフェーズ制御を行うことができる。

スイッチング管理回路１９Ａは指令信号ＳＷ＿ＥＮ［１］及びＳＷ＿ＥＮ［２］のレベルを制御することを通じて作動チャネル数ＮＵＭを調整できる。作動チャネル数ＮＵＭとは、スイッチング電源装置１Ａにおいて、スイッチング制御が行われる単位回路ブロックＢＬＫの総数である。第１及び第２チャネルにのみ注目した場合、スイッチング管理回路１９Ａは、指令信号ＳＷ＿ＥＮ［１］をハイレベルに設定し且つ指令信号ＳＷ＿ＥＮ［２］をローレベルに設定することで作動チャネル数ＮＵＭを１に設定することができ、このとき、第１チャネルの単位回路ブロックＢＬＫではスイッチング制御が実行される一方で第２チャネルの単位回路ブロックＢＬＫではスイッチング制御が停止される。スイッチング管理回路１９Ａは、指令信号ＳＷ＿ＥＮ［１］及びＳＷ＿ＥＮ［２］を共にハイレベルに設定することで作動チャネル数ＮＵＭを２に設定することができ、このとき、第１及び第２チャネルの単位回路ブロックＢＬＫの双方でスイッチング制御が実行される。

例えばスイッチング管理回路１９Ａは負荷電流Ｉｏｕｔに応じて作動チャネル数ＮＵＭを調整できる。或いは例えば、スイッチング管理回路１９Ａは電源制御装置１０の外部装置から電源制御装置１０に供給されるコマンド信号に基づき作動チャネル数ＮＵＭを調整できる。今、長時間に亘って指令信号ＳＷ＿ＥＮ［１］がハイレベル且つ指令信号ＳＷ＿ＥＮ［２］がローレベルに設定され、第１チャネルの単位回路ブロックＢＬＫのみにてスイッチング制御が行われることで出力電圧Ｖｏｕｔが目標電圧Ｖｔｇの例である５Ｖにて安定化されている状況を想定する。また電源電圧ＶＤＤも５Ｖであると仮定する。この状況では第２チャネルの出力段回路ＭＭが両オフ状態であることから第２チャネルのスイッチ電圧Ｖｓｗは５Ｖであり、故に第２チャネルのブートコンデンサＣｂｏｏｔは充電されていない。この状況から、第２チャネルでもスイッチング制御を行わせるべく指令信号ＳＷ＿ＥＮ［２］をハイレベルに切り替えた場合において、仮に第２チャネルにて充電制御ＣＣ１を行ったならば出力電圧Ｖｏｕｔが一時的に大きく低下するおそれがある（図８参照）。これに対し、指令信号ＳＷ＿ＥＮ［２］のハイレベルへの切り替わりに応答し、第２チャネルにおいて充電制御ＣＣ２を行うようにすれば（スイッチング制御の開始前に充電制御ＣＣ２を行って第２チャネルの監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達してから第２チャネルのスイッチング制御を開始すれば）、出力電圧Ｖｏｕｔの低下を殆どもたらすことなく、作動チャネル数ＮＵＭを増大させることができる。

＜＜第２実施形態＞＞
本開示の第２実施形態を説明する。第２実施形態は第１実施形態を基礎とする実施形態であり、第１実施形態にて示した事項は、矛盾無き限り、第２実施形態にも適用されて良い。但し、第２実施形態に示す技術を解釈するにあたり、第１実施形態で示した事項と矛盾する事項については第２実施形態での記載が優先されて良い。

第２実施形態で用いられる充電制御は、充電制御ＣＣ１であっても良いし、充電制御ＣＣ２であっても良い（図８及び図１１参照）。第２実施形態ではモニタ回路１７の構成例を示す。第２実施形態で示されるモニタ回路１７の任意の構成例が、第１実施形態のモニタ回路１７に適用されて良い。また第２実施形態に示す任意の技術を第１実施形態に適用することができる。

第２実施形態は以下の実施例ＥＸ２＿１～ＥＸ２＿５を含む。実施例ＥＸ２＿１～ＥＸ２＿５にて、モニタ回路１７に関わる技術を説明する。

＜＜実施例ＥＸ２＿１＞＞
実施例ＥＸ２＿１を説明する。図１７に実施例ＥＸ２＿１に係るモニタ回路１７であるモニタ回路１７ａの構成を示す。モニタ回路１７ａは、分圧抵抗５１及び５２と、コンパレータ５３と、基準電圧源５４と、レベルシフタ５５と、を備える。モニタ回路１７ａでは、ブート端子ＢＯＯＴ及びスイッチ端子ＳＷ間の電圧差をコンパレータ５３にてモニタし、コンパレータ５３の出力レベルをレベルシフタ５５を用いてロジック回路１３の入力レベルに変換する。

モニタ回路１７ａの構成及び動作を詳細に説明する。分圧抵抗５１の第１端はブート端子ＢＯＯＴ及びブート配線Ｗ＿ｂｏｏｔに接続されてブート電圧Ｖｂｏｏｔを受ける。分圧抵抗５１の第２端及び分圧抵抗５２の第１端はノード５６にて共通接続される。分圧抵抗５２の第２端はスイッチ端子ＳＷに接続される。故に分圧抵抗５２の第２端にはスイッチ電圧Ｖｓｗが加わる。ノード５６における電圧は電圧（Ｖｓｗ＋Ｖｘ１）である。電圧（Ｖｓｗ＋Ｖｘ１）はスイッチ電圧Ｖｓｗから見て電圧Ｖｘ１だけ高い。電圧Ｖｘ１は分圧抵抗５２の両端間電圧である。

分圧抵抗５１及び５２から成る分圧回路は、ブート電圧Ｖｂｏｏｔ及びスイッチ電圧Ｖｓｗ間の差電圧を分圧することで電圧Ｖｘ１を生成する。コンパレータ５３の反転入力端子はノード５６に接続されて電圧（Ｖｓｗ＋Ｖｘ１）を受ける。基準電圧源５４はスイッチ端子ＳＷの電位を基準に所定の正の基準電圧Ｖｙ１を生成し、スイッチ電圧Ｖｓｗから見て基準電圧Ｖｙ１だけ高い電圧である電圧（Ｖｓｗ＋Ｖｙ１）をコンパレータ５３の非反転入力端子に供給する。コンパレータ５３はブート電圧Ｖｂｏｏｔを高電位側の電源電圧として且つスイッチ電圧Ｖｓｗを低電位側の電源電圧として動作する。コンパレータ５３は、自身の反転入力端子における電圧（Ｖｓｗ＋Ｖｘ１）を自身の非反転入力端子における電圧（Ｖｓｗ＋Ｖｙ１）と比較し、それらの高低関係を示す信号ＯＵＴ５３を出力する。信号ＯＵＴ５３はハイレベル又はローレベルを有する二値信号である。信号ＯＵＴ５３におけるハイレベルはブート電圧Ｖｂｏｏｔの電位を有し、信号ＯＵＴ５３におけるローレベルはスイッチ電圧Ｖｓｗの電位を有する。信号ＯＵＴ５３はレベルシフタ５５に入力される。コンパレータ５３は、“Ｖｓｗ＋Ｖｘ１＞Ｖｓｗ＋Ｖｙ１”の成立時においてローレベルの信号ＯＵＴ５３を出力し、“Ｖｓｗ＋Ｖｘ１＜Ｖｓｗ＋Ｖｙ１”の成立時においてハイレベルの信号ＯＵＴ５３を出力する。“Ｖｓｗ＋Ｖｘ１＝Ｖｓｗ＋Ｖｙ１”の成立時において信号ＯＵＴ５３はローレベル又はハイレベルを有する。実際にはコンパレータ５３にヒステリシス特性を付与して良い。電圧（Ｖｂｏｏｔ－Ｖｓｗ）が上昇して閾電圧Ｖｔｈ＿ＵＶＬＯに達する時点を境に信号ＯＵＴ５３のレベルがハイレベルからローレベルに切り替わるよう、モニタ回路１７ａ内の各定数が設定される。

レベルシフタ５５に対してブート電圧Ｖｂｏｏｔ、スイッチ電圧Ｖｓｗ及び電源電圧ＶＤＤが供給され且つグランドの電圧が供給され、供給された各電圧に基づいてレベルシフタ５５は信号ＯＵＴ５３をレベルシフトすることで保護信号Ｓ＿ＵＶＬＯを生成及び出力する。レベルシフタ５５から出力される保護信号Ｓ＿ＵＶＬＯにおいて、ハイレベルは電源電圧ＶＤＤの電位を有し、ローレベルはグランド電位を有する。レベルシフタ５５は、信号ＯＵＴ５３がハイレベルを有するときにハイレベルの保護信号Ｓ＿ＵＶＬＯを出力し、信号ＯＵＴ５３がローレベルを有するときにローレベルの保護信号Ｓ＿ＵＶＬＯを出力する。レベルシフタ５５からの保護信号Ｓ＿ＵＶＬＯはロジック回路１３に供給される。ロジック回路１３はグランド電位を基準に電源電圧ＶＤＤに基づいて動作し、レベルシフタ５５からの保護信号Ｓ＿ＵＶＬＯが持つ論理値を適正に読み取ることができる。

図１８にレベルシフタ５５の構成例を示す。図１８のレベルシフタ５５は、インバータ回路５５＿１、トランジスタ５５＿２及び５５＿３、抵抗５５＿４及び５５＿５、並びに、バッファ回路５５＿６を備える。トランジスタ５５＿２はＰチャネル型のＭＯＳＦＥＴであり、トランジスタ５５＿３はＮチャネル型のＭＯＳＦＥＴである。

インバータ回路５５＿１はブート電圧Ｖｂｏｏｔ及びスイッチ電圧Ｖｓｗを正側及び負側の電源電圧として動作し、信号ＯＵＴ５３の反転信号をトランジスタ５５＿２のゲートに出力する。インバータ回路５５＿１の出力信号において、ハイレベルはブート電圧Ｖｂｏｏｔの電位を有し、ローレベルはスイッチ電圧Ｖｓｗの電位を有する。

抵抗５５＿４の第１端にはブート電圧Ｖｂｏｏｔが供給される。抵抗５５＿４の第２端はトランジスタ５５＿２のソースが接続される。トランジスタ５５＿２のドレインはトランジスタ５５＿３のドレインに接続される。トランジスタ５５＿３のソースは抵抗５５＿５の第１端に接続されると共にバッファ回路５５＿６の入力端に接続される。抵抗５５＿５の第２端はグランドに接続される。トランジスタ５５＿３のゲートには電源電圧ＶＤＤが供給される。バッファ回路５５＿６はグランド電位を基準に電源電圧ＶＤＤに基づいて駆動する。バッファ回路５５＿６は、自身の入力端の電圧（即ちトランジスタ５５＿３のソース電圧）が、境界電圧以上であればハイレベルの信号Ｓ＿ＵＶＬＯを出力し、境界電圧未満であればローレベルの信号Ｓ＿ＵＶＬＯを出力する。境界電圧は概ね電源電圧ＶＤＤの１／２である。

図１８のレベルシフタ５５の動作を説明する。信号ＯＵＴ５３のハイレベル期間において、インバータ回路５５＿１はローレベルの信号（スイッチ電圧Ｖｓｗの電位を持つ信号）をトランジスタ５５＿２のゲートに供給することでトランジスタ５５＿２をオンさせる。トランジスタ５５＿２がオンであるとき、トランジスタ５５＿２のドレイン電流がトランジスタ５５＿３及び抵抗５５＿５を通じて流れ、当該電流によりバッファ回路５５＿６の入力端には上記境界電圧よりも高い電圧が加わる結果、保護信号Ｓ＿ＵＶＬＯはハイレベルとなる。逆に信号ＯＵＴ５３のローレベル期間において、インバータ回路５５＿１はハイレベルの信号（ブート電圧Ｖｂｏｏｔの電位を持つ信号）をトランジスタ５５＿２のゲートに供給することでトランジスタ５５＿２をオフさせる。トランジスタ５５＿２がオフであるとき、バッファ回路５５＿６の入力端には上記境界電圧よりも低い電圧（０Ｖの電圧）が加わるため、保護信号Ｓ＿ＵＶＬＯはローレベルとなる。尚、トランジスタ５５＿３の設置によりバッファ回路５５＿６への入力電圧は、電源電圧ＶＤＤよりトランジスタ５５＿３のゲート閾値電圧だけ低い電圧以下に制限され、結果、バッファ回路５５＿６の保護が図られる。

図１８のレベルシフタ５５では、トランジスタ５５＿２及び５５＿３として高耐圧素子を用いる必要がある。高耐圧素子は電源電圧ＶＤＤを超える電圧に対する耐性を持つ。高耐圧素子の素子サイズは比較的大きいことから、高耐圧素子の使用は半導体チップのコスト増大要因となる。また高耐圧素子として形成されるトランジスタのソース及びドレインには、半導体チップにおける半導体基板との間で比較的大きな寄生容量が付加される。スイッチ電圧Ｖｓｗの変動時において当該寄生容量に電流が流れることで、レベルシフタ５５内にノイズが発生しやすい。故に、このようなノイズの影響を抑止するための誤動作防止回路を図１８のレベルシフタ５５に追加することが好ましい。

＜＜実施例ＥＸ２＿２＞＞
実施例ＥＸ２＿２を説明する。図１９に実施例ＥＸ２＿２に係るモニタ回路１７であるモニタ回路１７ｂの構成を示す。モニタ回路１７ｂは、トランジスタ６１及び６２と、抵抗６３及び６４と、コンパレータ６５と、基準電圧源６６と、を備える。トランジスタ６１はＰチャネル型のＭＯＳＦＥＴであり、トランジスタ６２はＮチャネル型のＭＯＳＦＥＴである。モニタ回路１７ｂでは、ブート端子ＢＯＯＴ及びスイッチ端子ＳＷ間の電圧を適正なレベルを有する電圧（Ｖｘ２）へレベルシフトしてからコンパレータ６５に供給する。

モニタ回路１７ｂの構成及び動作を詳細に説明する。抵抗６３の第１端はブート端子ＢＯＯＴ及びブート配線Ｗ＿ｂｏｏｔに接続されてブート電圧Ｖｂｏｏｔを受ける。抵抗６３の第２端はトランジスタ６１のソースに接続される。トランジスタ６１のドレインはトランジスタ６２のドレインに接続される。トランジスタ６２のソースはノード６７にて抵抗６４の第１端に接続され、抵抗６４の第２端はグランドに接続される。トランジスタ６１のゲートはスイッチ端子ＳＷに接続されてスイッチ電圧Ｖｓｗを受ける。トランジスタ６２のゲートには信号ＥＮ０が供給される。コンパレータ６５の反転入力端子はノード６７に接続され、ノード６７における電圧Ｖｘ２を受ける。電圧Ｖｘ２は抵抗６４で発生する電圧降下に等しい。基準電圧源６６はグランド電位を基準に所定の正の基準電圧Ｖｙ２を生成してコンパレータ６５の非反転入力端子に供給する。

コンパレータ６５は自身の反転入力端子における電圧Ｖｘ２を自身の非反転入力端子における電圧Ｖｙ２と比較し、それらの高低関係を示す信号を保護信号Ｓ＿ＵＶＬＯとして出力する。コンパレータ６５はグランド電位を基準に電源電圧ＶＤＤに基づいて動作し、コンパレータ６５が出力する保護信号Ｓ＿ＵＶＬＯにおいて、ハイレベルは電源電圧ＶＤＤの電位を有し、ローレベルはグランド電位を有する。

信号ＥＮ０はハイレベル又はローレベルを有する二値信号である。ローレベルの信号ＥＮ０はグランド電位を有する。故に信号ＥＮ０のローレベル期間では、トランジスタ６２はオフであって電圧Ｖｘ２は０Ｖとなり、結果、コンパレータ６５からの保護信号Ｓ＿ＵＶＬＯはハイレベルを有する。ハイレベルの信号ＥＮ０はトランジスタ６２のゲート閾値電圧よりも十分に高い電位を有する。故に信号ＥＮ０のハイレベル期間では、トランジスタ６２はオンであり、電圧（Ｖｂｏｏｔ－Ｖｓｗ）に応じた電流がトランジスタ６２を介して抵抗６４に流れる。信号ＥＮ０はロジック回路１３から出力される信号であり、基本的に信号ＥＮ０のレベルはハイレベルで固定される。例えば、指令信号ＳＷ＿ＥＮのローレベル期間では信号ＥＮ０はローレベルを有していて良いが、指令信号ＳＷ＿ＥＮのライズエッジを契機に信号ＥＮ０のレベルがハイレベルに切り替えられ、その後、スイッチング制御の開始直前からスイッチング制御の開始を経てスイッチング制御の実行期間中に亘り、継続的に信号ＥＮ０のレベルはハイレベルにて維持される。実施例ＥＸ２＿２では、以下、特に記述なき限り、信号ＥＮ０がハイレベルを有していると考える。

ブートコンデンサＣｂｏｏｔの充電が或る程度進むと抵抗６３及びトランジスタ６１を通じて電流が流れ、このとき抵抗６３で発生する電圧降下は電圧（Ｖｂｏｏｔ－Ｖｓｗ－Ｖｔｈ６１）である。ここで、Ｖｔｈ６１は、トランジスタ６１のゲート閾値電圧を表す。当該電圧（Ｖｂｏｏｔ－Ｖｓｗ－Ｖｔｈ６１）と比（Ｒ_６４／Ｒ_６３）との積が電圧Ｖｘ２となる。このため、ゲート閾値電圧Ｖｔｈ６１が十分に低いと仮定すると、電圧Ｖｘ２により電圧（Ｖｂｏｏｔ－Ｖｓｗ）をモニタできる。尚、Ｒ_６３及びＲ_６４は夫々抵抗６３及び６４が有する抵抗値を表す。

トランジスタ６２は、スイッチとしての機能を備えると共に、電圧Ｖｘ２がコンパレータ６５の耐圧を超えることが無いよう電圧Ｖｘ２を信号ＥＮ０のハイレベルよりトランジスタ６２のゲート閾値電圧だけ低い電圧以下に制限する電圧クランプ機能を備える。典型的にはハイレベルの信号ＥＮ０は電源電圧ＶＤＤの電位を有するが、それ以外の電位を有していても良い。電圧（Ｖｂｏｏｔ－Ｖｓｗ）が上昇して閾電圧Ｖｔｈ＿ＵＶＬＯに達する時点を境にコンパレータ６５の出力信号（Ｓ＿ＵＶＬＯ）がハイレベルからローレベルに切り替わるよう、モニタ回路１７ｂ内の各定数が設定される。

図１９のモニタ回路１７ｂでは、トランジスタ６１及び６２として高耐圧素子を用いる必要がある。高耐圧素子は電源電圧ＶＤＤを超える電圧に対する耐性を持つ。高耐圧素子の素子サイズは比較的大きいことから、高耐圧素子の使用は半導体チップのコスト増大要因となる。また高耐圧素子として形成されるトランジスタのソース及びドレインには、半導体チップにおける半導体基板との間で比較的大きな寄生容量が付加される。スイッチ電圧Ｖｓｗの変動時において当該寄生容量に電流が流れることで、モニタ回路１７ｂ内にノイズが発生しやすい。故に、このようなノイズの影響を抑止するための誤動作防止回路を図１９のモニタ回路１７ｂに追加することが好ましい。

＜＜実施例ＥＸ２＿３＞＞
実施例ＥＸ２＿３を説明する。図２０に実施例ＥＸ２＿３に係るモニタ回路１７であるモニタ回路１７ｃの構成を示す。モニタ回路１７ｃは、分圧抵抗７１及び７２と、トランジスタ７３（挿入トランジスタ）と、コンパレータ７４と、基準電圧源７５と、ラッチ回路７６と、を備える。トランジスタ７３はＮチャネル型のＭＯＳＦＥＴである。尚、ここでは、基準配線Ｗ＿ＶＳＳにおける電圧を電圧ＶＳＳと称する。基準配線Ｗ＿ＶＳＳはグランド端子ＧＮＤ（図１参照）に接続され、故にグランド電位を有する（後述の他の実施例でも同様）。即ち電圧ＶＳＳは０Ｖである。

実施例ＥＸ２＿３では、ブートコンデンサＣｂｏｏｔの過放電がスイッチング制御の停止期間中にのみ発生することに着目した。スイッチング制御の開始前、厳密にはスイッチング制御にてトランジスタＭＨを初回にオンに切り替える直前においてブートコンデンサＣｂｏｏｔの充電の充足／不足を確認できれば良い。図２０のモニタ回路１７ｃは図１９のモニタ回路１７ｂと部分的に類似した回路構成を有するが、両者間で動作は全く異なる。図２０において、トランジスタ７３はスイッチ機能及び電圧クランプ機能を兼務し、トランジスタ７３のオン期間においてグランド電位を基準にブート電圧Ｖｂｏｏｔが分圧されて、分圧値を持つ電圧Ｖｘ３がコンパレータ７４に入力される。つまり図１９のモニタ回路１７ｂでは電圧Ｖｂｏｏｔ及びＶｓｗ間の差を検出していたのに対し、図２０のモニタ回路１７ｃでは電圧Ｖｂｏｏｔ及びＶＳＳ間の差を検出する。しかしトランジスタＭＬのオン期間においては、スイッチ電圧Ｖｓｗは電圧ＶＳＳと略一致するため、電圧Ｖｂｏｏｔ及びＶＳＳ間の差の検出は、電圧Ｖｂｏｏｔ及びＶｓｗ間の差の検出と等価である。つまり、図２０のモニタ回路１７ｃにおいて、トランジスタＭＬのオン期間に信号ＥＮ１をハイレベルとしてトランジスタ７３をオンに制御すれば、分圧抵抗７２の電圧降下から、電圧Ｖｂｏｏｔ及びＶｓｗ間の差を観測することができる。

モニタ回路１７ｃの構成及び動作を詳細に説明する。分圧抵抗７１の第１端はブート端子ＢＯＯＴ及びブート配線Ｗ＿ｂｏｏｔに接続されてブート電圧Ｖｂｏｏｔを受ける。分圧抵抗７１の第２端はノードＮＤ１に接続される。分圧抵抗７２の第１端はノードＮＤ２に接続される。分圧抵抗７２の第２端は基準配線Ｗ＿ＶＳＳに接続される。ノードＮＤ１及びＮＤ２間にトランジスタ７３が挿入される。即ちトランジスタ７３のドレインはノードＮＤ１に接続され、トランジスタ７３のソースはノードＮＤ２に接続される。トランジスタ７３のゲートにはロジック回路１３から信号ＥＮ１が供給される。コンパレータ７４の反転入力端子はノードＮＤ２に接続され、ノードＮＤ２における電圧Ｖｘ３を受ける。電圧Ｖｘ３は分圧抵抗７２で発生する電圧降下に等しい。基準電圧源７５はグランド電位を基準に所定の正の基準電圧Ｖｙ３を生成してコンパレータ７４の非反転入力端子に供給する。

コンパレータ７４は自身の反転入力端子における電圧Ｖｘ３を自身の非反転入力端子における電圧Ｖｙ３と比較し、それらの高低関係を示す検出信号Ｓ＿ＤＥＴを出力する。検出信号Ｓ＿ＤＥＴは、“Ｖｘ３＜Ｖｙ３”の成立時においてハイレベルを有し、“Ｖｘ３＞Ｖｙ３”の成立時においてローレベルを有し、“Ｖｘ３＝Ｖｙ３”の成立時においてローレベル又はハイレベルを有する。ラッチ回路７６からロジック回路１３に対して検出信号Ｓ＿ＤＥＴに基づく保護信号Ｓ＿ＵＶＬＯが出力される。コンパレータ７４及びラッチ回路７６はグランド電位を基準に電源電圧ＶＤＤに基づいて動作する。検出信号Ｓ＿ＤＥＴ及び保護信号Ｓ＿ＵＶＬＯにおいて、ハイレベルは電源電圧ＶＤＤの電位を有し、ローレベルはグランド電位を有する。

信号ＥＮ１はハイレベル又はローレベルを有する二値信号である。ローレベルの信号ＥＮ１はグランド電位を有する。故に信号ＥＮ１のローレベル期間では、トランジスタ７３はオフであって電圧Ｖｘ３は０Ｖとなり、結果、コンパレータ７４からの検出信号Ｓ＿ＤＥＴはハイレベルを有する。ハイレベルの信号ＥＮ１はトランジスタ７３のゲート閾値電圧よりも十分に高い電位を有する。故に信号ＥＮ１のハイレベル期間では、トランジスタ７３はオンであり、電圧Ｖｂｏｏｔ及びＶＳＳ間の差に応じた電流、即ち電圧（Ｖｂｏｏｔ－ＶＳＳ）に応じた電流がトランジスタ７３を介して分圧抵抗７２に流れる。ロジック回路１３はトランジスタＭＬのオン期間において信号ＥＮ１にハイレベルを設定できる。ロジック回路１３は出力段回路ＭＭが出力ハイ状態に設定される期間及び出力段回路ＭＭが両オフ状態に設定される期間において信号ＥＮ１をローレベルに設定する。但し、出力段回路ＭＭが出力ハイ状態又は両オフ状態に設定される期間において信号ＥＮ１がハイレベルに設定されることがあっても良い。しかしながら、トランジスタＭＬのオン期間においてのみ、電圧Ｖｂｏｏｔ及びＶｓｗ間の差に相当する電圧がノードＮＤ２に現れるため、出力段回路ＭＭが出力ハイ状態又は両オフ状態に設定される期間における検出信号Ｓ＿ＤＥＴは無効である。

電源制御装置１０の初期状態においてラッチ回路７６からの保護信号Ｓ＿ＵＶＬＯはハイレベルを有し、保護信号Ｓ＿ＵＶＬＯは原則としてハイレベルを有する。ラッチ回路７６は、信号ＥＮ１のハイレベル期間における（従ってトランジスタＭＬ及び７３のオン期間における）検出信号Ｓ＿ＤＥＴのレベルを監視する。そして信号ＥＮ１のハイレベル期間において、図２１に示す如く検出信号Ｓ＿ＤＥＴにフォールエッジが発生すると、ラッチ回路７６は検出信号Ｓ＿ＤＥＴのローレベルをラッチすることで保護信号Ｓ＿ＵＶＬＯのレベルをハイレベルからローレベルに切り替える。ラッチ回路７６は信号ＥＮ１のローレベル期間における検出信号Ｓ＿ＤＥＴを無効とし、信号ＥＮ１のローレベル期間での検出信号Ｓ＿ＤＥＴに応答しない。尚、ラッチ回路７６はロジック回路１３に内蔵されるものであっても良い。以下では、ローレベルの検出信号Ｓ＿ＤＥＴ又はローレベルの保護信号Ｓ＿ＵＶＬＯを低電圧解除信号と称する。低電圧解除信号は、監視対象電圧Ｖｍｎｔが過小である状態が解除されたことを示す信号であると共にトランジスタＭＨのオン制御禁止を解除する信号であり、ロジック回路１３は、低電圧解除信号を受けた後にのみトランジスタＭＨをオンに制御し得る。ローレベルの検出信号Ｓ＿ＤＥＴ又は保護信号Ｓ＿ＵＶＬＯはブートコンデンサＣｂｏｏｔの充電が完了したことを示す信号であるとも言えるため、低電圧解除信号を充電完了信号と読み替えても良い。

分圧抵抗７１及び７２は基準配線Ｗ＿ＶＳＳ及びブート配線Ｗ＿ｂｏｏｔ間の電圧、即ち、電圧（Ｖｂｏｏｔ－ＶＳＳ）を分圧する分圧回路を構成する。但し、当該分圧回路における分圧はトランジスタ７３のオン期間においてのみ実現される。トランジスタ７３のオン期間において、トランジスタ７３のドレイン－ソース間電圧が十分に小さいとして無視すると、電圧Ｖｘ３は“Ｖｘ３＝（Ｖｂｏｏｔ－ＶＳＳ）×Ｒ_７２／（Ｒ_７１＋Ｒ_７２）”により表される。ここで、Ｒ_７１及びＲ_７２は夫々分圧抵抗７１及び７２が有する抵抗値を表す。トランジスタＭＬ及び７３のオン期間における電圧Ｖｘ３を特に評価電圧Ｖｘ３と称する。上述したようにトランジスタＭＬのオン期間においてスイッチ電圧Ｖｓｗは電圧ＶＳＳと略一致するため、評価電圧Ｖｘ３は“Ｖｘ３＝（Ｖｂｏｏｔ－Ｖｓｗ）×Ｒ_７２／（Ｒ_７１＋Ｒ_７２）”にて表されるとみなすことができる。つまり分圧抵抗７１及び７２から成る分圧回路は、トランジスタＭＬ及び７３のオン期間において基準配線Ｗ＿ＶＳＳ及びブート配線Ｗ＿ｂｏｏｔ間の電圧を分圧することでノードＮＤ２に監視対象電圧Ｖｍｎｔ（＝Ｖｂｏｏｔ－Ｖｓｗ）に応じた評価電圧Ｖｘ３を発生させる。モニタ回路１７ｃは、評価電圧Ｖｘ３を基準電圧Ｖｙ３と比較することで低電圧解除信号をロジック回路１３に対して供給するか否かを決定する。

トランジスタ７３は、スイッチとしての機能を備えると共に、電圧Ｖｘ３がコンパレータ７４の耐圧を超えることが無いよう電圧Ｖｘ３を信号ＥＮ１のハイレベルよりトランジスタ７３のゲート閾値電圧だけ低い電圧以下に制限する電圧クランプ機能を備える。典型的にはハイレベルの信号ＥＮ１は電源電圧ＶＤＤの電位を有するが、それ以外の電位を有していても良い。トランジスタＭＬ及び７３がオンであるという前提の下、電圧（Ｖｂｏｏｔ－Ｖｓｗ）が上昇して閾電圧Ｖｔｈ＿ＵＶＬＯに達する時点を境にコンパレータ７４の検出信号Ｓ＿ＤＥＴがハイレベルからローレベルに切り替わるよう、モニタ回路１７ｃ内の各定数が設定される。

トランジスタ７３は高耐圧素子である。図２０のモニタ回路１７ｃではトランジスタ７３以外に高耐圧素子を用いる必要がない。このため図２０のモニタ回路１７ｃでは、実施例ＥＸ２＿１及びＥＸ２＿２に示したモニタ回路１７ａ及び１７ｂと比べて、半導体チップ上におけるモニタ回路のサイズを小さくすることができる。また図２０のモニタ回路１７ｃでは、トランジスタＭＬのオン期間にのみ電圧（Ｖｂｏｏｔ－Ｖｓｗ）を観測する方式を採用することから両オフ状態が維持されるスリープモード（図４参照）においてモニタ回路１７ｃの動作を停止させることができる。従って、回路電流の大小が問題になりにくく、十分に低い抵抗値を持つ抵抗を抵抗７１及び７２として用いることが可能である。結果、高耐圧素子であるトランジスタ７３のドレインに対し比較的大きな寄生容量が付加されるものの、抵抗７１及び７２を低抵抗とすることで寄生容量の影響は生じ難くなる。加えて、そもそもトランジスタＭＬのオン期間においてのみ電圧（Ｖｂｏｏｔ－Ｖｓｗ）を観測する方式を採用することから、スイッチ電圧Ｖｓｗの遷移時の誤動作は発生しない。

図２２は、スイッチング制御が開始される近辺のタイミングチャートであって且つ第１ケースに係るタイミングチャートである。図２２には、上方から下方に向けて、指令信号ＳＷ＿ＥＮ、制御信号Ｓｐｗｍ、ゲート信号ＧＨ、ゲート信号ＧＬ、スイッチ電圧Ｖｓｗ、コイル電流ＩＬ、監視対象電圧Ｖｍｎｔ、検出信号Ｓ＿ＤＥＴ、保護信号Ｓ＿ＵＶＬＯ、信号ＥＮ１の波形が示される（後述の図２３でも同様）。時間の進行につれて時刻ｔ_Ｄ１、ｔ_Ｄ２、ｔ_Ｄ３が、この順番で訪れる。図２２のタイミングチャートでは、充電制御ＣＣ１が用いられることが想定される（後述の図２３でも同様）。

スイッチング制御が実行された後、スイッチング制御回路１１の動作モードがスリープモードに設定されることなどにより、或る程度の時間だけ指令信号ＳＷ＿ＥＮがローレベルに維持され、その後に時刻ｔ_Ｄ１に至る。図２２から明らかではないが、時刻ｔ_Ｄ１の直前において出力電圧Ｖｏｕｔは目標電圧Ｖｔｇに近い正の電圧を持つものとする。ロジック回路１３は、時刻ｔ_Ｄ１の前において指令信号ＳＷ＿ＥＮがローレベルに設定されることを契機に、又は、時刻ｔ_Ｄ１の前において指令信号ＳＷ＿ＥＮがハイレベルからローレベルに切り替えられた後、一定時間が経過したことを契機に、ラッチ回路７６による保護信号Ｓ＿ＵＶＬＯのラッチを解消する。保護信号Ｓ＿ＵＶＬＯのラッチの解消により、保護信号Ｓ＿ＵＶＬＯのレベルは初期レベルであるハイレベルに設定される。時刻ｔ_Ｄ１の直前において保護信号Ｓ＿ＵＶＬＯはハイレベルを有する。また時刻ｔ_Ｄ１の直前において、コイル電流ＩＬは０Ａ（ゼロアンペア）である。

時刻ｔ_Ｄ１において指令信号ＳＷ＿ＥＮにライズエッジが生じる。指令信号ＳＷ＿ＥＮのライズエッジに応答して、ＰＷＭ回路１２はＰＷＭ周波数を有する制御信号Ｓｐｗｍの生成及び出力動作を開始する。図２２の例では、時刻ｔ_Ｄ１にて制御信号Ｓｐｗｍにライズエッジが生じる。ロジック回路１３は、指令信号ＳＷ＿ＥＮのライズエッジに応答し、時刻ｔ_Ｄ１にて出力段回路ＭＭを両オフ状態から出力ロー状態に切り替える。出力段回路ＭＭが出力ロー状態とされることでブートコンデンサＣｂｏｏｔの充電により監視対象電圧Ｖｍｎｔが上昇してゆく。一方、出力電圧Ｖｏｕｔが比較的高い状態にてトランジスタＭＬがオンとされることで負のコイル電流ＩＬが発生し、時刻ｔ_Ｄ１よりコイル電流ＩＬの大きさ（絶対値）が増大してゆく。

時刻ｔ_Ｄ２において監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達する。尚、既に述べた事項であるが、監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達するとは、“Ｖｍｎｔ＜Ｖｔｈ＿ＵＶＬＯ”の成立状態から“Ｖｍｎｔ＞Ｖｔｈ＿ＵＶＬＯ”又は“Ｖｍｎｔ≧Ｖｔｈ＿ＵＶＬＯ”の成立状態に遷移することを指す。図２２の例において、ロジック回路１３は、時刻ｔ_Ｄ１より低電圧解除信号（ローレベルの検出信号Ｓ＿ＤＥＴ）が出力される時刻ｔ_Ｄ２まで、制御信号Ｓｐｗｍに依らず、出力段回路ＭＭを出力ロー状態に維持し且つ信号ＥＮ１をハイレベルに維持する。このため、時刻ｔ_Ｄ１及びｔ_Ｄ２間においてモニタ回路１７ｃにより監視対象電圧Ｖｍｎｔの観測が行われる。時刻ｔ_Ｄ２にて監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達することで検出信号Ｓ＿ＤＥＴにフォールエッジが発生し、検出信号Ｓ＿ＤＥＴのフォールエッジに連動して保護信号Ｓ＿ＵＶＬＯにもフォールエッジが生じる。ロジック回路１３は、保護信号Ｓ＿ＵＶＬＯのフォールエッジを契機にトランジスタＭＬをオンからオフに切り替え、且つ、信号ＥＮ１にフォールエッジを発生させる。

保護信号Ｓ＿ＵＶＬＯのフォールエッジを受けてロジック回路１３はスイッチング制御の実行を許可する状態（換言すれば出力段回路ＭＭを出力ハイ状態に設定することを許可する状態）に至り、以後、ＰＷＭ周波数を有する制御信号Ｓｐｗｍに応じて出力段回路ＭＭに対するスイッチング制御を実行する。図２２の例では、時刻ｔ_Ｄ２にて制御信号Ｓｐｗｍはローレベルを有しており、制御信号Ｓｐｗｍにおける次回のライズエッジは時刻ｔ_Ｄ３にて発生する。故にロジック回路１３は、時刻ｔ_Ｄ３における制御信号Ｓｐｗｍのライズエッジを契機に出力段回路ＭＭを両オフ状態から出力ハイ状態に切り替え、以後、スイッチング制御を継続実行する。一旦、低電圧解除信号が出力されてスイッチング制御が開始されると、スイッチング制御の実行中には監視対象電圧Ｖｍｎｔが大きく低下することは無いため、監視対象電圧Ｖｍｎｔのモニタ（検出）は実施しない。尚、図２２のタイミングチャートでは、時刻ｔ_Ｄ２及びｔ_Ｄ３の期間の前半において負のコイル電流ＩＬがトランジスタＭＨの寄生ダイオードを通じて流れることでスイッチ電圧Ｖｓｗが入力電圧Ｖｉｎと当該寄生ダイオードの順方向電圧の和に等しくなり、その後、時刻ｔ_Ｄ２及びｔ_Ｄ３の期間の後半において“ＩＬ＝０”となることでスイッチ電圧Ｖｓｗが出力電圧Ｖｏｕｔ付近で共振する様子が示される。

ロジック回路１３は、時刻ｔ_Ｄ３の後、指令信号ＳＷ＿ＥＮがローレベルに設定されることを契機に、又は、時刻ｔ_Ｄ３の後、指令信号ＳＷ＿ＥＮにフォールエッジが生じてから一定時間が経過したことを契機にラッチ回路７６による保護信号Ｓ＿ＵＶＬＯのラッチを解消させて保護信号Ｓ＿ＵＶＬＯのレベルを初期レベル（ハイレベル）に戻して良い。

図２３は、スイッチング制御が開始される近辺のタイミングチャートであって且つ第２ケースに係るタイミングチャートである。時間の進行につれて時刻ｔ_Ｅ１、ｔ_Ｅ２、ｔ_Ｅ３が、この順番で訪れる。

スイッチング制御が実行された後、スイッチング制御回路１１の動作モードがスリープモードに設定されることなどにより、或る程度の時間だけ指令信号ＳＷ＿ＥＮがローレベルに維持され、その後に時刻ｔ_Ｅ１に至る。図２３からは明らかではないが、時刻ｔ_Ｅ１の直前において出力電圧Ｖｏｕｔは目標電圧Ｖｔｇに近い正の電圧を持つものとする。ロジック回路１３は、時刻ｔ_Ｅ１の前において指令信号ＳＷ＿ＥＮがローレベルに設定されることを契機に、又は、時刻ｔ_Ｅ１の前において指令信号ＳＷ＿ＥＮがハイレベルからローレベルに切り替えられた後、一定時間が経過したことを契機に、ラッチ回路７６による保護信号Ｓ＿ＵＶＬＯのラッチを解消する。保護信号Ｓ＿ＵＶＬＯのラッチの解消により、保護信号Ｓ＿ＵＶＬＯのレベルは初期レベルであるハイレベルに設定される。時刻ｔ_Ｅ１の直前において保護信号Ｓ＿ＵＶＬＯはハイレベルを有する。また時刻ｔ_Ｅ１の直前において、コイル電流ＩＬは０Ａ（ゼロアンペア）である。

時刻ｔ_Ｅ１において指令信号ＳＷ＿ＥＮにライズエッジが生じる。指令信号ＳＷ＿ＥＮのライズエッジに応答して、ＰＷＭ回路１２はＰＷＭ周波数を有する制御信号Ｓｐｗｍの生成及び出力動作を開始する。図２３の例では、時刻ｔ_Ｅ１にて制御信号Ｓｐｗｍにライズエッジが生じる。ロジック回路１３は、指令信号ＳＷ＿ＥＮのライズエッジに応答し、時刻ｔ_Ｅ１にて出力段回路ＭＭを両オフ状態から出力ロー状態に切り替える。ロジック回路１３は、時刻ｔ_Ｅ１より低電圧解除信号（ローレベルの検出信号Ｓ＿ＤＥＴ）が出力される時刻ｔ_Ｅ２まで、制御信号Ｓｐｗｍに依らず、出力段回路ＭＭを出力ロー状態に維持し且つ信号ＥＮ１をハイレベルに維持する。このため、時刻ｔ_Ｅ１及びｔ_Ｅ２間においてモニタ回路１７ｃにより監視対象電圧Ｖｍｎｔの観測が行われる。

図２３に対応する第２ケースでは、図２２に対応する第１ケースと比べて、指令信号ＳＷ＿ＥＮのライズエッジ前に存在していたスイッチング制御の停止期間が短く、故に時刻ｔ_Ｅ１における監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯ以上である、又は、時刻ｔ_Ｅ１の後、直ちに監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達する。故に時刻ｔ_Ｅ１の直後の時刻ｔ_Ｅ２にて検出信号Ｓ＿ＤＥＴにフォールエッジが発生する。時刻ｔ_Ｅ２における検出信号Ｓ＿ＤＥＴのフォールエッジに応答して保護信号Ｓ＿ＵＶＬＯにもフォールエッジが生じ、次いで信号ＥＮ１にもフォールエッジが生じる。このような第２ケースでは、制御信号Ｓｐｗｍの次の周期を待つことなく、ロジック回路１３は、時刻ｔ_Ｅ２の直後の時刻ｔ_Ｅ３にてハイレベルの制御信号Ｓｐｗｍに従い、トランジスタＭＨをオフからオンに切り替える（時刻ｔ_Ｅ１にて制御信号Ｓｐｗｍにライズエッジが生じ、時刻ｔ_Ｅ２及びｔ_Ｅ３の後に制御信号Ｓｐｗｍにフォールエッジが生じる）。つまり時刻ｔ_Ｅ１にて出力段回路ＭＭを出力ロー状態に設定した後、出力段回路ＭＭが両オフ状態に設定されることなく、時刻ｔ_Ｅ３にて出力段回路ＭＭが出力ハイ状態に設定される（但し、デッドタイムによる両オフ状態の設定は存在する）。これにより出力電圧Ｖｏｕｔの低下を小さくすることができる。

ロジック回路１３は、時刻ｔ_Ｅ３の後、指令信号ＳＷ＿ＥＮがローレベルに設定されることを契機に、又は、時刻ｔ_Ｅ３の後、指令信号ＳＷ＿ＥＮにフォールエッジが生じてから一定時間が経過したことを契機にラッチ回路７６による保護信号Ｓ＿ＵＶＬＯのラッチを解消させて保護信号Ｓ＿ＵＶＬＯのレベルを初期レベル（ハイレベル）に戻して良い。

図２４は、スイッチング制御の短時間の停止を経てスイッチング制御が開始される近辺のタイミングチャートであって且つ第３ケースに係るタイミングチャートである。スイッチング制御の実行を経て指令信号ＳＷ＿ＥＮのフォールエッジを契機にスイッチング制御が停止された後、スイッチング制御の停止期間の長さが上述の放電基準時間Ｔｄｉｓ（図１３～図１５参照）に達する前に指令信号ＳＷ＿ＥＮにライズエッジが発生したときには、ブートコンデンサＣｂｏｏｔの放電は殆ど進行していないと考えられるため、図２４に示す如く、トランジスタＭＬのオンを伴う充電制御を行うことなく、ロジック回路１３は出力段回路ＭＭを両オフ状態から出力ハイ状態に直接遷移させて良い。

＜＜実施例ＥＸ２＿４＞＞
実施例ＥＸ２＿４を説明する。図２５に実施例ＥＸ２＿４に係るモニタ回路１７であるモニタ回路１７ｄの構成を示す。モニタ回路１７ｄは、トランジスタ７７（挿入トランジスタ）と、コンパレータ７４と、基準電圧源７５と、ラッチ回路７６と、を備える。トランジスタ７７はＮチャネル型のＭＯＳＦＥＴである。図２０のモニタ回路１７ｃでは電圧Ｖｂｏｏｔ及びＶＳＳ間の電圧を分圧してからコンパレータ７４に入力していたが、図２５のモニタ回路１７ｄではブート電圧Ｖｂｏｏｔをトランジスタ７７にてクランプすることで、コンパレータ７４に過電圧が入力されないようにしている。

具体的には、トランジスタ７７のドレインはブート端子ＢＯＯＴ及びブート配線Ｗ＿ｂｏｏｔに接続されてブート電圧Ｖｂｏｏｔを受ける。トランジスタ７７のソースはノードＮＤ３に接続される。即ちトランジスタ７７はブート配線Ｗ＿ｂｏｏｔ及びノードＮＤ３間に設けられる。トランジスタ７７のゲートにはスイッチング制御回路１１の電源電圧ＶＤＤが入力される。ノードＮＤ３における電圧を電圧Ｖｘ４と称する。トランジスタ７７は、電圧Ｖｘ４がコンパレータ７４の耐圧を超えることが無いよう電圧Ｖｘ４を電圧（ＶＤＤ－Ｖｔｈ７７）以下に制限する。電圧（ＶＤＤ－Ｖｔｈ７７）は、電源電圧ＶＤＤよりトランジスタ７７のゲート閾値電圧Ｖｔｈ７７だけ低い電圧である。ノードＮＤ３には、ブート電圧Ｖｂｏｏｔと電圧（ＶＤＤ－Ｖｔｈ７７）の内、低い方の電圧が加わる。

モニタ回路１７ｄにおけるコンパレータ７４、基準電圧源７５及びラッチ回路７６は、モニタ回路１７ｃ（図２０）におけるコンパレータ７４、基準電圧源７５及びラッチ回路７６と同様の構成を持ち且つ同様の動作を行う。但し、モニタ回路１７ｄにおいて、コンパレータ７４の反転入力端子はノードＮＤ３に接続されてノードＮＤ３における電圧Ｖｘ４を受ける。またモニタ回路１７ｄにおいて、基準電圧源７５はグランド電位を基準に所定の正の基準電圧Ｖｙ４を生成してコンパレータ７４の非反転入力端子に供給する。従ってモニタ回路１７ｄにおけるコンパレータ７４は、自身の反転入力端子における電圧Ｖｘ４を自身の非反転入力端子における電圧Ｖｙ４と比較し、それらの高低関係を示す検出信号Ｓ＿ＤＥＴを出力する。モニタ回路１７ｄにおける検出信号Ｓ＿ＤＥＴは、“Ｖｘ４＜Ｖｙ４”の成立時においてハイレベルを有し、“Ｖｘ４＞Ｖｙ４”の成立時においてローレベルを有し、“Ｖｘ４＝Ｖｙ４”の成立時においてローレベル又はハイレベルを有する。基準電圧Ｖｙ４は電圧（ＶＤＤ－Ｖｔｈ７７）より低い。

トランジスタＭＬのオン期間における電圧Ｖｘ４を特に評価電圧Ｖｘ４と称する。上述したようにトランジスタＭＬのオン期間においてスイッチ電圧Ｖｓｗは電圧ＶＳＳと略一致するため、“Ｖｂｏｏｔ＜ＶＤＤ－Ｖｔｈ７７”であれば評価電圧Ｖｘ４は実質的に監視対象電圧Ｖｍｎｔに等しい。つまりモニタ回路１７ｄは、トランジスタＭＬのオン期間において監視対象電圧Ｖｍｎｔ（＝Ｖｂｏｏｔ－Ｖｓｗ）に応じた評価電圧Ｖｘ４をノードＮＤ３に発生させることができる。モニタ回路１７ｄは、評価電圧Ｖｘ４を基準電圧Ｖｙ４と比較することで上記の低電圧解除信号をロジック回路１３に対して供給するか否かを決定することになる。トランジスタＭＬのオン期間において“Ｖｂｏｏｔ≧ＶＤＤ－Ｖｔｈ７７”であれば、基準電圧Ｖｙ４より高い電圧（ＶＤＤ－Ｖｔｈ７７）がコンパレータ７４の反転入力端子に供給されてローレベルの検出信号Ｓ＿ＤＥＴが発生するが、トランジスタＭＬのオン期間において“Ｖｂｏｏｔ≧ＶＤＤ－Ｖｔｈ７７”である状態は“Ｖｍｎｔ≧Ｖｔｈ＿ＵＶＬＯ”の状態に相当するため、問題は無い。

出力段回路ＭＭが出力ハイ状態又は両オフ状態であるときの検出信号Ｓ＿ＤＥＴは無効である。ロジック回路１３は、ラッチ回路７６のラッチ動作を制御するための信号ＥＮ１をラッチ回路７６に供給する。ロジック回路１３はブートコンデンサＣｂｏｏｔの充電制御を行うときにおいてトランジスタＭＬのオン期間にのみ信号ＥＮ１に対してハイレベルを設定すれば良い。ロジック回路１３は出力段回路ＭＭが出力ハイ状態に設定される期間及び出力段回路ＭＭが両オフ状態に設定される期間において信号ＥＮ１をローレベルに設定する。ラッチ回路７６は信号ＥＮ１のローレベル期間における検出信号Ｓ＿ＤＥＴを無効とし、信号ＥＮ１のローレベル期間での検出信号Ｓ＿ＤＥＴに応答しない。

電源制御装置１０の初期状態においてラッチ回路７６からの保護信号Ｓ＿ＵＶＬＯはハイレベルを有し、保護信号Ｓ＿ＵＶＬＯは原則としてハイレベルを有する。ラッチ回路７６は、信号ＥＮ１のハイレベル期間における（従ってトランジスタＭＬのオン期間における）検出信号Ｓ＿ＤＥＴのレベルを監視する。そして信号ＥＮ１のハイレベル期間において、ラッチ回路７６は、検出信号Ｓ＿ＤＥＴにフォールエッジが発生すると検出信号Ｓ＿ＤＥＴのローレベルをラッチすることで保護信号Ｓ＿ＵＶＬＯのレベルをハイレベルからローレベルに切り替える（図２１参照）。上述したように、ローレベルの検出信号Ｓ＿ＤＥＴ又はローレベルの保護信号Ｓ＿ＵＶＬＯは低電圧解除信号（充電完了信号）として機能する。尚、ラッチ回路７６はロジック回路１３に内蔵されるものであっても良い。トランジスタＭＬがオンであるという前提の下、電圧（Ｖｂｏｏｔ－Ｖｓｗ）が上昇して閾電圧Ｖｔｈ＿ＵＶＬＯに達する時点を境にコンパレータ７４の検出信号Ｓ＿ＤＥＴがハイレベルからローレベルに切り替わるよう、モニタ回路１７ｄ内の各定数が設定される。

トランジスタ７７は高耐圧素子である。図２５のモニタ回路１７ｄではトランジスタ７７以外に高耐圧素子を用いる必要がない。このため図２５のモニタ回路１７ｄでは、実施例ＥＸ２＿１及びＥＸ２＿２に示したモニタ回路１７ａ及び１７ｂと比べて、半導体チップ上におけるモニタ回路のサイズを小さくすることができる。図２０のモニタ回路１７ｃでは分圧を利用することからコンパレータ７４に供給する基準電圧Ｖｙ３を自由に設定できる。これに対し、図２５のモニタ回路１７ｄでは、電圧（ＶＤＤ－Ｖｔｈ７７）と比べて基準電圧Ｖｙ４を低く設定するという制約がある。しかしながら、モニタ回路１７ｄでは分圧抵抗が用いられないため、コンパレータ７４への入力信号（Ｖｘ４）を低インピーダンスにすることができ、結果、寄生容量の影響をモニタ回路１７ｃより更に受けにくくなる。更に分圧抵抗に流れる分の回路電流がモニタ回路１７ｄではゼロとなる。

＜＜実施例ＥＸ２＿５＞＞
実施例ＥＸ２＿５を説明する。実施例ＥＸ２＿３に係るモニタ回路１７ｃ及び実施例ＥＸ２＿４に係るモニタ回路１７ｄを、図１のモニタ回路１７として用いる場合の動作について説明を追加する。

モニタ回路１７ｃ及び１７ｄは共にトランジスタＭＬのオン期間にのみ監視対象電圧Ｖｍｎｔ（＝Ｖｂｏｏｔ－Ｖｓｗ）を観測する方式を採用しており、トランジスタＭＬのオフ期間において監視対象電圧Ｖｍｎｔに応じた電圧はモニタ回路１７ｃ及び１７ｄ内に発生しない。スイッチング制御回路１１は、監視対象電圧Ｖｍｎｔが閾電圧Ｖｔｈ＿ＵＶＬＯに達したことを示す低電圧解除信号がモニタ回路１７ｃ又は１７ｄから供給されるまでトランジスタＭＨをオフ状態に維持する。トランジスタＭＬのオン期間にのみ監視対象電圧Ｖｍｎｔを観測する方式を採用することで享受されるメリットは実施例ＥＸ２＿３又はＥＸ２＿４に示した通りである。

スイッチング制御回路１１は、スイッチング制御の停止によりトランジスタＭＨ及びＭＬをオフに維持した後、スイッチング制御の実行を指令する実行指令信号（ハイレベルの指令信号ＳＷ＿ＥＮ）を受けてスイッチング制御を開始する場合に、スイッチング制御の開始前にて監視対象電圧Ｖｍｎｔの観測を伴う充電制御を実行する。当該充電制御において、スイッチング制御回路１１は、トランジスタＭＨをオフに維持しつつトランジスタＭＬをオンとする充電期間を設けることでブートコンデンサＣｂｏｏｔを充電させ、充電期間においてモニタ回路１７ｃ又は１７ｄに監視対象電圧Ｖｍｎｔの観測を行わせる。

ここにおける充電制御として、実施例ＥＸ２＿３では充電制御ＣＣ１が用いられることを想定した（図２２参照）。実施例ＥＸ２＿４でも充電制御ＣＣ１が用いられて良い。スイッチング制御回路１１は、充電制御ＣＣ１において、モニタ回路１７ｃ又は１７ｄから低電圧解除信号が出力されるまでトランジスタＭＬを継続的にオンに保つ。

但し、実施例ＥＸ２＿３及びＥＸ２＿４において、第１実施形態で述べた充電制御ＣＣ２（図１１等参照）が用いられても良い。この場合、スイッチング制御回路１１は、充電制御ＣＣ２において、モニタ回路１７ｃ又は１７ｄから低電圧解除信号が出力されるまでトランジスタＭＬを断続的にオンに設定する場合がある。充電制御ＣＣ２に関わるスイッチング制御回路１１の動作の詳細は第１実施形態にて示した通りである。

第２実施形態において、充電制御ＣＣ２が用いられる場合におけるロジック回路１３の状態遷移は、図１２又は図１３に従うものであって良い。即ち、スイッチング制御回路１１は、スイッチング制御の停止によりトランジスタＭＨ及びＭＬをオフに維持した後、実行指令信号（ハイレベルの指令信号ＳＷ＿ＥＮ）の受信に基づきスイッチング制御を開始する場合にスイッチング制御の開始前にて充電制御ＣＣ２（状態ＳＴ２のみの動作、又は、状態ＳＴ２及びＳＴ３間の遷移を伴う動作）を実行し、スイッチング制御の実行期間において充電制御ＣＣ２を非実行とする。第２実施形態において充電制御ＣＣ１が用いられる場合も同様であり、ロジック回路１３の状態遷移図は図１２又は図１３に類似する。但し、充電制御ＣＣ１が用いられる場合にあっては、図１２及び図１３の状態遷移図から状態ＳＴ３が削除され、状態ＳＴ２及びＳＴ３間の遷移は無いものと解される。充電制御ＣＣ１が用いられる場合も、充電制御ＣＣ２が用いられる場合と同様に、スイッチング制御回路１１は、スイッチング制御の停止によりトランジスタＭＨ及びＭＬをオフに維持した後、実行指令信号（ハイレベルの指令信号ＳＷ＿ＥＮ）の受信に基づきスイッチング制御を開始する場合にスイッチング制御の開始前にて充電制御ＣＣ１（状態ＳＴ２のみの動作）を実行し、スイッチング制御の実行期間において充電制御ＣＣ１を非実行とする。

第２実施形態において、充電制御ＣＣ１又はＣＣ２が用いられる場合におけるロジック回路１３の状態遷移が図１３に従うものである場合、スイッチング制御回路１１の動作は以下の通りとなる。即ちスイッチング制御回路１１は、ロジック回路１３が状態ＳＴ１にあるときにスイッチング制御の実行を指令する実行指令信号（ハイレベルの指令信号ＳＷ＿ＥＮ）を受けると、充電制御ＣＣ１又はＣＣ２を経てから状態ＳＴ４へ遷移してスイッチング制御を開始する。充電制御ＣＣ１は状態ＳＴ２のみにて実現される。充電制御ＣＣ２は、状態ＳＴ２のみにて実現される場合もあるし、状態ＳＴ２及びＳＴ３間の遷移を伴う場合もある。その後、スイッチング制御回路１１は、スイッチング制御の停止を指令する停止指令信号（ローレベルの指令信号ＳＷ＿ＥＮ）を受けるとスイッチング制御を停止し且つ当該停止指令信号に基づきスイッチング制御を停止してからの経過時間Ｔｓｔｐを計測する。この経過時間Ｔｓｔｐが放電基準時間Ｔｄｉｓに達した後に実行指令信号（ハイレベルの指令信号ＳＷ＿ＥＮ）を再度受けると、図２６に示す如く、スイッチング制御回路１１は充電制御ＣＣ１又はＣＣ２を再度経てからスイッチング制御を再開する。一方、経過時間Ｔｓｔｐが放電基準時間Ｔｄｉｓに達する前に実行指令信号を再度受けると、図２７に示す如く、スイッチング制御回路１１は再度の充電制御ＣＣ１又はＣＣ２を経ることなくスイッチング制御を再開する。

＜＜補足＞＞
上述の各実施形態に対する補足事項等を説明する。

図１のスイッチング電源装置１を任意の電気機器に搭載することができる。当該電気機器は自動車等の車両に搭載される電装機器であって良いし、コンピュータ装置であっても良いし、家電機器又は産業用機器であっても良い。

スイッチング電源装置１を内包する複合電源装置を形成しても良い。複合電源装置は、複数のスイッチング電源装置を備えるか、或いは、１以上のスイッチング電源装置（スイッチングレギュレータ）と１以上のリニアレギュレータとを備える。複合電源装置に設けられる電源制御装置は所謂ＰＭＩＣ（Power Management IC）であって良い。

任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。

上述の実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。

不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。

本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

＜＜第１付記＞＞
主として第１実施形態に対応する技術について第１付記を設ける。

本開示の一側面に係る電源制御装置は（図１及び図１１参照）、直流／直流変換によって入力電圧（Ｖｉｎ）から出力電圧（Ｖｏｕｔ）を生成するよう構成されたスイッチング電源装置（１）に設けられる電源制御装置（１０）であって、前記入力電圧の印加端（ＩＮ）とスイッチ端子（ＳＷ）との間に設けられたハイサイドトランジスタ（ＭＨ）及び前記スイッチ端子と前記入力電圧より低いグランド電位を持つグランド端子（ＧＮＤ）との間に設けられたローサイドトランジスタ（ＭＬ）を有する出力段回路（ＭＭ）が前記スイッチング電源装置に設けられ、前記ハイサイドトランジスタ及び前記ローサイドトランジスタのオン／オフ制御を通じて前記スイッチ端子に生じたスイッチ電圧（Ｖｓｗ）がコイル（Ｌ１）及び出力コンデンサ（Ｃｏｕｔ）を用いて整流及び平滑化されることで前記出力電圧が生成され、当該電流制御装置は、前記ハイサイドトランジスタのゲートを駆動するよう構成されたハイサイドドライバ（１４）と、前記ローサイドトランジスタのゲートを駆動するよう構成されたローサイドドライバ（１５）と、前記出力電圧に応じた帰還電圧（Ｖｆｂ）に基づき前記ローサイドドライバ及び前記ハイサイドドライバを用いて前記ハイサイドトランジスタ及び前記ローサイドトランジスタのオン／オフ状態を制御するよう構成されたスイッチング制御回路（１１）と、前記スイッチ端子に対しブートコンデンサ（Ｃｂｏｏｔ）を介して接続され、前記ハイサイドドライバでの高電位側の電源電圧として機能するブート電圧（Ｖｂｏｏｔ）が加わるよう構成されたブート端子（ＢＯＯＴ）と、前記ローサイドトランジスタのオン期間において前記スイッチ端子を低電位側にして前記ブートコンデンサに充電電流を供給するよう構成された整流素子（Ｄｂｏｏｔ）と、前記出力電圧が加わる出力端子（ＯＵＴ）から前記コイル及び前記スイッチ端子を介して前記ローサイドトランジスタに向かう向きに逆流電流が所定量以上流れる特定逆流状態を検出するよう構成された逆流検出回路（１６）と、前記スイッチ電圧から見た前記ブート電圧の高さを監視対象電圧（Ｖｍｎｔ）として監視するよう構成されたモニタ回路（１７）と、を備え、前記スイッチング制御回路により、前記出力段回路の状態は、前記ハイサイドトランジスタがオン且つ前記ローサイドトランジスタがオフとなる出力ハイ状態、前記ハイサイドトランジスタがオフ且つ前記ローサイドトランジスタがオンとなる出力ロー状態、又は、前記ハイサイドトランジスタ及び前記ローサイドトランジスタの双方にオフとなる両オフ状態に設定され、前記スイッチング制御回路は、前記監視対象電圧が閾電圧（Ｖｔｈ＿ＵＶＬＯ）より低い状態において前記出力段回路を前記出力ロー状態に設定した後、前記監視対象電圧が前記閾電圧に達するか又は前記特定逆流状態が検出されるまで前記出力段回路を前記出力ロー状態に維持し、前記出力段回路が前記出力ロー状態に設定された状態において前記監視対象電圧が前記閾電圧に達する前に前記特定逆流状態が検出された場合には、前記出力段回路の状態を前記両オフ状態に切り替え且つ所定の待機時間（Ｔｗ）だけ前記出力段回路を前記両オフ状態に保ってから前記出力ロー状態に戻す逆流制限動作（Ｊ２）を実行し、前記監視対象電圧が前記閾電圧に達することを契機に前記出力段回路を前記出力ハイ状態に設定することを許可する構成（以下、構成Ａ１と称する）である。

これにより、ブートコンデンサの充電の際に大きな逆流電流の発生を抑制でき、過大な逆流電流からローサイドトラジスタを保護することができる。また逆流電流による出力電圧の過度の低下が抑止され、出力電圧の低下による負荷（出力電圧に基づき駆動する負荷）への悪影響も抑制される。

上記構成Ａ１に係る電源制御装置において（図１及び図１１参照）、前記スイッチング制御回路は、前記監視対象電圧が前記閾電圧に達した後において、前記帰還電圧に応じて生成した制御信号（Ｓｐｗｍ）に基づき前記ハイサイドトランジスタ及び前記ローサイドトランジスタを交互にオン、オフさせるスイッチング制御を開始する構成（以下、構成Ａ２と称する）であっても良い。

上記構成Ａ２に係る電源制御装置において（図９及び図１０参照）、前記逆流検出回路は、前記スイッチング制御の実行期間において前記逆流電流の大きさが第１電流閾値（Ｉｓｈｔ１）を超える第１逆流状態を検出可能に構成され、前記スイッチング制御回路は、前記スイッチング制御の実行期間にて前記制御信号に基づき前記出力段回路を前記出力ロー状態に設定した後、前記逆流検出回路により前記第１逆流状態が検出されると前記制御信号に依らず前記出力段回路を前記出力ロー状態から前記両オフ状態に切り替える逆流抑止動作（Ｊ１）を実行し、前記逆流検出回路は、前記第１逆流状態を検出するための回路と共通の回路を用いて、前記逆流電流の大きさが前記第１電流閾値より大きな第２電流閾値（Ｉｓｈｔ２）を超える第２逆流状態を前記特定逆流状態として検出する構成（以下、構成Ａ３と称する）であっても良い。

第１逆流状態の検出に伴う逆流抑止動作により軽負荷時の効率向上が図られる。軽負荷時の効率向上のために設けられる回路と共通の回路を用い、電流閾値をずらすことで、ブートコンデンサの充電の際に特定逆流状態（第２逆流状態）を検出することができる。このため、逆流制限動作の実現するために追加すべき回路は軽微で済む（チップコストの増大は軽微で済む）。

上記構成Ａ２又はＡ３に係る電源制御装置において（図１１参照）、前記スイッチング制御回路は、前記スイッチング制御の実行を指令する実行指令信号（ハイレベルの指令信号ＳＷ＿ＥＮ）を受けて前記スイッチング制御を開始する場合に、前記スイッチング制御の開始前にて充電制御（ＣＣ２）を実行し、前記スイッチング制御回路は、前記充電制御において、前記監視対象電圧が前記閾電圧より低い状態にて前記出力段回路を前記出力ロー状態に設定した後、前記監視対象電圧が前記閾電圧に達するか又は前記特定逆流状態が検出されるまで前記出力段回路を前記出力ロー状態に維持する動作を実行し、且つ、前記出力段回路が前記出力ロー状態に設定された状態において前記監視対象電圧が前記閾電圧に達する前に前記特定逆流状態が検出された場合には前記逆流制限動作を実行し、前記スイッチング制御回路は、前記充電制御の開始後、前記監視対象電圧が前記閾電圧に達した後に前記スイッチング制御を開始する構成（以下、構成Ａ４と称する）であっても良い。

上記構成Ａ４に係る電源制御装置において（図１１及び図１２参照）、前記スイッチング制御回路は、前記スイッチング制御の停止期間を経て前記実行指令信号の受信に基づき前記スイッチング制御を開始する場合に前記スイッチング制御の開始前にて前記充電制御を実行し、前記スイッチング制御の実行期間において前記充電制御を非実行とする構成（以下、構成Ａ５と称する）であっても良い。

上記構成Ａ４又はＡ５に係る電源制御装置において（図１３～図１５参照）、前記スイッチング制御回路は、前記実行指令信号を受けて前記充電制御を経てから前記スイッチング制御を開始した後、前記スイッチング制御の停止を指令する停止指令信号（ローレベルの指令信号ＳＷ＿ＥＮ）を受けると前記スイッチング制御を停止し且つ前記スイッチング制御を停止してからの経過時間（Ｔｓｔｐ）を計測し、前記経過時間が所定時間（Ｔｄｉｓ）に達した後に前記実行指令信号を再度受けると前記充電制御を再度経てから前記スイッチング制御を再開し、前記経過時間が前記所定時間に達する前に前記実行指令信号を再度受けると再度の前記充電制御を経ることなく前記スイッチング制御を再開する構成（以下、構成Ａ６と称する）であっても良い。

これにより、実行指令信号を受けるたびに常に充電制御を行ってからスイッチング制御を開始する場合と比べて、電力効率の向上又は応答性能の向上が期待される。

＜＜第２付記＞＞
主として第２実施形態に対応する技術について第２付記を設ける。

本開示の他の一側面に係る電源制御装置は（図１と図２０又は図２５とを参照）、直流／直流変換によって入力電圧（Ｖｉｎ）から出力電圧（Ｖｏｕｔ）を生成するよう構成されたスイッチング電源装置（１）に設けられる電源制御装置（１０）であって、前記入力電圧の印加端（ＩＮ）とスイッチ端子（ＳＷ）との間に設けられたハイサイドトランジスタ（ＭＨ）及び前記スイッチ端子と前記入力電圧より低いグランド電位を持つグランド端子（ＧＮＤ）との間に設けられたローサイドトランジスタ（ＭＬ）を有する出力段回路（ＭＭ）が前記スイッチング電源装置に設けられ、前記ハイサイドトランジスタ及び前記ローサイドトランジスタのオン／オフ制御を通じて前記スイッチ端子に生じたスイッチ電圧（Ｖｓｗ）が整流及び平滑化されることで前記出力電圧が生成され、当該電流制御装置は、前記ハイサイドトランジスタのゲートを駆動するよう構成されたハイサイドドライバ（１４）と、前記ローサイドトランジスタのゲートを駆動するよう構成されたローサイドドライバ（１５）と、前記出力電圧に応じた帰還電圧（Ｖｆｂ）に基づき前記ローサイドドライバ及び前記ハイサイドドライバを用いて前記ハイサイドトランジスタ及び前記ローサイドトランジスタのオン／オフ状態を制御するよう構成されたスイッチング制御回路（１１）と、前記スイッチ端子に対しブートコンデンサ（Ｃｂｏｏｔ）を介して接続され、前記ハイサイドドライバでの高電位側の電源電圧として機能するブート電圧（Ｖｂｏｏｔ）が加わるよう構成されたブート端子（ＢＯＯＴ）と、前記ローサイドトランジスタのオン期間において前記スイッチ端子を低電位側にして前記ブートコンデンサに充電電流を供給するよう構成された整流素子（Ｄｂｏｏｔ）と、前記スイッチ電圧から見た前記ブート電圧の高さを監視対象電圧（Ｖｍｎｔ）として監視するよう構成されたモニタ回路（１７）と、を備え、前記モニタ回路は、前記ローサイドトランジスタのオン期間のみにおいて前記監視対象電圧を観測し、前記スイッチング制御回路は、前記監視対象電圧が閾電圧（Ｖｔｈ＿ＵＶＬＯ）を達したことを示す低電圧解除信号が前記モニタ回路から供給されるまで前記ハイサイドトランジスタをオフに維持する構成（以下、構成Ｂ１と称する）である。

ローサイドトランジスタのオン期間において、ブート端子及びスイッチ端子間の電圧はブート端子及びグランド端子間の電圧に実質的に等しい。このため、ローサイドトランジスタのオン期間においてブート端子及びグランド端子間の電圧を検出することで、ブート端子及びスイッチ端子間の電圧（即ち監視対象電圧）を観測可能である。このような方式の採用により、高耐圧素子の使用数を低減することができ、故にモニタ回路のサイズを低減することが可能となる。

上記構成Ｂ１に係る電源制御装置において（図２０参照）、前記モニタ回路は、前記グランド電位を持つ基準配線（Ｗ＿ＶＳＳ）と前記ブート電圧が加わるブート配線（Ｗ＿ｂｏｏｔ）との間に設けられた分圧回路（７１、７２）を有し、前記分圧回路により前記ローサイドトランジスタのオン期間において前記基準配線及び前記ブート配線間の電圧を分圧することで前記監視対象電圧に応じた評価電圧（Ｖｘ３）を発生させ、前記評価電圧に基づき前記スイッチング制御回路に対する前記低電圧解除信号の供給／非供給を決定する構成（以下、構成Ｂ２と称する）であっても良い。

これにより、高耐圧素子の使用数を低減することができ、故にモニタ回路のサイズを低減することが可能となる。また、ローサイドトランジスタのオン期間にのみ監視対象電圧を観測する方式を採用することからスリープモード等においてモニタ回路の動作を停止させることができる。従って、回路電流の大小が問題になりにくく、十分に低い抵抗値を持つ抵抗により分圧回路を形成できる。結果、高耐圧素子に比較的大きな寄生容量が付加されるものの、寄生容量の影響は生じ難い。加えて、ローサイドトランジスタのオン期間にのみ監視対象電圧を観測する方式を採用することから、スイッチ電圧の遷移時に誤動作が生じるおそれもない。

上記構成Ｂ２に係る電源制御装置において、前記分圧回路は、前記ブート配線及び第１ノード間に設けられる第１分圧抵抗（７１）と、第２ノード及び前記基準配線間に設けられる第２分圧抵抗（７２）と、前記第１ノード及び前記第２ノード間に挿入され且つ前記ローサイドトランジスタのオン期間においてオンに制御される挿入トランジスタ（７３）と、を備え、前記モニタ回路は、前記ローサイドトランジスタ及び前記挿入トランジスタのオン期間における前記第２ノードでの電圧を前記評価電圧として用い、前記評価電圧を前記グランド電位から見て所定電圧だけ高い電圧（Ｖｙ３）と比較することで前記スイッチング制御回路に対する前記低電圧解除信号の供給／非供給を決定する構成（以下、構成Ｂ３と称する）であっても良い。

上記構成Ｂ１に係る電源制御装置において（図２５参照）、前記モニタ回路は、前記ブート電圧が加わるブート配線（Ｗ＿ｂｏｏｔ）と特定ノード（ＮＤ３）との間に設けられたトランジスタであって且つ前記スイッチング制御回路の電源電圧（ＶＤＤ）をゲートにて受けるよう構成された挿入トランジスタ（７７）を有し、前記ローサイドトランジスタのオン期間において前記監視対象電圧に応じた評価電圧（Ｖｘ４）を前記特定ノードに発生させ、前記評価電圧に基づき前記スイッチング制御回路に対する前記低電圧解除信号の供給／非供給を決定する構成（以下、構成Ｂ４と称する）であっても良い。

これにより、高耐圧素子の使用数を低減することができ、故にモニタ回路のサイズを低減することが可能となる。また、高耐圧素子に比較的大きな寄生容量が付加されるものの、分圧抵抗を用いる必要がないことから、特定ノードにおける信号の低インピーダンス化が可能となり、寄生容量の影響は生じ難い。加えて、ローサイドトランジスタのオン期間にのみ監視対象電圧を観測する方式を採用することから、スイッチ電圧の遷移時に誤動作が生じるおそれもない。

上記構成Ｂ４に係る電源制御装置において、前記特定ノードには、前記ブート電圧と、前記スイッチング制御回路の電源電圧より前記挿入トランジスタのゲート閾値電圧だけ低い電圧と、の内、低い方の電圧が加わり、前記モニタ回路は、前記評価電圧を前記グランド電位から見て所定電圧だけ高い電圧（Ｖｙ４）と比較することで前記スイッチング制御回路に対する前記低電圧解除信号の供給／非供給を決定する構成（以下、構成Ｂ５と称する）であっても良い。

上記構成Ｂ１～Ｂ５の何れかに係る電源制御装置において、前記スイッチング制御回路は、前記帰還電圧に応じて生成した制御信号（Ｓｐｗｍ）に基づき前記ハイサイドトランジスタ及び前記ローサイドトランジスタを交互にオン、オフさせるスイッチング制御を実行可能であり、前記低電圧解除信号の供給を受けた後において前記スイッチング制御を開始する構成（以下、構成Ｂ６と称する）であっても良い。

上記構成Ｂ６に係る電源制御装置において、前記スイッチング制御回路は、前記スイッチング制御の停止により前記ハイサイドトランジスタ及び前記ローサイドトランジスタをオフに維持した後、前記スイッチング制御の実行を指令する実行指令信号（ハイレベルの指令信号ＳＷ＿ＥＮ）を受けて前記スイッチング制御を開始する場合に、前記スイッチング制御の開始前にて前記監視対象電圧の観測を伴う充電制御（ＣＣ１又はＣＣ２）を実行し、前記スイッチング制御回路は、前記充電制御において、前記ハイサイドトランジスタをオフに維持しつつ前記ローサイドトランジスタをオンとする充電期間を設けることで前記ブートコンデンサを充電させ、前記スイッチング制御回路は、前記充電期間において前記モニタ回路に前記監視対象電圧の観測を行わせる構成（以下、構成Ｂ７と称する）であっても良い。

上記構成Ｂ７に係る電源制御装置において、前記スイッチング制御回路は、前記充電制御において、前記モニタ回路から前記低電圧解除信号が出力されるまで前記ローサイドトランジスタを継続的にオンに保つ構成（以下、構成Ｂ８と称する）であっても良い。

上記構成Ｂ７に係る電源制御装置において、前記スイッチング制御回路は、前記充電制御において、前記モニタ回路から前記低電圧解除信号が出力されるまで前記ローサイドトランジスタを断続的にオンに設定する構成（以下、構成Ｂ９と称する）であっても良い。

上記構成Ｂ７～Ｂ９の何れかに係る電源制御装置において、前記スイッチング制御回路は、前記スイッチング制御の停止期間を経て前記実行指令信号の受信に基づき前記スイッチング制御を開始する場合に前記スイッチング制御の開始前にて前記充電制御を実行し、前記スイッチング制御の実行期間において前記充電制御を非実行とする構成（以下、構成Ｂ１０と称する）であっても良い。

上記構成Ｂ７～Ｂ９に係る電源制御装置において（図２６及び図２７参照）、前記スイッチング制御回路は、前記実行指令信号を受けて前記充電制御を経てから前記スイッチング制御を開始した後、前記スイッチング制御の停止を指令する停止指令信号（ローレベルの指令信号ＳＷ＿ＥＮ）を受けると前記スイッチング制御を停止し且つ前記スイッチング制御を停止してからの経過時間（Ｔｓｔｐ）を計測し、前記経過時間が所定時間（Ｔｄｉｓ）に達した後に前記実行指令信号を再度受けると前記充電制御を再度経てから前記スイッチング制御を再開し、前記経過時間が前記所定時間に達する前に前記実行指令信号を再度受けると再度の前記充電制御を経ることなく前記スイッチング制御を再開する構成（以下、構成Ｂ１１と称する）であっても良い。

これにより、実行指令信号を受けるたびに常に充電制御を行ってからスイッチング制御を開始する場合と比べて、電力効率の向上又は応答性能の向上が期待される。

１、１Ａ スイッチング電源装置
１０ 電源制御装置
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖｓｗ スイッチ電圧
Ｖｆｂ 帰還電圧
Ｖｂｏｏｔ ブート電圧
ＶＤＤ 電源電圧
ＩＬ コイル電流
Ｉｏｕｔ 負荷電流
ＩＮ 入力端子
ＳＷ スイッチ端子
ＧＮＤ グランド端子
ＢＯＯＴ ブート端子
ＦＢ 帰還端子
ＯＵＴ 出力端子
Ｌ１ コイル
Ｒ１、Ｒ２ 帰還抵抗
Ｃｏｕｔ 出力コンデンサ
ＬＤ 負荷
ＭＭ 出力段回路
ＭＨ、ＭＬ トランジスタ
１１ スイッチング制御回路
１２ ＰＷＭ回路
１３ ロジック回路
１４ ハイサイドドライバ
１５ ローサイドドライバ
１６ 逆流検出回路
１７ モニタ回路
１８ 軽負荷検出コンパレータ
１９、１９Ａ スイッチング管理回路
Ｄｂｏｏｔ ダイオード
Ｖｒｅｆ１、Ｖｒｅｆ２ 基準電圧
Ｓｐｗｍ 制御信号
ＩＮＨ、ＩＮＬ 駆動指示信号
ＧＨ、ＧＬ ゲート信号
Ｓｒｖｓ 逆流検出信号
Ｓ＿ＵＶＬＯ 保護信号
ＳＬＰ スリープ信号
ＳＷ＿ＥＮ、ＳＷ＿ＥＮ［１］、ＳＷ＿ＥＮ［２］ 指令信号
Ｖｍｎｔ 監視対象電圧
Ｖｔｈ＿ＵＶＬＯ 閾電圧
３１ エラーアンプ
３２ 差動アンプ
３３ ランプ電圧生成回路
３４ コンパレータ
Ｖｅｒｒ 誤差電圧
Ｉｓｎｓ 電圧
Ｖｃ 対比電圧
Ｖｒａｍｐ ランプ電圧
４１ コンパレータ
４２ センス抵抗
４３、４４ 抵抗
４５ 電流源
Ｉｓｈｔ、Ｉｓｈｔ１、Ｉｓｈｔ２ シフト電流
ＢＬＫ 単位回路ブロック
１７ａ、１７ｂ、１７ｃ、１７ｄ モニタ回路
Ｗ＿ｂｏｏｔ ブート配線
Ｗ＿ＶＳＳ 基準配線
５１、５２ 分圧抵抗
５３ コンパレータ
５４ 基準電圧源
５５ レベルシフタ
５５＿１ インバータ回路
５５＿２、５５＿３ トランジスタ
５５＿４、５５＿５ 抵抗
５５＿６ バッファ回路
６１ トランジスタ
６３、６４ 抵抗
６５ コンパレータ
６６ 基準電圧源
７１、７２ 分圧抵抗
７３、７７ トランジスタ（挿入トランジスタ）
７４ コンパレータ
７５ 基準電圧源
７６ ラッチ回路
Ｖｘ１～Ｖｘ４ 電圧
Ｖｙ１～Ｖｙ４ 基準電圧

Claims (11)

1. 直流／直流変換によって入力電圧から出力電圧を生成するよう構成されたスイッチング電源装置に設けられる電源制御装置であって、前記入力電圧の印加端とスイッチ端子との間に設けられたハイサイドトランジスタ及び前記スイッチ端子と前記入力電圧より低いグランド電位を持つグランド端子との間に設けられたローサイドトランジスタを有する出力段回路が前記スイッチング電源装置に設けられ、前記ハイサイドトランジスタ及び前記ローサイドトランジスタのオン／オフ制御を通じて前記スイッチ端子に生じたスイッチ電圧が整流及び平滑化されることで前記出力電圧が生成され、
   当該電流制御装置は、
   前記ハイサイドトランジスタのゲートを駆動するよう構成されたハイサイドドライバと、
   前記ローサイドトランジスタのゲートを駆動するよう構成されたローサイドドライバと、
   前記出力電圧に応じた帰還電圧に基づき前記ローサイドドライバ及び前記ハイサイドドライバを用いて前記ハイサイドトランジスタ及び前記ローサイドトランジスタのオン／オフ状態を制御するよう構成されたスイッチング制御回路と、
   前記スイッチ端子に対しブートコンデンサを介して接続され、前記ハイサイドドライバでの高電位側の電源電圧として機能するブート電圧が加わるよう構成されたブート端子と、
   前記ローサイドトランジスタのオン期間において前記スイッチ端子を低電位側にして前記ブートコンデンサに充電電流を供給するよう構成された整流素子と、
   前記スイッチ電圧から見た前記ブート電圧の高さを監視対象電圧として監視するよう構成されたモニタ回路と、を備え、
   前記モニタ回路は、前記ローサイドトランジスタのオン期間のみにおいて前記監視対象電圧を観測し、
   前記スイッチング制御回路は、前記監視対象電圧が閾電圧を達したことを示す低電圧解除信号が前記モニタ回路から供給されるまで前記ハイサイドトランジスタをオフに維持する
   、電源制御装置。
2. 前記モニタ回路は、前記グランド電位を持つ基準配線と前記ブート電圧が加わるブート配線との間に設けられた分圧回路を有し、前記分圧回路により前記ローサイドトランジスタのオン期間において前記基準配線及び前記ブート配線間の電圧を分圧することで前記監視対象電圧に応じた評価電圧を発生させ、前記評価電圧に基づき前記スイッチング制御回路に対する前記低電圧解除信号の供給／非供給を決定する
   、請求項１に記載の電源制御装置。
3. 前記分圧回路は、前記ブート配線及び第１ノード間に設けられる第１分圧抵抗と、第２ノード及び前記基準配線間に設けられる第２分圧抵抗と、前記第１ノード及び前記第２ノード間に挿入され且つ前記ローサイドトランジスタのオン期間においてオンに制御される挿入トランジスタと、を備え、
   前記モニタ回路は、前記ローサイドトランジスタ及び前記挿入トランジスタのオン期間における前記第２ノードでの電圧を前記評価電圧として用い、前記評価電圧を前記グランド電位から見て所定電圧だけ高い電圧と比較することで前記スイッチング制御回路に対する前記低電圧解除信号の供給／非供給を決定する
   、請求項２に記載の電源制御装置。
4. 前記モニタ回路は、前記ブート電圧が加わるブート配線と特定ノードとの間に設けられたトランジスタであって且つ前記スイッチング制御回路の電源電圧をゲートにて受けるよう構成された挿入トランジスタを有し、前記ローサイドトランジスタのオン期間において前記監視対象電圧に応じた評価電圧を前記特定ノードに発生させ、前記評価電圧に基づき前記スイッチング制御回路に対する前記低電圧解除信号の供給／非供給を決定する
   、請求項１に記載の電源制御装置。
5. 前記特定ノードには、前記ブート電圧と、前記スイッチング制御回路の電源電圧より前記挿入トランジスタのゲート閾値電圧だけ低い電圧と、の内、低い方の電圧が加わり、
   前記モニタ回路は、前記評価電圧を前記グランド電位から見て所定電圧だけ高い電圧と比較することで前記スイッチング制御回路に対する前記低電圧解除信号の供給／非供給を決定する
   、請求項４に記載の電源制御装置。
6. 前記スイッチング制御回路は、前記帰還電圧に応じて生成した制御信号に基づき前記ハイサイドトランジスタ及び前記ローサイドトランジスタを交互にオン、オフさせるスイッチング制御を実行可能であり、前記低電圧解除信号の供給を受けた後において前記スイッチング制御を開始する
   、請求項１～５の何れかに記載の電源制御装置。
7. 前記スイッチング制御回路は、前記スイッチング制御の停止により前記ハイサイドトランジスタ及び前記ローサイドトランジスタをオフに維持した後、前記スイッチング制御の実行を指令する実行指令信号を受けて前記スイッチング制御を開始する場合に、前記スイッチング制御の開始前にて前記監視対象電圧の観測を伴う充電制御を実行し、
   前記スイッチング制御回路は、前記充電制御において、前記ハイサイドトランジスタをオフに維持しつつ前記ローサイドトランジスタをオンとする充電期間を設けることで前記ブートコンデンサを充電させ、
   前記スイッチング制御回路は、前記充電期間において前記モニタ回路に前記監視対象電圧の観測を行わせる
   、請求項６に記載の電源制御装置。
8. 前記スイッチング制御回路は、前記充電制御において、前記モニタ回路から前記低電圧解除信号が出力されるまで前記ローサイドトランジスタを継続的にオンに保つ
   、請求項７に記載の電源制御装置。
9. 前記スイッチング制御回路は、前記充電制御において、前記モニタ回路から前記低電圧解除信号が出力されるまで前記ローサイドトランジスタを断続的にオンに設定する
   、請求項７に記載の電源制御装置。
10. 前記スイッチング制御回路は、前記スイッチング制御の停止期間を経て前記実行指令信号の受信に基づき前記スイッチング制御を開始する場合に前記スイッチング制御の開始前にて前記充電制御を実行し、前記スイッチング制御の実行期間において前記充電制御を非実行とする
    、請求項７に記載の電源制御装置。
11. 前記スイッチング制御回路は、前記実行指令信号を受けて前記充電制御を経てから前記スイッチング制御を開始した後、前記スイッチング制御の停止を指令する停止指令信号を受けると前記スイッチング制御を停止し且つ前記スイッチング制御を停止してからの経過時間を計測し、前記経過時間が所定時間に達した後に前記実行指令信号を再度受けると前記充電制御を再度経てから前記スイッチング制御を再開し、前記経過時間が前記所定時間に達する前に前記実行指令信号を再度受けると再度の前記充電制御を経ることなく前記スイッチング制御を再開する
    、請求項７に記載の電源制御装置。