JP2025078139A - Ｆｉｎ ｔｆｔ電極基板 - Google Patents

Abstract

【課題】本発明は、バックゲート電極をTFT電極基板の下部に配置し、そのバックゲート電極に固定バイアスを印加して使うことで、効果的にリーク電流を低減させることが可能なバックゲート構造のFIN TFT電極基板を提供することを課題とする。
【解決手段】
本発明にかかるバックゲート構造のFIN TFT電極基板は、基板に配置されたバックゲート電極上に、ゲート絶縁膜を挟んで、チャネル方向に伸びる複数の細い線状のチャネルが配置されたチャネル半導体層が、上部ゲートによって覆われたトップゲート構造を有することを特徴とする。
【選択図】図１

Description

本発明は、バックゲート構造を有するFIN TFT電極基板に関する。

近年、キャリア移動度値は比較的小さいが、リーク電流が非常に低くできる金属酸化物（Ox.）TFTの研究開発がポリSi TFT (LTPS TF)と同様に進んでいる。
低消費電力化が求められるアップルウォッチやスマホ（スマート携帯電話）などにおいては、LTPS TFTで構成される回路の一部にOx.TFTを用いたLTPSと酸化物TFTを同時にガラス基板上につくり込むLTPO（LowTemperaturePolySiandOxide）TFTプロセスが採用されるなど、LTPO TFTの研究開発が活発化している。
一方、Si LSIでは、数nｍレベルの超微細化がすすみ、Si MOSトランジスタにおいて、微細で低いリーク電流特性が要求され、FIN MOSFETからさらにGAA(Gate All Around)構造のMOSFET(SOIもしくは単結晶の微細なTFTともいえる)が提案され、２D (次元) 集積の限界も迫り、3D構造のLSI形成の研究開発がされようとしている。

しかし、上記のLTPOは、LTPSの他に付加的なOxideTFTの形成により、マスク数が増加し、作製工程が増えるため、コストの増大が課題として挙げられている。
そこで、パネル（バックプレーン）をポリSi TFT（LTPS）のみで構成された、リーク電流も低い、マイクロLEDの駆動などにおいても安定性や信頼性が高くてシンプルな作製プロセスでのLTPS TFTによるパネルが望まれており、また一方、Si LSIでは、シンプルで低リーク電流の微細素子集積化が望まれる。

CMOS化が一つのチャネル材料（Si）のみで可能なLTPS TFTは、今後のSoG (System on Glass)またはSoP (System on Panel)において必須の回路技術であるが、リーク電流を低くできると期待され、移動度も高いポリSi FiNTFTが提案されている。
また、FPD駆動で最も重要で汎用的に使われているLTP STFTは、チャネル内に存在する粒界のためにリーク電流の更なる低減が求められている。
一方、前述したとおり、超微細化LSIに期待されている単結晶のMOSFET(SOI)においてもリークが著しく低減される構造が求められている。FIN MOSFETやGAA(Gate All Around)構造の微細なＭOSFETが提案され、研究開発されているが、リーク低減が課題の一つであり、GAAではナノシート構造が有力と提案報告されているが、3D的な構造であり、作製プロセスにおいてもより困難となる。

LTPS TFTの基本技術は、OLED、μLED、AR(Augmented Reality)、VR(Virtual Reality)など、ガラス基板やプラスチック基板上に作られる高性能ディスプレイパネル駆動バックプレインに応用されることが期待され、開発されている。
一方で、ポリSi TFTでは、通常のトップゲート構造TFTに、さらに裏側に電極をつけて駆動する両面ゲート構造の高性能なSi TFTが知られている。

例えば、特許文献１には、先行特許文献に開示された、ポリSi TFTの断面構造に関して、ＴＦＴ基板上のポリSi膜の下部に層間膜を介して、高融点金属またはその酸化膜による遮光膜が配置された構造のＴＦＴを画素部に用いることで、ゲート電極の下のＴＦＴチャネル部に、ＴＦＴ基板側から光が直接照射されることが無く、ＴＦＴの光リーク電流を大幅に低減することが可能となる旨が記載されている。

しかし、当該特許文献１に記載された、先行特許文献に開示されているとするポリSi TFTは、リーク電流を大きく低下させることはできない。リーク対策として、ドレイン近傍の電界を緩和するLDD (Lightly Doped Drain)構造のTFTやTFTにかかる電圧を分割するべく2つ以上の素子を直列に並べたダブルゲートTFT構造も検討されているがリーク低減において十分とは言えなく、前者はOn電流が低下し、後者は作製工程が増えてさらに素子面積が2倍になる。
前述したように、Si LSIにおける微細なGAA構造によるMOS FET集積化においても作製、構造がシンプルで安定な素子集積化の要求が出てきている。

特開2015-191105公報

そこで、本発明は、上述の問題に鑑みてなされたものであり、バックゲート電極を（TFT電極）基板に配置し、そのバックゲート電極に固定バイアス、及び／若しくは可変駆動バイアスを印加して使うことで、効果的にリーク電流を低減させることが可能なバックゲート構造を有するFIN TFT電極基板を提供することを課題とする。

本願発明は、上記課題を解決するため、次の技術的手段を講じている。

本発明にかかるバックゲート構造を有するFIN TFT電極基板は、
基板に配置されたバックゲート電極上に、ゲート絶縁膜を挟んで、チャネル方向に伸びる複数の細い線状のFIN状のチャネルが配置されたチャネル半導体層が、上部ゲートによって覆われたトップゲート構造を有する
ことを特徴とする。

バックゲート電極は、金属やドープポリSiなどの導電材料をゲート電極として使用できる。
バックゲート電極は、（ガラスなどのパネルやSi基板、もしくはLSIを搭載したSi）基板上に配置され、ゲート絶縁膜に接して成膜される。
基板は、ガラスや樹脂などの絶縁パネル、またSiウエハやSOI基板（基盤）を意味し、SiウエハやSOI基板ではＭOSFET回路が下地基板に集積されたものも含む(この場合は３D LSI構造となる。)。
チャネル半導体層は、結晶化後（多結晶もしくは単結晶）のチャネルで、バックゲート電極上に成膜されたゲート絶縁膜上に配置される。
チャネル半導体層は、複数の細い線状（例えば幅が0.８μm以下）のチャネルの底面以外（天面及び側面）のすべてが上部ゲート、によって覆われている。
つまり、チャネル半導体層は、光シールド効果を与えるバックゲート電極によって、ゲート絶縁膜を挟んで下面側（以下「裏面側」ともいう。）が覆われ、上部ゲートによって、下面側以外の天面側及び側面側（以下、併せて「表面側」ともいう。）が覆われている。

本発明にかかるFIN TFT電極基板によれば、表面側（天面側及び側面側）だけでなく、裏面側（下面側）も含めて、チャネルのほぼ全体がゲートで覆われる構造であるため、バルクSi LSIで先端微細素子のFIN MOSFET、さらにはGAA構造のMOSFET同様に、効果的にリーク電流を低減させることが可能である。

バックゲート構造を有するFIN TFT電極基板の断面構造を模式的に表した図 下地基板からのチャネル層の予備形成の概念を示した模式図

本実施例にかかるバックゲート構造を有するFIN TFT電極基板は、基板と、基板上に配置されたバックゲート電極と、バックゲート電極上に成膜されたゲート絶縁膜と、ゲート絶縁膜上に配置されたチャネル半導体層と、チャネル半導体層を覆う上部ゲートと、からなる。

バックゲート電極は、金属やドープポリSiゲートを使用できる。
バックゲート電極は、基板上に配置され、第2のゲート絶縁膜に接して成膜される。
チャネル半導体層は、結晶化後（もしくは単結晶）の、チャネル方向に伸びる複数の細い線状（FIN状）のチャネルからなり、ゲート絶縁膜上に配置される。
FINチャネルは、Si、SiGe若しくはGeなどのIV族半導体からなり、チャネル半導体層は、多結晶相もしくは単結晶相からなる。

チャネル半導体層は、線状のチャネルの底面以外（天面及び側面）のすべてが上部ゲートによって覆われる。
そのため、チャネル半導体層は、光シールド効果を与えるバックゲート電極によって、ゲート絶縁膜を挟んで下面側（以下「裏面側」ともいう。）が覆われ、上部ゲートによって、下面側以外の天面側及び側面側（以下、併せて「表面側」ともいう。）が覆われることになる。
これにより、両面ゲートTFTと同じ原理で、表面側及び裏面側のゲートを同時駆動できるという効果を奏する。

なお、本発明におけるFIN TFTとは、ゲート絶縁膜の平坦な面にそって、基板上に配置されたチャネル方向に伸びる複数の細い線状のチャネルの全周がゲートによって囲われたトップゲート構造を有するTFTを意味する。

また、TFT電極基板の下部に、バックゲート電極を配置することができる。
例えば、低リーク電流の点で有利なｎ型のポリSi FIN TFTの下部にバックゲート電極を配置できる。
基本的には、この電極に、固定バイアスの負の電圧を印加して、TFTを駆動させる。
但し、より高いON電流が要求される場合には、バックゲート印加電圧V_g2＞０（V_g1＞０で電流が増加する）の領域では、バックゲート電極を負電圧から正に切り替え、０［V_ｇ2］からV_g1と同様に連続的に正に増加させて駆動させるとさらに有効である（電圧値は、ゲート絶縁膜の厚さを考慮して（対応して）決める。）。

これにより、両面ゲートTFTと同じ原理で、表面側及び裏面側のゲートを同時駆動できる効果を奏する。
その結果、TFTは、リーク電流をより低下でき、Ionは大きくとれ、画素システムとして、パワー的にも有利になる。
低リーク電流が更に要求される場合には、このFIN TFTを複数直列に並べておけば、１素子にかかる電圧は低下するが、より有効である。

p型の場合は、上述と逆に、TFT電極基板の下部に配置したバックゲート電極を、固定バイアスを正にして動作させる。
より高い駆動電流が必要な場合、上記したｎ型の実施例記述と同様、バックゲート電極は、
V_g2<０（V_g1<０）の領域では、固定バイアスでなく逆の負の電圧を連続的に増加させて駆動させると駆動力は増大する。

このようにすることで、TFT電極基板に酸化物TFTを使わなくても、電力消費が低いディスプレイを提供でき、安定性が高く、有効な駆動が期待できる。
この固定バイアス駆動のFIN TFTsは、チャネルの周りの半分以上をゲートが囲む構造であるため、垂直スキャナなどのCMOS走査回路部でもリーク電流の低減に有効である。
p型、ｎ型TFTの下部に配置したバックゲート電極に固定されたバイアスは、独立に別の電極により固定バイアスをかけておくことができる。

バックゲート電極への固定バイアスは、ｎ型であれば負（－）の電圧を印加して、ｐ型であれば正（＋）を印加して使う。（バックゲートへの固定バイアスの印加によりTFTのしきい値がずれてしまうが、）しきい電圧値の調整は、通常、MOSLSI、ポリSi TFTでも施されるチャネルにイオン注入などの低濃度注入などにより行う）。
固定バイアスは、一般的に、リーク電流を減らすために、バイアス電圧を加えて動作させるが、ｎ型であれば、上部（通常はTFT電極基板の表面）ゲートが正に印加され、チャネルに電流が流れ始めるときに、～V_g＞では、バックゲート電極の電圧をオフ若しくは昇圧印加駆動にすることができ、上部ゲートの印加と同時にバックゲート電極の電圧を正に印加すれば、駆動電流をより高くできる。
ｐ型であれば、これと逆のバイアスで駆動を行う。

パネルに応用する場合、バイアス電極としては、ｎ型TFTには負の電圧を印加し、ｐ型TFTには正の電圧を印加する（画素などの同じTFTへの共通のバックゲートバイアス印加の場合、バックゲート電極は連結しておくと効果的である。）。
電極は、LCDやミニLEDパネル、OLEDなどで、光シールドの効果を期待する場合にはAlやCrなどの金属が望ましい。
金属を用いることで、LCDやミニLEDなどの透過型のディスプレイ、トップゲート構造のLED、マイクロLEDの駆動においては、TFTチャネルへの光シールド効果も得られる。
ポリSi FIN TFTでは、通常のポリSi TFTよりもリーク電流の低減が期待できる。

FIN TFTのチャネルには、わずかに粒界が存在するポリS i膜が一般的に使用されるが、単結晶で結晶粒界の存在しないSOI FINチャネルのMOSFETがより好ましい。
従来型のプレーナ FETは、微細化を進めると、素子のばらつきも影響し、素子によっては、オフ（絶縁）状態でも、電流が漏れてしまう課題があったが、FINFETは、ソースードレイン間の電流経路であるチャネルにおいて、制御面（方向）を3面（もしくはほぼ半円）に増やすことで、リーク電流をより抑えることができる。
SOI構造、バルクSi基板上やガラス基板上の薄膜などでは、バックゲート電極のバイアス効果でさらに裏面からのバイアス効果により、下面も含め、4面（もしくはほぼ全面）からバイアスされることでリーク電流の低減が可能である。
より優れると期待される。

アモルファス半導体薄膜に対してFIN状にパターニング後のラテラル（溶融）結晶化（エピタキシー）により、チャネルを複数の細線のSi ＦINにすることで、高い結晶性の薄膜チャネルが期待され、TFTドレイン電流に影響するキャリア移動度が増加でき、更なるリーク電流の低減も期待できる。

第2ゲート電極（バックゲート電極）は、固定のバイアス法、若しくは一つのゲート構造のTFTに対する通常の連続駆動法によって印加することができる。
バイアス法及びTFT駆動法は、公知の手段を利用できる。

本発明は、FPDなどのガラス基板上のみでなく、石英、サファイアなどの絶縁基板上の素子に対応するが、基板は、Siウエハでもよくウエハ上、SiSOI基板の場合は、その基板の面方位を引き継ぐ、ラテラルに成長した３D構造のFIN型TFTでもよい。
この基板上には、MOS TRANSISORやセンサが集積される場合も含む。
その場合、FIN TFTは、面方位が、面に垂直なＺ軸方向、及び、FINのチャネル方向も制御された単結晶チャネルが可能になり、非常に均一でリーク電流も低減されるFIN TFT素子集積が可能になる。

図２は、基板からのチャネル層の予備形成の概念を示した模式図であり、平坦なアモルファス薄膜層の形成後、リソグラフィーによりTFTのチャネル相当個所をFIN状に加工しておき、その後、レーザ等を照射して単結晶のFIN部が作ることで、効果的にリーク電流を低減できる。
下地の方位面を良好に安定に引き継ぐのに、下地面の開口部のヘリを（角から）テーパーをつけてLA（レーザアニール）や低温エピタキシなど行ってもよいが、一旦、Si選択エピで表面を平担にしてからLP(減圧) CVDなどによりa-Ｓi膜（チャネル用）を敷き、リソグラフィーで細い数本のFINを形成してからLAなどでラテラルエピを行えば、より良好な単結晶SiのFINチャネルができる。
バックゲート電極は、あらかじめ、FINチャネルとなる部をカバーするように、Si基板上に形成しておくことができる。

Claims (5)

1. 基板に配置されたバックゲート電極上に、
   ゲート絶縁膜を挟んで、チャネル方向に伸びる複数の細い線状のチャネルが配置されたチャネル半導体層が、
   上部ゲートによって覆われたトップゲート構造を有する
   ことを特徴とするFIN TFT電極基板。
   
2. 前記チャネルは、
   Si、SiGe若しくはGeなどのIV族半導体からなり、
   前記チャネル半導体層は、
   多結晶相若しくは単結晶相からなる、
   ことを特徴とする請求項１記載のFIN TFT電極基板。
   
3. 前記基板は、
   ガラス、樹脂、石英、サファイア、Siウエハ、SiSOIのいずれかからなる、
   ことを特徴とする請求項１記載のFIN TFT電極基板。
   
4. 前記基板は、
   SiウエハまたはSi SOIの場合、
   基板の面方位を引き継ぐ、ラテラルに成長した３D構造のSi LSIからなる、
   ことを特徴とする請求項１または３記載のFIN TFT電極基板。
   
5. 基板にバックゲート電極を配置し、
   バックゲート電極上に、ゲート絶縁膜を挟んで、チャネル方向に伸びる複数の細い線状のチャネル半導体層を配置し、
   チャネル半導体層を、上部ゲートによって覆う
   ことを特徴とする、
   トップゲート構造を有するFIN TFT電極基板の製造方法。