JP2025057031A

JP2025057031A - 半導体リレーモジュール及びこれを備えた半導体チップ

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Publication number: JP2025057031A
Application number: JP2023166639A
Authority: JP
Inventors: 勇斗浅野; Yuto Asano; 剛志梶本; Tsuyoshi Kajimoto; 保司小西; Yasuji Konishi
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2023-09-28
Filing date: 2023-09-28
Publication date: 2025-04-09
Also published as: WO2025069800A1

Abstract

【課題】簡便な構成でｃ接点リレーを実現できる半導体リレーモジュールを提供する。
【解決手段】半導体リレーモジュール１００は、第１及び第２入力端子ＩＮ１、ＩＮ２と、制御端子ＩＮ３と、第１～第４端子Ｔ１～Ｔ４と、第１及び第２半導体リレー１０、２０と、第１ＭＯＳＦＥＴ２とを備える。第１ＭＯＳＦＥＴ２は制御端子ＩＮ３への入力信号に応じてオンオフが切り替わる。第１ＭＯＳＦＥＴ２がオンのとき、第１及び第２入力端子ＩＮ１、ＩＮ２が互いに導通し、第１半導体リレー１０が第１及び第２端子Ｔ１、Ｔ２を互いに導通させる。第１ＭＯＳＦＥＴ２がオフのとき、第１入力端子ＩＮ１と制御端子ＩＮ３とが互いに導通し、第２半導体リレー２０が第３及び第４端子Ｔ３、Ｔ４を互いに導通させる。
【選択図】図１Ａ

Description

本開示は、半導体リレーモジュール及びこれを備えた半導体チップに関する。

従来から、信号伝送手段として、半導体リレーが知られている。半導体リレーは、ＭＯＳ電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor；以下、ＭＯＳＦＥＴと言う。）を出力用素子として用いており、入力側に光素子を用いる場合、フォトリレーとも呼ばれる。半導体リレーは、機械式リレーに比べて、小型化及び低消費電力化が図れる。また、機械式リレーと異なり、機械的な接点の開閉動作が無いため、高速動作が行え、長寿命化が図れる。また、複数の半導体リレーを１つの部品にまとめた半導体リレーモジュールも広く知られている（例えば、特許文献１参照）。

ところで、半導体リレーを含めたリレースイッチとして、以下に示す３種類のスイッチが知られている。１番目として、通常は、リレースイッチが開状態にあり、リレースイッチが動作して閉状態になると、信号の伝送経路が確立されるタイプがある。このタイプをａ接点リレーと呼ぶ。２番目として、通常は、リレースイッチが閉状態にあり、リレースイッチが動作して開状態になると、信号の伝送経路が遮断されるタイプがある。このタイプをｂ接点リレーと呼ぶ。ａ接点リレー及びｂ接点リレーは、一種の単投式リレーである。

最後に、リレースイッチに２つの負荷が接続され、リレースイッチが開状態になると、一方の負荷との信号の伝送経路が確立されるが、他方の負荷との信号の伝送経路は遮断される。リレースイッチが開状態になると、他方の負荷との信号の伝送経路が確立されるが、一方の負荷との信号の伝送経路は遮断される。ｃ接点リレーは、一種の双投式リレーである。

これらのうち、ｃ接点リレーに関しては、現時点で機械式リレーが主流であるが、半導体リレーへの置き換えが求められている。

従来、ａ接点リレーとｂ接点リレーとの組み合わせにより、ｃ接点リレーと同様の動作を試みる構成が知られている（例えば、特許文献２～５参照）。

特開２００２－１８５０３３号公報特許第３４７０４８８号公報特開平０８－０６５１２６号公報特開平０４－０２００１０号公報特開２０１６－０６３２９８号公報

しかし、特許文献２～５に開示される従来の構成では、回路構成が複雑であったり、確実にｃ接点リレーと同様の動作を行うために、各素子の特性を細かく調整したりする必要があった。

本開示はかかる点に鑑みてなされたもので、その目的は、簡便な構成でｃ接点リレーを実現できる半導体リレーモジュール及びこれを備えた半導体チップを提供することにある。

上記目的を達成するため、本開示に係る半導体リレーモジュールは、第１の電圧が印加される第１入力端子と、前記第１の電圧よりも低い第２の電圧が印加される第２入力端子と、制御信号が入力される制御端子と、第１端子と、第２端子と、第３端子と、第４端子と、前記第１端子と前記第２端子とに接続される、第１半導体リレーと、前記第３端子と前記第４端子とに接続される、第２半導体リレーと、前記第１入力端子と前記第２入力端子と前記制御端子と前記第１半導体リレーと前記第２半導体リレーとに接続され、第１ＭＯＳＦＥＴを有する制御回路と、を備え、前記第１ＭＯＳＦＥＴは、前記制御信号に応じて、オンオフが切り替わり、前記第１ＭＯＳＦＥＴがオンのとき、前記第１入力端子と前記第２入力端子とが互いに導通し、前記第１半導体リレーが前記第１端子と前記第２端子とを互いに導通させ、前記第１ＭＯＳＦＥＴがオフのとき、前記第１入力端子と前記制御端子とが互いに導通し、前記第２半導体リレーが前記第３端子と前記第４端子とを互いに導通させることを特徴とする。

本開示に係る半導体チップは、前記半導体リレーモジュールと、前記半導体リレーモジュールを被覆したハウジングと、を備え、前記ハウジングは、前記第１発光素子と前記第１受光素子との間に設けられ、前記第１発光素子の発光面と前記第１受光素子の受光面とを被覆する第１透光樹脂と、前記第２発光素子と前記第２受光素子との間に設けられ、前記第２発光素子の発光面と前記第２受光素子の受光面とを被覆する第２透光樹脂と、前記第１透光樹脂と前記第２透光樹脂との間に設けられ、前記第１透光樹脂と前記第２透光樹脂とを分離する遮光樹脂と、を有することを特徴とする。

本開示によれば、簡便な構成でｃ接点リレーを実現できる。

実施形態１に係る半導体リレーモジュールの概略を示す図である。半導体リレーモジュールの回路図である。ｃ接点リレーの回路図である。半導体リレーモジュールの状態遷移を示す図である。制御端子に高電圧信号が入力された場合の半導体リレーモジュール内での信号の伝送経路を示す図である。制御端子に低電圧信号が入力された場合の半導体リレーモジュール内での信号の伝送経路を示す図である。半導体リレーモジュールの各部の電位の時間変化を示す図である。変形例１に係る半導体リレーモジュールの回路図である。実施形態２に係る第１の半導体リレーモジュールの回路図である。第１発光素子の駆動電流と第２ＭＯＳＦＥＴの動作時間との関係を示す図である。実施形態２に係る第２の半導体リレーモジュールの回路図である。実施形態２に係る第２の半導体リレーモジュールの別の回路図である。実施形態２に係る第３の半導体リレーモジュールの回路図である。実施形態２に係る第３の半導体リレーモジュールの回路図である。実施形態２に係る第４の半導体リレーモジュールの回路図である。実施形態２に係る第５の半導体リレーモジュールの回路図である。実施形態２に係る第６の半導体リレーモジュールの回路図である。実施形態２に係る第７の半導体リレーモジュールの回路図である。実施形態３に係る半導体リレーモジュールの概略を示す図である。実施形態３に係る半導体リレーモジュールの状態遷移を示す図である。制御端子に高電圧信号が入力された場合の半導体リレーモジュール内での信号の伝送経路を示す図である。制御端子に低電圧信号が入力された場合の半導体リレーモジュール内での信号の伝送経路を示す図である。実施形態３に係る半導体リレーモジュールの回路図である。実施形態３に係る半導体リレーモジュールの別の回路図である。実施形態３に係る半導体リレーモジュールのさらなる別の回路図である。変形例２に係る半導体リレーモジュールの回路図である。変形例２に係る半導体リレーモジュールの別の回路図である。実施形態４に係る半導体チップの構造を示す模式図である。入力側リードフレームを下方から見た図である。出力側リードフレームを上方から見た図である。第１ＬＥＤ及び第２ＬＥＤと第１受光ＩＣ及び第２受光ＩＣと第１ＭＯＳＦＥＴとの位置関係を示す模式図である。第１ＬＥＤ及び第２ＬＥＤと第１受光ＩＣ及び第２受光ＩＣとの間の構造を示す断面模式図である。半導体チップの別の構造を示す模式図である。変形例３に係る第１～第４ＬＥＤと第１～第４受光ＩＣと第１ＭＯＳＦＥＴとの位置関係を示す模式図である。変形例４に係る第１入力リードをＺ方向から見た模式図である。図２６ＡのＸＸＩＶＢ－ＸＸＶＩＢ線での断面図である。変形例４に係る別の第１入力リードをＺ方向から見た模式図である。変形例４に係るさらなる第１入力リードをＺ方向から見た模式図である。別の実施形態に係る第１入力リードの断面図である。別の実施形態に係る半導体リレーモジュールの状態遷移を示す図である。

以下、本開示の実施形態を図面に基づいて説明する。なお、以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本開示、その適用物或いはその用途を制限することを意図するものではない。

（実施形態１）
［半導体リレーモジュールの構成］
図１Ａは、実施形態１に係る半導体リレーモジュールの概略を示す図である。図１Ｂは、半導体リレーモジュールの回路図である。

図１Ａ、１Ｂに示すように、半導体リレーモジュール１００は、制御回路１と第１半導体リレー１０と第２半導体リレー２０とを有している。また、半導体リレーモジュール１００は、入力側の端子として、第１入力端子ＩＮ１及び第２入力端子ＩＮ２と制御端子ＩＮ３とを有している。

制御回路１は、切替スイッチとして第１ＭＯＳＦＥＴ２を有している。第１ＭＯＳＦＥＴ２は、制御端子ＩＮ３に入力される制御信号に応じて、第１入力端子ＩＮ１と第２入力端子ＩＮ２との間、また、第１入力端子ＩＮ１と制御端子ＩＮ３との間の導通状態を切り替える。これについては後で述べる。

第１半導体リレー１０は、出力側の端子として、第１端子Ｔ１と第２端子Ｔ２とを有している、また、図１Ｂに示すように、第１半導体リレー１０は、第１ＬＥＤ（第１発光素子）１１と第１フォトダイオードアレイ（第１受光素子）１２と第１充放電回路１３と第２ＭＯＳＦＥＴ１４と第３ＭＯＳＦＥＴ１５とを有している。第１フォトダイオードアレイ１２の両端は第１充放電回路１３に接続されている。

また、第２ＭＯＳＦＥＴ１４のドレイン（Ｄ）は第１端子Ｔ１に、ソース（Ｓ）は第３ＭＯＳＦＥＴ１５のソース（Ｓ）にそれぞれ接続されている。第２ＭＯＳＦＥＴ１４のゲート（Ｇ）は第１充放電回路１３に接続されている。第３ＭＯＳＦＥＴ１５のドレイン（Ｄ）は第２端子Ｔ２に、ゲート（Ｇ）は第１充放電回路１３にそれぞれ接続されている。

第２半導体リレー２０は、出力側の端子として、第３端子Ｔ３と第４端子Ｔ４とを有している、また、図１Ｂに示すように、第２半導体リレー２０は、第２ＬＥＤ（第２発光素子）２１と第２フォトダイオードアレイ（第２受光素子）２２と第２充放電回路２３と第４ＭＯＳＦＥＴ２４と第５ＭＯＳＦＥＴ２５とを有している。第２フォトダイオードアレイ２２の両端は第２充放電回路２３に接続されている。

また、第４ＭＯＳＦＥＴ２４のドレイン（Ｄ）は第３端子Ｔ３に、ソース（Ｓ）は第５ＭＯＳＦＥＴ２５のソース（Ｓ）にそれぞれ接続されている。第４ＭＯＳＦＥＴ２４のゲート（Ｇ）は第２充放電回路２３に接続されている。第５ＭＯＳＦＥＴ２５のドレイン（Ｄ）は第４端子Ｔ４に、ゲート（Ｇ）は第２充放電回路２３にそれぞれ接続されている。

第１半導体リレー１０において、第１ＬＥＤ１１にしきい値以上の電流が流れると、第１ＬＥＤ１１から光（以下、第１出力光と言う。）が出射され、第１フォトダイオードアレイ１２に入射する。第１フォトダイオードアレイ１２では、受光した第１出力光の光量に応じた電流が発生し、この電流により第１充放電回路１３が充電される。第１充放電回路１３は充電量に応じた電圧を第２ＭＯＳＦＥＴ１４及び第３ＭＯＳＦＥＴ１５のそれぞれのゲート（Ｇ）に印加する。第１充放電回路１３から印加された電圧が第２ＭＯＳＦＥＴ１４及び第３ＭＯＳＦＥＴ１５のそれぞれのしきい値電圧を超えると、第２ＭＯＳＦＥＴ１４及び第３ＭＯＳＦＥＴ１５がそれぞれオンし、第１端子Ｔ１と第２端子Ｔ２との間が導通状態となる。

一方、第１ＬＥＤ１１に電流が流れなくなると、第１ＬＥＤ１１から第１出力光の出射が停止し、第１フォトダイオードアレイ１２で電流は発生しない。よって、第１充放電回路１３への充電も停止する。この場合、充電された電荷が放電されるため、第１充放電回路１３から第２ＭＯＳＦＥＴ１４及び第３ＭＯＳＦＥＴ１５のそれぞれのゲート（Ｇ）に印加される電圧が低下する。第１充放電回路１３から印加された電圧が第２ＭＯＳＦＥＴ１４及び第３ＭＯＳＦＥＴ１５のそれぞれのしきい値電圧を下回ると、第２ＭＯＳＦＥＴ１４及び第３ＭＯＳＦＥＴ１５がそれぞれオフし、第１端子Ｔ１と第２端子Ｔ２との間が非導通状態となる。

第２半導体リレー２０においても、第１半導体リレー１０の動作と同様に、第２ＬＥＤ２１から光（以下、第２出力光と言う。）が出射されると、第３端子Ｔ３と第４端子Ｔ４との間が導通状態となる。一方、第２出力光の出射が停止すると第３端子Ｔ３と第４端子Ｔ４との間が非導通状態となる。

本実施形態において、第１～第５ＭＯＳＦＥＴ１、１４、１５、２４、２５は、それぞれエンハンスメント型ＮチャネルＭＯＳＦＥＴである。

［半導体リレーモジュールの動作］
図２は、ｃ接点リレーの回路図である。図３は、半導体リレーモジュールの状態遷移を示す図である。

図４Ａは、制御端子に高電圧信号が入力された場合の半導体リレーモジュール内での信号の伝送経路を示す図である。図４Ｂは、制御端子に低電圧信号が入力された場合の半導体リレーモジュール内での信号の伝送経路を示す図である。図５は、半導体リレーモジュールの各部の電位の時間変化を示す図である。

半導体リレーモジュール１００の等価回路は、図２に示すｃ接点リレー３で表される。図２におけるＣＯＭ端子は半導体リレーモジュール１００の第２端子Ｔ２または第３端子Ｔ３に相当し、ＮＣ（常時閉）端子は第１端子Ｔ１に相当し、ＮＯ（常時開）端子は第４端子Ｔ４に相当する。

ＣＯＭ端子とＮＣ端子とが接続されている状態は、第１端子Ｔ１と第２端子Ｔ２とが導通している状態であり、負荷４に半導体リレーモジュール１００から信号が伝送される。ＣＯＭ端子とＮＯ端子とが接続されている状態は、第３端子Ｔ３と第４端子Ｔ４とが導通している状態であり、負荷５に半導体リレーモジュール１００から信号が伝送される。

実際の動作としては、図３に示すように、第１入力端子ＩＮ１にＨ信号が入力され、かつ第２入力端子ＩＮ２にＬ信号が入力された状態で、制御端子ＩＮ３に入力される信号を変化させる。なお、Ｈ信号は、第１の電圧を有する高電圧信号であり、Ｌ信号は第１の電圧よりも低い第２の電圧を有する低電圧信号である。

また、本実施形態において、第２入力端子ＩＮ２は接地されている。つまり、第２入力端子ＩＮ２に入力されるＬ信号は、接地電位である。また、第１入力端子ＩＮ１に入力されるＨ信号は、半導体リレーモジュール１００に供給される電源電圧（Ｖｃｃ）と同電位である。

制御端子ＩＮ３に入力される信号がＨ信号である場合、第１ＭＯＳＦＥＴ２のゲート（Ｇ）が高電位（Ｈ電位）となり、第１ＭＯＳＦＥＴ２がオンする。つまり、第１ＭＯＳＦＥＴ２のドレイン（Ｄ）－ソース（Ｓ）間が導通する。なお、このＨ信号は、第１入力端子ＩＮ１に入力されるＨ信号と同電位であるが、両者が異なっていてもよい。制御端子ＩＮ３にＨ信号が入力された場合に第１ＭＯＳＦＥＴ２がオンすればよい。

第１ＭＯＳＦＥＴ２のドレイン（Ｄ）－ソース（Ｓ）間が導通することで、第１入力端子ＩＮ１と第２入力端子ＩＮ２とが互いに導通する。その結果、図４Ａに示す信号経路にある第１ＬＥＤ１１のアノードとカソードとの間に順方向電圧が印加される。第１入力端子ＩＮ１に入力されるＨ信号は、第１ＬＥＤ１１や第２ＬＥＤ２１のしきい値電圧よりも十分に高い電位である。このため、第１ＬＥＤ１１が発光し、第１フォトダイオードアレイ１２に第１出力光が入射する。

前述したように、第１出力光を受光した第１フォトダイオードアレイ１２で電流が発生し、この電流により第１充放電回路１３が充電される。第１充放電回路１３から出力された電圧により、第２ＭＯＳＦＥＴ１４及び第３ＭＯＳＦＥＴ１５がそれぞれオンし、第１端子Ｔ１と第２端子Ｔ２とが互いに導通する。

一方、この場合には、第２ＬＥＤ２１を通る経路に電流は流れないため、第２ＬＥＤ２１は発光せず、第３端子Ｔ３と第４端子Ｔ４とは非導通状態である。

次に、制御端子ＩＮ３に入力される信号がＬ信号である場合を考える。

この場合、第１ＭＯＳＦＥＴ２のゲート（Ｇ）が低電位（Ｌ電位）となり、第１ＭＯＳＦＥＴ２がオフして、第１ＭＯＳＦＥＴ２のドレイン（Ｄ）－ソース（Ｓ）間が非導通状態となる。なお、このＬ信号は、第２入力端子ＩＮ２に入力されるＬ信号と同電位、つまり接地電位であるが、両者が異なっていてもよい。制御端子ＩＮ３にＬ信号が入力された場合に第１ＭＯＳＦＥＴ２がオフすればよい。

第１ＭＯＳＦＥＴ２のドレイン（Ｄ）－ソース（Ｓ）間が非導通状態となることで、第１入力端子ＩＮ１と第２入力端子ＩＮ２との間も非導通状態となる。一方で、第１入力端子ＩＮ１と制御端子ＩＮ３とが互いに導通する。その結果、図４Ｂに示す信号経路にある第２ＬＥＤ２１のアノードとカソードとの間に順方向電圧が印加される。よって、前述したのと同様に、第２ＬＥＤ２１が発光し、第２フォトダイオードアレイ２２に第２出力光が入射する。

第２出力光を受光した第２フォトダイオードアレイ２２で電流が発生し、この電流により第２充放電回路２３が充電される。第２充放電回路２３から出力された電圧により、第４ＭＯＳＦＥＴ２４及び第５ＭＯＳＦＥＴ２５がそれぞれオンし、第３端子Ｔ３と第４端子Ｔ４とが互いに導通する。

一方、この場合には、第１ＬＥＤ１１を通る経路に電流は流れないため、第１ＬＥＤ１１は発光せず、第１端子Ｔ１と第２端子Ｔ２とは非導通状態である。

なお、第１入力端子ＩＮ１にＬ信号が入力されている場合は、制御端子ＩＮ３にＨ信号が入力され、第１ＭＯＳＦＥＴ２がオンしても、第１ＬＥＤ２１のアノードとカソードとの間が逆バイアス状態となり、第１ＬＥＤ１１は発光しない。また、第２ＬＥＤ２１を通る経路に電流が流れないから、第２ＬＥＤ２１も発光しない。

また、第１入力端子ＩＮ１にＬ信号が入力されている場合に、制御端子ＩＮ３にＬ信号が入力され、第１ＭＯＳＦＥＴ２がオフすると、第１ＬＥＤ１１を通る経路に電流が流れないから、第１ＬＥＤ１１は発光しない。また、第１端子Ｔ１と制御端子ＩＮ３とが同電位（Ｌ電位）になるため、第２ＬＥＤ２１も発光しない。

つまり、第１入力端子ＩＮ１にＬ信号が入力されている場合は、図３に示すように、制御端子ＩＮ３の電位に関わらず、第１端子Ｔ１と第２端子Ｔ２とは非導通状態となり、第３端子Ｔ３と第４端子Ｔ４との間も非導通状態となる。

また、半導体リレーモジュール１００がｃ接点リレー３として機能するためには、第１端子Ｔ１と第２端子Ｔ２とが導通状態であり、かつ第３端子Ｔ３と第４端子Ｔ４とが導通状態である期間が存在しないようにすることが必要である。

つまり、図５に示すように、第１端子Ｔ１と第２端子Ｔ２とが導通状態から非導通状態になる遷移期間（ｔ_OFF）の終了後から、第３端子Ｔ３と第４端子Ｔ４とが非導通状態から導通状態になる遷移期間（ｔ_ON）の終了までに有限の期間（ｔ_{OFF_ALL}）が設けられる必要がある。

同様に、第３端子Ｔ３と第４端子Ｔ４とが導通状態から非導通状態になる遷移期間（ｔ_OFF）の終了後から、第１端子Ｔ１と第２端子Ｔ２とが非導通状態から導通状態になる遷移期間（ｔ_ON）の終了までに有限の期間（ｔ_{OFF_ALL}）が設けられる必要がある。

言い換えると、半導体リレーモジュール１００において、第２ＭＯＳＦＥＴ１４と第３ＭＯＳＦＥＴ１５との組と、第４ＭＯＳＦＥＴ２４と第５ＭＯＳＦＥＴ２５との組のうち、一方の組のＭＯＳＦＥＴがオンする前に他方の組のＭＯＳＦＥＴがオフする動作を行う必要がある。このような動作をＢＢＭ（Break Before Make）動作と言う。

［効果等］
以上説明したように、本実施形態に係る半導体リレーモジュール１００は、第１入力端子ＩＮ１と第２入力端子ＩＮ２と制御端子ＩＮ３と第１～第４端子Ｔ１～Ｔ４と第１半導体リレー１０と第２半導体リレー２０と制御回路１とを備えている。

第１入力端子ＩＮ１には第１の電圧を有するＨ信号が印加される。第２入力端子ＩＮ２には第１の電圧よりも低い第２の電圧を有するＬ信号が印加される。制御端子ＩＮ３には制御信号が入力される。

第１半導体リレー１０は、第１端子Ｔ１と第２端子Ｔ２とに接続され、第２半導体リレー２０は、第３端子Ｔ３と第４端子Ｔ４とに接続される。制御回路１は、第１入力端子ＩＮ１と第２入力端子ＩＮ２と制御端子ＩＮ３と第１半導体リレー１０と第２半導体リレー２０とに接続され、第１ＭＯＳＦＥＴ２を有している。

第１ＭＯＳＦＥＴ２は、制御信号に応じて、オンオフが切り替わる。第１ＭＯＳＦＥＴ２がオンのとき、第１入力端子ＩＮ１と第２入力端子ＩＮ２とが互いに導通し、第１半導体リレー１０が第１端子Ｔ１と第２端子Ｔ２とを互いに導通させる。第１ＭＯＳＦＥＴ２がオフのとき、第１入力端子ＩＮ１と制御端子ＩＮ３とが互いに導通し、第２半導体リレー２０が第３端子Ｔ３と第４端子Ｔ４とを互いに導通させる。

本実施形態によれば、簡便な構成でｃ接点リレー３を実現できる。つまり、入力側に切替スイッチである第１ＭＯＳＦＥＴ２を有する制御回路１を配置し、制御信号に応じて第１ＭＯＳＦＥＴ２のオンオフを切り替えることで、第１端子Ｔ１と第２端子Ｔ２との間及び第３端子Ｔ３と第４端子Ｔ４との間を、それぞれ導通状態とするか、または非導通状態とするかを切り替えることができる。

なお、本実施形態において、第２入力端子ＩＮ２は、接地されている。このようにすることで、新たに電源電圧よりも低い電圧を発生させる電源を設けて、半導体リレーモジュール１００を動作させる必要が無くなり、コストの上昇が抑制される。

また、本実施形態における第１半導体リレー１０及び第２半導体リレー２０は、いずれも光結合型リレーである。

つまり、第１半導体リレー１０は、第１ＬＥＤ（第１発光素子）１１と第１フォトダイオードアレイ（第１受光素子）１２と第１充放電回路１３と第２ＭＯＳＦＥＴ１４と第３ＭＯＳＦＥＴ１５とを有している。

第１フォトダイオードアレイ１２は、第１ＬＥＤ１１からの第１出力光を受光する。第１充放電回路１３は、第１フォトダイオードアレイ１２と接続される。第２ＭＯＳＦＥＴ１４は、第１充放電回路１３と第１端子Ｔ１とに接続される。第３ＭＯＳＦＥＴ１５は、第１充放電回路１３と第２端子Ｔ２とに接続される。

第２半導体リレー２０は、第２ＬＥＤ（第２発光素子）２１と第２フォトダイオードアレイ（第２受光素子）２２と第２充放電回路２３と第４ＭＯＳＦＥＴ２４と第５ＭＯＳＦＥＴ２５とを有している。

第２フォトダイオードアレイ２２は、第２ＬＥＤ２１からの第１出力光を受光する。第２充放電回路２３は、第２フォトダイオードアレイ２２と接続される。第４ＭＯＳＦＥＴ２４は、第２充放電回路２３と第３端子Ｔ３とに接続される。第５ＭＯＳＦＥＴ１５は、第２充放電回路２３と第４端子Ｔ４とに接続される。

第１ＬＥＤ１１からの第１出力光を第１フォトダイオードアレイ１２が受光すると、第２ＭＯＳＦＥＴ１４と第３ＭＯＳＦＥＴ１５とがオンして、第１端子Ｔ１と第２端子Ｔ２とが互いに導通する。

第２ＬＥＤ２１からの第２出力光を第２フォトダイオードアレイ２２が受光すると、第４ＭＯＳＦＥＴ２４と第５ＭＯＳＦＥＴ２５とがオンして、第３端子Ｔ３と第４端子Ｔ４とが互いに導通する。

このように、第１半導体リレー１０及び第２半導体リレー２０を光結合型リレーとすることで、半導体リレーモジュール１００の小型化及び低消費電力化が図れる。また、機械式リレーと異なり、機械的な接点の開閉動作が無いため、半導体リレーモジュール１００において、出力側で高速の切替動作を行うことができる。さらに、入出力間の絶縁が図れ、かつ機械的な接点の開閉に伴う雑音発生が無いため、半導体リレーモジュール１００動作安定性を高められ、信頼性を向上できる。このことにより、半導体リレーモジュール１００の長寿命化が図れる。

＜変形例１＞
図６は、変形例１に係る半導体リレーモジュールの回路図である。なお、説明の便宜上、図６及び以降に示す各図面において、実施形態１と同様の箇所については同一の符号を付して詳細な説明を省略する。

本変形例の半導体リレーモジュール１０１は、以下に示す点で図１Ａ、１Ｂに示す実施形態１の半導体リレーモジュール１００と異なる。つまり、図１Ａ、１Ｂに示す第２端子Ｔ２と第３端子Ｔ３とが共通化され、図６に示すように、１本の共通端子（以下、ＣＯＭ端子と言う。）Ｔ２３となっている。

半導体リレーモジュール１０１をこのように構成した場合も、動作態様は実施形態１に示す半導体リレーモジュール１００と同様である。したがって、実施形態１に示した構成が奏するのと同様の効果を奏することができる。つまり、制御信号に応じて第１ＭＯＳＦＥＴ２のオンオフを切り替えることで、第１端子Ｔ１とＣＯＭ端子Ｔ２３との間及びＣＯＭ端子Ｔ２３と第４端子Ｔ４との間を、それぞれ導通状態とするか、または非導通状態とするかを切り替えることができる。つまり、簡便な構成でｃ接点リレー３を実現できる。

また、本変形例によれば、半導体リレーモジュール１０１に設けられる端子数を半導体リレーモジュール１００の端子数よりも少なくできるため、実施形態１に示す構成に比べて、半導体リレーモジュール１０１を小型化できる。

（実施形態２）
図７は、実施形態２に係る第１の半導体リレーモジュールの回路図である。

図７に示す本実施形態の第１の半導体リレーモジュール１０２は、制御回路１が抵抗素子（第１及び第２の抵抗）７１を有している点で、図１Ａ、１Ｂに示す実施形態１の半導体リレーモジュール１００と異なる。なお、以降の説明において、第１の抵抗とは、一端が第１入力端子ＩＮ１に接続され、他端が第１半導体リレー１０に接続される抵抗素子を言う。第２の抵抗とは、一端が第１入力端子ＩＮ１に接続され、他端が第２半導体リレー２０に接続される抵抗素子を言う。第３の抵抗とは、一端が第１の抵抗に接続され、他端が第１半導体リレー１０に接続される抵抗素子を言う。第４の抵抗とは、一端が第１の抵抗に接続され、他端が第２半導体リレー２０に接続される抵抗素子を言う。

図７に示すように、第１の半導体リレーモジュール１０２において、抵抗素子７１は、一端が第１入力端子ＩＮ１に接続され、他端が第１半導体リレー１０に接続されている。さらに言うと、抵抗素子７１は、第１入力端子ＩＮ１から第１半導体リレー１０及び第２半導体リレーに向かう配線の経路中であって、当該配線の分岐部よりも第１入力端子ＩＮ１に近い位置に配置されている。このため、抵抗素子７１の他端は、第１ＬＥＤ１１のアノードと第２ＬＥＤ２１のアノードとに接続される。

制御回路１の前述した位置に抵抗素子７１を設けることで、第１ＭＯＳＦＥＴ２がオンした場合、第１入力端子ＩＮ１から第２入力端子ＩＮ２に流れる信号の伝送経路の抵抗値が上昇する。また、第１ＭＯＳＦＥＴ２がオフした場合、第１入力端子ＩＮ１から制御端子ＩＮ３に流れる信号の伝送経路の抵抗値が上昇する。

つまり、抵抗素子７１を設けることで、第１ＭＯＳＦＥＴ２がオンした場合は、第１ＬＥＤ１１に流れる電流を実施形態１に示す場合よりも低くすることができる。また、第１ＭＯＳＦＥＴ２がオフした場合は、第２ＬＥＤ２１に流れる電流を実施形態１に示す場合よりも低くすることができる。これらのことにより、第１の半導体リレーモジュール１０２において、前述したＢＢＭ動作を確実に行うことができる。これについて、図８を参照しながらさらに説明する。

図８は、第１発光素子の駆動電流と第２ＭＯＳＦＥＴの動作時間との関係を示す図であり、横軸が第１ＬＥＤ１１の駆動電流を表し、縦軸が第２ＭＯＳＦＥＴ１４の動作時間を表す。

図８に示すように、第２ＭＯＳＦＥＴ１４の動作時間のうち、第２ＭＯＳＦＥＴ１４がオン状態からオフ状態に遷移する時間Ｔｏｆｆ（以下、オフ時間Ｔｏｆｆと言う。）は、第１ＬＥＤ１１の駆動電流に対する依存性がほとんど見られず、駆動電流が変化しても概ね一定である。なお、オフ時間Ｔｏｆｆは、図５に示す第１端子Ｔ１－第２端子Ｔ２間の電位の時間変化における時間ｔｏｆｆに相当する。

一方、第２ＭＯＳＦＥＴ１４の動作時間のうち、第２ＭＯＳＦＥＴ１４がオフ状態からオン状態に遷移する時間Ｔｏｎ（以下、オン時間Ｔｏｎと言う。）は、第１ＬＥＤ１１の駆動電流が所定の値Ｉ_Ｌ１よりも小さくなると、急激に増加する。なお、オン時間Ｔｏｎは、図５に示す第１端子Ｔ１－第２端子Ｔ２間の電位の時間変化における時間ｔｏｎに相当する。また、Ｉ_Ｌ１は、第１ＬＥＤ１１が発光し始めるしきい値電流よりも高い値である。

つまり、オン時間Ｔｏｎは、第１ＬＥＤ１１の駆動電流を適切に設定することで、長くすることができる。

また、第１の半導体リレーモジュール１０２において、第１半導体リレー１０と第２半導体リレー２０とは同じ動作特性を有している。つまり、第２～第５ＭＯＳＦＥＴ１４，１５，２４，２５は、いずれも同じ動作特性を有している。また、第１ＬＥＤ１１と第２ＬＥＤ２１とは同じ動作特性を有している。したがって、図８に示す関係は、第１ＬＥＤ１１と第３ＭＯＳＦＥＴ１５との間にも当てはまる。同様に、図８に示す関係は、第２ＬＥＤ２１と第４ＭＯＳＦＥＴ２４との間、また、第２ＬＥＤ２１と第５ＭＯＳＦＥＴ２５との間にも当てはまる。

図５及び図８から明らかなように、オン時間Ｔｏｎを長くすることで、第１端子Ｔ１と第２端子Ｔ２とが、または第３端子Ｔ３と第４端子Ｔ４とがそれぞれ非導通状態から導通状態になる遷移期間（ｔ_ON）を長くすることができる。このことにより、ＢＢＭ動作を行うための裕度時間であるｔ_{OFF_ALL}を確実に確保することができる。

つまり、図７に示すように、制御回路１に抵抗素子７１を設けることで、第１の半導体リレーモジュール１０２の動作時に、裕度時間ｔ_{OFF_ALL}を確保することができ、確実にＢＢＭ動作を行うことができる。このことにより、第１の半導体リレーモジュール１０２をｃ接点リレー３として確実に動作させることができる。

なお、第１ＬＥＤ１１または第２ＬＥＤ２１の駆動電流を調整するためにそれぞれを通る信号経路中の様々な位置に抵抗素子を配置することができる。

図９Ａ～９Ｅは、実施形態２に係る第２～第４の半導体リレーモジュールの回路図である。

図９Ａに示す例では、第２の半導体リレーモジュール１０３において、抵抗素子（第１の抵抗）７２は、第１入力端子ＩＮ１から第１半導体リレー１０及び第２半導体リレー２０に向かう配線の経路中であって、当該配線の分岐部よりも第１半導体リレー１０に近い位置に配置している。具体的には、抵抗素子７２は、当該分岐部と第１半導体リレー１０とを接続する配線の途中に配置される。この場合、抵抗素子７２の一端は第１入力端子ＩＮ１に接続される。

一方、抵抗素子７２の他端は、第１ＬＥＤ１１のアノードに接続されるが、第２ＬＥＤ２１のアノードには接続されない。よって、抵抗素子７２による駆動電流の低減効果は第１ＬＥＤ１１には及ぶが、第２ＬＥＤ２１には及ばない。

なお、図９Ｂに示す位置に、抵抗素子７２を配置してもよい。この場合、抵抗素子７２は、第１ＭＯＳＦＥＴ２と第２半導体リレー２０とを接続する配線の途中に配置される。この場合、抵抗素子７２の一端は第１ＭＯＳＦＥＴ２に接続される。一方、抵抗素子７２の他端は、第１ＬＥＤ１１のカソードに接続されるが、第２ＬＥＤ２１のカソードには接続されない。よって、抵抗素子７２による駆動電流の低減効果は第１ＬＥＤ１１には及ぶが、第２ＬＥＤ２１には及ばない。

また、図９Ｃに示す例では、第３の半導体リレーモジュール１０４において、抵抗素子（第２の抵抗）７３は、第１入力端子ＩＮ１から第１半導体リレー１０及び第２半導体リレーに向かう配線の経路中であって、当該配線の分岐部よりも第２半導体リレー２０に近い位置に配置している。具体的には、抵抗素子７３は、当該分岐部と第２半導体リレー２０とを接続する配線の途中に配置される。この場合、抵抗素子７３の一端は第１入力端子ＩＮ１に接続される。一方、抵抗素子７３の他端は、第２ＬＥＤ２１のアノードに接続されるが、第１ＬＥＤ１１のアノードには接続されない。よって、抵抗素子７３による駆動電流の低減効果は第２ＬＥＤ２１には及ぶが、第１ＬＥＤ１１には及ばない。

なお、図９Ｄに示す位置に、抵抗素子７３を配置してもよい。この場合、抵抗素子７３は、第３入力端子ＩＮ３と第２半導体リレー２０とを接続する配線の途中に配置される。この場合、抵抗素子７３の一端は第３入力端子ＩＮ３に接続される。一方、抵抗素子７３の他端は、第２ＬＥＤ２１のカソードに接続されるが、第１ＬＥＤ１１のカソードには接続されない。よって、抵抗素子７３による駆動電流の低減効果は第２ＬＥＤ２１には及ぶが、第１ＬＥＤ１１には及ばない。

前述したように、図７に示す第１の半導体リレーモジュール１０２では、第１半導体リレー１０と第２半導体リレー２０とは同じ動作特性を有している。この場合、図７に示すように、第１ＬＥＤ１１を通る信号経路であって、かつ第２ＬＥＤ２１を通る信号経路に抵抗素子７１を配置する。このようにすることで、第１ＬＥＤ１１及び第２ＬＥＤ２１のそれぞれの駆動電流を同程度に低くできる。このことにより、第１の半導体リレーモジュール１０２において、ＢＢＭ動作を確実に行うことができる。

ところで、接続される負荷が異なる場合、第２半導体リレー２０の動作特性を、第１半導体リレー１０の動作特性と異ならせることがある。この場合、第１ＬＥＤ１１及び第２ＬＥＤ２１のそれぞれの駆動電流を同程度に低くすると、第１の半導体リレーモジュール１０２において、第１半導体リレー１０または第２半導体リレー２０のいずれかの開閉動作時にＢＢＭ動作をうまく行えないことがある。

図８に示す電流値Ｉ_Ｌ１は、第１ＬＥＤ１１においては、オン時間Ｔｏｎにおいて第１ＬＥＤ１１に流れる電流とオフ時間Ｔｏｆｆにおいて第２ＬＥＤ２１に流れる電流とが同じになったときの電流値である。第２ＬＥＤ２１においては、オン時間Ｔｏｎにおいて第２ＬＥＤ２１に流れる電流とオフ時間Ｔｏｆｆにおいて第１ＬＥＤ１１に流れる電流とが同じになったときの電流値である。

第１ＬＥＤ１１の電流値Ｉ_Ｌ１が第２ＬＥＤ２１の電流値Ｉ_Ｌ１よりも小さい場合、第１ＬＥＤ１１の駆動電流を低減させないと、ＢＢＭ動作を確実に行えない場合がある。

このような場合は、図９Ａや図９Ｂに示す位置に抵抗素子７２を配置することで、第１ＬＥＤ１１の駆動電流を低減でき、第２の半導体リレーモジュール１０３において、ＢＢＭ動作を確実に行うことができる。

また、第２ＬＥＤ２１の電流値Ｉ_Ｌ１が第１ＬＥＤ１１の電流値Ｉ_Ｌ１よりも小さい場合、第２ＬＥＤ２１の駆動電流を低減させないと、ＢＢＭ動作を確実に行えない場合がある。

このような場合は、図９Ｃや図９Ｄに示す位置に抵抗素子７３を配置することで、第２ＬＥＤ２１の駆動電流を低減でき、第３の半導体リレーモジュール１０４において、ＢＢＭ動作を確実に行うことができる。

また、図９Ｅに示すように、第４の半導体リレーモジュール１０５において、抵抗素子７２と抵抗素子７３の両方を配置してもよい。抵抗素子７２及び抵抗素子７３の抵抗値をそれぞれ適切に設定した上で、図９Ｅに示す位置に抵抗素子７２と抵抗素子７３を配置することで、第１ＬＥＤ１１及び第２ＬＥＤ２１の駆動電流をそれぞれ独立して適切に調整できる。このことにより、第４の半導体リレーモジュール１０５において、ＢＢＭ動作を確実に行うことができる。

なお、第１ＬＥＤ１１及び第２ＬＥＤ２１の駆動電流をそれぞれ独立して調整する場合、抵抗素子の配置は図９Ｅに示す例に限られない。

例えば、図１０Ａに示すように、第５の半導体リレーモジュール１０６において、抵抗素子（第１及び第２の抵抗）７４と抵抗素子（第３の抵抗）７５とを配置してもよい。抵抗素子７４は、図７に示す抵抗素子７１と同じ位置に配置され、抵抗素子７５は、図９Ａに示す抵抗素子７２と同じ位置に配置される。

第５の半導体リレーモジュール１０６において、抵抗素子７４を配置することで、第１ＬＥＤ１１及び第２ＬＥＤ２１の駆動電流をそれぞれ共通して低減できる。一方、抵抗素子７５を配置することで、第１ＬＥＤ１１の駆動電流をさらに低減できる。この場合も、抵抗素子７４及び抵抗素子７５の抵抗値をそれぞれ適切に設定することで、第１ＬＥＤ１１及び第２ＬＥＤ２１の駆動電流をそれぞれ独立して適切に調整できる。このことにより、第５の半導体リレーモジュール１０６において、ＢＢＭ動作を確実に行うことができる。

また、図１０Ｂに示すように、第６の半導体リレーモジュール１０７において、抵抗素子７４と抵抗素子（第４の抵抗）７６とを配置してもよい。抵抗素子７４は、図７に示す抵抗素子７１と同じ位置に配置され、抵抗素子７６は、図９Ｂに示す抵抗素子７３と同じ位置に配置される。

第６の半導体リレーモジュール１０７において、抵抗素子７４を配置することで、第１ＬＥＤ１１及び第２ＬＥＤ２１の駆動電流をそれぞれ共通して低減できる。一方、抵抗素子７６を配置することで、第２ＬＥＤ２１の駆動電流をさらに低減できる。この場合も、抵抗素子７４及び抵抗素子７６の抵抗値をそれぞれ適切に設定することで、第１ＬＥＤ１１及び第２ＬＥＤ２１の駆動電流をそれぞれ独立して適切に調整できる。このことにより、第６の半導体リレーモジュール１０７において、ＢＢＭ動作を確実に行うことができる。

また、図１０Ｃに示すように、第７の半導体リレーモジュール１０８において、抵抗素子７４と抵抗素子７５と抵抗素子７６とを配置してもよい。この場合も、抵抗素子７４～７６の抵抗値をそれぞれ適切に設定することで、第１ＬＥＤ１１及び第２ＬＥＤ２１の駆動電流をそれぞれ独立して適切に調整できる。このことにより、第７の半導体リレーモジュール１０８において、ＢＢＭ動作を確実に行うことができる。

なお、図７に示す第１の半導体リレーモジュール１０２では、１個の抵抗素子７１を設けることで、第１ＬＥＤ１１及び第２ＬＥＤ２１の駆動電流を共通して低減している。このことにより、第１の半導体リレーモジュール１０２の小型化が図れ、また低コスト化が図れる。

なお、図９Ｅにおいて、抵抗素子７２は、図９Ｂに示す抵抗素子７２と同じ位置に、抵抗素子７３は、図９Ｄに示す抵抗素子７３と同じ位置に、それぞれ配置してもよい。また、図１０Ａ～１０Ｃにおいて、抵抗素子７５は、図９Ｂに示す抵抗素子７２と同じ位置に、抵抗素子７６は、図９Ｄに示す抵抗素子７３と同じ位置に、それぞれ配置してもよい。

（実施形態３）
図１１は、実施形態３に係る半導体リレーモジュールの概略を示す図である。図１２は、実施形態３に係る半導体リレーモジュールの状態遷移を示す図である。

図１３Ａは、制御端子に高電圧信号が入力された場合の半導体リレーモジュール内での信号の伝送経路を示す図である。図１３Ｂは、制御端子に低電圧信号が入力された場合の半導体リレーモジュール内での信号の伝送経路を示す図である。

図１４は、実施形態３に係る半導体リレーモジュールの回路図である。図１５は、実施形態３に係る半導体リレーモジュールの別の回路図である。

実施形態１では、２個の半導体リレー１０、２０を搭載した半導体リレーモジュール１００を例に取って説明した。しかし、半導体リレーモジュールに搭載される半導体リレーの個数はさらに多くてもよい。本実施形態では、第１～第４半導体リレー１０、２０、３０、４０を搭載した半導体リレーモジュール１０９を例に取って説明する。

図１１に示すように、半導体リレーモジュール１０９は、第１入力端子ＩＮ１と第２入力端子ＩＮ２と制御端子ＩＮ３と第１～第４半導体リレー１０、２０、３０、４０とを有している。動作時の第１入力端子ＩＮ１と第２入力端子ＩＮ２との電位及び制御端子ＩＮ３に入力されるＨ信号とＬ信号の電圧は、それぞれ実施形態１における値と同じである。

また、第３半導体リレー３０は、出力側の端子として、第５端子Ｔ５と第６端子Ｔ６とを有している。第４半導体リレー４０は、出力側の端子として、第７端子Ｔ７と第８端子Ｔ８とを有している。

第３半導体リレー３０と第４半導体リレー４０の回路構成は、図１Ｂに示した第１半導体リレー１０及び第２半導体リレー２０と基本的に同じである。また、それぞれに含まれる素子や回路の動作特性も第１半導体リレー１０及び第２半導体リレー２０と基本的に同じである。つまり、図１４、１５に示す第６～第９ＭＯＳＦＥＴ３４、３５、４４、４５の動作特性は、図１Ｂに示す第２～第５ＭＯＳＦＥＴ１４、１５、２４、２５の動作特性とそれぞれ同じである。図１４、１５に示す第３及び第４ＬＥＤ３１、４１の動作特性は、第１及び第２ＬＥＤ１１、２１の動作特性とそれぞれ同じである。第３及び第４フォトダイオードアレイ３２、４２の動作特性は、第１及び第２フォトダイオードアレイ１２、２２の動作特性とそれぞれ同じである。第３及び第４充放電回路３３、４３の動作特性は、第１及び第２充放電回路１３、２３の動作特性とそれぞれ同じである。

制御端子ＩＮ３に入力される信号がＨ信号である場合、図１３Ａに示すように、半導体リレーモジュール１０９において、第１入力端子ＩＮ１と第２入力端子ＩＮ２とが互いに導通し、第１半導体リレー１０と第３半導体リレー３０とを通る経路に信号が伝送される。

一方、制御端子ＩＮ３に入力される信号がＬ信号である場合、図１３Ｂに示すように、半導体リレーモジュール１０９において、第１入力端子ＩＮ１と制御端子ＩＮ３とが互いに導通し、第２半導体リレー２０と第４半導体リレー４０とを通る経路に信号が伝送される。

また、図１４に示すように、第１～第４半導体リレー１０、２０、３０、４０が、それぞれ第１～第４ＬＥＤ１１、２１、３１、４１を有している場合は、制御端子ＩＮ３にＨ信号が入力され、第１ＭＯＳＦＥＴ２がオンすると、第１ＬＥＤ１１と第３ＬＥＤ３１とに駆動電流が流れ、それぞれが発光する。その結果、第２ＭＯＳＦＥＴ１４、第３ＭＯＳＦＥＴ１５、第６ＭＯＳＦＥＴ３４及び第７ＭＯＳＦＥＴ３５がそれぞれオンする。一方、第４ＭＯＳＦＥＴ２４、第５ＭＯＳＦＥＴ２５、第８ＭＯＳＦＥＴ４４及び第９ＭＯＳＦＥＴ４５はそれぞれオフしている。

その結果、図１２に示すように、第１端子Ｔ１と第２端子Ｔ２とが互いに導通し、かつ第５端子Ｔ５と第６端子Ｔ６とが互いに導通する。一方、第３端子Ｔ３と第４端子Ｔ４とは非導通状態であり、かつ第７端子Ｔ７と第８端子Ｔ８とは非導通状態である。

また、制御端子ＩＮ３にＬ信号が入力され、第１ＭＯＳＦＥＴ２がオフすると、第２ＬＥＤ２１と第４ＬＥＤ４１とに駆動電流が流れ、それぞれが発光する。その結果、第４ＭＯＳＦＥＴ２４、第５ＭＯＳＦＥＴ２５、第８ＭＯＳＦＥＴ４４及び第９ＭＯＳＦＥＴ４５がそれぞれオンする。一方、第２ＭＯＳＦＥＴ１４、第３ＭＯＳＦＥＴ１５、第６ＭＯＳＦＥＴ３４及び第７ＭＯＳＦＥＴ３５はそれぞれオフしている。

その結果、図１２に示すように、第３端子Ｔ３と第４端子Ｔ４とが互いに導通し、かつ第７端子Ｔ７と第８端子Ｔ８とが互いに導通する。一方、第１端子Ｔ１と第２端子Ｔ２とは非導通状態であり、かつ第５端子Ｔ５と第６端子Ｔ６とは非導通状態である。

なお、第１入力端子ＩＮ１にＬ信号が入力された場合は、制御端子ＩＮ３の電位に関わらず、第１～第４半導体リレー１０、２０、３０、４０はすべてオフとなる。つまり、第１端子Ｔ１と第２端子Ｔ２、第３端子Ｔ３と第４端子Ｔ４、第５端子Ｔ５と第６端子Ｔ６及び第７端子Ｔ７と第８端子Ｔ８とのそれぞれの間は非導通状態となる。

なお、半導体リレーモジュール１０９において、発光素子の配置や個数に関しては変更しうる。例えば、図１４に示すように、第１～第４半導体リレー１０、２０、３０、４０のそれぞれに第１～第４ＬＥＤ１１、２１、３１、４１を設けてもよい。この場合、第１入力端子ＩＮ１と第２入力端子ＩＮ２とが互いに導通した場合の入力側の信号経路に、第１ＬＥＤ１１と第３ＬＥＤ３１とが配置される。また、第１入力端子ＩＮ１と制御端子ＩＮ３とが互いに導通した場合の入力側の信号経路に、第２ＬＥＤ２１と第４ＬＥＤ４１とが配置される。

一方、図１５に示すように、第１入力端子ＩＮ１と第２入力端子ＩＮ２とが互いに導通した場合の信号経路と、第１入力端子ＩＮ１と制御端子ＩＮ３とが互いに導通した場合の信号経路とにそれぞれ１個ずつＬＥＤを配置してもよい。前者の場合、第１ＬＥＤ１１または第３ＬＥＤ３１のいずれかが配置され、後者の場合、第２ＬＥＤ２１または第４ＬＥＤ４１のいずれかが配置される。また、図１５に示す例では、後で示す透光樹脂２６０（図２２、２３参照）の形状を変更して、１個の発光素子からの出力光が、２個の受光素子に同時に入射されるようにしている。

なお、図１１に示す半導体リレーモジュール１０９において、変形例１に示すように端子を共通化してもよい。

図１６は、実施形態３に係る半導体リレーモジュールのさらなる別の回路図である。図１６に示す半導体リレーモジュール１１０は、図１４に示す半導体リレーモジュール１０９において、第１半導体リレー１０の第２端子Ｔ２と第４半導体リレー４０の第７端子Ｔ７とを共通化して１本のＣＯＭ端子Ｔ２７としている。また、第２半導体リレー２０の第３端子Ｔ３と第３半導体リレー３０の第６端子Ｔ６とを共通化して１本のＣＯＭ端子Ｔ３６としている。

このようにすることで、変形例１に示す構成が奏するのと同様の効果を奏することができる。つまり、半導体リレーモジュール１１０に設けられる端子数を半導体リレーモジュール１０９の端子数よりも少なくできるため、実施形態２に示す構成に比べて、半導体リレーモジュール１１０を小型化できる。

なお、図示しないが、図１５に示す半導体リレーモジュール１０９においても同様の端子の共通化ができることは言うまでもない。

＜変形例２＞
図１７は、変形例２に係る半導体リレーモジュールの回路図であり、図１８は、変形例２に係る半導体リレーモジュールの別の回路図である。

図１７、１８に示す本変形例の半導体リレーモジュール１１１は、第５半導体リレー５０と第６半導体リレー６０をさらに備える点で、実施形態３に示す半導体リレーモジュール１０９と異なる。第５半導体リレー５０は、第９端子Ｔ９と第１０端子Ｔ１０とを有し、第６半導体リレー６０は、第１１端子Ｔ１１と第１２端子Ｔ１２とを有している。

第５半導体リレー５０と第６半導体リレー６０の回路構成は、図１４、１５に示した第１～第４半導体リレー１０、２０、３０、４０と基本的に同じである。また、それぞれに含まれる素子や回路の動作特性も第１～第４半導体リレー１０、２０、３０、４０と基本的に同じである。つまり、図１７、１８に示す第１０～第１３ＭＯＳＦＥＴ５４、５５、６４、６５の動作特性は、図１４、１５に示す第２～第９ＭＯＳＦＥＴ１４、１５、２４、２５、３４、３５、４４、４５の動作特性とそれぞれ同じである。図１７、１８に示す第５及び第６ＬＥＤ５１、６１の動作特性は、第１～第４ＬＥＤ１１、２１、３１、４１の動作特性とそれぞれ同じである。第５及び第６フォトダイオードアレイ５２、６２の動作特性は、第１～第４フォトダイオードアレイ１２、２２、３２、４２の動作特性とそれぞれ同じである。第５及び第６充放電回路５３、６３の動作特性は、第１～第４充放電回路１３、２３、３３、４３の動作特性とそれぞれ同じである。

制御端子ＩＮ３に入力される信号がＨ信号である場合、半導体リレーモジュール１１１において、第１入力端子ＩＮ１と第２入力端子ＩＮ２とが互いに導通し、第１半導体リレー１０と第３半導体リレー３０と第５半導体リレー５０とを通る経路に信号が伝送される。その結果、図１７に示す例では、第１ＬＥＤ１１、第３ＬＥＤ３１及び第５ＬＥＤ５１がそれぞれ発光し、第１端子Ｔ１と第２端子Ｔ２、第５端子Ｔ５と第６端子Ｔ６及び第９端子Ｔ９と第１０端子Ｔ１０がそれぞれ互いに導通する。

一方、第２ＬＥＤ２１、第４ＬＥＤ４１及び第６ＬＥＤ６１にはそれぞれ電流が流れない。その結果、第３端子Ｔ３と第４端子Ｔ４、第７端子Ｔ７と第８端子Ｔ８及び第１１端子Ｔ１１と第１２端子Ｔ１２は、それぞれ非導通状態である。

一方、制御端子ＩＮ３に入力される信号がＬ信号である場合、半導体リレーモジュール１１１において、第１入力端子ＩＮ１と制御端子ＩＮ３とが互いに導通し、第２半導体リレー２０と第４半導体リレー４０と第６半導体リレー６０とを通る経路に信号が伝送される。その結果、図１７に示す例では、第２ＬＥＤ２１、第４ＬＥＤ４１及び第６ＬＥＤ６１がそれぞれ発光し、第３端子Ｔ３と第４端子Ｔ４、第７端子Ｔ７と第８端子Ｔ８及び第１１端子Ｔ１１と第１２端子Ｔ１２がそれぞれ互いに導通する。

一方、第１ＬＥＤ１１、第３ＬＥＤ３１及び第５ＬＥＤ５１にはそれぞれ電流が流れない。その結果、第１端子Ｔ１と第２端子Ｔ２、第５端子Ｔ５と第６端子Ｔ６及び第９端子Ｔ９と第１０端子Ｔ１０は、それぞれ非導通状態である。

なお、図１８に示すように、第１入力端子ＩＮ１と第２入力端子ＩＮ２とが互いに導通した場合の信号経路と、第１入力端子ＩＮ１と制御端子ＩＮ３とが互いに導通した場合の信号経路とにそれぞれ１個ずつＬＥＤを配置してもよい。前者の場合、第１ＬＥＤ１１または第３ＬＥＤ３１あるいは第５ＬＥＤ５１のいずれかが配置され、後者の場合、第２ＬＥＤ２１または第４ＬＥＤ４１あるいは第６ＬＥＤ６１のいずれかが配置される。また、図１８に示す例では、後で示す透光樹脂２６０（図２２、２３参照）の形状を変更して、１個の発光素子からの出力光が、３個の受光素子に同時に入射されるようにしている。

（実施形態４）
図１９は、実施形態４に係る半導体チップの構造を示す模式図である。図２０は、入力側リードフレームを下方から見た図である。図２１は、出力側リードフレームを上方から見た図である。

図２２は、第１ＬＥＤ及び第２ＬＥＤと第１受光ＩＣ及び第２受光ＩＣと第１ＭＯＳＦＥＴとの位置関係を示す模式図である。図２３は、第１ＬＥＤ及び第２ＬＥＤと第１受光ＩＣ及び第２受光ＩＣとの間の構造を示す断面模式図である。

なお、説明の便宜上、図１９～２３において、入力側リードフレーム（第１基板）２１０、出力側リードフレーム（第２基板）２２０及びハウジング２４０のそれぞれの形状は、実際のものとは異なっている。

また、本実施形態及び変形例３、４において、第１入力リード２１１と第１出力リード２２１とが対向する方向をＸ方向と呼び、第１、第３及び第２入力リード２１１、２１３、２１２の配列方向をＹ方向と呼び、Ｘ方向及びＹ方向とそれぞれ直交する方向をＺ方向と呼ぶことがある。Ｚ方向は、第１ＬＥＤ１１と第１受光ＩＣ８１とが対向する方向である。また、Ｚ方向において、第１ＬＥＤ１１が設けられた側を上または上方あるいは上側と呼び、第１受光ＩＣ８１が設けられた側を下または下方またあるいは下側と呼ぶことがある。

なお、本願明細書において、「直交している」または「平行である」あるいは「同じである」とは、半導体チップ１２０やその構成部品の組立公差や加工公差を含んで直交しているか、または平行であるか、あるいは同じであるという意味であり、比較対象同士が厳密な意味で直交しているか、または平行であるか、あるいは同じであることまでを意味するものではない。

図１９に示す半導体チップ１２０は、半導体リレーモジュール１１２を構成する各素子を入力側リードフレーム２１０と出力側リードフレーム２２０とに分けて実装し、全体を樹脂モールドして１パッケージにしたデバイスである。なお、本実施形態の半導体リレーモジュール１１２は、図７に示す半導体リレーモジュール１０２において、図６に示すように、第２端子Ｔ２と第３端子Ｔ３とを共通にして１本のＣＯＭ端子Ｔ２３としたものである。

半導体チップ１２０は、前述した入力側リードフレーム２１０と出力側リードフレーム２２０とをさらに備えた半導体リレーモジュール１１２とハウジング２４０とを有している。入力側リードフレーム２１０、出力側リードフレーム２２０ともに、銅の薄板を加工して得られる部材である。薄板の表面に別の金属メッキが施されていてもよい。

入力側リードフレーム２１０は、第１～第３入力リード２１１～２１３と第１ＬＥＤ載置部２１４と第２ＬＥＤ載置部２１５と第１ＭＯＳＦＥＴ載置部２１６とを有している。第１入力リード２１１と第３入力リード２１３と第２入力リード２１２とは、Ｙ方向に互いに間隔をあけて、かつこの順に配置されている。

第１～第３入力リード２１１～２１３において、ハウジング２４０の外部に露出した一端部が前述の第１～第３端子Ｔ１～Ｔ３に相当する。第１～第３入力リード２１１～２１３における前述の一端部は、ハウジング２４０の側面から外部に露出している。第１～第３入力リード２１１～２１３は、ハウジング２４０の内部でそれぞれ上方に向かって折れ曲がっている。第１～第３入力リード２１１～２１３のそれぞれの他端部は、ハウジング２４０の内部で、ハウジング２４０の上面に平行となるように延在している。

また、第１ＬＥＤ載置部２１４と第２ＬＥＤ載置部２１５と第１ＭＯＳＦＥＴ載置部２１６とは、ハウジング２４０の下面を基準として、Ｚ方向に沿って、第１～第３入力リード２１１～２１３のそれぞれの他端部と同じ高さに位置している。

第１入力リード２１１は、ハウジング２４０の内部で、第１部分２１１ａと第２部分２１１ｂとに分割されている。第２部分２１１ｂは、第１部分２１１ａとＸ方向に間隔をあけて配置され、当該間隔を跨ぐように抵抗素子７１が配置されている。抵抗素子７１は、第１部分２１１ａと第２部分２１１ｂとに接続されている。第２部分２１１ｂは、抵抗素子７１との接続部分からＹ方向に折れ曲がって、第２入力リード２１２に向かうとともに、第１ＬＥＤ載置部２１４を囲むように、Ｘ方向に延伸している。

第２入力リード２１２は、ハウジング２４０の内部でＸ方向に沿って延在し、かつ下方から見て第１入力リード２１１を囲むようにＹ方向に沿って延在している。

第１ＬＥＤ１１のカソードが、図２０に示すように、図示しない銀ペースト等の導電性接着材により第１ＬＥＤ載置部２１４の下面に実装されている。第１ＬＥＤ１１のアノードは、金属ワイヤ２３０（以下、単にワイヤ２３０と言う。）により、第１入力リード２１１の第２部分２１１ｂに接続されている。また、第１ＬＥＤ載置部２１４は、ワイヤ２３０により第１ＭＯＳＦＥＴ載置部２１６に接続されている。

第２ＬＥＤ載置部２１５は、図２０に示すように、Ｙ方向に第１ＬＥＤ載置部２１４と間隔をあけて配置されている。第１ＬＥＤ載置部２１４が、第２入力リード２１２の近くに配置され、第２ＬＥＤ載置部２１５が、第１入力リード２１１の近くに配置されている。

第２ＬＥＤ２１のカソードが、図２０に示すように、導電性接着材により第２ＬＥＤ載置部２１５の下面に実装されている。第２ＬＥＤ２１のアノードは、ワイヤ２３０により、第１入力リード２１１の第２部分２１１ｂに接続されている。また、第２ＬＥＤ載置部２１５は、ワイヤ２３０により第２入力リード２１２に接続されている。

第１ＭＯＳＦＥＴ載置部２１６は、下方から見て、第１ＬＥＤ載置部２１４と第２ＬＥＤ載置部２１５との間に、それぞれとＹ方向に間隔をあけて配置されている。

つまり、第１ＭＯＳＦＥＴ２は、第１ＬＥＤ１１と第２ＬＥＤ２１との間に配置されている。このようにすることで、第１透光樹脂２６１と第２透光樹脂２６２（図２２、２３参照）との間の距離を一定以上に確保でき、第１透光樹脂２６１と第２透光樹脂２６２との間に遮光樹脂２５０（図２３参照）が確実に配置される。このことにより、第１透光樹脂２６１と第２透光樹脂２６２とを光学的に確実に分離できる。

第１ＭＯＳＦＥＴ２の裏面に形成されたドレイン電極（図示せず）が、導電性接着材（図示せず）により第１ＭＯＳＦＥＴ載置部２１６の下面に実装されている。第１ＭＯＳＦＥＴ２のソース電極２ｓは、ワイヤ２３０により第３入力リード２１３に接続されている。第１ＭＯＳＦＥＴ２のゲート電極２ｇは、ワイヤ２３０により第２入力リード２１２に接続されている。

出力側リードフレーム２２０は、第１～第３出力リード２２１～２２３と第１受光ＩＣ載置部２２４と第２受光ＩＣ載置部２２５と第２ＭＯＳＦＥＴ載置部２２６と第３ＭＯＳＦＥＴ載置部２２７と第５ＭＯＳＦＥＴ載置部２２８とを有している。

第１～第３出力リード２２１～２２３において、ハウジング２４０の外部に露出した一端部が前述の第１端子Ｔ１、ＣＯＭ端子Ｔ２３及び第４端子Ｔ４に相当する。第１～第３出力リード２２１～２２３における前述の一端部は、ハウジング２４０の側面から外部に露出している。第１～第３出力リード２２１～２２３は、ハウジング２４０の内部でそれぞれ下方に向かって折れ曲がっている。第１～第３出力リード２２１～２２３のそれぞれの他端部は、ハウジング２４０の内部で、ハウジング２４０の下面に平行となるように延在している。

第２ＭＯＳＦＥＴ載置部２２６と第３ＭＯＳＦＥＴ載置部２２７と第５ＭＯＳＦＥＴ載置部２２８とは、それぞれ、ハウジング２４０の内部に配置された第１～第３出力リード２２１～２２３の他端部に相当する。第１受光ＩＣ載置部２２４と第２受光ＩＣ載置部２２５と第２ＭＯＳＦＥＴ載置部２２６と第３ＭＯＳＦＥＴ載置部２２７と第５ＭＯＳＦＥＴ載置部２２８とは、ハウジング２４０の下面を基準として、Ｚ方向に沿って、それぞれ同じ高さに位置している。

図２１に示すように、第１受光ＩＣ載置部２２４の上面には、導電性接着材により第１受光ＩＣ８１が実装され、第２受光ＩＣ載置部２２５の上面には、導電性接着材により第２受光ＩＣ８２が実装されている。第１受光ＩＣ８１は、図１Ｂに示す第１フォトダイオードアレイ１２と第１充放電回路１３とが同じ半導体基板上に形成された回路部品である。同様に、第２受光ＩＣ８２は、図１Ｂに示す第２フォトダイオードアレイ２２と第２充放電回路２３とが同じ半導体基板上に形成された回路部品である。

また、第２ＭＯＳＦＥＴ１４の裏面に形成されたドレイン電極（図示せず）が、導電性接着材（図示せず）により第２ＭＯＳＦＥＴ載置部２２６の上面に実装されている。第３ＭＯＳＦＥＴ１５の裏面に形成されたドレイン電極（図示せず）が、導電性接着材（図示せず）により第３ＭＯＳＦＥＴ載置部２２７の上面に実装されている。第４ＭＯＳＦＥＴ２４の裏面に形成されたドレイン電極（図示せず）が、導電性接着材（図示せず）により第３ＭＯＳＦＥＴ載置部２２７の上面に実装されている。第５ＭＯＳＦＥＴ２５の裏面に形成されたドレイン電極（図示せず）が、導電性接着材（図示せず）により第５ＭＯＳＦＥＴ載置部２２８の上面に実装されている。

第１受光ＩＣ８１のソース電極８１ｓは、ワイヤ２３０と第１受光ＩＣ載置部２２４とを介して、第２ＭＯＳＦＥＴ１４の２つのソース電極１４ｓ、１４ｓの一方に接続されている。第１受光ＩＣ８１の２つのドレイン電極８１ｄ、８１ｄの一方は、ワイヤ２３０を介して、第２ＭＯＳＦＥＴ１４のゲート電極１４ｇに接続されている。第１受光ＩＣ８１の２つのドレイン電極８１ｄ、８１ｄの他方は、ワイヤ２３０を介して、第３ＭＯＳＦＥＴ１５のゲート電極１５ｇに接続されている。第２ＭＯＳＦＥＴ１４の２つのソース電極１４ｓ、１４ｓの他方は、ワイヤ２３０を介して、第３ＭＯＳＦＥＴ１５のソース電極１５ｓに接続されている。

第２受光ＩＣ８２のソース電極８２ｓは、ワイヤ２３０と第２受光ＩＣ載置部２２５とを介して、第５ＭＯＳＦＥＴ２５の２つのソース電極２５ｓ、２５ｓの一方に接続されている。第２受光ＩＣ８２の２つのドレイン電極８２ｄ、８２ｄの一方は、ワイヤ２３０を介して、第４ＭＯＳＦＥＴ２４のゲート電極２４ｇに接続されている。第２受光ＩＣ８２の２つのドレイン電極８２ｄ、８２ｄの他方は、ワイヤ２３０を介して、第５ＭＯＳＦＥＴ２５のゲート電極２５ｇに接続されている。第５ＭＯＳＦＥＴ２５の２つのソース電極２５ｓ、２５ｓの他方は、ワイヤ２３０を介して、第４ＭＯＳＦＥＴ２４のソース電極２４ｓに接続されている。

ハウジング２４０は、半導体リレーモジュール１１２、具体的には、入力側リードフレーム２１０及びこれに実装された各素子と出力側リードフレーム２２０及びこれに実装された各素子とを被覆し、それぞれの位置を固定する。

図２３に示すように、ハウジング２４０は、いずれも絶縁性の遮光樹脂２５０と透光樹脂２６０とで構成される。遮光樹脂２５０は、例えば、黒色色素が含有されたエポキシ樹脂である。ただし、これに特に限定されず、光を遮蔽する材質であればよい。

図２２、２３に示すように、透光樹脂２６０は、第１透光樹脂２６１と第２透光樹脂２６２とで構成される。なお、後で示す第３透光樹脂２６３及び第４透光樹脂２６４（いずれも図２５参照）を含めて、透光樹脂２６０と総称する。透光樹脂２６０は、例えば、透明シリコーン樹脂である。ただし、これに特に限定されず、少なくとも第１及び第２ＬＥＤ１１、２１からの出力光に対して透明な絶縁性樹脂であればよい。

図２２及び図２３に示すように、第１ＬＥＤ１１の発光面と第１受光ＩＣ８１と受光面との間には第１透光樹脂２６１が設けられる。第２ＬＥＤ２１の発光面と第２受光ＩＣ８２と受光面との間には第２透光樹脂２６２が設けられる。また、第１透光樹脂２６１及び第２透光樹脂２６２のそれぞれの表面を覆うように遮光樹脂２５０が設けられる。このようにすることで、第１透光樹脂２６１は、第１受光ＩＣ８１に設けられた第１フォトダイオードアレイ１２と第１ＬＥＤ１１とを光学的に結合する光結合部を構成している。同様に、第２透光樹脂２６２は、第２受光ＩＣ８２に設けられた第２フォトダイオードアレイ２２と第２ＬＥＤ２１とを光学的に結合する光結合部を構成している。

また、遮光樹脂２５０は、第１～第４ＭＯＳＦＥＴ１４、１５、２４，２５や抵抗素子７１、また、入力側リードフレーム２１０及び出力側リードフレーム２２０の表面も覆っている。

なお、本実施形態では、半導体リレーモジュール１１２が、抵抗素子７１のみを有している例を示したが、図９Ａ～９Ｅ及び図１０Ａ～１０Ｃに示すように、抵抗素子７２～７６のうちの少なくとも１個を有していてもよい。あるいは、抵抗素子を有していない構成であってもよい。

また、実施形態１に示すように、半導体リレーモジュール１１２において、出力側の端子が４個であってもよい。この場合、ＣＯＭ端子Ｔ２３に代えて、第２端子Ｔ２に相当する出力リードと第３端子Ｔ３に相当する出力リードとがそれぞれ設けられる。また、出力側でのワイヤ２３０の結線も図２１に示すのと異なる。

以上説明したように、本実施形態に係る半導体リレーモジュール１１２は、実施形態１、２や変形例１に示す半導体リレーモジュールに対して、入力側リードフレーム２１０と出力側リードフレーム２２０とをさらに備えている。

入力側リードフレーム２１０には、第１ＬＥＤ１１と第２ＬＥＤ２１と第１ＭＯＳＦＥＴ２とが少なくとも配置される。出力側リードフレーム２２０には、第１受光ＩＣ８１と第２受光ＩＣ８２と第２～第５ＭＯＳＦＥＴ１４、１５、２４、２５とが配置される。

入力側リードフレーム２１０における第１ＬＥＤ載置部２１４と出力側リードフレーム２２０における第１受光ＩＣ載置部２２４とは、Ｚ方向に間隔をあけて対向している。同様に、入力側リードフレーム２１０における第２ＬＥＤ載置部２１５と出力側リードフレーム２２０における第２受光ＩＣ載置部２２５とは、Ｚ方向に間隔をあけて対向している。

つまり、第１ＬＥＤ１１と、第１受光ＩＣ８１に設けられた第１フォトダイオードアレイ１２とがＺ方向に間隔をあけて対向している。第２ＬＥＤ２１と、第２受光ＩＣ８２に設けられた第２フォトダイオードアレイ２２とがＺ方向に間隔をあけて対向している。

また、本実施形態に係る半導体チップ１２０は、半導体リレーモジュール１１２と、半導体リレーモジュール１１２を被覆したハウジング２４０と、を備えている。

ハウジング２４０は、遮光樹脂２５０と透光樹脂２６０とを有している。透光樹脂２６０は、第１透光樹脂２６１と第２透光樹脂２６２とを有している。

第１透光樹脂２６１は、第１ＬＥＤ１１と第１受光ＩＣ８１との間に設けられ、第１ＬＥＤ１１の発光面と、第１受光ＩＣ８１に設けられた第１フォトダイオードアレイ１２の受光面とを被覆する。

第２透光樹脂２６２は、第２ＬＥＤ２１と第２受光ＩＣ８２との間に設けられ、第２ＬＥＤ２１の発光面と、第２受光ＩＣ８２に設けられた第２フォトダイオードアレイ２２の受光面とを被覆する。

遮光樹脂２５０は、第１透光樹脂２６１と第２透光樹脂２６２との間に設けられ、１透光樹脂２６１と第２透光樹脂２６２とを光学的に分離する。

半導体リレーモジュール１１２及び半導体チップ１２０をこのように構成することで、半導体リレーモジュール１１２は、入力側と出力側とを電気的に絶縁した状態で光結合により出力側の端子間を導通させるか、または非導通とする入出力絶縁型の半導体リレーモジュールとして機能する。

また、Ｚ方向に沿って見て、第１ＬＥＤ１１と第２ＬＥＤ２１との間に第１ＭＯＳＦＥＴ２が配置されている。

このようにすることで、入力側リードフレーム２１０の形状を簡略化できる。また、素子間を電気的に結線するワイヤ２３０の本数を低減できる。このことにより、半導体リレーモジュール１１２、さらに半導体チップ１２０の小型化が図れる。

なお、半導体リレーモジュールを搭載する半導体チップの構造は、図１９～２３に示したものに特に限定されない。

図２４は、半導体チップの別の構造を示す模式図である。図２４に示す半導体チップ１３０では、第１～第３半導体パッケージ９１～９３が配線基板２７０に実装されている。配線基板２７０を含む第１～第３半導体パッケージ９１～９３が、遮光樹脂２５０からなるハウジング２４０で被覆されている。

第１半導体パッケージ９１は、第１半導体リレー１０が１つのパッケージに収容されたデバイスであり、第２半導体パッケージ９２は、第２半導体リレー２０が１つのパッケージに収容されたデバイスである。また、第３半導体パッケージ９３は、第１ＭＯＳＦＥＴ２を樹脂封止したデバイスである。

第１半導体パッケージ９１内の各素子と、第２半導体パッケージ９２内の各素子と、第３半導体パッケージ９３内の第１ＭＯＳＦＥＴ２とは、配線基板２７０に設けられた配線（図示せず）を介して電気的に接続されている。つまり、第１～第３半導体パッケージ９１～９３と配線基板２７０とで半導体リレーモジュールが構成される。

半導体チップ１３０においても、半導体チップ１２０と同様に、ハウジングの内部に収容された半導体リレーモジュールを、入出力絶縁型の半導体リレーモジュールとして機能させることができる。

＜変形例３＞
図２５は、変形例３に係る第１～第４ＬＥＤと第１～第４受光ＩＣと第１ＭＯＳＦＥＴとの位置関係を示す模式図である。

図２５に示す半導体チップ１４０は、図１１、１４、１５に示す実施形態２の半導体リレーモジュール１０９に入力側リードフレーム２１０と出力側リードフレーム２２０とを追加し、これらをハウジング２４０で被覆したものである。なお、説明の便宜上、図２５において、入力側リードフレーム２１０、出力側リードフレーム２２０及び遮光樹脂２５０の図示を省略している。

図２５に示す半導体チップ１４０において、入力側リードフレーム２１０には、第１～第４ＬＥＤ１１、２１、３１、４１と第１ＭＯＳＦＥＴ２とが少なくとも配置される。出力側リードフレーム２２０には、第１～第４受光ＩＣ８１～８４と第２～第９ＭＯＳＦＥＴ１４、１５、２４、２５、３４、３５、４４、４５とが配置される。

第１ＬＥＤ１１と、第１受光ＩＣ８１に設けられた第１フォトダイオードアレイ１２とがＺ方向に間隔をあけて対向している。第２ＬＥＤ２１と、第２受光ＩＣ８２に設けられた第２フォトダイオードアレイ２２とがＺ方向に間隔をあけて対向している。第３ＬＥＤ３１と、第３受光ＩＣ８３に設けられた第３フォトダイオードアレイ３２とがＺ方向に間隔をあけて対向している。第４ＬＥＤ４１と、第４受光ＩＣ４２に設けられた第４フォトダイオードアレイ４２とがＺ方向に間隔をあけて対向している。

また、半導体チップ１４０において、透光樹脂２６０は、第１～透光樹脂２６１～２６４を有している。

第３透光樹脂２６３は、第３ＬＥＤ３１と第３受光ＩＣ８３との間に設けられ、第３ＬＥＤ３１の発光面と、第３受光ＩＣ８３に設けられた第３フォトダイオードアレイ３２の受光面とを被覆する。

第４透光樹脂２６４は、第４ＬＥＤ４１と第４受光ＩＣ８４との間に設けられ、第４ＬＥＤ４１の発光面と、第４受光ＩＣ８４に設けられた第４フォトダイオードアレイ４２の受光面とを被覆する。

半導体チップ１４０をこのように構成することで、ハウジング２４０の内部に収容された半導体リレーモジュールを、入出力絶縁型の半導体リレーモジュールとして機能させることができる。

また、Ｚ方向に沿って見て、第１ＭＯＳＦＥＴ２を挟んで、一方に第１ＬＥＤ１１と第４ＬＥＤ４１とが配置され、他方に第２ＬＥＤ２１と第３ＬＥＤ３１とが配置されている。

このようにすることで、入力側リードフレーム２１０の形状を簡略化できる。また、素子間を電気的に結線するワイヤ２３０の本数を低減できる。このことにより、半導体リレーモジュール、さらに半導体チップ１４０の小型化が図れる。

＜変形例４＞
図２６Ａは、変形例４に係る第１入力リードをＺ方向から見た模式図である。図２６Ｂは、図２６ＡのＸＸＩＶＢ－ＸＸＶＩＢ線での断面図である。図２７は、変形例４に係る別の第１入力リードをＺ方向から見た模式図である。図２８は、変形例４に係るさらなる第１入力リードをＺ方向から見た模式図である。

実施形態４に示す半導体チップ１２０において、抵抗素子７１は、金属はんだや銀ペースト等の導電性接着材２８０（図２６Ａ～図２８参照）により、第１入力リード２１１の第１部分２１１ａと第２部分２１１ｂとにそれぞれ接続されている。

しかし、金属はんだの場合は溶融時に、銀ペーストの場合は塗布時に、それぞれ流動性を有しているため、第１部分２１１ａや第２部分２１１ｂからはみ出てしまうことがある。このようなことが起こると、ハウジング２４０の内部に、はみ出した導電性接着材２８０が残留する場合がある。導電性接着材２８０が金属はんだの場合、半導体チップ１２０を図示しない実装基板等に別の金属はんだで実装したときに、ハウジング２４０の内部に残留した金属はんだが再溶融する。この場合、入力側リードフレーム２１０または出力側リードフレーム２２０を介してハウジング２４０の外まで金属はんだが流れ出ててしまうおそれがある。

このようなことが起こると、ハウジング２４０の外部で半導体リレーモジュール１１２の各端子が短絡するおそれがある。例えば、入力側リードフレーム２１０と出力側リードフレーム２２０との短絡を引き起こすおそれがある。または、第１入力リード２１１と第３入力リード２１３との短絡を引き起こすおそれがある。このような短絡が起こると、半導体リレーモジュール１１２は正常に動作しない。

そこで、本変形例に示すように、導電性接着材２８０のはみ出しを防止するために、第１部分２１１ａの形状を変形させている。

具体的には、図２６Ａ、２６Ｂに示すように、第２部分２１１ｂにおいて、抵抗素子７１との接続部分の近傍に窪み２１１ｂ１を設ける。抵抗素子７１の接続時に、接続部分から導電性接着材２８０が流れ出たとしても、窪み２１１ｂ１に貯め込むことで、第１出力リード２１１から導電性接着材２８０が流れ出すのを防止できる。このことにより、入力側リードフレーム２１０と出力側リードフレーム２２０との短絡、または、第１入力リード２１１と第３入力リード２１３との短絡を防止して、半導体リレーモジュール１１２を清浄に動作させることができる。

また、前述したように、抵抗素子７１は第１ＬＥＤ１１や第２ＬＥＤ２１の駆動電流を調整するために設けられる。

導電性接着材２８０により第１入力リード２１１に抵抗素子７１を接着した場合、導電性接着材２８０がはみ出したとしても、第２部分２１１ｂの下方に位置する素子、例えば、第１受光ＩＣ８２に導電性接着材２８０が付着するおそれは無い。

このような場合は、窪み２１１ｂ１に代えて、図２７に示すように、貫通孔２１１ｂ２を第２部分２１１ｂに設けてもよい。あるいは、図２８に示すように、切り欠き２１１ｂ３を第２部分２１１ｂに設けてもよい。

これらの場合も、入力側リードフレーム２１０と出力側リードフレーム２２０との短絡、または、第１入力リード２１１と第３入力リード２１３との短絡を防止して、半導体リレーモジュール１１２を正常に動作させることができる。

なお、本変形例では、抵抗素子７１を第１入力リード２１１に接続する場合を例にとって示したが、入力側リードフレーム２１０のいずれかに、実施形態２に示す抵抗素子７１～７６のいずれか１つ、または抵抗素子７１～７６のうちの複数の抵抗素子を接続してもよい。その場合に、入力側リードフレーム２１０における抵抗素子の接続部分の近傍に導電性接着材のはみ出しを防止する窪みや貫通孔や切り欠きの少なくとも１つが設けられてもよい。

（その他の実施形態）
実施形態１～４及び変形例１～４に示す各構成要素を適宜組み合わせて新たな実施形態とすることもできる。例えば、図１７、１８に示す変形例２の半導体リレーモジュール１１１をハウジング２４０で被覆して、半導体チップを形成してもよい。また、図１７、１８に示す変形例２の半導体リレーモジュール１１１において、変形例１や図１６に示すように端子の共通化を行ってもよい。この場合、第２端子Ｔ２と第７端子Ｔ７、第１０端子Ｔ１０と第１１端子Ｔ１１、第２端子Ｔ２と第７端子Ｔ７、第３端子Ｔ３と第６端子Ｔ６とが、それぞれ共通化され、ＣＯＭ端子となる。

また、実施形態２に示した抵抗素子７１～７６のいずれか１つ以上を実施形態３に示す半導体リレーモジュール１０９や変形例２に示す半導体リレーモジュール１１０に配置してもよい。その際は、第１入力端子ＩＮ１から第３～第６半導体リレー３０、４０、５０、６０の第３～第６ＬＥＤ３１、４１、５１，６１を通る経路のいずれかに１つ以上の抵抗素子が配置される。このようにすることで、実施形態２に示す構成が奏するのと同様の効果を奏することができる。

また、実施形態１～４及び変形例１～４において、第２～第１３ＭＯＳＦＥＴ１４、１５、２４、２５、３４、３５、４４、４５、５４、５５、６４、６５を、それぞれエンハンスメント型ＮチャネルＭＯＳＦＥＴとしたが、これらをデプレッション型ＮチャネルＭＯＳＦＥＴとしてもよい。

なお、実施形態４及び変形例４において、抵抗素子７１としてチップ抵抗素子を用い、第１入力リード２１１の第１部分２１１ａと第２部分２１１ｂとを跨ぐように配置する例を示した。ただし、抵抗素子７１は、チップ抵抗素子に特に限定されない。また、抵抗素子７１の配置も第１部分２１１ａと第２部分２１１ｂとの間に限定されない。例えば、図２９に示すように、第２部分２１１ｂの表面に導電性接着材２８０により抵抗素子７１を実装し、抵抗素子７１と第１部分２１１ａとをワイヤ２３０で接続するようにしてもよい。また、図示しないが、第１部分２１１ａの表面に導電性接着材２８０により抵抗素子７１を実装し、抵抗素子７１と第２部分２１１ｂとをワイヤ２３０で接続するようにしてもよい。

また、ワイヤ２３０を介して、第１入力リード２１１の異なる箇所の間を抵抗素子７１で接続するようにしてもよい。また、実施形態２に示した抵抗素子７２～７６についても、同様に、入力側リードフレーム２１０の異なる箇所にワイヤ２３０を介して接続するようにしてもよい。

図３０は、別の実施形態に係る半導体リレーモジュールの状態遷移を示す図であり、図１Ｂに示す半導体リレーモジュール１００において、第２～第５ＭＯＳＦＥＴ１４、１５、２４、２５、３４、３５をそれぞれデプレッション型ＮチャネルＭＯＳＦＥＴとしている。

この場合、図３０に示すように、第１入力端子ＩＮ１をＨ電位とし、第２入力端子ＩＮ２をＬ電位とした上で、制御端子ＩＮ３にＨ信号が入力されると、第１端子Ｔ１と第２端子Ｔ２との間は非導通となり、第３端子Ｔ３と第４端子Ｔ４との間は導通する。制御端子ＩＮ３にＬ信号が入力されると、第３端子Ｔ３と第４端子Ｔ４との間は非導通となり、第１端子Ｔ１と第２端子Ｔ２との間は導通する。

なお、第１入力端子ＩＮ１、第２入力端子ＩＮ２をそれぞれＬ電位とすると、制御端子ＩＮ３に入力される信号の電圧に関わらず、第１端子Ｔ１と第２端子Ｔ２との間、第３端子Ｔ３と第４端子Ｔ４との間のいずれも非導通となる。

本開示の半導体リレーモジュールは、簡便な構成でｃ接点リレーを構成でき、有用である。

１制御回路
２第１ＭＯＳＦＥＴ
３ｃ接点リレー
４、５負荷
１０第１半導体リレー
１１第１ＬＥＤ（第１発光素子）
１２第１フォトダイオードアレイ（第１受光素子）
１３第１充放電回路
１４第２ＭＯＳＦＥＴ
１５第３ＭＯＳＦＥＴ
２０第２半導体リレー
２１第２ＬＥＤ（第２発光素子）
２２第２フォトダイオードアレイ（第２受光素子）
２３第２充放電回路
２４第４ＭＯＳＦＥＴ
２５第５ＭＯＳＦＥＴ
３０第３半導体リレー
３１第３ＬＥＤ（第３発光素子）
３２第３フォトダイオードアレイ（第３受光素子）
３３第３充放電回路
３４第６ＭＯＳＦＥＴ
３５第７ＭＯＳＦＥＴ
４０第４半導体リレー
４１第４ＬＥＤ（第４発光素子）
４２第４フォトダイオードアレイ（第４受光素子）
４３第４充放電回路
４４第８ＭＯＳＦＥＴ
４５第９ＭＯＳＦＥＴ
５０第５半導体リレー
５１第５ＬＥＤ（第５発光素子）
５２第５フォトダイオードアレイ（第５受光素子）
５３第５充放電回路
５４第１０ＭＯＳＦＥＴ
５５第１１ＭＯＳＦＥＴ
６０第６半導体リレー
６１第６ＬＥＤ（第６発光素子）
６２第６フォトダイオードアレイ（第６受光素子）
６３第６充放電回路
６４第１２ＭＯＳＦＥＴ
６５第１３ＭＯＳＦＥＴ
７１抵抗素子（第１の抵抗）
７２抵抗素子（第１の抵抗）
７３抵抗素子（第２の抵抗）
７４抵抗素子（第１の抵抗）
７５抵抗素子（第３の抵抗）
７６抵抗素子（第４の抵抗）
８１～８４第１～第４受光ＩＣ
９１～９３第１～第３半導体パッケージ
１００～１１２半導体リレーモジュール
１２０、１３０、１４０半導体チップ
２１０入力側リードフレーム
２１１第１入力リード
２１１ａ第１部分
２１１ａ１窪み
２１１ａ２貫通孔
２１１ａ３切り欠き
２１１ｂ第２部分
２１２第２入力リード
２１３第３入力リード
２１４第１ＬＥＤ載置部
２１５第２ＬＥＤ載置部
２１６第１ＭＯＳＦＥＴ載置部
２２０出力側リードフレーム
２２１第１出力リード
２２２第２出力リード
２２３第３出力リード
２２４第１受光ＩＣ載置部
２２５第２受光ＩＣ載置部
２２６第２ＭＯＳＦＥＴ載置部
２２７第３ＭＯＳＦＥＴ載置部
２２８第５ＭＯＳＦＥＴ載置部
２３０金属ワイヤ
２４０ハウジング
２５０遮光樹脂
２６０透光樹脂
２６１～２６４第１～第４透光樹脂
２７０配線基板
２８０導電性接着材
ＩＮ１第１入力端子
ＩＮ２第２入力端子
ＩＮ３制御端子
Ｔ１～Ｔ１２第１～第１２端子
Ｔ２３、Ｔ２７、Ｔ３６共通端子（ＣＯＭ端子）

Claims

第１の電圧が印加される第１入力端子と、
前記第１の電圧よりも低い第２の電圧が印加される第２入力端子と、
制御信号が入力される制御端子と、
第１端子と、
第２端子と、
第３端子と、
第４端子と、
前記第１端子と前記第２端子とに接続される、第１半導体リレーと、
前記第３端子と前記第４端子とに接続される、第２半導体リレーと、
前記第１入力端子と前記第２入力端子と前記制御端子と前記第１半導体リレーと前記第２半導体リレーとに接続され、第１ＭＯＳＦＥＴを有する制御回路と、
を備え、
前記第１ＭＯＳＦＥＴは、前記制御信号に応じて、オンオフが切り替わり、
前記第１ＭＯＳＦＥＴがオンのとき、
前記第１入力端子と前記第２入力端子とが互いに導通し、
前記第１半導体リレーが前記第１端子と前記第２端子とを互いに導通させ、
前記第１ＭＯＳＦＥＴがオフのとき、
前記第１入力端子と前記制御端子とが互いに導通し、
前記第２半導体リレーが前記第３端子と前記第４端子とを互いに導通させる、
半導体リレーモジュール。
前記第１半導体リレーは、
第１発光素子と、
前記第１発光素子からの第１出力光を受光する第１受光素子と、
第１受光素子と接続される第１充放電回路と、
前記第１充放電回路と前記第１端子とに接続される第２ＭＯＳＦＥＴと、
前記第１充放電回路と前記第２端子とに接続される第３ＭＯＳＦＥＴと、
を有し、
前記第２半導体リレーは、
第２発光素子と、
前記第２発光素子からの第２出力光を受光する第２受光素子と、
第２受光素子と接続される第２充放電回路と、
前記第２充放電回路と前記第３端子とに接続される第４ＭＯＳＦＥＴと、
前記第２充放電回路と前記第４端子とに接続される第５ＭＯＳＦＥＴと、
を有し、
前記第１発光素子からの前記第１出力光を前記第１受光素子が受光すると、前記第２ＭＯＳＦＥＴと前記第３ＭＯＳＦＥＴとがオンして、前記第１端子と前記第２端子とが互いに導通し、
前記第２発光素子からの前記第２出力光を前記第２受光素子が受光すると、前記第４ＭＯＳＦＥＴと前記第５ＭＯＳＦＥＴとがオンして、前記第３端子と前記第４端子とが互いに導通する、
請求項１記載の半導体リレーモジュール。
前記第２入力端子は、接地されている、
請求項２記載の半導体リレーモジュール。
前記制御回路は、一端が前記第１入力端子に接続される第１の抵抗を更に有し、
前記第１の抵抗の他端は、前記第１半導体リレーに接続される、
請求項２または３に記載の半導体リレーモジュール。
前記制御回路は、一端が前記第１入力端子に接続される第２の抵抗を更に有し、
前記第２の抵抗の他端は、前記第２半導体リレーに接続される、
請求項２～４のいずれか１項に記載の半導体リレーモジュール。
前記制御回路は、一端が前記第１の抵抗の他端に接続される第３の抵抗を更に有し、
前記第３の抵抗の他端は、前記第１半導体リレーに接続される、
請求項４記載の半導体リレーモジュール。
前記制御回路は、一端が前記第１の抵抗の他端に接続される第４の抵抗を更に有し、
前記第４の抵抗の他端は、前記第２半導体リレーに接続される、
請求項４または６に記載の半導体リレーモジュール。
前記第２端子と前記第３端子とが、共通である、
請求項２～７のいずれか１項に記載の半導体リレーモジュール。
第５端子と、
第６端子と、
第７端子と、
第８端子と、
前記第５端子と前記第６端子とに接続される、第３半導体リレーと、
前記第７端子と前記第８端子とに接続される、第４半導体リレーと、
を更に備え、
前記第１ＭＯＳＦＥＴは、前記制御信号に応じて、オンオフが切り替わり、
前記第１ＭＯＳＦＥＴがオンのとき、
前記第３半導体リレーが前記第５端子と前記第６端子とを互いに導通させ、
前記第１ＭＯＳＦＥＴがオフのとき、
前記第４半導体リレーが前記第７端子と前記第８端子とを互いに導通させる、
請求項２～８のいずれか１項に記載の半導体リレーモジュール。
前記第３半導体リレーは、
第３発光素子と、
前記第３発光素子からの第３出力光を受光する第３受光素子と、
第３受光素子と接続される第３充放電回路と、
前記第３充放電回路と前記第５端子とに接続される第６ＭＯＳＦＥＴと、
前記第３充放電回路と前記第６端子とに接続される第７ＭＯＳＦＥＴと、
を有し、
前記第４半導体リレーは、
第４発光素子と、
前記第４発光素子からの第４出力光を受光する第４受光素子と、
第４受光素子と接続される第４充放電回路と、
前記第４充放電回路と前記第７端子とに接続される第８ＭＯＳＦＥＴと、
前記第４充放電回路と前記第８端子とに接続される第９ＭＯＳＦＥＴと、
を有し、
前記第３発光素子からの前記第３出力光を前記第３受光素子が受光すると、前記第６ＭＯＳＦＥＴと前記第７ＭＯＳＦＥＴとがオンして、前記第５端子と前記第６端子とが互いに導通し、
前記第４発光素子からの前記第４出力光を前記第４受光素子が受光すると、前記第８ＭＯＳＦＥＴと前記第９ＭＯＳＦＥＴとがオンして、前記第７端子と前記第８端子とが互いに導通する、
請求項９記載の半導体リレーモジュール。
前記第１発光素子と前記第３発光素子とが、共通であり、
前記第２発光素子と前記第４発光素子とが、共通である、
請求項１０記載の半導体リレーモジュール。
前記第１発光素子と、前記第２発光素子と、前記第１ＭＯＳＦＥＴと、が配置される第１基板と、
前記第１基板と対向しており、前記第１受光素子と、前記第２受光素子と、前記第２ＭＯＳＦＥＴと、前記第３ＭＯＳＦＥＴと、前記第４ＭＯＳＦＥＴと、前記第５ＭＯＳＦＥＴと、が配置される第２基板と、
を更に備え、
前記第１発光素子と、前記第１受光素子と、が対向しており、
前記第２発光素子と、前記第２受光素子と、が対向している、
請求項２～８のいずれか１項に記載の半導体リレーモジュール。
前記第１発光素子と、前記第２発光素子と、前記第３発光素子と、前記第４発光素子と、前記第１ＭＯＳＦＥＴと、が配置される第１基板と、
前記第１基板と対向しており、前記第１受光素子と、前記第２受光素子と、前記第３受光素子と、前記第４受光素子と、前記第２ＭＯＳＦＥＴと、前記第３ＭＯＳＦＥＴと、前記第４ＭＯＳＦＥＴと、前記第５ＭＯＳＦＥＴと、前記第６ＭＯＳＦＥＴと、前記第７ＭＯＳＦＥＴと、前記第８ＭＯＳＦＥＴと、前記第９ＭＯＳＦＥＴと、が配置される第２基板と、
を更に備え、
前記第１発光素子と、前記第１受光素子と、が対向しており、
前記第２発光素子と、前記第２受光素子と、が対向しており、
前記第３発光素子と、前記第３受光素子と、が対向しており、
前記第４発光素子と、前記第４受光素子と、が対向している、
請求項１０または１１に記載の半導体リレーモジュール。
前記第２端子と前記第７端子とが、共通であり、
前記第３端子と前記第６端子とが、共通である、
請求項９～１１のいずれか１項に記載の半導体リレーモジュール。
請求項２～１４のいずれか１項に記載の半導体リレーモジュールと、
前記半導体リレーモジュールを被覆したハウジングと、
を備え、
前記ハウジングは、
前記第１発光素子と前記第１受光素子との間に設けられ、前記第１発光素子の発光面と前記第１受光素子の受光面とを被覆する第１透光樹脂と、
前記第２発光素子と前記第２受光素子との間に設けられ、前記第２発光素子の発光面と前記第２受光素子の受光面とを被覆する第２透光樹脂と、
前記第１透光樹脂と前記第２透光樹脂との間に設けられ、前記第１透光樹脂と前記第２透光樹脂とを分離する遮光樹脂と、
を有する、
半導体チップ。
前記第１発光素子と前記第２発光素子との間に前記第１ＭＯＳＦＥＴが配置されている、
請求項１５に記載の半導体チップ。
前記制御回路は、一端が前記第１入力端子に接続される第１の抵抗を更に有し、
前記第１の抵抗の他端は、前記第１半導体リレーに接続され、
前記第１発光素子と、前記第２発光素子と、前記第１ＭＯＳＦＥＴと、が少なくとも配置される第１基板は、前記第１入力端子と前記第１の抵抗とを電気的に接続する接続部を有し、
前記接続部は、窪み、貫通孔、切り欠きの少なくとも一つを有する、
請求項１５または１６に記載の半導体チップ。