JP2024118143A - 半導体記憶装置 - Google Patents

Abstract

【課題】処理能力を向上する。
【解決手段】実施形態によれば、半導体記憶装置は、第１選択トランジスタＳＴ１と第１メモリセルＭＣ０と第２選択トランジスタＳＴ２とが接続された第１ストリングＮＳと、第３選択トランジスタＳＴ１と第２メモリセルＭＣ１と第４選択トランジスタＳＴ２とが接続された第２ストリングＮＳと、ワード線ＷＬと、第１乃至第４選択ゲート線ＳＧＤａ、ＳＧＳａ、ＳＧＤｂ、ＳＧＳｂと、第１及び第２ビット線ＢＬａ、ＢＬｂを含む。第１メモリセルの読み出し動作又はベリファイ動作において、ワード線の電圧の第１電圧ＶＲＥＡＤへの立ち上げの際に、第１ビット線に第２電圧ＶＢＬＲＤが印加され、第２ビット線に第２電圧より高い第３電圧ＶＣＨが印加される。
【選択図】図１４

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

米国特許第１１１８９３３５号明細書 米国特許出願公開第２０１９／００４３８６８号明細書 米国特許第１１２１１３２８号明細書

本発明の一実施形態では、処理能力を向上した半導体記憶装置を提供できる。

実施形態に係る半導体記憶装置は、第１選択トランジスタと第１メモリセルと第２選択トランジスタとが直列に接続された第１ストリングと、第３選択トランジスタと第２メモリセルと第４選択トランジスタとが直列に接続された第２ストリングと、第１メモリセルのゲート及び第２メモリセルのゲートに共通に接続されたワード線と、第１選択トランジスタのゲートに接続された第１選択ゲート線と、第２選択トランジスタのゲートに接続された第２選択ゲート線と、第３選択トランジスタのゲートに接続された第３選択ゲート線と、第４選択トランジスタのゲートに接続された第４選択ゲート線と、第１選択トランジスタに接続された第１ビット線と、第３選択トランジスタに接続された第２ビット線と、を含む。第１メモリセルの読み出し動作又はベリファイ動作において、ワード線の電圧の第１電圧への立ち上げの際に、第１ビット線に第２電圧が印加され、第２ビット線に第２電圧より高い第３電圧が印加される。

図１は、第１実施形態に係る半導体記憶装置の全体構成を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成を示す平面図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成を示す斜視図である。 図４は、第１実施形態に係る半導体記憶装置の備えるアレイチップ１０ａ及び１０ｂ並びに回路チップ２０の配置を示す断面図である。 図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ１１ａ及び１１ｂ並びに回路チップ２０の配置を示す斜視図である。 図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ１１ｂのセル部及びＷＬＳＧ接続部の平面図である。 図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ１１ａのセル部及びＷＬＳＧ接続部の平面図である。 図８は、図６及び図７のＡ１－Ａ２線に沿った断面図である。 図９は、図６及び図７のＢ１－Ｂ２線に沿った断面図である。 図１０は、図６及び図７のＣ１－Ｃ２線に沿った断面図である。 図１１は、図６及び図７のＤ１－Ｄ２線に沿った断面図である。 図１２は、第１実施形態に係る半導体記憶装置の備えるデータレジスタ及びセンスアンプのブロック図である。 図１３は、第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である。 図１４は、第１実施形態に係る半導体記憶装置の読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。 図１５は、図１４の時刻ｔ１～ｔ２の期間におけるＮＡＮＤストリングの状態を示す図である。 図１６は、カップリング有無によるワード線ＷＬの電圧上昇の違いを示す例図である。 図１７は、第１実施形態に係る半導体記憶装置のプログラム動作における各配線及び信号の電圧を示すタイミングチャートである。 図１８は、図１７の時刻ｔ０～ｔ１の期間におけるＮＡＮＤストリングの状態を示す図である。 図１９は、第２実施形態に係る半導体記憶装置の全体構成を示すブロック図である。 図２０は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成を示す平面図である。 図２１は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成を示す斜視図である。 図２２は、第２実施形態に係る半導体記憶装置の備えるアレイチップ１０ａ及び１０ｂ並びに回路チップ２０の配置を示す断面図である。 図２３は、第２実施形態に係る半導体記憶装置の読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。 図２４は、図２３の時刻ｔ１～ｔ２の期間におけるメモリセルアレイ１１ｂの１つのＮＡＮＤストリングの状態を示す図である。 図２５は、第２実施形態に係る半導体記憶装置のプログラム動作における各配線及び信号の電圧を示すタイミングチャートである。 図２６は、図２５の時刻ｔ０～ｔ１の期間におけるＮＡＮＤストリングの状態を示す図である。 図２７は、第２実施形態の第１変形例に係る半導体記憶装置の読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。 図２８は、図２７の時刻ｔ１～ｔ２の期間におけるメモリセルアレイ１１ｂの１つのＮＡＮＤストリングの状態を示す図である。 図２９は、第２実施形態の第２変形例に係る半導体記憶装置のプログラム動作における各配線及び信号の電圧を示すタイミングチャートである。

以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。重複説明は不要な場合には省略する場合がある。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、発明の要旨を逸脱しない範囲において、種々の変更を加えることができる。これら実施形態やその変形は、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１．第１実施形態
まず、第１実施形態に係る半導体記憶装置について説明する。

１．１ 構成
１．１．１ 半導体記憶装置の全体構成
まず、図１を参照して、半導体記憶装置１の全体構成の一例について説明する。図１は、半導体記憶装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。

半導体記憶装置１は、例えば、三次元積層型ＮＡＮＤ型フラッシュメモリである。三次元積層型ＮＡＮＤ型フラッシュメモリは、半導体基板上に三次元に配置された複数の不揮発性のメモリセルトランジスタを含む。

図１に示すように、半導体記憶装置１は、複数のアレイチップ１０と、回路チップ２０とを含む。アレイチップ１０は、不揮発性のメモリセルトランジスタのアレイが設けられたチップである。回路チップ２０は、アレイチップ１０を制御する回路が設けられたチップである。本実施形態の半導体記憶装置１は、複数のアレイチップ１０と、回路チップ２０とを貼り合わせた構造（以下、「貼合構造」とも表記する）を有する。なお、半導体記憶装置１は、貼合構造を有していなくてもよい。以下、アレイチップ１０と回路チップ２０とのいずれかを限定しない場合は、単に「チップ」と表記する。なお、半導体記憶装置１は、複数の回路チップ２０を含んでいてもよい。

図１の例では、半導体記憶装置１は、２つのアレイチップ１０ａ及び１０ｂを含む。なお、アレイチップ１０の個数は、３個以上であってもよい。以下、アレイチップ１０ａ及び１０ｂのいずれかを限定しない場合は、アレイチップ１０と表記する。

アレイチップ１０は、メモリセルアレイ１１を含む。メモリセルアレイ１１は、不揮発のメモリセルトランジスタが三次元に配列された領域である。以下、アレイチップ１０ａのメモリセルアレイ１１を限定する場合は、「メモリセルアレイ１１ａ」と表記する。アレイチップ１０ｂのメモリセルアレイ１１を限定する場合は、「メモリセルアレイ１１ｂ」と表記する。

メモリセルアレイ１１は、複数のブロックＢＬＫを含む。図１の例では、メモリセルアレイ１１は、２つのブロックＢＬＫ０及びＢＬＫ１を含む。ブロックＢＬＫは、例えば、一括してデータが消去される複数のメモリセルトランジスタの集合である。ブロックＢＬＫ内の複数のメモリセルトランジスタは、ロウ及びカラムに対応付けられる。本実施形態では、メモリセルアレイ１１ａの一部とメモリセルアレイ１１ｂの一部とを合わせた領域に１つのブロックＢＬＫが設けられる。すなわち、ブロックＢＬＫは、メモリセルアレイ１１ａに設けられた複数のメモリセルトランジスタと、メモリセルアレイ１１ｂに設けられた複数のメモリセルトランジスタとを含む。

ブロックＢＬＫは、複数のストリングユニットＳＵを含む。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において、一括して選択される複数のＮＡＮＤストリングの集合である。ＮＡＮＤストリングは、直接に接続された複数のメモリセルトランジスタを含む。なお、メモリセルアレイ１１の回路構成の詳細については後述する。図１の例では、各ブロックＢＬＫは、４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を含む。例えば、メモリセルアレイ１１ａ（アレイチップ１０ａ）は、各ブロックＢＬＫのストリングユニットＳＵ０及びＳＵ１を含む。メモリセルアレイ１１ｂ（アレイチップ１０ｂ）は、各ブロックのストリングユニットＳＵ２及びストリングユニットＳＵ３を含む。なお、メモリセルアレイ１１ａ及びメモリセルアレイ１１ｂに含まれるストリングユニットＳＵの配置は任意である。

次に、回路チップ２０について説明する。回路チップ２０は、アドレスレジスタ２１、コマンドレジスタ２２、シーケンサ２３、ロウドライバ２４、ロウデコーダ２５、センスアンプ２６、データレジスタ２７、カラムデコーダ２８、及びソース線ドライバ２９を含む。

アドレスレジスタ２１は、アドレス情報ＡＤＤを一時的に記憶するレジスタである。アドレスレジスタ２１は、外部コントローラ（不図示）からアドレス情報ＡＤＤを受信する。例えば、アドレス情報ＡＤＤは、ロウアドレス及びカラムアドレスを含む。ロウアドレスは、メモリセルアレイ１１のロウ方向の配線を指定するアドレスである。カラムアドレスは、メモリセルアレイ１１のカラム方向の配線を指定するアドレスである。例えば、ロウアドレスは、ブロックアドレス及びページアドレスを含む。例えば、ブロックアドレスは、ブロックＢＬＫの選択に使用される。以下、選択されたブロックＢＬＫを「選択ブロックＢＬＫ」と表記する。また、選択されていないブロックＢＬＫを「非選択ブロックＢＬＫ」と表記する。ページアドレスは、ワード線ＷＬの選択に使用される。以下、選択されたワード線ＷＬを「選択ワード線ＷＬ」と表記する。また、選択されていないワード線ＷＬを「非選択ワード線ＷＬ」と表記する。カラムアドレスは、ビット線ＢＬの選択に使用される。例えば、アドレスレジスタ２１は、ロウドライバ２４、ロウデコーダ２５、及びカラムデコーダ２８に接続される。例えば、アドレスレジスタ２１は、ロウドライバ２４に、ページアドレスを送信する。アドレスレジスタ２１は、ロウデコーダ２５に、ブロックアドレスを送信する。アドレスレジスタ２１は、カラムデコーダ２８に、カラムアドレスを送信する。

コマンドレジスタ２２は、コマンドＣＭＤを一時的に記憶するレジスタである。コマンドレジスタ２２は、外部コントローラからコマンドＣＭＤを受信する。コマンドレジスタ２２は、シーケンサ２３に接続される。コマンドレジスタ２２は、シーケンサ２３に、コマンドＣＭＤを送信する。

シーケンサ２３は、半導体記憶装置１全体を制御する回路である。シーケンサ２３は、ロウドライバ２４、ロウデコーダ２５、センスアンプ２６、データレジスタ２７、カラムデコーダ２８、及びソース線ドライバ２９に接続される。そして、シーケンサ２３は、ロウドライバ２４、ロウデコーダ２５、センスアンプ２６、データレジスタ２７、カラムデコーダ２８、及びソース線ドライバ２９を制御する。また、シーケンサ２３は、コマンドＣＭＤ等に基づいて、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ２３は、書き込み動作、読み出し動作、及び消去動作等を実行する。

ロウドライバ２４は、ロウデコーダ２５に電圧を供給するドライバである。ロウドライバ２４は、ロウデコーダ２５に接続される。ロウドライバ２４は、ロウアドレス（例えばページアドレス）に基づいて、ロウデコーダ２５に電圧を供給する。

ロウデコーダ２５は、ロウアドレスのデコードを行う回路である。ロウデコーダ２５は、ロウアドレス（例えばブロックアドレス）のデコード結果に基づいて、メモリセルアレイ１１内のいずれかのブロックＢＬＫを選択する。

より具体的には、ロウデコーダ２５は、複数のワード線ＷＬ並びに複数の選択ゲート線ＳＧＤ及びＳＧＳを介して、メモリセルアレイ１１に接続される。ワード線ＷＬは、メモリセルトランジスタの制御に用いられる配線である。選択ゲート線ＳＧＤ及びＳＧＳは、ストリングユニットＳＵの選択に用いられる配線である。ロウデコーダ２５は、選択ブロックＢＬＫに対応するワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳに、ロウドライバ２４から供給された電圧を印加する。

本実施形態では、メモリセルアレイ１１ａのワード線ＷＬと、メモリセルアレイ１１ｂのワード線ＷＬとは、ロウデコーダ２５に共通に接続される。メモリセルアレイ１１ａの選択ゲート線ＳＧＤａと、メモリセルアレイ１１ｂの選択ゲート線ＳＧＤｂとは、それぞれ独立して、ロウデコーダ２５に接続される。メモリセルアレイ１１ａの選択ゲート線ＳＧＳａと、メモリセルアレイ１１ｂの選択ゲート線ＳＧＳｂとは、それぞれ独立して、ロウデコーダ２５に接続される。すなわち、メモリセルアレイ１１ａの選択ゲート線ＳＧＤａと、メモリセルアレイ１１ｂの選択ゲート線ＳＧＤｂとは、電気的に接続されていない。同様に、メモリセルアレイ１１ａの選択ゲート線ＳＧＳａと、メモリセルアレイ１１ｂの選択ゲート線ＳＧＳｂとは、電気的に接続されていない。換言すれば、メモリセルアレイ１１ａとメモリセルアレイ１１ｂとは、ワード線ＷＬを共有する。そして、メモリセルアレイ１１ａとメモリセルアレイ１１ｂとは、選択ゲート線ＳＧＤ及びＳＧＳを共有しない。以下、選択ゲート線ＳＧＤａ及びＳＧＤｂのいずれかを限定しない場合、「選択ゲート線ＳＧＤ」と表記する。また、選択ゲート線ＳＧＳａ及びＳＧＳｂのいずれかを限定しない場合、「選択ゲート線ＳＧＳ」と表記する。

センスアンプ２６は、データの書き込み及び読み出しを行う回路である。センスアンプ２６は、読み出し動作時に、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵから読み出されたデータをセンスする。また、センスアンプ２６は、書き込み動作時に、対応するメモリセルアレイ１１に、書き込みデータに応じた電圧を供給する。

センスアンプ２６は、複数のビット線ＢＬを介して、メモリセルアレイ１１に接続される。メモリセルアレイ１１ａのビット線ＢＬａと、メモリセルアレイ１１ｂのビット線ＢＬｂとは、それぞれ独立して、センスアンプ２６に接続される。すなわち、メモリセルアレイ１１ａとメモリセルアレイ１１ｂとは、ビット線ＢＬを共有しない。以下、ビット線ＢＬａ及びＢＬｂのいずれかを限定しない場合、「ビット線ＢＬ」と表記する。

データレジスタ２７は、データＤＡＴを一時的に記憶するレジスタである。データレジスタ２７は、外部コントローラとデータＤＡＴの送受信を行う。データレジスタ２７は、センスアンプ２６に接続される。データレジスタ２７は、複数のラッチ回路を含む。各ラッチ回路は、データＤＡＴ（書き込みデータまたは読み出しデータ）を一時的に記憶する。

カラムデコーダ２８は、カラムアドレスのデコードを行う回路である。カラムデコーダ２８は、データレジスタ２７に接続される。カラムデコーダ２８は、カラムアドレスのデコード結果に基づいて、データレジスタ２７内のラッチ回路を選択する。

ソース線ドライバ２９は、メモリセルアレイ１１のソース線ＳＬに電圧を供給するドライバである。本実施形態では、メモリセルアレイ１１ａのソース線ＳＬと、メモリセルアレイ１１ｂのソース線ＳＬとは、ソース線ドライバ２９に共通に接続される。換言すれば、メモリセルアレイ１１ａとメモリセルアレイ１１ｂとは、ソース線ＳＬを共有する。

１．１．２ メモリセルアレイの回路構成
次に、図２及び図３を参照して、メモリセルアレイ１１の回路構成の一例について説明する。図２は、メモリセルアレイ１１の回路構成を示す平面図である。図３は、メモリセルアレイ１１の回路構成を示す斜視図である。なお、図２及び図３の例は、ブロックＢＬＫ０の回路構成を示しているが、他のブロックＢＬＫも同様である。以下、各アレイチップ１０においてワード線ＷＬが延伸する方向をＸ方向と表記する。Ｘ方向と交差し、ビット線ＢＬが延伸する方向をＹ方向と表記する。Ｘ方向及びＹ方向と交差し、アレイチップ１０ａ及び１０ｂ並びに回路チップ２０が積層されている方向をＺ方向と表記する。

図２に示すように、例えば、ブロックＢＬＫ０は、４つのストリングユニットＳＵ０～ＳＵ３を含む。より具体的には、メモリセルアレイ１１ａは、ブロックＢＬＫ０のストリングユニットＳＵ０及びＳＵ１を含む。メモリセルアレイ１１ｂは、ブロックＢＬＫ０のストリングユニットＳＵ２及びＳＵ３を含む。

各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。

ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２を含む。図２の例では、ＮＡＮＤストリングＮＳは、５個のメモリセルトランジスタＭＣ０～ＭＣ４を含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣの個数は、任意である。

メモリセルトランジスタＭＣは、データを不揮発に記憶する。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、ＦＧ（Floating Gate）型であってもよい。ＭＯＮＯＳ型は、電荷蓄積層に絶縁層を用いる。ＦＧ型は、電荷蓄積層に導電体を用いる。以下では、メモリセルトランジスタＭＣがＭＯＮＯＳ型である場合について説明する。

選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。以下、選択されたストリングユニットＳＵを「選択ストリングユニットＳＵ」と表記する。また、選択されていないストリングユニットＳＵを「非選択ストリングユニットＳＵ」と表記する。選択トランジスタＳＴ１及びＳＴ２の個数は任意である。選択トランジスタＳＴ１及びＳＴ２は、ＮＡＮＤストリングＮＳにそれぞれ１個以上含まれていればよい。

各ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２の電流経路は、直列に接続される。図２の例では、紙面下側から上側に向かって、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ４、及び選択トランジスタＳＴ２の順に、各々の電流経路は、直列に接続される。すなわち、ソース線ＳＬからにビット線ＢＬ向かって、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ４、及び選択トランジスタＳＴ１が、順に接続される。選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

ブロックＢＬＫ内の複数のメモリセルトランジスタＭＣ０～ＭＣ４の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ４に共通に接続される。ワード線ＷＬは、メモリセルアレイ１１ａのメモリセルトランジスタＭＣ及びメモリセルアレイ１１ｂのメモリセルトランジスタＭＣに共通に接続される。すなわち、メモリセルアレイ１１ａ（アレイチップ１０ａ）とメモリセルアレイ１１ｂ（アレイチップ１０ｂ）とは、ワード線ＷＬを共有する。

図２の例では、メモリセルアレイ１１ａのストリングユニットＳＵ０及びＳＵ１並びにメモリセルアレイ１１ｂのストリングユニットＳＵ２及びＳＵ３の複数のメモリセルトランジスタＭＣ０は、ワード線ＷＬ０に共通に接続される。他のメモリセルトランジスタＭＣ１～ＭＣ４も同様に、ワード線ＷＬ１～ＷＬ４にそれぞれ接続される。

各ブロックＢＬＫにおいて、ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。図２の例では、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤａ０に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤａ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤｂ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤｂ３に共通に接続される。

各ブロックＢＬＫにおいて、メモリセルアレイ１１ａ（アレイチップ１０ａ）の複数のストリングユニットＳＵ内の複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳａに共通に接続される。同様に、メモリセルアレイ１１ｂ（アレイチップ１０ｂ）の複数のストリングユニットＳＵ内の複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳｂに共通に接続される。図２の例では、ストリングユニットＳＵ０及びＳＵ１内の複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＤａに共通に接続される。同様に、ストリングユニットＳＵ２及びＳＵ３内の複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＤｂに共通に接続される。すなわち、メモリセルアレイ１１ａとメモリセルアレイ１１ｂとは、選択ゲート線ＳＧＳを共有しない。なお、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ毎に、選択ゲート線ＳＧＳが設けられてもよい。

ワード線ＷＬ０～ＷＬ４、並びに選択ゲート線ＳＧＤａ０、ＳＧＤａ１、ＳＧＤｂ２、ＳＧＤｂ３、ＳＧＳａ、及びＳＧＳｂは、ロウデコーダ２５にそれぞれ接続される。

メモリセルアレイ１１ａとメモリセルアレイ１１ｂとは、異なるビット線ＢＬに接続される。より具体的には、メモリセルアレイ１１ａの各ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬａに接続される。同様に、メモリセルアレイ１１ｂの各ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬｂに接続される。

図２の例では、メモリセルアレイ１１ａのストリングユニットＳＵ０は、Ｎ＋１個（Ｎは０以上の整数）のＮＡＮＤストリングＮＳを含む。すなわち、ストリングユニットＳＵ０は、Ｎ＋１個の選択トランジスタＳＴ１を含む。ストリングユニットＳＵ０内のＮ＋１個の選択トランジスタＳＴ１のドレインは、Ｎ＋１本のビット線ＢＬａ０～ＢＬａＮにそれぞれ接続される。メモリセルアレイ１１ａのストリングユニットＳＵ１も同様である。すなわち、ストリングユニットＳＵ０とストリングユニットＳＵ１とは、ビット線ＢＬａを共有する。

また、メモリセルアレイ１１ｂのストリングユニットＳＵ２は、Ｎ＋１個のＮＡＮＤストリングＮＳを含む。すなわち、ストリングユニットＳＵ２は、Ｎ＋１個の選択トランジスタＳＴ１を含む。ストリングユニットＳＵ２内のＮ＋１個の選択トランジスタＳＴ１のドレインは、Ｎ＋１本のビット線ＢＬｂ０～ＢＬｂＮにそれぞれ接続される。メモリセルアレイ１１ｂのストリングユニットＳＵ３も同様である。すなわち、ストリングユニットＳＵ２とストリングユニットＳＵ３とは、ビット線ＢＬｂを共有する。

ビット線ＢＬａ０～ＢＬａＮ及びＢＬｂ０～ＢＬｂＮは、センスアンプ２６にそれぞれ接続される。

ソース線ＳＬは、例えば、メモリセルアレイ１１ａ及び１１ｂの複数のブロックＢＬＫ間で共有される。

以下、１つのストリングユニットＳＵ内で、１つのワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、「セルユニットＣＵ」と表記する。例えば、メモリセルトランジスタＭＣが１ビットデータを記憶可能なＳＬＣ（Single Level Cell）である場合、セルユニットＣＵの記憶容量は、「１ページデータ」として定義される。なお、メモリセルトランジスタＭＣが記憶可能なデータのビット数は、任意である。例えば、メモリセルトランジスタＭＣは、２ビットのデータを記憶可能なＭＬＣ（Multi Level Cell）であってもよいし、３ビットのデータを記憶可能なＴＬＣ（Triple Level Cell）であってもよいし、４ビットのデータを記憶可能なＱＬＣ（Quad Level Cell）であってもよいし、５ビットのデータを記憶可能なＰＬＣ（Penta Level Cell）であってもよい。メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、セルユニットＣＵは、２ページデータ以上の記憶容量を有し得る。

図３に示すように、Ｚ方向において、メモリセルアレイ１１ｂのブロックＢＬＫ０のアレイ領域（ストリングユニットＳＵ２及びＳＵ３）は、メモリセルアレイ１１ａのブロックＢＬＫ０のアレイ領域（ストリングユニットＳＵ０及びＳＵ１）の上方に配置される。すなわち、メモリセルアレイ１１ａのＮＡＮＤストリングＮＳと、当該ＮＡＮＤストリングＮＳの上方に配置されたメモリセルアレイ１１ｂのＮＡＮＤストリングＮＳとは、同じブロックＢＬＫに含まれる。

図３の例では、１つのブロックＢＬＫにおいて、Ｘ方向及びＹ方向に並んで配置された複数のメモリセルトランジスタＭＣは、１つのワード線ＷＬに共通に接続される。メモリセルアレイ１１ａにおいて、Ｙ方向に並んで配置されたＮＡＮＤストリングＮＳは、ビット線ＢＬａに共通に接続される。メモリセルアレイ１１ｂにおいて、Ｙ方向に並んで配置されたＮＡＮＤストリングＮＳは、ビット線ＢＬｂに共通に接続される。メモリセルアレイ１１ａ及び１１ｂは、１つのソース線ＳＬに共通に接続される。

１．１．３ チップの配置
次に、図４を参照して、各チップの配置の一例について説明する。図４は、アレイチップ１０ａ及び１０ｂ並びに回路チップ２０の配置を示す断面図である。なお、図４の例では、説明を簡略化するため、各々１つのワード線ＷＬ、選択ゲート線ＳＧＤａ及びＳＧＤｂ、選択ゲート線ＳＧＳａ及びＳＧＳｂ、ビット線ＢＬａ及びＢＬｂ、並びにソース線ＳＬが示されている。

以下、Ｚ方向を限定する場合、アレイチップ１０から回路チップ２０に向かう方向をＺ１方向と表記し、Ｚ１方向に対向する方向をＺ２方向と表記する。

図４に示すように、Ｚ２方向に向かって、回路チップ２０の上にアレイチップ１０ａが貼り合わされている。そして、アレイチップ１０ａの上にアレイチップ１０ｂが貼り合わされている。換言すれば、アレイチップ１０ａのＺ１方向を向いた面に回路チップ２０が貼り合わされている。そして、アレイチップ１０ａのＺ２方向を向いた面にアレイチップ１０ｂが貼り合わされている。すなわち、Ｚ２方向に向かって、回路チップ２０、アレイチップ１０ａ、及びアレイチップ１０ｂが順に積層（貼合）されている。

回路チップ２０の半導体基板２００の上には、ロウデコーダ２５、センスアンプ２６、及びソース線ドライバ２９が設けられている。

アレイチップ１０ａ及び１０ｂには、メモリセルアレイ１１ａ及び１１ｂがそれぞれ設けられている。

Ｚ方向に並んで配置されたメモリセルアレイ１１ａの一部と、メモリセルアレイ１１ｂの一部とにより、ブロックＢＬＫが構成される。ワード線ＷＬは、メモリセルアレイ１１ａとメモリセルアレイ１１ｂとで共有される。選択ゲート線ＳＧＤａ及びＳＧＳａは、メモリセルアレイ１１ａのメモリセルトランジスタＭＣに接続され、メモリセルアレイ１１ｂのメモリセルトランジスタＭＣには接続されない。選択ゲート線ＳＧＤｂ及びＳＧＳｂは、メモリセルアレイ１１ｂのメモリセルトランジスタＭＣに接続され、メモリセルアレイ１１ａのメモリセルトランジスタＭＣには接続されない。ソース線ＳＬは、メモリセルアレイ１１ａとメモリセルアレイ１１ｂとで共有される。

１．１．４ メモリセルアレイの配置
次に、図５を参照して、メモリセルアレイ１１の配置の一例について説明する。図５は、メモリセルアレイ１１ａ及び１１ｂ並びに回路チップ２０の配置を示す斜視図である。なお、図５の例では、説明を簡略化するため、各々１つのワード線ＷＬ、選択ゲート線ＳＧＤａ及びＳＧＤｂ、並びに選択ゲート線ＳＧＳａ及びＳＧＳｂが示されている。また、ソース線ＳＬは、省略されている。

図５に示すように、メモリセルアレイ１１ａ及び１１ｂは、セル部、ＷＬＳＧ接続部、及びＢＬ接続部をそれぞれ含む。

セル部は、メモリセルトランジスタＭＣが配置される領域である。

ＷＬＳＧ接続部は、メモリセルアレイ１１内のワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳと、ロウデコーダ２５と、を接続するコンタクトプラグ及び配線等が設けられる領域である。メモリセルアレイ１１ａ及び１１ｂのワード線ＷＬは、各々のＷＬＳＧ接続部を介して、回路チップ２０のロウデコーダ２５に共通に接続される。より具体的には、メモリセルアレイ１１ａに設けられたワード線ＷＬは、メモリセルアレイ１１ａのＷＬＳＧ接続部を介して、ロウデコーダ２５に接続される。メモリセルアレイ１１ｂに設けられたワード線ＷＬは、メモリセルアレイ１１ａのＷＬＳＧ接続部において、メモリセルアレイ１１ａに設けられたワード線ＷＬに電気的に接続される。選択ゲート線ＳＧＤａは、メモリセルアレイ１１ａのＷＬＳＧ接続部を介して、ロウデコーダ２５に接続される。また、選択ゲート線ＳＧＤｂは、メモリセルアレイ１１ｂのＷＬＳＧ接続部及びメモリセルアレイ１１ａのＷＬＳＧ接続部を介して、ロウデコーダ２５に接続される。同様に、選択ゲート線ＳＧＳａは、メモリセルアレイ１１ａのＷＬＳＧ接続部を介して、ロウデコーダ２５に接続される。また、選択ゲート線ＳＧＳｂは、メモリセルアレイ１１ｂのＷＬＳＧ接続部及びメモリセルアレイ１１ａのＷＬＳＧ接続部を介して、ロウデコーダ２５に接続される。

ＢＬ接続部は、複数のビット線ＢＬと、センスアンプ２６と、を接続するコンタクトプラグ及び配線等が設けられる領域である。ビット線ＢＬａは、メモリセルアレイ１１ａのＢＬ接続部を介して、センスアンプ２６に接続される。また、ビット線ＢＬｂは、メモリセルアレイ１１ｂのＢＬ接続部及びメモリセルアレイ１１ａのＢＬ接続部を介して、センスアンプ２６に接続される。

例えば、メモリセルアレイ１１のＸ方向の端部に、ＷＬＳＧ接続部が設けられている。セル部は、例えば、Ｙ方向に２つに分割されている。そして、Ｙ方向に並ぶ２つのセル部の間に、ＢＬ接続部が設けられている。なお、セル部、ＷＬＳＧ接続部、及びＢＬ接続部の配置は、任意である。例えば、メモリセルアレイ１１のＹ方向の端部にＢＬ接続部が設けられてもよい。また、１つまたは複数のビット線ＢＬを単位とした複数のＢＬ接続部が設けられてもよい。この場合、セル部の中に点在するように、複数のＢＬ接続部が配置されてもよい。例えば、メモリセルアレイ１１のＸ方向の両端に、ＷＬＳＧ接続部が設けられてもよい。また、セル部がＸ方向に２つに分割され、Ｘ方向に並ぶ２つのセル部の間にＷＬＳＧ接続部が設けられてもよい。

メモリセルアレイ１１内の各ビット線ＢＬは、Ｙ方向に延伸する。Ｙ方向に並ぶ２つのセル部は、ビット線ＢＬを共有する。例えば、メモリセルアレイ１１ｂのビット線ＢＬｂ０～ＢＬｂ３の各々は、メモリセルアレイ１１ｂのＢＬ接続部において、Ｚ方向に延伸するコンタクトプラグに接続される。そして、コンタクトプラグは、メモリセルアレイ１１ａのＢＬ接続部を通過して、センスアンプ２６に接続される。

例えば、メモリセルアレイ１１ａのビット線ＢＬａ０～ＢＬａ３の各々は、メモリセルアレイ１１ａのＢＬ接続部において、Ｚ方向に延伸するコンタクトプラグに接続される。そして、ビット線ＢＬａ０～ＢＬａ３の各々は、コンタクトプラグを介してセンスアンプ２６に接続される。図５の例では、ビット線ＢＬａ０～ＢＬａ３の各々は、ＢＬ接続部において、ビット線ＢＬｂ０～ＢＬｂ３に接続されたコンタクトプラグをそれぞれ迂回するように、配置されている。なお、ビット線ＢＬのレイアウトは、任意である。

１．１．５ セル部及びＷＬＳＧ接続部の平面構成
次に、図６及び図７を参照して、セル部及びＷＬＳＧ接続部の構成の一例について説明する。図６は、メモリセルアレイ１１ｂのセル部及びＷＬＳＧ接続部の平面図である。図７は、メモリセルアレイ１１ａのセル部及びＷＬＳＧ接続部の平面図である。なお、図６及び図７の例は、メモリセルアレイ１１のＸ方向の両端に、ＷＬＳＧ接続部が設けられている場合を示している。更に、図６及び図７の例は、説明を簡略化するため、各メモリセルアレイ１１の１つのセル部が４つのブロックＢＬＫ０～ＢＬＫ３を含み且つ各ブロックＢＬＫが１つのストリングユニットＳＵを含む場合を示している。また、図６及び図７の例では、絶縁層が省略されている。

まず、メモリセルアレイ１１ｂのセル部及びＷＬＳＧ接続部の平面構成について説明する。

図６に示すように、４つのブロックＢＬＫ０～ＢＬＫ３が、紙面上側から下側に向かって、Ｙ方向に並んで配置されている。各ブロックＢＬＫでは、複数の配線層１０２が、Ｚ方向に離間して積層されている。図６の例では、７層の配線層１０２が積層されている。各配線層１０２は、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ４、及び選択ゲート線ＳＧＤとしてそれぞれ機能する。各配線層１０２は、Ｘ方向に延伸する。各配線層１０２のＹ方向を向いた２つの側面にはスリットＳＬＴがそれぞれ設けられている。スリットＳＬＴは、Ｘ方向及びＺ方向に延伸する。スリットＳＬＴは、配線層１０２をブロックＢＬＫ毎に分離する。

セル部には、複数のメモリピラーＭＰが設けられている。メモリピラーＭＰは、ＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰの構造の詳細については後述する。メモリピラーＭＰは、略円柱形状を有し、Ｚ方向に延伸する。メモリピラーＭＰは、Ｚ方向に積層された複数の配線層１０２を貫通（通過）する。

図６の例では、ブロックＢＬＫ内の複数のメモリピラーＭＰは、Ｘ方向に向かって２列に千鳥配置されている。なお、メモリピラーＭＰの配列は任意に設計可能である。メモリピラーＭＰの配列は、例えば、８列以上の千鳥配置であってもよい。また、メモリピラーＭＰの配列は、千鳥配置でなくてもよい。

メモリピラーＭＰの上方には、複数のビット線ＢＬｂがＸ方向に並んで配置されている。ビット線ＢＬｂは、Ｙ方向に延伸する。各ブロックＢＬＫのメモリピラーＭＰは、いずれかのビット線ＢＬｂと、電気的に接続されている。

メモリセルアレイ１１ｂのＷＬＳＧ接続部は、ＣＰ１領域を含む。図６の例では、ブロックＢＬＫ０及びＢＬＫ２の場合、紙面左側のＷＬＳＧ接続部にＣＰ１領域が設けられている。ブロックＢＬＫ１及びＢＬＫ３の場合、紙面右側のＷＬＳＧ接続部にＣＰ１領域が設けられている。

ＣＰ１領域は、複数のコンタクトプラグＣＰ１が設けられている領域である。コンタクトプラグＣＰ１は、Ｚ方向に延伸する。コンタクトプラグＣＰ１は、Ｚ方向に離間して積層された配線層１０２のいずれか１つと電気的に接続される。そして、コンタクトプラグＣＰ１は、他の配線層１０２とは電気的に接続されない。図６の例では、１つのＣＰ１領域内に７個のコンタクトプラグＣＰ１が設けられている。７個のコンタクトプラグＣＰ１は、Ｚ方向に離間して積層された７層の配線層１０２にそれぞれ接続される。以下、ワード線ＷＬ０に対応する配線層１０２に接続されるコンタクトプラグＣＰ１を限定する場合、「コンタクトプラグＣＰ１＿ｗ０」と表記する。ワード線ＷＬ１に対応する配線層１０２に接続されるコンタクトプラグＣＰ１を限定する場合、「コンタクトプラグＣＰ１＿ｗ１」と表記する。ワード線ＷＬ２に対応する配線層１０２に接続されるコンタクトプラグＣＰ１を限定する場合、「コンタクトプラグＣＰ１＿ｗ２」と表記する。ワード線ＷＬ３に対応する配線層１０２に接続されるコンタクトプラグＣＰ１を限定する場合、「コンタクトプラグＣＰ１＿ｗ３」と表記する。ワード線ＷＬ４に対応する配線層１０２に接続されるコンタクトプラグＣＰ１を限定する場合、「コンタクトプラグＣＰ１＿ｗ４」と表記する。選択ゲート線ＳＧＤに対応する配線層１０２に接続されるコンタクトプラグＣＰ１を限定する場合、「コンタクトプラグＣＰ１＿ｄ」と表記する。選択ゲート線ＳＧＳに対応する配線層１０２に接続されるコンタクトプラグＣＰ１を限定する場合、「コンタクトプラグＣＰ１＿ｓ」と表記する。図６の例では、メモリセルアレイ１１ｂのＸ方向の端部からセル部に向かって、コンタクトプラグＣＰ１＿ｓ、ＣＰ１＿ｗ０、ＣＰ１＿ｗ１、ＣＰ１＿ｗ２、ＣＰ１＿ｗ３、ＣＰ１＿ｗ４、ＣＰ１＿ｄが順に配置されている。なお、各ＣＰ１領域におけるコンタクトプラグＣＰ１の配置は、任意である。例えば、コンタクトプラグＣＰ１の配置は、Ｘ方向に沿って２列に配置されてもよい。

コンタクトプラグＣＰ１の上には、配線層１１１が設けられている。配線層１１１は、コンタクトプラグＣＰ１との接続位置からＹ方向に隣り合うブロックＢＬＫまで延伸する。より具体的には、ブロックＢＬＫ０のコンタクトプラグＣＰ１の上に設けられた配線層１１１は、ブロックＢＬＫ１まで延伸する。ブロックＢＬＫ１のコンタクトプラグＣＰ１の上に設けられた配線層１１１は、ブロックＢＬＫ０まで延伸する。ブロックＢＬＫ２のコンタクトプラグＣＰ１の上に設けられた配線層１１１は、ブロックＢＬＫ３まで延伸する。ブロックＢＬＫ３のコンタクトプラグＣＰ１の上に設けられた配線層１１１は、ブロックＢＬＫ２まで延伸する。

配線層１１１の端部の上方には、電極パッドＰＤが設けられている。より具体的には、配線層１１１の一方の端部は、コンタクトプラグＣＰ１に接続され、他方の端部は、電極パッドＰＤに電気的に接続される。電極パッドＰＤは、他のチップとの電気的接続に用いられる。

次に、メモリセルアレイ１１ａの平面構成について説明する。以下では、メモリセルアレイ１１ｂの平面構成と異なる点を中心に説明する。

図７に示すように、セル部の構成は、メモリセルアレイ１１ｂと同様である。メモリピラーＭＰの上方には、複数のビット線ＢＬａがＸ方向に並んで配置されている。ビット線ＢＬａは、Ｙ方向に延伸する。各ブロックＢＬＫのメモリピラーＭＰは、いずれかのビット線ＢＬａと、電気的に接続される。

メモリセルアレイ１１ａのＷＬＳＧ接続部は、ＣＰ１領域及びＣＰ２領域を含む。図７の例では、ブロックＢＬＫ０及びＢＬＫ２の場合、紙面左側のＷＬＳＧ接続部にＣＰ１領域が設けられ、紙面右側のＷＬＳＧ接続部にＣＰ２領域が設けられている。ブロックＢＬＫ１及びＢＬＫ３の場合、紙面右側のＷＬＳＧ接続部にＣＰ１領域が設けられ、紙面左側のＷＬＳＧ接続部にＣＰ２領域が設けられている。

ＣＰ１領域におけるコンタクトプラグＣＰ１の配置は、メモリセルアレイ１１ｂと同様である。例えば、メモリセルアレイ１１ａのＣＰ１領域は、Ｚ方向において、メモリセルアレイ１１ｂのＣＰ１領域の上方に配置される。例えば、メモリセルアレイ１１ａのコンタクトプラグＣＰ１＿ｓは、Ｚ方向において、メモリセルアレイ１１ｂのコンタクトプラグＣＰ１＿ｓの上方に配置される。他のコンタクトプラグＣＰ１＿ｗ０、ＣＰ１＿ｗ１、ＣＰ１＿ｗ２、ＣＰ１＿ｗ３、ＣＰ１＿ｗ４、及びＣＰ１＿ｄも同様である。

ＣＰ２領域は、複数のコンタクトプラグＣＰ２が設けられている領域である。コンタクトプラグＣＰ２は、Ｚ方向に延伸する。コンタクトプラグＣＰ２は、他のアレイチップ１０との電気的接続に用いられる。例えば、メモリセルアレイ１１ａのコンタクトプラグＣＰ２は、Ｚ方向において、メモリセルアレイ１１ｂのコンタクトプラグＣＰ１に電気的に接続された電極パッドＰＤの上方に配置される。コンタクトプラグＣＰ２は、メモリセルアレイ１１ａを貫通する。コンタクトプラグＣＰ２は、メモリセルアレイ１１ａの配線層１０２とは電気的に接続されない。コンタクトプラグＣＰ２は、図６を用いて説明したアレイチップ１０ｂの電極パッドＰＤ及び配線層１１１を介して、メモリセルアレイ１１ｂのコンタクトプラグＣＰ１と電気的に接続される。

より具体的には、例えば、ブロックＢＬＫ０のＣＰ２領域に設けられたコンタクトプラグＣＰ２は、メモリセルアレイ１１ｂのブロックＢＬＫ１のＣＰ１領域に設けられたコンタクトプラグＣＰ１に電気的に接続される。ブロックＢＬＫ１のＣＰ２領域に設けられたコンタクトプラグＣＰ２は、メモリセルアレイ１１ｂのブロックＢＬＫ０のＣＰ１領域に設けられたコンタクトプラグＣＰ１に電気的に接続される。ブロックＢＬＫ２のＣＰ２領域に設けられたコンタクトプラグＣＰ２は、メモリセルアレイ１１ｂのブロックＢＬＫ３のＣＰ１領域に設けられたコンタクトプラグＣＰ１に電気的に接続される。ブロックＢＬＫ３のＣＰ２領域に設けられたコンタクトプラグＣＰ２は、メモリセルアレイ１１ｂのブロックＢＬＫ２のＣＰ１領域に設けられたコンタクトプラグＣＰ１に電気的に接続される。

図７の例では、１つのＣＰ２領域内に７個のコンタクトプラグＣＰ２が設けられる。７個のコンタクトプラグＣＰ２は、メモリセルアレイ１１ｂの１つのＣＰ１領域内の７個のコンタクトプラグＣＰ１にそれぞれ対応する。以下、メモリセルアレイ１１ｂのコンタクトプラグＣＰ１＿ｗ０、ＣＰ１＿ｗ１、ＣＰ１＿ｗ２、ＣＰ１＿ｗ３、及びＣＰ１＿ｗ４にそれぞれ接続されるコンタクトプラグＣＰ２を限定する場合、コンタクトプラグＣＰ２＿ｗ０、ＣＰ２＿ｗ１、ＣＰ２＿ｗ２、ＣＰ２＿ｗ３、ＣＰ２＿ｗ４とそれぞれ表記する。メモリセルアレイ１１ｂのコンタクトプラグＣＰ１＿ｄ及びＣＰ１＿ｓにそれぞれ接続されるコンタクトプラグＣＰ２を限定する場合、コンタクトプラグＣＰ２＿ｄ及びＣＰ２＿ｓとそれぞれ表記する。

コンタクトプラグＣＰ１及びＣＰ２の上には、配線層１１１がそれぞれ設けられている。コンタクトプラグＣＰ１＿ｗ０～ＣＰ１＿ｗ４は、配線層１１１を介して、隣り合うブロックＢＬＫのコンタクトプラグＣＰ２＿ｗ０～ＣＰ２＿ｗ４とそれぞれ接続される。また、コンタクトプラグＣＰ１＿ｄとコンタクトプラグＣＰ２＿ｄとの上には、それぞれ異なる配線層１１１が設けられている。すなわち、コンタクトプラグＣＰ１＿ｄと、コンタクトプラグＣＰ２＿ｄとは、電気的に接続されない。同様に、コンタクトプラグＣＰ１＿ｓとコンタクトプラグＣＰ２＿ｓとの上には、それぞれ異なる配線層１１１が設けられている。すなわち、コンタクトプラグＣＰ１＿ｓと、コンタクトプラグＣＰ２＿ｓとは、電気的に接続されない。

より具体的には、例えば、ブロックＢＬＫ０に設けられたコンタクトプラグＣＰ１＿ｗ０～ＣＰ１＿ｗ４は、ブロックＢＬＫ１に設けられたコンタクトプラグＣＰ２＿ｗ０～ＣＰ２＿ｗ４とそれぞれ電気的に接続される。ブロックＢＬＫ１に設けられたコンタクトプラグＣＰ１＿ｗ０～ＣＰ１＿ｗ４は、ブロックＢＬＫ０に設けられたコンタクトプラグＣＰ２＿ｗ０～ＣＰ２＿ｗ４とそれぞれ電気的に接続される。ブロックＢＬＫ２に設けられたコンタクトプラグＣＰ１＿ｗ０～ＣＰ１＿ｗ４は、ブロックＢＬＫ３に設けられたコンタクトプラグＣＰ２＿ｗ０～ＣＰ２＿ｗ４とそれぞれ電気的に接続される。ブロックＢＬＫ３に設けられたコンタクトプラグＣＰ１＿ｗ０～ＣＰ１＿ｗ４は、ブロックＢＬＫ２に設けられたコンタクトプラグＣＰ２＿ｗ０～ＣＰ２＿ｗ４とそれぞれ電気的に接続される。

すなわち、メモリセルアレイ１１ａのブロックＢＬＫ０のワード線ＷＬ０～ＷＬ４は、メモリセルアレイ１１ｂのブロックＢＬＫ０のワード線ＷＬ０～ＷＬ４とそれぞれ電気的に接続される。そして、メモリセルアレイ１１ａのブロックＢＬＫ０の選択ゲート線ＳＧＤａ及びＳＧＳａは、メモリセルアレイ１１ｂのブロックＢＬＫ０の選択ゲート線ＳＧＤｂ及びＳＧＳｂと電気的に接続されない。他のブロックＢＬＫも同様である。

メモリセルアレイ１１ｂと同様に、配線層１１１の上方には、電極パッドＰＤが設けられる。配線層１１１は、電極パッドＰＤに電気的に接続される。

１．１．６ セル部及びＷＬＳＧ接続部の断面構成
次に、セル部及びＷＬＳＧ接続部の断面構成について説明する。

１．１．６．１ ＷＬＳＧ接続部の構成
まず、図８を参照して、ＷＬＳＧ接続部の構成の一例について説明する。図８は、図６及び図７のＡ１－Ａ２線に沿った断面図である。

図８に示すように、半導体記憶装置１は、アレイチップ１０ａ及び１０ｂと回路チップ２０とが貼り合された貼合構造を有する。各々のチップは、各々のチップに設けられた電極パッドＰＤを介して、互いに電気的に接続される。

まず、アレイチップ１０ａの内部構成について説明する。

アレイチップ１０ａは、メモリセルアレイ１１ａと、他のチップに接続するための各種配線層とを含む。

アレイチップ１０ａは、絶縁層１０１、１０５、１０７、１１０、１１５、及び１１７、配線層１０２、１０４、１１１、及び１１３、半導体層１０３、並びに導電体１０６、１０８、１０９、１１２、１１４、１１６、及び１１８を含む。

メモリセルアレイ１１ａ内では、複数の絶縁層１０１と複数の配線層１０２とが、１層ずつ交互に積層されている。図８の例では、選択ゲート線ＳＧＳａ、ワード線ＷＬ０～ＷＬ４、及び選択ゲート線ＳＧＤａとして機能する７層の配線層１０２が、Ｚ１方向に向かって順に積層されている。以下、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、及びＷＬ４としてそれぞれ機能する配線層１０２を限定する場合は、配線層１０２＿ｗ０、１０２＿ｗ１、１０２＿ｗ２、１０２＿ｗ３、及び１０２＿ｗ４とそれぞれ表記する。選択ゲート線ＳＧＤ及びＳＧＳとしてそれぞれ機能する配線層１０２を限定する場合は、配線層１０２＿ｄ及び１０２＿ｓとそれぞれ表記する。すなわち、Ｚ１方向に向かって、配線層１０２＿ｓ、１０２＿ｗ０、１０２＿ｗ１、１０２＿ｗ２、１０２＿ｗ３、１０２＿ｗ４、１０２＿ｄが、離間して積層されている。

絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ）を含み得る。配線層１０２は、導電性材料を含む。導電性材料は、金属材料、ｎ型半導体、またはｐ型半導体を含み得る。配線層１０２の導電性材料として、例えば、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられる。この場合、ＴｉＮは、Ｗを覆うように形成される。なお、配線層１０２は、酸化アルミニウム（ＡｌＯ）等の高誘電率材料を含み得る。この場合、高誘電率材料は、導電性材料を覆うように形成され得る。

複数の配線層１０２は、Ｘ方向に延伸するスリットＳＬＴにより、ブロックＢＬＫ毎に分離されている。スリットＳＬＴ内は、絶縁層１０５により埋め込まれている。絶縁層１０５は、ＳｉＯを含み得る。

Ｚ２方向において、配線層１０２＿ｓの上方に、半導体層１０３が設けられている。配線層１０２と半導体層１０３との間には、絶縁層１０１が設けられている。半導体層１０３は、ソース線ＳＬとして機能する。Ｚ２方向において、半導体層１０３の上に、配線層１０４が設けられている。配線層１０４は、半導体層１０３と他のチップとを電気的に接続するための配線層として用いられる。配線層１０４は、導電性材料を含む。導電性材料は、金属材料、ｎ型半導体、またはｐ型半導体を含み得る。

各配線層１０２のＺ１方向を向いた面上にコンタクトプラグＣＰ１が設けられている。コンタクトプラグＣＰ１は、例えば、円柱形状を有する。コンタクトプラグＣＰ１は、導電体１０６及び絶縁層１０７を含む。導電体１０６は、例えば、円柱形状を有する。導電体１０６の一端は、いずれかの配線層１０２に接する。絶縁層１０７は、導電体１０６の側面（外周）を覆うように設けられている。絶縁層１０７は、例えば、円筒形状を有する。絶縁層１０７により導電体１０６の側面は、他の配線層１０２と電気的に接続されない。導電体１０６は、Ｗ、Ｃｕ（銅）、またはＡｌ（アルミニウム）等を含み得る。絶縁層１０７は、ＳｉＯを含み得る。

図８の例では、Ｚ１方向において、配線層１０２＿ｗ４の上に、コンタクトプラグＣＰ１＿ｗ４が設けられている。コンタクトプラグＣＰ１＿ｗ４は、配線層１０２＿ｄを通過（貫通）する。コンタクトプラグＣＰ１＿ｗ４は、配線層１０２＿ｗ４と電気的に接続され、配線層１０２＿ｄとは電気的に接続されない。

コンタクトプラグＣＰ２は複数の配線層１０２を貫通する。コンタクトプラグＣＰ２は、例えば、円柱形状を有する。コンタクトプラグＣＰ２は、導電体１０９及び絶縁層１１０を含む。導電体１０９は、例えば、円柱形状を有する。絶縁層１１０は、導電体１０９の側面（外周）を覆うように設けられている。絶縁層１１０は、例えば、円筒形状を有する。絶縁層１１０により導電体１０９は、配線層１０２とは電気的に接続されない。

コンタクトプラグＣＰ２が設けられるＣＰ２領域には、半導体層１０３及び配線層１０４が設けられていない。そして、Ｚ２方向において、配線層１０２＿ｓの上方に、導電体１０８が設けられている。配線層１０２と導電体１０８との間には、絶縁層１０１が設けられている。導電体１０８は、コンタクトプラグＣＰ２の一端に接する（電気的に接続される）。

Ｚ１方向において、配線層１０２＿ｄの上方に、配線層１１１が設けられている。配線層１１１は、Ｙ方向に延伸する。配線層１０２と配線層１１１との間には、絶縁層１０１が設けられている。配線層１１１は、導電性材料を含む。導電性材料は、Ｗ、ＣｕまたはＡｌ等を含み得る。

例えば、配線層１１１は、ワード線ＷＬとして機能する配線層１０２に接続されたコンタクトプラグＣＰ１のＺ１方向の端部と、Ｙ方向に隣り合うブロックＢＬＫに設けられたコンタクトプラグＣＰ２のＺ１方向の端部とを（電気的に）接続する。配線層１１１に接続されるコンタクトプラグＣＰ１及びＣＰ２は、Ｙ方向に沿って並んで配置されている。図８の例では、ブロックＢＬＫ０とＢＬＫ１とを跨ぐように配置された配線層１１１に、ブロックＢＬＫ０に設けられたコンタクトプラグＣＰ１＿ｗ４とブロックＢＬＫ１に設けられたコンタクトプラグＣＰ２＿ｗ４とが接続されている。また、ブロックＢＬＫ２とＢＬＫ３とを跨ぐように配置された配線層１１１に、ブロックＢＬＫ２に設けられたコンタクトプラグＣＰ１＿ｗ４とブロックＢＬＫ３に設けられたコンタクトプラグＣＰ２＿ｗ４とが接続されている。

Ｚ１方向において、配線層１１１の上に導電体１１２が設けられている。導電体１１２は、例えば、円柱形状を有する。導電体１１２は、コンタクトプラグＣＰ３として機能する。導電体１１２は、Ｗ、Ａｌ、またはＣｕ等の金属材料を含み得る。

Ｚ１方向において、コンタクトプラグＣＰ３の上に配線層１１３が設けられている。配線層１１３は、Ｗ、Ａｌ、またはＣｕ等の金属材料を含み得る。

Ｚ１方向において、配線層１１３の上に導電体１１４が設けられている。導電体１１４は、例えば、円柱形状を有する。導電体１１４は、コンタクトプラグＣＰ４として機能する。導電体１１４は、Ｗ、Ａｌ、またはＣｕ等の金属材料を含み得る。

Ｚ１方向において、絶縁層１０１の上に、絶縁層１１５が設けられている。絶縁層１１５は、ＳｉＯを含み得る。

絶縁層１１５と同層には、複数の導電体１１６が設けられている。導電体１１６は、電極パッドＰＤとして機能する。例えば、１つのコンタクトプラグＣＰ４の上に、１つの導電体１１６が設けられている。導電体１１６は、Ｃｕを含み得る。なお、図８の例では、導電体１１６と配線層１１１との間に、１層の配線層１１３が設けられている場合について説明したが、これに限定されない。導電体１１６と配線層１１１との間に設けられる配線層の層数は、任意である。

Ｚ２方向において、配線層１０４、絶縁層１０１、及び導電体１０８の上に、絶縁層１１７が設けられている。絶縁層１１７は、ＳｉＯを含み得る。

絶縁層１１７と同層には、複数の導電体１１８が設けられている。導電体１１８は電極パッドＰＤとして機能する。例えば、１つの導電体１０８の上に、１つの導電体１１８が設けられている。導電体１１８は、Ｃｕを含み得る。

次に、アレイチップ１０ｂの内部構成について説明する。以下では、アレイチップ１０ａと異なる点を中心に説明する。

アレイチップ１０ｂでは、アレイチップ１０ａの構成で説明したコンタクトプラグＣＰ２、導電体１０８、及び導電体１１８が廃されている。他の構成は、アレイチップ１０ａと同様である。アレイチップ１０ｂの導電体１１６は、アレイチップ１０ａの導電体１１８と接する（貼り合わされる）。

例えば、メモリセルアレイ１１ｂのワード線ＷＬとして機能する配線層１０２は、アレイチップ１０ｂのコンタクトプラグＣＰ１、配線層１１１、コンタクトプラグＣＰ３、配線層１１３、コンタクトプラグＣＰ４、及び導電体１１６と、アレイチップ１０ａの導電体１１８、導電体１０８、コンタクトプラグＣＰ２、配線層１１１、及びコンタクトプラグＣＰ１とを介して、メモリセルアレイ１１ａのワード線ＷＬとして機能する配線層１０２に電気的に接続される。

図８の例では、メモリセルアレイ１１ｂのブロックＢＬＫ０の配線層１０２＿ｗ４と、メモリセルアレイ１１ａのブロックＢＬＫ０の配線層１０２＿ｗ４とが、電気的に接続されている。換言すれば、メモリセルアレイ１１ｂのワード線ＷＬ４と、Ｚ１方向において上方に配置されたメモリセルアレイ１１ａのワード線ＷＬ４とが、電気的に接続されている。このとき、メモリセルアレイ１１ｂのコンタクトプラグＣＰ１＿ｗ４と、Ｚ１方向において上方に配置されたメモリセルアレイ１１ａのコンタクトプラグＣＰ１＿ｗ４とが、電気的に接続されている。他のワード線ＷＬも同様である。なお、メモリセルアレイ１１ｂ内に、コンタクトプラグＣＰ２及び導電体１０８が設けられていてもよい。

次に、回路チップ２０について説明する。

回路チップ２０は、複数のトランジスタＴｒと、各種配線層とを含む。複数のトランジスタＴｒは、アドレスレジスタ２１、コマンドレジスタ２２、シーケンサ２３、ロウドライバ２４、ロウデコーダ２５、センスアンプ２６、データレジスタ２７、カラムデコーダ２８、及びソース線ドライバ２９等に用いられる。

より具体的には、回路チップ２０は、絶縁層２０１、２０２、及び２０９、ゲート電極２０３、導電体２０４、２０６、２０８、及び２１０、並びに配線層２０５及び２０７を含む。

半導体基板２００の表面近傍には、素子分離領域が設けられている。素子分離領域は、例えば、半導体基板２００の表面近傍に設けられたｎ型ウェル領域とｐ型ウェル領域とを電気的に分離する。素子分離領域内は、絶縁層２０１により埋め込まれている。絶縁層２０１は、ＳｉＯを含み得る。

半導体基板２００の上には、絶縁層２０２が設けられている。絶縁層２０２は、ＳｉＯを含み得る。

トランジスタＴｒは、半導体基板２００上に設けられた図示せぬゲート絶縁膜、ゲート絶縁膜上に設けられたゲート電極２０３、半導体基板２００に形成された図示せぬソース及びドレインを含む。ソース及びドレインは、導電体２０４を介して、配線層２０５に電気的にそれぞれ接続される。導電体２０４は、Ｚ２方向に延伸する。導電体２０４は、コンタクトプラグとして機能する。配線層２０５上には、導電体２０６が設けられる。導電体２０６は、Ｚ２方向に延伸する。導電体２０６は、コンタクトプラグとして機能する。導電体２０６の上には、配線層２０７が設けられている。配線層２０７の上には、導電体２０８が設けられている。導電体２０８は、Ｚ２方向に延伸する。導電体２０８は、コンタクトプラグとして機能する。配線層２０５及び２０７は、導電性材料により構成される。導電体２０４、２０６、及び２０８、並びに配線層２０５及び２０７は、金属材料、ｐ型半導体、またはｎ型半導体を含み得る。なお、回路チップ２０に設けられる配線層の層数は、任意である。

Ｚ２方向において、絶縁層２０２の上には、絶縁層２０９が設けられている。絶縁層２０９は、ＳｉＯを含み得る。

絶縁層２０９と同層には、複数の導電体２１０が設けられている。導電体２１０は、電極パッドＰＤとして機能する。例えば、１つの導電体２０８の上に、１つの導電体２１０が設けられている。導電体２１０は、Ｃｕ等の金属材料を含み得る。回路チップ２０の導電体２１０は、アレイチップ１０ａの導電体１１６と接する（電気的に接続される）。

１．１．６．２ ＣＰ１領域の構成
次に、図９を参照して、ＣＰ１領域の構成の一例について説明する。図９は、図６及び図７のＢ１－Ｂ２線に沿った断面図である。以下では、コンタクトプラグＣＰ１の構成に着目して説明する。

図９に示すように、メモリセルアレイ１１ａ及び１１ｂには、コンタクトプラグＣＰ１＿ｓ、ＣＰ１＿ｗ０～ＣＰ１＿ｗ４、及びＣＰ１＿ｄが、それぞれ設けられている。図９の例では、紙面右側から左側に向かって、コンタクトプラグＣＰ１＿ｓ、ＣＰ１＿ｗ０～ＣＰ１＿ｗ４、及びＣＰ１＿ｄが順に配置されている。コンタクトプラグＣＰ１＿ｓ、ＣＰ１＿ｗ０～ＣＰ１＿ｗ４、及びＣＰ１＿ｄの一端は、配線層１０２＿ｓ、１０２＿ｗ０～１０２＿ｗ４、及び１０２＿ｄにそれぞれ接する（電気的に接続される）。また、コンタクトプラグＣＰ１＿ｓ、ＣＰ１＿ｗ０～ＣＰ１＿ｗ４、及びＣＰ１＿ｄの他端は、それぞれ異なる配線層１１１に接する（電気的に接続される）。このため、コンタクトプラグＣＰ１＿ｓ、ＣＰ１＿ｗ０～ＣＰ１＿ｗ４、及びＣＰ１＿ｄのＺ方向の長さは、それぞれ異なる。

より具体的には、コンタクトプラグＣＰ１＿ｓは、６層の配線層１０２＿ｗ０～１０２＿ｗ４及び１０２＿ｄを貫通する。コンタクトプラグＣＰ１＿ｓのＺ２方向の端部は、配線層１０２＿ｓに電気的に接続される。コンタクトプラグＣＰ１＿ｓは、６層の配線層１０２＿ｗ０～１０２＿ｗ４及び１０２＿ｄとは電気的に接続されない。

コンタクトプラグＣＰ１＿ｗ０は、５層の配線層１０２＿ｗ１～１０２＿ｗ４及び１０２＿ｄを貫通する。コンタクトプラグＣＰ１＿ｗ０のＺ２方向の端部は、配線層１０２＿ｗ０に電気的に接続される。コンタクトプラグＣＰ１＿ｗ０は、５層の配線層１０２＿ｗ１～１０２＿ｗ４及び１０２＿ｄとは電気的に接続されない。

コンタクトプラグＣＰ１＿ｗ１は、４層の配線層１０２＿ｗ２～１０２＿ｗ４及び１０２＿ｄを貫通する。コンタクトプラグＣＰ１＿ｗ１のＺ２方向の端部は、配線層１０２＿ｗ１に電気的に接続される。コンタクトプラグＣＰ１＿ｗ１は、４層の配線層１０２＿ｗ２～１０２＿ｗ４及び１０２＿ｄとは電気的に接続されない。

コンタクトプラグＣＰ１＿ｗ２は、３層の配線層１０２＿ｗ３、１０２＿ｗ４、及び１０２＿ｄを貫通する。コンタクトプラグＣＰ１＿ｗ２のＺ２方向の端部は、配線層１０２＿ｗ２に電気的に接続される。コンタクトプラグＣＰ１＿ｗ２は、３層の配線層１０２＿ｗ３、１０２＿ｗ４、及び１０２＿ｄとは電気的に接続されない。

コンタクトプラグＣＰ１＿ｗ３は、２層の配線層１０２＿ｗ４及び１０２＿ｄを貫通する。コンタクトプラグＣＰ１＿ｗ３のＺ２方向の端部は、配線層１０２＿ｗ３に電気的に接続される。コンタクトプラグＣＰ１＿ｗ３は、２層の配線層１０２＿ｗ４及び１０２＿ｄとは電気的に接続されない。

コンタクトプラグＣＰ１＿ｗ４は、配線層１０２＿ｄを貫通する。コンタクトプラグＣＰ１＿ｗ４のＺ２方向の端部は、配線層１０２＿ｗ４に電気的に接続される。コンタクトプラグＣＰ１＿ｗ４は、配線層１０２＿ｄとは電気的に接続されない。

コンタクトプラグＣＰ１＿ｄのＺ２方向の端部は、配線層１０２＿ｄに電気的に接続される。メモリセルアレイ１１ａにおいて、コンタクトプラグＣＰ１＿ｄが接続された配線層１１１は、コンタクトプラグＣＰ２＿ｄとは電気的に接続されない。Ｚ１方向に沿って、コンタクトプラグＣＰ１＿ｄ及びＣＰ１＿ｓの上には、配線層１１１、導電体１１２(コンタクトプラグＣＰ３)、配線層１１３、導電体１１４（コンタクトプラグＣＰ４）、導電体１１６（電極パッドＰＤ）がそれぞれ配置されている。

１．１．６．３ ＣＰ２領域の構成
次に、図１０を参照して、ＣＰ２領域の構成の一例について説明する。図１０は、図６及び図７のＣ１－Ｃ２線に沿った断面図である。以下では、コンタクトプラグＣＰ２の構成に着目して説明する。

図１０に示すように、アレイチップ１０ａには、コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄが設けられている。図１０の例では、紙面右側から左側に向かって、コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄが順に配置されている。コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄは、概略同じ形状（同じ長さ）を有する。コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄは、７層の配線層１０２＿ｓ、１０２＿ｗ０～１０２＿ｗ４、及び１０２＿ｄを貫通する。コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄは、７層の配線層１０２＿ｓ、１０２＿ｗ０～１０２＿ｗ４、及び１０２＿ｄとは電気的に接続されない。コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄの一端は、それぞれ異なる導電体１０８に接続される。コンタクトプラグＣＰ２＿ｓ、ＣＰ２＿ｗ０～ＣＰ２＿ｗ４、及びＣＰ２＿ｄの他端は、それぞれ異なる配線層１１１に接続される。コンタクトプラグＣＰ２＿ｗ０～ＣＰ２＿ｗ４が接続された配線層１１１は、コンタクトプラグＣＰ１＿ｗ０～ＣＰ１＿ｗ４にそれぞれ接続される。コンタクトプラグＣＰ２＿ｄが接続された配線層１１１は、コンタクトプラグＣＰ１＿ｄに電気的に接続されない。同様に、コンタクトプラグＣＰ２＿ｓが接続された配線層１１１は、コンタクトプラグＣＰ１＿ｓに電気的に接続されない。Ｚ１方向に沿って、各コンタクトプラグＣＰ２の上には、配線層１１１、導電体１１２(コンタクトプラグＣＰ３)、配線層１１３、導電体１１４（コンタクトプラグＣＰ４）、導電体１１６（電極パッドＰＤ）が配置されている。

１．１．６．４ セル部の構成
次に、図１１を参照して、セル部の構成の一例について説明する。図１１は、図６及び図７のＤ１－Ｄ２線に沿った断面図である。以下では、メモリピラーＭＰ及びビット線ＢＬの構成に着目して説明する。

図１１に示すように、アレイチップ１０ａ及び１０ｂには、複数のメモリピラーＭＰがそれぞれ設けられている。

メモリピラーＭＰは、複数の配線層１０２を貫通する。メモリピラーＭＰは、Ｚ方向に延伸する。メモリピラーＭＰのＺ２方向の端部は、半導体層１０３に接する。Ｚ１方向において、メモリピラーＭＰの端部の上には、導電体１２６が設けられている。例えば、導電体１２６は、略円柱形状を有する。導電体１２６は、コンタクトプラグＣＰ５として機能する。導電体１２６の上には、導電体１２７が設けられている。例えば、導電体１２７は、略円柱形状を有する。導電体１２７は、コンタクトプラグＣＰ６として機能する。Ｚ１方向において、メモリピラーＭＰの上方には、複数の配線層１２８が設けられている。配線層１２８は、Ｙ方向に延伸する。複数の配線層１２８は、Ｘ方向に並んで配置されている。メモリセルアレイ１１ａの配線層１２８は、ビット線ＢＬａとして機能する。メモリセルアレイ１１ｂの配線層１２８は、ビット線ＢＬｂとして機能する。配線層１２８は、コンタクトプラグＣＰ５及びＣＰ６を介して、いずれかのメモリピラーＭＰに電気的に接続される。

導電体１２６及び１２７並びに配線層１２８は、Ｗ、Ａｌ、またはＣｕ等の金属材料を含み得る。

次に、メモリピラーＭＰの内部構成について説明する。

メモリピラーＭＰは、ブロック絶縁膜１２０、電荷蓄積層１２１、トンネル絶縁膜１２２、半導体層１２３、コア層１２４、及びキャップ層１２５を含む。

より具体的には、複数の配線層１０２を貫通するホールＭＨが設けられている。ホールＭＨは、メモリピラーＭＰに対応する。ホールＭＨのＺ２方向の端部は、半導体層１０３に達する。ホールＭＨの側面には、外側から順に、ブロック絶縁膜１２０、電荷蓄積層１２１、及びトンネル絶縁膜１２２が積層されている。例えば、ホールＭＨが円筒形状の場合、ブロック絶縁膜１２０、電荷蓄積層１２１、及びトンネル絶縁膜１２２は、それぞれ円筒形状を有する。トンネル絶縁膜１２２の側面に接するように半導体層１２３が設けられている。半導体層１２３のＺ２方向の端部は、半導体層１０３に接する。半導体層１２３は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。よって、半導体層１２３は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ４、及び選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。半導体層１２３の内部は、コア層１２４により埋め込まれている。半導体層１２３及びコア層１２４のＺ１方向の端部の上には、側面がトンネル絶縁膜１２２に接するキャップ層１２５が設けられている。すなわち、メモリピラーＭＰは、複数の配線層１０２の内部を通過し、Ｚ方向に延伸する半導体層１２３を含む。

ブロック絶縁膜１２０、トンネル絶縁膜１２２、及びコア層１２４は、ＳｉＯを含み得る。電荷蓄積層１２１は、窒化シリコン（ＳｉＮ）を含み得る。半導体層１２３及びキャップ層１２５は、例えば、ポリシリコンを含み得る。

メモリピラーＭＰと、配線層１０２＿ｗ０～１０２＿ｗ４とがそれぞれ組み合わされることにより、メモリセルトランジスタＭＣ０～ＭＣ４が構成される。同様に、メモリピラーＭＰと、配線層１０２＿ｄとが組み合わされることにより、選択トランジスタＳＴ１が構成される。メモリピラーＭＰと、配線層１０２＿ｓとが組み合わされることにより、選択トランジスタＳＴ２が構成される。

１．１．７ データレジスタ及びセンスアンプの構成
次に、図１２を参照して、データレジスタ２７及びセンスアンプ２６の構成の一例について説明する。図１２は、データレジスタ２７及びセンスアンプ２６のブロック図である。

図１２に示すように、センスアンプ２６は、一組のビット線ＢＬａ及びＢＬｂ毎に設けられた複数のセンスアンプユニットＳＡＵを含む。より具体的には、例えば、メモリセルアレイ１１ａのビット線ＢＬａ０と、メモリセルアレイ１１ｂのビット線ＢＬａ０の組に対応したセンスアンプユニットＳＡＵが設けられる。同様に、メモリセルアレイ１１ａのビット線ＢＬａＮと、メモリセルアレイ１１ｂのビット線ＢＬｂＮの組に対応したセンスアンプユニットＳＡＵが設けられる。すなわち、Ｎ＋１個のビット線ＢＬａ及びＢＬｂの組に対して、Ｎ＋１個のセンスアンプユニットＳＡＵが設けられる。

データレジスタ２７は、例えば、センスアンプユニットＳＡＵ毎に設けられた複数のラッチ回路ＸＤＬを含む。ラッチ回路ＸＤＬは、読み出しデータ及び書き込みデータを一時的に記憶する。ラッチ回路ＸＤＬは、外部コントローラとセンスアンプユニットＳＡＵとの間のデータの入出力に用いられる。各ラッチ回路ＸＤＬは、バスＤＢＵＳを介して、対応するセンスアンプユニットＳＡＵに接続されている。なお、１つのラッチ回路ＸＤＬに、複数のセンスアンプユニットＳＡＵが接続されていてもよい。

次に、センスアンプユニットＳＡＵの内部構成について説明する。センスアンプユニットＳＡＵは、例えば、ＢＬフックアップ回路ＢＬＨＵ、センス回路ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬを含む。センス回路ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬは、バスＬＢＵＳに共通に接続されている。換言すれば、ラッチ回路ＸＤＬ、センス回路ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬは、互いにデータを送受信可能なように接続されている。

ＢＬフックアップ回路ＢＬＨＵは、ビット線ＢＬとセンス回路ＳＡとを接続する回路である。ＢＬフックアップ回路ＢＬＨＵには、ビット線ＢＬａ及びＢＬｂが接続される。ＢＬフックアップ回路ＢＬＨＵは、ノードＢＬＩを介して、センス回路ＳＡに接続される。

センス回路ＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータをセンスし、読み出しデータが“０”データであるか“１”データであるかを判定する。また、センス回路ＳＡは、書き込み動作時には、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬのいずれかに記憶されたデータに基づいてビット線ＢＬに電圧を印加する。

ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬは、読み出しデータ及び書き込みデータを一時的に記憶する。例えば、読み出し動作時には、センス回路ＳＡからラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬのいずれかにデータが転送され得る。また、書き込み動作時には、ラッチ回路ＸＤＬからラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬのいずれかにデータが転送され得る。

なお、センスアンプユニットＳＡＵの構成はこれに限定されず、種々変更が可能である。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのメモリセルトランジスタＭＣが記憶可能なデータのビット数に基づいて設計され得る。

１．１．８ センスアンプユニットの回路構成
次に、図１３を参照して、センスアンプユニットＳＡＵの回路構成の一例について説明する。図１３は、センスアンプユニットＳＡＵの回路図である。本実施形態のセンスアンプユニットＳＡＵは、ノードＳＥＮからビット線ＢＬに流れる電流をセンスする。なお、図１３に示す例では、説明を簡略化するため、ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬは、共通する１つの回路図に示されている。ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬの回路構成は、ラッチ回路ＳＤＬ及びＴＤＬと同様である。なお、以下の説明において、トランジスタのソースまたはドレインの一方を「トランジスタの一端」と表記し、ソースまたはドレインの他方を「トランジスタの他端」と表記する。

図１３に示すように、センスアンプユニットＳＡＵは、ＢＬフックアップ回路ＢＬＨＵ、センス回路ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬ、ＬＢＵＳプリチャージ回路ＬＢＰＣ、並びにＤＢＵＳスイッチ回路ＤＢＳＷを含む。

１．１．８．１ ＢＬフックアップ回路の構成
まず、ＢＬフックアップ回路ＢＬＨＵの構成について説明する。ＢＬフックアップ回路ＢＬＨＵは、高耐圧ｎチャネルＭＯＳトランジスタＴＨＮ１～ＴＨＮ４を含む。

トランジスタＴＨＮ１の一端は、ビット線ＢＬａに接続される。トランジスタＴＨＮ１の他端は、ノードＢＬＢＩＡＳに接続される。ノードＢＬＢＩＡＳには、バイアス電圧が印加される。トランジスタＴＨＮ１のゲートには、信号ＢＩＡＳａが入力される。信号ＢＩＡＳａは、ビット線ＢＬａとノードＢＬＢＩＡＳとの電気的接続を制御する信号である。ビット線ＢＬａとノードＢＬＢＩＡＳとを電気的に接続する場合、信号ＢＩＡＳａには、トランジスタＴＮ１をオン状態にするＨｉｇｈ（“Ｈ”）レベルの電圧が印加される。

トランジスタＴＨＮ２の一端は、ビット線ＢＬａに接続される。トランジスタＴＨＮ２の他端は、ノードＢＬＩに接続される。トランジスタＴＨＮ２のゲートには、信号ＢＬＳａが入力される。信号ＢＬＳａは、ビット線ＢＬａとノードＢＬＩとの電気的接続を制御する信号である。ビット線ＢＬａとセンス回路ＳＡとを電気的に接続する場合、信号ＢＬＳａには、トランジスタＴＮ２をオン状態にする“Ｈ”レベルの電圧が印加される。

例えば、読み出し動作及び書き込み動作において、メモリセルアレイ１１ａが選択されている場合、すなわち、ビット線ＢＬａが選択されている場合、トランジスタＴＨＮ１はオフ状態とされ、トランジスタＴＨＮ２はオン状態とされる。また、メモリセルアレイ１１ａが非選択である場合、すなわち、ビット線ＢＬａが非選択である場合、トランジスタＴＨＮ１はオン状態とされ、トランジスタＴＨＮ２はオフ状態とされる。

トランジスタＴＨＮ３の一端は、ビット線ＢＬｂに接続される。トランジスタＴＨＮ３の他端は、ノードＢＬＢＩＡＳに接続される。トランジスタＴＨＮ３のゲートには、信号ＢＩＡＳｂが入力される。信号ＢＩＡＳｂは、ビット線ＢＬｂとノードＢＬＢＩＡＳとの電気的接続を制御する信号である。ビット線ＢＬｂとノードＢＬＢＩＡＳとを電気的に接続する場合、信号ＢＩＡＳｂには、トランジスタＴＮ３をオン状態にする“Ｈ”レベルの電圧が印加される。

トランジスタＴＨＮ４の一端は、ビット線ＢＬｂに接続される。トランジスタＴＨＮ４の他端は、ノードＢＬＩに接続される。トランジスタＴＨＮ４のゲートには、信号ＢＬＳｂが入力される。信号ＢＬＳｂは、ビット線ＢＬｂとノードＢＬＩとの電気的接続を制御する信号である。ビット線ＢＬｂとセンス回路ＳＡとを電気的に接続する場合、信号ＢＬＳｂには、トランジスタＴＨＮ４をオン状態にする“Ｈ”レベルの電圧が印加される。

例えば、読み出し動作及び書き込み動作において、メモリセルアレイ１１ｂが選択されている場合、すなわち、ビット線ＢＬｂが選択されている場合、トランジスタＴＨＮ３はオフ状態とされ、トランジスタＴＨＮ４はオン状態とされる。また、メモリセルアレイ１１ｂが非選択である場合、すなわち、ビット線ＢＬｂが非選択である場合、トランジスタＴＨＮ３はオン状態とされ、トランジスタＴＨＮ４はオフ状態とされる。

例えば、ＢＬフックアップ回路ＢＬＨＵは、シーケンサ２３から、信号ＢＩＡＳａ、ＢＩＡＳｂ、ＢＬＳａ、及びＢＬＳｂを受信する。

１．１．８．２ センス回路の構成
次に、センス回路ＳＡの構成について説明する。センス回路ＳＡは、低耐圧ｐチャネルＭＯＳトランジスタＴＰ１、低耐圧ｎチャネルＭＯＳトランジスタＴＮ１～ＴＮ１１、及び容量素子ＣＡを含む。

トランジスタＴＰ１の一端には、電圧ＶＤＤＳＡが印加される。電圧ＶＤＤＳＡは、センス回路ＳＡの電源電圧である。トランジスタＴＰ１の他端は、ノードＮＤ１に接続される。トランジスタＴＰ１のゲートは、ノードＩＮＶ＿Ｓに接続される。ノードＩＮＶ＿Ｓは、ラッチ回路ＳＤＬにおいてデータ（反転データ）を記憶可能なノードである。ノードＩＮＶ＿ＳがＬｏｗ（“Ｌ”）レベルである場合、トランジスタＴＰ１は、オン状態にされる。

トランジスタＴＮ１の一端は、ノードＮＤ１に接続される。トランジスタＴＮ１の他端は、ノードＳＲＣＧＮＤに接続される。ノードＳＲＣＧＮＤには、例えば、接地電圧ＶＳＳ等が印加される。トランジスタＴＮ１のゲートは、ノードＩＮＶ＿Ｓに接続される。ノードＩＮＶ＿Ｓが“Ｈ”レベルである場合に、トランジスタＴＮ１は、オン状態とされる。従って、ノードＩＮＶ＿Ｓの論理レベルに基づいて、トランジスタＴＰ１及びＴＮ１の一方がオン状態とされ、他方がオフ状態とされる。換言すれば、ラッチ回路ＳＤＬが記憶するデータに基づいて、ノードＮＤ１に電圧ＶＤＤＳＡまたはノードＳＲＣＧＮＤの電圧が印加され得る。

トランジスタＴＮ２の一端は、ノードＮＤ１に接続される。トランジスタＴＮ２の他端は、ノードＳＣＯＭに接続される。トランジスタＴＮ２のゲートには、信号ＢＬＸが入力される。信号ＢＬＸが“Ｈ”レベルである場合に、トランジスタＴＮ２は、オン状態とされる。

トランジスタＴＮ３の一端は、ノードＢＬＩに接続される。トランジスタＴＮ３の他端は、ノードＳＣＯＭに接続される。トランジスタＴＮ３のゲートには、信号ＢＬＣが入力される。トランジスタＴＮ３は、信号ＢＬＣの電圧に基づいて、ノードＢＬＩに印加する電圧をクランプするクランプトランジスタとして機能し得る。

トランジスタＴＮ４の一端は、ノードＳＣＯＭに接続される。トランジスタＴＮ４の他端は、ノードＳＥＮに接続される。トランジスタＴＮ４のゲートには、信号ＸＸＬが入力される。信号ＸＸＬが“Ｈ”レベルである場合に、トランジスタＴＮ４は、オン状態とされる。

トランジスタＴＮ５の一端は、ノードＳＣＯＭに接続される。トランジスタＴＮ５の他端は、ノードＳＲＣＧＮＤに接続される。トランジスタＴＮ５のゲートには、信号ＮＬＯが入力される。信号ＮＬＯが“Ｈ”レベルである場合に、トランジスタＴＮ５は、オン状態とされる。

トランジスタＴＮ６の一端には、電圧ＶＤＤＳＡが印加される。トランジスタＴＮ６の他端は、ノードＳＥＮに接続される。トランジスタＴＮ６のゲートには、信号ＳＰＣが入力される。信号ＳＰＣが“Ｈ”レベルである場合に、トランジスタＴＮ６は、オン状態とされる。例えば、トランジスタＴＮ６は、ノードＳＥＮの充電に用いられる。

トランジスタＴＮ７の一端は、ノードＳＥＮに接続される。トランジスタＴＮ７の他端は、バスＬＢＵＳに接続される。トランジスタＴＮ７のゲートには、信号ＢＬＱが入力される。信号ＢＬＱが“Ｈ”レベルである場合に、トランジスタＴＮ７は、オン状態とされる。トランジスタＴＮ７は、バスＬＢＵＳとノードＳＥＮとを電気的に接続する場合に、オン状態とされる。

トランジスタＴＮ８の一端は、バスＬＢＵＳに接続される。トランジスタＴＮ８の他端は、トランジスタＴＮ９の一端に接続される。トランジスタＴＮ８のゲートには、信号ＳＴＢが入力される。信号ＳＴＢがアサートされると、センス回路ＳＡは、ノードＳＥＮの電圧を判定する。すなわち、センス回路ＳＡは、選択されたメモリセルトランジスタＭＣに記憶されたデータを判定する。より具体的には、トランジスタＴＮ８は、“Ｈ”レベルの信号ＳＴＢが入力されると、オン状態とされる。この間、トランジスタＴＮ９がオン状態である場合、バスＬＢＵＳは、トランジスタＴＮ８及びＴＮ９を介して、放電される。また、トランジスタＴＮ９がオフ状態である場合、バスＬＢＵＳは、トランジスタＴＮ８及びＴＮ９を介して、放電されない。バスＬＢＵＳの電圧に基づいたデータは、バスＬＢＵＳを共有するラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＴＤＬのいずれかに記憶される。

トランジスタＴＮ９の他端には、クロック信号ＣＬＫが入力される。トランジスタＴＮ９のゲートは、ノードＳＥＮに接続される。トランジスタＴＮ９は、ノードＳＥＮの電圧をセンスするセンストランジスタとして機能する。例えば、ノードＳＥＮの電圧がトランジスタＴＮ９の閾値電圧以上である場合、トランジスタＴＮ９は、オン状態とされる。また、ノードＳＥＮの電圧がトランジスタＴＮ９の閾値電圧未満である場合、トランジスタＴＮ９は、オフ状態とされる。

容量素子ＣＡの一方の電極は、ノードＳＥＮに接続される。容量素子ＣＡの他方の電極にはクロック信号ＣＬＫが入力される。

トランジスタＴＮ１０の一端は、ノードＳＥＮに接続される。トランジスタＴＮ１０の他端は、トランジスタＴＮ１１の一端に接続される。トランジスタＴＮ１０のゲートには、信号ＬＳＬが入力される。信号ＬＳＬが“Ｈ”レベルである場合に、トランジスタＴＮ１０は、オン状態とされる。

トランジスタＴＮ１１の他端には、電圧ＶＳＳが印加される。トランジスタＴＮ１１のゲートは、バスＬＢＵＳに接続される。

例えば、センス回路ＳＡは、シーケンサ２３から、信号ＢＬＸ、ＢＬＣ、ＸＸＬ、ＮＬＯ、ＳＰＣ、ＢＬＱ、ＳＴＢ、及びＬＳＬを受信する。

１．１．８．３ ラッチ回路ＳＤＬの構成
次に、ラッチ回路ＳＤＬの構成について説明する。ラッチ回路ＳＤＬは、低耐圧ｐチャネルＭＯＳトランジスタＴＰ２１～ＴＰ２４及び低耐圧ｎチャネルＭＯＳトランジスタＴＮ２１～ＴＮ２４を含む。

トランジスタＴＰ２１の一端には、電圧ＶＤＤＳＡが印加される。トランジスタＴＰ２１の他端は、トランジスタＴＰ２２の一端に接続される。トランジスタＴＰ２１のゲートには、信号ＳＬＬが入力される。

トランジスタＴＰ２２の他端は、トランジスタＴＮ２２の一端に接続される。トランジスタＴＰ２２のゲートは、ノードＩＮＶ＿Ｓに接続される。

トランジスタＴＰ２３の一端には、電圧ＶＤＤＳＡが印加される。トランジスタＴＰ２３の他端は、トランジスタＴＰ２４の一端に接続される。トランジスタＴＰ２３のゲートには、信号ＳＬＩが入力される。

トランジスタＴＰ２４の他端は、トランジスタＴＮ２３の一端に接続される。トランジスタＴＰ２４のゲートは、ノードＬＡＴ＿Ｓに接続される。

トランジスタＴＮ２１の一端は、ノードＬＡＴ＿Ｓに接続される。トランジスタＴＮ２１の他端は、バスＬＢＵＳに接続される。トランジスタＴＮ２１のゲートには、信号ＳＴＬが入力される。

トランジスタＴＮ２２の他端は、接地される（接地電圧ＶＳＳが印加される）。トランジスタＴＮ２２のゲートは、ノードＩＮＶ＿Ｓに接続される。

トランジスタＴＮ２３の他端は、接地される。トランジスタＴＮ２３のゲートは、ノードＬＡＴ＿Ｓに接続される。

トランジスタＴＮ２４の一端は、ノードＩＮＶ＿Ｓに接続される。トランジスタＴＮ２４の他端は、バスＬＢＵＳに接続される。トランジスタＴＮ２４のゲートには、信号ＳＴＩが入力される。

ラッチ回路ＳＤＬは、ノードＬＡＴ＿Ｓにおいて、データを記憶する。また、ラッチ回路ＳＤＬは、ノードＩＮＶ＿Ｓにおいて、ノードＬＡＴ＿Ｓに記憶されたデータの反転データを記憶する。例えば、ラッチ回路ＳＤＬが“１”データを記憶している場合、ノードＩＮＶ＿Ｓには、“Ｌ”レベルの電圧（電圧ＶＳＳ）が印加される。また、ラッチ回路ＳＤＬが“０”データを記憶している場合、ノードＩＮＶ＿Ｓには、“Ｈ”レベルの電圧（電圧ＶＤＤＳＡ）が印加される。

例えば、ラッチ回路ＳＤＬは、シーケンサ２３から、信号ＳＬＬ、ＳＬＩ、ＳＴＬ、及びＳＴＩを受信する。

１．１．８．４ ラッチ回路ＴＤＬの構成
次に、ラッチ回路ＴＤＬの構成について説明する。ラッチ回路ＴＤＬは、低耐圧ｐチャネルＭＯＳトランジスタＴＰ３１～ＴＰ３４及び低耐圧ｎチャネルＭＯＳトランジスタＴＮ３１～ＴＮ３４を含む。

トランジスタＴＰ３１の一端には、電圧ＶＤＤＳＡが印加される。トランジスタＴＰ３１の他端は、トランジスタＴＰ３２の一端に接続される。トランジスタＴＰ３１のゲートには、信号ＴＬＬが入力される。

トランジスタＴＰ３２の他端は、トランジスタＴＮ３２の一端に接続される。トランジスタＴＰ３２のゲートは、ノードＩＮＶ＿Ｔに接続される。

トランジスタＴＰ３３の一端には、電圧ＶＤＤＳＡが印加される。トランジスタＴＰ３３の他端は、トランジスタＴＰ３４の一端に接続される。トランジスタＴＰ３３のゲートには、信号ＴＬＩが入力される。

トランジスタＴＰ３４の他端は、トランジスタＴＮ３３の一端に接続される。トランジスタＴＰ３４のゲートは、ノードＬＡＴ＿Ｔに接続される。

トランジスタＴＮ３１の一端は、ノードＬＡＴ＿Ｔに接続される。トランジスタＴＮ３１の他端は、バスＬＢＵＳに接続される。トランジスタＴＮ３１のゲートには、信号ＴＴＬが入力される。

トランジスタＴＮ３２の他端は、接地される（接地電圧ＶＳＳが印加される）。トランジスタＴＮ３２のゲートは、ノードＩＮＶ＿Ｔに接続される。

トランジスタＴＮ３３の他端は、接地される。トランジスタＴＮ３３のゲートは、ノードＬＡＴ＿Ｔに接続される。

トランジスタＴＮ３４の一端は、ノードＩＮＶ＿Ｔに接続される。トランジスタＴＮ３４の他端は、バスＬＢＵＳに接続される。トランジスタＴＮ３４のゲートには、信号ＴＴＩが入力される。

ラッチ回路ＴＤＬは、ノードＬＡＴ＿Ｔにおいて、データを記憶する。また、ラッチ回路ＴＤＬは、ノードＩＮＶ＿Ｔにおいて、ノードＬＡＴ＿Ｔに記憶されたデータの反転データを記憶する。例えば、ラッチ回路ＴＤＬが“１”データを記憶している場合、ノードＩＮＶ＿Ｔには、“Ｌ”レベルの電圧（電圧ＶＳＳ）が印加される。また、ラッチ回路ＴＤＬが“０”データを記憶している場合、ノードＩＮＶ＿Ｔには、“Ｈ”レベルの電圧（電圧ＶＤＤＳＡ）が印加される。

例えば、ラッチ回路ＴＤＬは、シーケンサ２３から、信号ＴＬＬ、ＴＬＩ、ＴＴＬ、及びＴＴＩを受信する。

１．１．８．５ ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬの構成
次に、ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬの構成について簡略に説明する。ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬの構成は、ラッチ回路ＳＤＬ及びＴＤＬと同様である。例えば、信号ＳＬＬに相当する信号＊ＬＬ、信号ＳＬＩに相当する信号＊ＬＩ、信号ＳＴＬに相当する信号＊ＴＬ、信号ＳＴＩに相当する信号＊ＴＩ、ノードＬＡＴ＿Ｓに相当するノードＬＡＴ＿＊、及びノードＩＮＶ＿Ｓに相当するノードＩＮＶ＿＊において、ラッチ回路ＡＤＬの場合、＊に“Ａ”を記載することにより、ラッチ回路ＡＤＬが構成される。すなわち、信号ＡＬＬ、ＡＬＩ、ＡＴＬ、及びＡＴＩ、並びにノードＬＡＴ＿Ａ及びＩＮＶ＿Ａが記載される。同様に、ラッチ回路ＢＤＬの場合、＊に“Ｂ”を記載する。ラッチ回路ＣＤＬの場合、＊に“Ｃ”を記載する。

１．１．８．６ ＬＢＵＳプリチャージ回路の構成
次に、ＬＢＵＳプリチャージ回路ＬＢＰＣについて説明する。ＬＢＵＳプリチャージ回路ＬＢＰＣは、バスＬＢＵＳの充電回路である。ＬＢＵＳプリチャージ回路ＬＢＰＣは、低耐圧ｎチャネルＭＯＳトランジスタＴＮ４１を含む。トランジスタＴＮ４１の一端には、電圧ＶＤＤＳＡが印加される。トランジスタＴＮ４１の他端は、バスＬＢＵＳに接続される。トランジスタＴＮ４１のゲートには、信号ＬＰＣが入力される。ＬＢＵＳプリチャージ回路ＬＢＰＣは、例えば、読み出し動作において、バスＬＢＵＳにセンス回路ＳＡのセンス結果を転送する前に、バスＬＢＵＳをプリチャージする。

例えば、ＬＢＵＳプリチャージ回路ＬＢＰＣは、シーケンサ２３から、信号ＬＰＣを受信する。

１．１．８．７ ＤＢＵＳスイッチ回路の構成
次に、ＤＢＵＳスイッチ回路ＤＢＳＷについて説明する。ＤＢＵＳスイッチ回路ＤＢＳＷは、センスアンプユニットＳＡＵとバスＤＢＵＳとを接続する回路である。換言すれば、ＤＢＵＳスイッチ回路ＤＢＳＷは、センスアンプユニットＳＡＵとラッチ回路ＸＤＬとを接続する。ＤＢＵＳスイッチ回路ＤＢＳＷは、低耐圧ｎチャネルＭＯＳトランジスタＴＮ４２を含む。トランジスタＴＮ４２の一端は、バスＬＢＵＳに接続される。トランジスタＴＮ４２の他端は、バスＤＢＵＳに接続される。トランジスタＴＮ４２のゲートには、信号ＤＳＷが入力される。

例えば、ＤＢＵＳスイッチ回路ＤＢＳＷは、シーケンサ２３から、信号ＤＳＷを受信する。

１．２ 読み出し動作
次に、読み出し動作について説明する。以下では、説明を簡略化するため、メモリセルトランジスタＭＣが１ビットのデータ記憶可能なＳＬＣである場合について説明する。ＳＬＣの閾値電圧は、離散的な２つの閾値電圧分布のいずれかに含まれる値を取る。以下では、電荷蓄積層から電荷が引き抜かれることによりデータが消去された状態を“１”データと定義する。他方で、電荷蓄積層に電荷が注入されて、データが書き込まれた状態を“０”データと定義する。よって、“１”データを保持するメモリセルトランジスタＭＣの閾値電圧は、“０”データを保持するメモリセルトランジスタＭＣの閾値電圧よりも低い。

１．２．１ 読み出し動作のタイミングチャート
次に、図１４～図１６を参照して、読み出し動作のタイミングチャートの一例について説明する。図１４は、読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。図１４の例は、メモリセルアレイ１１ａのいずれかのセルユニットＣＵのデータを読み出す場合を示している。図１５は、図１４の時刻ｔ１～ｔ２の期間におけるＮＡＮＤストリングＮＳの状態を示す図である。図１６は、カップリング有無によるワード線ＷＬの電圧上昇の違いを示す例図である。以下、読み出し対象のセルユニットＣＵを含むストリングユニットＳＵを「選択ストリングユニットＳＵ」と表記する。読み出し対象のセルユニットＣＵを含まないストリングユニットＳＵを「非選択ストリングユニットＳＵ」と表記する。選択ストリングユニットＳＵを含むメモリセルアレイ１１を「選択メモリセルアレイ１１」と表記する。選択ストリングユニットＳＵを含まないメモリセルアレイ１１を「非選択メモリセルアレイ１１」と表記する。また、選択メモリセルアレイ１１に接続されたビット線ＢＬを「選択ビット線ＢＬ」と表記する。非選択メモリセルアレイ１１に接続されたビット線ＢＬを「非選択ビット線ＢＬ」と表記する。

図１４に示すように、時刻ｔ０～ｔ３の期間に、ワード線ＷＬ及びビット線ＢＬの立ち上げが実行される。すなわち、時刻ｔ０～ｔ３の期間に、ワード線ＷＬ及びビット線ＢＬが充電される。

時刻ｔ０において、ＢＬフックアップ回路ＢＬＨＵの信号ＢＬＳａには、“Ｈ”レベルの電圧として、電圧ＶＢＬＳが印加される。これにより、トランジスタＴＨＮ２はオン状態とされ、選択ビット線ＢＬａは、センス回路ＳＡと電気的に接続される。また、信号ＢＩＡＳｂには、“Ｈ”レベルの電圧として、電圧ＶＢＩＡＳが印加される。これにより、トランジスタＴＨＮ３はオン状態とされ、非選択ビット線ＢＬｂは、ノードＢＬＢＩＡＳと電気的に接続される。

時刻ｔ０～ｔ１の期間に、ソース線ドライバ２９は、ソース線ＳＬの電圧を電圧ＶＳＳから電圧ＶＳＲＣまで昇圧する。電圧ＶＳＲＣは、電圧ＶＳＳよりも高い電圧である。同様に、センスアンプ２６は、ビット線ＢＬａ及びＢＬｂの電圧を電圧ＶＳＳから電圧ＶＳＲＣまで昇圧する。

時刻ｔ１～ｔ２の期間に、センスアンプ２６は、選択ビット線ＢＬａの電圧を電圧ＶＢＬＲＤまで昇圧する。電圧ＶＢＬＲＤは、データ読み出し時に選択ビット線ＢＬに印加される電圧である。電圧ＶＢＬＲＤは、電圧ＶＳＲＣよりも高い電圧である。また、センスアンプ２６は、非選択ビット線ＢＬｂの電圧を電圧ＶＣＨまで昇圧する。電圧ＶＣＨは、電圧ＶＢＬＲＤよりも高い電圧である。

時刻ｔ０～ｔ２の期間に、ロウデコーダ２５は、選択ゲート線ＳＧＤａ及びＳＧＤｂの電圧を電圧ＶＳＳから電圧ＶＳＧＤｏｎまで昇圧する。電圧ＶＳＧＤｏｎは、電圧ＶＳＳよりも高い電圧である。電圧ＶＳＧＤｏｎが印加された選択トランジスタＳＴ１は、オン状態とされる。ロウデコーダ２５は、選択メモリセルアレイ１１ａの選択ゲート線ＳＧＳａの電圧を電圧ＶＳＳから電圧ＶＳＧＳｏｎまで昇圧する。電圧ＶＳＧＳｏｎは、電圧ＶＳＳよりも高い電圧である。電圧ＶＳＧＳｏｎが印加された選択トランジスタＳＴ２はオン状態とされる。電圧ＶＳＧＳｏｎは、電圧ＶＳＧＤｏｎと同じ電圧値であってもよいし、異なる電圧値であってもよい。ロウデコーダ２５は、非選択メモリセルアレイ１１ｂの選択ゲート線ＳＧＳｂの電圧を電圧ＶＳＳから電圧ＶＳＧＳｏｆｆまで昇圧する。電圧ＶＳＧＳｏｆｆは、電圧ＶＳＳよりも高く、電圧ＶＳＧＳｏｎよりも低い電圧である。電圧ＶＳＧＳｏｆｆが印加された選択トランジスタＳＴ２はオフ状態とされる。これにより、図１５に示すように、選択メモリセルアレイ１１ａの選択トランジスタＳＴ１及びＳＴ２はオン状態とされる。他方で、非選択メモリセルアレイ１１ｂの選択トランジスタＳＴ１はオン状態とされ、選択トランジスタＳＴ２はオフ状態とされる。選択メモリセルアレイ１１ａの各ＮＡＮＤストリングＮＳのチャネル電位は、電圧ＶＢＬＲＤまで昇圧される。また、非選択メモリセルアレイ１１ｂの各ＮＡＮＤストリングＮＳのチャネル電位は、電圧ＶＣＨまで昇圧される。非選択メモリセルアレイ１１ｂのＮＡＮＤストリングＮＳのチャネル電位は、選択メモリセルアレイ１１ａのＮＡＮＤストリングＮＳのチャネル電位よりも高い。

この状態において、ロウデコーダ２５は、ワード線ＷＬの電圧を電圧ＶＳＳから電圧ＶＲＥＡＤまで昇圧する。メモリセルトランジスタＭＣは、ゲートに電圧ＶＲＥＡＤを印加されると、記憶しているデータによらずにオン状態とされる。このとき、ワード線ＷＬの電圧は、非選択ビット線ＢＬｂから電圧ＶＣＨを印加された非選択メモリセルアレイ１１ｂのチャネルとの容量カップリングにより昇圧速度が上昇する。図１６に示すように、例えば、カップリング無しの場合、ワード線ＷＬを電圧ＶＲＥＡＤまで昇圧する期間は、時刻ｔ０～ｔ２’の期間ｔＲＰ２である。これに対し、カップリング有りの場合、ワード線ＷＬを電圧ＶＲＥＡＤまで昇圧する期間は、時刻ｔ０～ｔ２の期間ｔＲＰ１に短縮される。

図１４に示すように、時刻ｔ３～ｔ４の期間は、データの読み出し期間である。

時刻ｔ３において、ロウデコーダ２５は、選択メモリセルアレイ１１ａの非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤａ、及び非選択メモリセルアレイ１１ｂの選択ゲート線ＳＧＤｂに、電圧ＶＳＧＤｏｆｆを印加する。電圧ＶＳＧＤｏｆｆは、電圧ＶＳＳよりも高く、電圧ＶＳＧＤｏｎよりも低い電圧である。電圧ＶＳＧＤｏｆｆが印加された選択トランジスタＳＴ１はオフ状態とされる。これにより、選択メモリセルアレイ１１ａの非選択ストリングユニットＳＵの選択トランジスタＳＴ１、及び非選択メモリセルアレイ１１ｂの選択トランジスタＳＴ１は、オフ状態とされる。ロウデコーダ２５は、選択ワード線ＷＬに読み出し電圧ＶＣＧＲＶを印加する。電圧ＶＣＧＲＶは、電圧ＶＳＧＤｏｎよりも低い電圧である。電圧ＶＣＲＧＶは、メモリセルトランジスタＭＣの閾値電圧分布に基づく。例えば、読み出し対象のメモリセルトランジスタＭＣが、“１”データを記憶する場合（消去状態である場合）、メモリセルトランジスタＭＣは、オン状態とされる。また、読み出し対象のメモリセルトランジスタＭＣが、“０”データを記憶する場合（書き込み状態である場合）、メモリセルトランジスタＭＣは、オフ状態とされる。

時刻ｔ３～ｔ４の期間に、センスアンプ２６は、読み出し対象のセルユニットＣＵのデータを読み出す。

時刻ｔ４～ｔ５の期間に、ワード線ＷＬ及びビット線ＢＬの立ち下げが実行される。より具体的には、ロウデコーダ２５は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＳａ、及びＳＧＳｂに電圧ＶＳＳを印加する。ソース線ドライバ２９は、ソース線ＳＬに、電圧ＶＳＳを印加する。センスアンプ２６は、ビット線ＢＬａ及びＢＬｂに電圧ＶＳＳを印加する。また、センスアンプ２６は、ＢＬフックアップ回路ＢＬＨＵの信号ＢＬＳａ及びＢＩＡＳｂに、電圧ＶＳＳを印加する。これにより、トランジスタＴＨＮ２及びＴＨＮ３は、オフ状態とされる。

１．３ 書き込み動作
次に、書き込み動作について説明する。書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。

プログラム動作は、電荷蓄積層に電子を注入することにより閾値電圧を上昇させる（または、電荷蓄積層に電子をほとんど注入させないことで閾値電圧を維持させる）動作のことである。プログラム動作では、センスアンプユニットＳＡＵに記憶された書き込みデータに基づいて、メモリセルトランジスタＭＣは、プログラム対象またはプログラム禁止に設定される。書き込み目標のステートの閾値電圧に到達していないメモリセルトランジスタＭＣは、プログラム対象に設定される。また、書き込み目標のステートの閾値電圧に到達しているメモリセルトランジスタＭＣは、プログラム禁止に設定される。

プログラムベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＣの閾値電圧が目標とするターゲットレベル（書き込み目標のステート）に達したか否かを判定する動作である。以下、メモリセルトランジスタＭＣの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と表記し、ターゲットレベルまで達していない場合を、「ベリファイをフェイルした」と表記する。より具体的には、例えば、プログラムベリファイ動作において、読み出されたデータのフェイルビット数が予め設定された基準値以上である場合、「ベリファイをフェイルした」と判定される。そして、プログラム動作とプログラムベリファイ動作との組み合わせ（以下、「プログラムループ」と呼ぶ）を繰り返すことで、メモリセルトランジスタＭＣの閾値電圧がターゲットレベルまで上昇される。プログラムベリファイ動作のタイミングチャートは、図１４～図１６を用いて説明した読み出し動作のタイミングチャートと同じである。目標とするターゲットレベルに基づいて、読み出し電圧ＶＣＧＲＶが設定される。

１．３．１ プログラム動作のタイミングチャート
次に、図１７及び図１８を参照して、プログラム動作のタイミングチャートの一例について説明する。図１７は、プログラム動作における各配線及び信号の電圧を示すタイミングチャートである。図１８は、図１７の時刻ｔ０～ｔ１の期間におけるＮＡＮＤストリングＮＳの状態を示す図である。図１７の例は、メモリセルアレイ１１ａのいずれかのセルユニットＣＵにデータを書き込む場合を示している。なお、図１７の例は、書き込み動作においてワード線ＷＬ０、ＷＬ１、…と順に選択される場合のプログラム動作のタイミングチャートの一例を示している。換言すれば、図１７の例は、ソース線ＳＬ側のメモリセルトランジスタＭＣ０から順に書き込み動作が実行される場合のプログラム動作のタイミングチャートの一例を示している。例えば、図２に示すメモリセルアレイ１１の回路構成であれば、メモリセルトランジスタＭＣ０からメモリセルトランジスタＭＣ４に向かって順に書き込み動作が実行される。

図１７に示すように、時刻ｔ０～ｔ２の期間に、ワード線ＷＬ及びビット線ＢＬの立ち上げが実行される。すなわち、時刻ｔ０～ｔ２の期間に、ワード線ＷＬ及びビット線ＢＬが充電される。

時刻ｔ０において、ＢＬフックアップ回路ＢＬＨＵの信号ＢＬＳａには、“Ｈ”レベルの電圧として、電圧ＶＢＬＳが印加される。これにより、トランジスタＴＨＮ２はオン状態とされ、選択ビット線ＢＬａは、センス回路ＳＡと電気的に接続される。また、信号ＢＩＡＳｂには、“Ｈ”レベルの電圧として、電圧ＶＢＩＡＳが印加される。これにより、トランジスタＴＨＮ３はオン状態とされ、非選択ビット線ＢＬｂは、ノードＢＬＢＩＡＳと電気的に接続される。

時刻ｔ０～ｔ１の期間に、ソース線ドライバ２９は、ソース線ＳＬの電圧を電圧ＶＳＳから電圧ＶＳＲＣまで昇圧する。

選択メモリセルアレイ１１ａにおいて、ラッチ回路ＳＤＬに“０”データが記憶されている場合、センスアンプ２６は、“０”データに対応するビット線ＢＬａに、電圧ＶＳＳを印加する。他方で、選択メモリセルアレイ１１ａにおいて、ラッチ回路ＳＤＬに“１”データが記憶されている場合、センスアンプ２６は、“１”データに対応するビット線ＢＬａに、電圧ＶＢＬＰＧを印加する。電圧ＶＢＬＰＧは、電圧ＶＳＳよりも高い電圧である。電圧ＶＢＬＰＧの電圧値は、電圧ＶＣＨと同じ電圧値であってもよい。また、非選択メモリセルアレイ１１ｂにおいて、センスアンプ２６は、非選択ビット線ＢＬｂに電圧ＶＣＨを印加する。

ロウデコーダ２５は、選択ゲート線ＳＧＤａ及びＳＧＤｂの電圧を電圧ＶＳＳから電圧ＶＳＧＤｏｎまで昇圧する。また、ロウデコーダ２５は、選択ゲート線ＳＧＳａ及びＳＧＳｂの電圧を電圧ＶＳＳから電圧ＶＳＧＳｏｆｆまで昇圧する。これにより、図１８に示すように、メモリセルアレイ１１ａ及び１１ｂの選択トランジスタＳＴ１はオン状態とされる。他方で、メモリセルアレイ１１ａ及び１１ｂの選択トランジスタＳＴ２はオフ状態とされる。選択メモリセルアレイ１１ａの各ＮＡＮＤストリングＮＳのチャネルには、電圧ＶＢＬＰＧまたは電圧ＶＳＳが印加される。また、非選択メモリセルアレイ１１ｂの各ＮＡＮＤストリングＮＳのチャネル電位は、電圧ＶＣＨまで昇圧される。非選択メモリセルアレイ１１ｂのＮＡＮＤストリングＮＳのチャネル電位は、選択メモリセルアレイ１１ａのＮＡＮＤストリングＮＳのチャネル電位よりも高い。

この状態において、ロウデコーダ２５は、ワード線ＷＬの電圧を電圧ＶＳＳから電圧ＶＰＲＥまで昇圧する。電圧ＶＰＲＥは、電圧ＶＳＳよりも高い電圧である。メモリセルトランジスタＭＣは、ゲートに電圧ＶＰＲＥを印加されると、記憶しているデータによらずにオン状態とされる。このとき、読み出し動作と同様に、ワード線ＷＬの電圧は、非選択ビット線ＢＬｂから電圧ＶＣＨを印加された非選択メモリセルアレイ１１ｂのチャネルとの容量カップリングにより昇圧速度が上昇する。

図１７に示すように、時刻ｔ２～ｔ４の期間、メモリセルトランジスタＭＣにデータが書き込まれる。

時刻ｔ２において、ロウデコーダ２５は、選択ブロックＢＬＫの非選択ワード線ＷＬ及び選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、電圧ＶＰＲＥよりも高い電圧である。ロウデコーダ２５は、選択メモリセルアレイ１１ａにおいて、非選択ストリングユニットＳＵａに対応する選択ゲート線ＳＧＤａに、電圧ＶＳＧＤｏｆｆを印加する。また、ロウデコーダ２５は、非選択メモリセルアレイ１１ｂにおいて、選択ゲート線ＳＧＤｂに、電圧ＶＳＧＤｏｆｆを印加する。これにより、電圧ＶＳＧＤｏｆｆを印加された選択トランジスタＳＴ１は、オフ状態とされる。

時刻ｔ３において、ロウデコーダ２５は、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを印加する。選択ワード線ＷＬに電圧ＶＰＧＭが印加されると、選択ワード線ＷＬに接続され且つ“０”データ書き込みに対応するビット線ＢＬａに接続されたメモリセルトランジスタＭＣの閾値電圧が上昇する。また、選択ワード線ＷＬに接続され且つ“１”データ書き込み（プログラム禁止）のビット線ＢＬｂに接続されたメモリセルトランジスタＭＣの閾値電圧の上昇は、セルフブースト技術等によって抑制される。

時刻ｔ４～ｔ５の期間に、ワード線ＷＬ及びビット線ＢＬの立ち下げが実行される。より具体的には、ロウデコーダ２５は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＳａ、及びＳＧＳｂに電圧ＶＳＳを印加する。ソース線ドライバ２９は、ソース線ＳＬに、電圧ＶＳＳを印加する。センスアンプ２６は、ビット線ＢＬａ及びＢＬｂに電圧ＶＳＳを印加する。また、センスアンプ２６は、ＢＬフックアップ回路ＢＬＨＵの信号ＢＬＳａ及びＢＩＡＳｂに、電圧ＶＳＳを印加する。これにより、トランジスタＴＨＮ２及びＴＨＮ３は、オフ状態とされる。

１．４ 本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置は、処理能力を向上できる。本効果につき詳述する。

例えば、半導体記憶装置を高集積化するために、複数のメモリセルアレイ（アレイチップ）を積層する方法が知られている。この場合、ロウデコーダに接続されるワード線ＷＬの本数の増加を抑制するため、各メモリセルアレイのワード線ＷＬは、共有され得る。例えば、読み出し動作においてワード線ＷＬを充電する際、非選択ストリングユニットＳＵにおけるディスターブを抑制するため、選択トランジスタＳＴ１及びＳＴ２は、オン状態とされる。但し、非選択ストリングユニットＳＵの選択トランジスタＳＴ１及びＳＴ２がオン状態であると、ＮＡＮＤストリングＮＳのチャネル容量が、ワード線ＷＬ充電の容量負荷となる。このため、ワード線ＷＬの電圧の昇圧速度が遅くなる。また、ワード線ＷＬを充電するための消費電流が増加する。

これに対し、本実施形態に係る構成であれば、読み出し動作においてワード線ＷＬを充電する（立ち上げる）際、これにより、非選択メモリセルアレイ１１のＮＡＮＤストリングＮＳのチャネル電位を、選択メモリセルアレイ１１のＮＡＮＤストリングＮＳのチャネル電位より高くできる。具体的には、非選択メモリセルアレイ１１の選択トランジスタＳＴ１をオン状態にし、選択トランジスタＳＴ２をオフ状態にできる。この状態において、非選択ビット線ＢＬに、選択ビット線ＢＬより高い電圧ＶＣＨを印加することができる。これにより、非選択メモリセルアレイのＮＡＮＤストリングＮＳのチャネル電位を電圧ＶＣＨまで上昇させることができる。非選択メモリセルアレイ１１のＮＡＮＤストリングＮＳのチャネルとワード線ＷＬとの容量カップリングにより、ワード線ＷＬの電圧の昇圧速度を上昇させることができる。この結果、ワード線ＷＬの充電期間を短縮できる。よって、半導体記憶装置の処理能力を向上できる。

更に、本実施形態に係る構成であれば、非選択メモリセルアレイ１１のＮＡＮＤストリングＮＳのチャネルとワード線ＷＬとの容量カップリングにより、ワード線ＷＬの昇圧をアシストすることにより、ワード線ＷＬを充電する際の消費電流を低減できる。よって、半導体記憶装置の消費電力を低減できる。

更に、本実施形態に係る構成であれば、プログラム動作においてワード線ＷＬを充電する（立ち上げる）際、読み出し動作と同様に、非選択メモリセルアレイ１１のチャネルとワード線ＷＬとの容量カップリングにより、ワード線ＷＬの電圧の昇圧速度を上昇させることができる。

２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なる半導体記憶装置１の構成、並びに読み出し動作及び書き込み動作について説明する。以下、第１実施形態と異なる点を中心に説明する。

２．１ 構成
２．１．１ 半導体記憶装置の全体構成
まず、図１９を参照して、半導体記憶装置１の全体構成の一例について説明する。図１９は、半導体記憶装置１の全体構成を示すブロック図である。なお、図１９では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。

図１９に示すように、本実施形態では、メモリセルアレイ１１ａのソース線ＳＬａと、メモリセルアレイ１１ｂのソース線ＳＬｂとは、それぞれ独立して、ソース線ドライバ２９に接続される。他の構成は、第１実施形態と同様である。

２．１．２ メモリセルアレイの回路構成
次に、図２０及び図２１を参照して、メモリセルアレイ１１の回路構成の一例について説明する。図２０は、メモリセルアレイ１１の回路構成を示す平面図である。図２１は、メモリセルアレイ１１の回路構成を示す斜視図である。なお、図２０及び図２１の例は、ブロックＢＬＫ０の回路構成を示しているが、他のブロックＢＬＫも同様である。

図２０及び図２１に示すように、メモリセルアレイ１１ａ（アレイチップ１０ａ）の複数のブロックＢＬＫの複数のストリングユニットＳＵは、１つのソース線ＳＬａに共通に接続される。すなわち、メモリセルアレイ１１ａ内の複数の選択トランジスタＳＴ２のソースは、１つのソース線ＳＬａに共通に接続される。同様に、メモリセルアレイ１１ｂ（アレイチップ１０ｂ）の複数のブロックＢＬＫの複数のストリングユニットＳＵは、１つのソース線ＳＬｂに共通に接続される。すなわち、メモリセルアレイ１１ｂ内の複数の選択トランジスタＳＴ２のソースは、１つのソース線ＳＬｂに共通に接続される。

２．１．３ チップの配置
次に、図２２を参照して、各チップの配置の一例について説明する。図２２は、アレイチップ１０ａ及び１０ｂ並びに回路チップ２０の配置を示す断面図である。なお、図２２の例では、説明を簡略化するため、各々１つのワード線ＷＬ、選択ゲート線ＳＧＤａ及びＳＧＤｂ、選択ゲート線ＳＧＳａ及びＳＧＳｂ、ビット線ＢＬａ及びＢＬｂ、並びにソース線ＳＬａ及びＳＬｂが示されている。

図２２に示すように、ソース線ＳＬａは、メモリセルアレイ１１ａに接続され、メモリセルアレイ１１ｂには接続されない。ソース線ＳＬｂは、メモリセルアレイ１１ｂに接続され、メモリセルアレイ１１ａには接続されない。

２．２ 読み出し動作のタイミングチャート
次に図２３及び図２４を参照して、読み出し動作のタイミングチャートの一例について説明する。図２３は、読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。図２３の例は、メモリセルアレイ１１ａのいずれかのセルユニットＣＵのデータを読み出す場合を示している。図２４は、図２３の時刻ｔ１～ｔ２の期間におけるＮＡＮＤストリングＮＳの状態を示す図である。以下、選択メモリセルアレイ１１に接続されたソース線ＳＬを「選択ソース線ＳＬ」と表記する。非選択メモリセルアレイ１１に接続されたソース線ＳＬを「非選択ソース線ＳＬ」と表記する。

図２３に示すように、時刻ｔ０～ｔ３の期間に、ワード線ＷＬ及びビット線ＢＬの立ち上げが実行される。すなわち、時刻ｔ０～ｔ３の期間に、ワード線ＷＬ及びビット線ＢＬが充電される。

時刻ｔ０において、ＢＬフックアップ回路ＢＬＨＵの信号ＢＬＳａには、“Ｈ”レベルの電圧として、電圧ＶＢＬＳが印加される。これにより、トランジスタＴＨＮ２はオン状態とされ、選択ビット線ＢＬａは、センス回路ＳＡと電気的に接続される。

時刻ｔ０～ｔ１の期間に、ソース線ドライバ２９は、ソース線ＳＬａ及びＳＬｂの電圧を電圧ＶＳＳから電圧ＶＳＲＣまで昇圧する。センスアンプ２６は、選択ビット線ＢＬａの電圧を電圧ＶＳＳから電圧ＶＳＲＣまで昇圧する。

時刻ｔ１～ｔ２の期間に、ソース線ドライバ２９は、非選択ソース線ＳＬｂの電圧を電圧ＶＣＨまで昇圧する。センスアンプ２６は、選択ビット線ＢＬａの電圧を電圧ＶＢＬＲＤまで昇圧する。

時刻ｔ０～ｔ２の期間に、ロウデコーダ２５は、選択ゲート線ＳＧＤａ及びＳＧＤｂの電圧を電圧ＶＳＳから電圧ＶＳＧＤｏｆｆまで昇圧する。また、ロウデコーダ２５は、選択ゲート線ＳＧＳａ及びＳＧＳｂの電圧を電圧ＶＳＳから電圧ＶＳＧＳｏｎまで昇圧する。これにより、図２４に示すように、メモリセルアレイ１１ａ及び１１ｂの選択トランジスタＳＴ１は、オフ状態とされる。メモリセルアレイ１１ａ及び１１ｂの選択トランジスタＳＴ２は、オン状態とされる。選択メモリセルアレイ１１ａの各ＮＡＮＤストリングＮＳのチャネル電位は、電圧ＶＳＲＣまで昇圧される。また、非選択メモリセルアレイ１１ｂの各ＮＡＮＤストリングＮＳのチャネル電位は、電圧ＶＣＨまで昇圧される。

この状態において、ロウデコーダ２５は、ワード線ＷＬの電圧を電圧ＶＳＳから電圧ＶＲＥＡＤまで昇圧する。このとき、ワード線ＷＬの電圧は、非選択ソース線ＳＬｂから電圧ＶＣＨを印加された非選択メモリセルアレイ１１ｂのチャネルとの容量カップリングにより昇圧速度が上昇する。

図２３に示すように、時刻ｔ３～ｔ４の期間は、データの読み出し期間である。

時刻ｔ３において、ロウデコーダ２５は、選択メモリセルアレイ１１ａの選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤａに、電圧ＶＳＧＤｏｎを印加する。これにより、選択メモリセルアレイ１１ａの選択ストリングユニットＳＵの選択トランジスタＳＴ１は、オン状態とされる。ロウデコーダ２５は、選択ゲート線ＳＧＳｂに電圧ＶＳＧＳｏｆｆを印加する。これにより、非選択メモリセルアレイ１１ｂの選択トランジスタＳＴ２は、オフ状態とされる。また、ロウデコーダ２５は、選択ワード線ＷＬに読み出し電圧ＶＣＧＲＶを印加する。

時刻ｔ３～ｔ４の期間に、センスアンプ２６は、読み出し対象のセルユニットＣＵのデータを読み出す。

時刻ｔ４～ｔ５の期間に、ワード線ＷＬ及びビット線ＢＬの立ち下げが実行される。より具体的には、ロウデコーダ２５は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＳａ、及びＳＧＳｂに電圧ＶＳＳを印加する。ソース線ドライバ２９は、ソース線ＳＬａ及びＳＬｂに、電圧ＶＳＳを印加する。センスアンプ２６は、ビット線ＢＬａ及びＢＬｂに電圧ＶＳＳを印加する。また、センスアンプ２６は、ＢＬフックアップ回路ＢＬＨＵの信号ＢＬＳａに、電圧ＶＳＳを印加する。これにより、トランジスタＴＨＮ２は、オフ状態とされる。

２．３ プログラム動作のタイミングチャート
次に、図２５及び図２６を参照して、プログラム動作のタイミングチャートの一例について説明する。図２５は、プログラム動作における各配線及び信号の電圧を示すタイミングチャートである。図２６は、図２５の時刻ｔ０～ｔ１の期間におけるＮＡＮＤストリングＮＳの状態を示す図である。図２５の例は、メモリセルアレイ１１ａのいずれかのセルユニットＣＵにデータを書き込む場合を示している。図２５の例は、ビット線ＢＬ側のメモリセルトランジスタＭＣから順に書き込み動作が実行される場合のプログラム動作のタイミングチャートの一例を示している。例えば、図２０に示すメモリセルアレイの回路構成であれば、メモリセルトランジスタＭＣ４からメモリセルトランジスタＭＣ０に向かって順に書き込み動作が実行される。

図２５に示すように、時刻ｔ０～ｔ２の期間に、ワード線ＷＬ及びビット線ＢＬの立ち上げが実行される。すなわち、時刻ｔ０～ｔ２の期間に、ワード線ＷＬ及びビット線ＢＬが充電される。

時刻ｔ０において、ＢＬフックアップ回路ＢＬＨＵの信号ＢＬＳａには、“Ｈ”レベルの電圧として、電圧ＶＢＬＳが印加される。これにより、トランジスタＴＨＮ２はオン状態とされ、選択ビット線ＢＬａは、センス回路ＳＡと電気的に接続される。また、信号ＢＩＡＳｂには、“Ｈ”レベルの電圧として、電圧ＶＢＩＡＳが印加される。これにより、トランジスタＴＨＮ３はオン状態とされ、非選択ビット線ＢＬｂは、ノードＢＬＢＩＡＳと電気的に接続される。

時刻ｔ０～ｔ１の期間に、ソース線ドライバ２９は、選択ソース線ＳＬａの電圧を電圧ＶＳＳから電圧ＶＳＲＣまで昇圧する。また、ソース線ドライバ２９は、非選択ソース線ＳＬｂの電圧を電圧ＶＳＳから電圧ＶＣＨまで昇圧する。

選択メモリセルアレイ１１ａにおいて、ラッチ回路ＳＤＬに“０”データが記憶されている場合、センスアンプ２６は、“０”データに対応するビット線ＢＬａに、電圧ＶＳＳを印加する。他方で、選択メモリセルアレイ１１ａにおいて、ラッチ回路ＳＤＬに“１”データが記憶されている場合、センスアンプ２６は、“１”データに対応するビット線ＢＬａに、電圧ＶＢＬＰＧを印加する。

ロウデコーダ２５は、選択ゲート線ＳＧＤａ及びＳＧＤｂの電圧を電圧ＶＳＳから電圧ＶＳＧＤｏｆｆまで昇圧する。また、ロウデコーダ２５は、選択ゲート線ＳＧＳａ及びＳＧＳｂの電圧を電圧ＶＳＳから電圧ＶＳＧＳｏｎまで昇圧する。これにより、図２６に示すように、メモリセルアレイ１１ａ及び１１ｂの選択トランジスタＳＴ１はオフ状態とされる。メモリセルアレイ１１ａ及び１１ｂの選択トランジスタＳＴ２はオン状態とされる。選択メモリセルアレイ１１ａの各ＮＡＮＤストリングＮＳのチャネル電位は、電圧ＶＳＲＣまで昇圧される。非選択メモリセルアレイ１１ｂの各ＮＡＮＤストリングＮＳのチャネル電位は、電圧ＶＣＨまで昇圧される。

この状態において、ロウデコーダ２５は、ワード線ＷＬの電圧を電圧ＶＳＳから電圧ＶＰＲＥまで昇圧する。このとき、ワード線ＷＬの電圧は、非選択ソース線ＳＬｂから電圧ＶＣＨを印加された非選択メモリセルアレイ１１ｂのチャネルとの容量カップリングにより昇圧速度が上昇する。

図２５に示すように、時刻ｔ２～ｔ４の期間、メモリセルトランジスタＭＣにデータが書き込まれる。

時刻ｔ２において、ロウデコーダ２５は、選択ブロックＢＬＫの非選択ワード線ＷＬ及び選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。ロウデコーダ２５は、選択メモリセルアレイ１１ａにおいて、選択ストリングユニットＳＵａに対応する選択ゲート線ＳＧＤａに、電圧ＶＳＧＤｏｎを印加する。これにより、電圧ＶＳＧＤｏｎを印加された選択トランジスタＳＴ１は、オフ状態とされる。また、ロウデコーダ２５は、選択ゲート線ＳＧＳａ及びＳＧＳｂに、電圧ＶＳＧＳｏｆｆを印加する。これにより、メモリセルアレイ１１ａ及び１１ｂの選択トランジスタＳＴ２は、オフ状態とされる。

時刻ｔ３において、ロウデコーダ２５は、選択ワード線ＷＬに電圧ＶＰＧＭを印加する。

時刻ｔ４～ｔ５の期間に、ワード線ＷＬ及びビット線ＢＬの立ち下げが実行される。より具体的には、ロウデコーダ２５は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＳａ、及びＳＧＳｂに電圧ＶＳＳを印加する。ソース線ドライバ２９は、ソース線ＳＬに、電圧ＶＳＳを印加する。センスアンプ２６は、ビット線ＢＬａ及びＢＬｂに電圧ＶＳＳを印加する。また、センスアンプ２６は、ＢＬフックアップ回路ＢＬＨＵの信号ＢＬＳａに、電圧ＶＳＳを印加する。これにより、トランジスタＴＨＮ２は、オフ状態とされる。

２．４ 本実施形態に係る効果
本実施形態に係る構成であれば、メモリセルアレイ１１ａとメモリセルアレイ１１ｂとは、異なるソース線ＳＬに接続される。このため、読み出し動作及び書き込み動作においてワード線ＷＬを充電する（立ち上げる）際、非選択ソース線ＳＬに電圧ＶＣＨを印加することができる。これにより、非選択メモリセルアレイのＮＡＮＤストリングＮＳのチャネル電位を電圧ＶＣＨまで上昇させることができる。非選択メモリセルアレイ１１のＮＡＮＤストリングＮＳのチャネルとワード線ＷＬとの容量カップリングにより、ワード線ＷＬの電圧の昇圧速度を上昇させることができる。よって、第１実施形態と同様の効果が得られる。

２．５ 変形例
次に、第２実施形態の２つの変形例について説明する。以下、第２実施形態と異なる点を中心に説明する。

２．５．１ 第１変形例
まず、図２７及び図２８を参照して、第１変形例について説明する。第１変形例では、読み出し動作において、非選択ビット線ＢＬ及び非選択ソース線ＳＬの電圧に基づいて、非選択メモリセルアレイ１１のチャネルとの容量カップリングによりワード線ＷＬの昇圧速度を上昇させる場合について説明する。図２７は、読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。図２８は、図２７の時刻ｔ１～ｔ２の期間におけるＮＡＮＤストリングＮＳの状態を示す図である。図２７の例は、メモリセルアレイ１１ａのいずれかのセルユニットＣＵのデータを読み出す場合を示している。

図２７に示すように、時刻ｔ０～ｔ３の期間に、ワード線ＷＬ及びビット線ＢＬの立ち上げが実行される。すなわち、時刻ｔ０～ｔ３の期間に、ワード線ＷＬ及びビット線ＢＬが充電される。

時刻ｔ０において、ＢＬフックアップ回路ＢＬＨＵの信号ＢＬＳａには、“Ｈ”レベルの電圧として、電圧ＶＢＬＳが印加される。これにより、トランジスタＴＨＮ２はオン状態とされ、選択ビット線ＢＬａは、センス回路ＳＡと電気的に接続される。また、信号ＢＩＡＳｂには、“Ｈ”レベルの電圧として、電圧ＶＢＩＡＳが印加される。これにより、トランジスタＴＨＮ３はオン状態とされ、非選択ビット線ＢＬｂは、ノードＢＬＢＩＡＳと電気的に接続される。

時刻ｔ０～ｔ１の期間に、ソース線ドライバ２９は、ソース線ＳＬａ及びＳＬｂの電圧を電圧ＶＳＳから電圧ＶＳＲＣまで昇圧する。センスアンプ２６は、ビット線ＢＬａ及びＢＬｂの電圧を電圧ＶＳＳから電圧ＶＳＲＣまで昇圧する。

時刻ｔ１～ｔ２の期間に、ソース線ドライバ２９は、非選択ソース線ＳＬｂの電圧を電圧ＶＣＨまで昇圧する。センスアンプ２６は、選択ビット線ＢＬａの電圧を電圧ＶＢＬＲＤまで昇圧する。また、センスアンプ２６は、非選択ビット線ＢＬｂの電圧を電圧ＶＣＨまで昇圧する。

時刻ｔ０～ｔ２の期間に、ロウデコーダ２５は、選択ゲート線ＳＧＤａ及びＳＧＤｂの電圧を電圧ＶＳＳから電圧ＶＳＧＤｏｎまで昇圧する。また、ロウデコーダ２５は、選択ゲート線ＳＧＳａ及びＳＧＳｂの電圧を電圧ＶＳＳから電圧ＶＳＧＳｏｎまで昇圧する。これにより、図２８に示すように、メモリセルアレイ１１ａ及び１１ｂの選択トランジスタＳＴ１は、オン状態とされる。メモリセルアレイ１１ａ及び１１ｂの選択トランジスタＳＴ２は、オン状態とされる。選択メモリセルアレイ１１ａの各ＮＡＮＤストリングＮＳのチャネル電位は、電圧ＶＢＬＲＤまで昇圧される。また、非選択メモリセルアレイ１１ｂの各ＮＡＮＤストリングＮＳのチャネル電位は、非選択ビット線ＢＬｂ及び非選択ソース線ＳＬｂから印加された電圧ＶＣＨまで昇圧される。

この状態において、ロウデコーダ２５は、ワード線ＷＬの電圧を電圧ＶＳＳから電圧ＶＲＥＡＤまで昇圧する。このとき、ワード線ＷＬの電圧は、非選択ビット線ＢＬｂ及び非選択ソース線ＳＬｂから電圧ＶＣＨを印加された非選択メモリセルアレイ１１ｂのチャネルとの容量カップリングにより昇圧速度が上昇する。

図２７に示すように、時刻ｔ３～ｔ４の期間は、データの読み出し期間である。

時刻ｔ３において、ロウデコーダ２５は、選択メモリセルアレイ１１ａの非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤａ、及び非選択メモリセルアレイ１１ｂの選択ゲート線ＳＧＤｂに、電圧ＶＳＧＤｏｆｆを印加する。これにより、選択メモリセルアレイ１１ａの非選択ストリングユニットＳＵの選択トランジスタＳＴ１は、オフ状態とされる。これにより、選択メモリセルアレイ１１ａの非選択ストリングユニットＳＵの選択トランジスタＳＴ１、及び非選択メモリセルアレイ１１ｂの選択トランジスタＳＴ１は、オフ状態とされる。ロウデコーダ２５は、選択ゲート線ＳＧＳｂに電圧ＶＳＧＳｏｆｆを印加する。これにより、非選択メモリセルアレイ１１ｂの選択トランジスタＳＴ２は、オフ状態とされる。また、ロウデコーダ２５は、選択ワード線ＷＬに読み出し電圧ＶＣＧＲＶを印加する。

時刻ｔ３～ｔ４の期間に、センスアンプ２６は、読み出し対象のセルユニットＣＵのデータを読み出す。

時刻ｔ４～ｔ５の期間に、ワード線ＷＬ及びビット線ＢＬの立ち下げが実行される。より具体的には、ロウデコーダ２５は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＳａ、及びＳＧＳｂに電圧ＶＳＳを印加する。ソース線ドライバ２９は、ソース線ＳＬａ及びＳＬｂに、電圧ＶＳＳを印加する。センスアンプ２６は、ビット線ＢＬａ及びＢＬｂに電圧ＶＳＳを印加する。また、センスアンプ２６は、ＢＬフックアップ回路ＢＬＨＵの信号ＢＬＳａ及びＢＩＡＳｂに、電圧ＶＳＳを印加する。これにより、トランジスタＴＨＮ２及びＴＨＮ３は、オフ状態とされる。

２．５．２ 第２変形例
次に、図２９を参照して、第２変形例について説明する。第２変形例では、書き込み動作において、第１実施形態と同様に、ソース線ＳＬ側のメモリセルトランジスタＭＣ０から順に書き込み動作が実行される場合について説明する。図２９は、プログラム動作における各配線及び信号の電圧を示すタイミングチャートである。図２９の例は、メモリセルアレイ１１ａのいずれかのセルユニットＣＵにデータを書き込む場合を示している。

図２９に示すように、時刻ｔ０～ｔ１の期間に、ソース線ドライバ２９は、選択ソース線ＳＬａの電圧を電圧ＶＳＳから電圧ＶＳＲＣまで昇圧する。また、ソース線ドライバ２９は、非選択ソース線ＳＬｂの電圧を電圧ＶＳＳから電圧ＶＣＨまで昇圧する。その他の配線及び信号線の電圧は、第１実施形態の図１７と同様である。なお、ソース線ドライバ２９は、非選択ソース線ＳＬｂに電圧ＶＳＲＣを印加してもよい。

２．５．３ 第１変形例及び第２変形例に係る効果
第１変形例及び第２変形例に係る構成であれば、第２実施形態と同様の効果が得られる。

３．その他
上記実施形態に係る半導体記憶装置は、第１選択トランジスタ（ＳＴ１）と第１メモリセル（ＭＣ０）と第２選択トランジスタ（ＳＴ２）とが直列に接続された第１ストリング（ＮＳ）と、第３選択トランジスタ（ＳＴ１）と第２メモリセル（ＭＣ０）と第４選択トランジスタ（ＳＴ２）とが直列に接続された第２ストリング（ＮＳ）と、第１メモリセルのゲート及び第２メモリセルのゲートに共通に接続されたワード線（ＷＬ）と、第１選択トランジスタのゲートに接続された第１選択ゲート線（ＳＧＤａ）と、第２選択トランジスタのゲートに接続された第２選択ゲート線（ＳＧＳａ）と、第３選択トランジスタのゲートに接続された第３選択ゲート線（ＳＧＤｂ）と、第４選択トランジスタのゲートに接続された第４選択ゲート線（ＳＧＳｂ）と、第１選択トランジスタに接続された第１ビット線（ＢＬａ）と、第３選択トランジスタに接続された第２ビット線（ＢＬｂ）と、を含む。第１メモリセルの読み出し動作又はベリファイ動作において、ワード線の電圧の第１電圧（ＶＲＥＡＤ）への立ち上げの際に、第１ビット線に第２電圧（ＶＢＬＲＤ）が印加され、第２ビット線に第２電圧より高い第３電圧（ＶＣＨ）が印加される。

上記実施形態を適用することにより、消費電流の増加を抑制できる半導体記憶装置を提供できる。

更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

実施形態は例示であり、発明の範囲はそれらに限定されない。

１…半導体記憶装置、１０、１０ａ、１０ｂ…アレイチップ、１１、１１ａ、１１ｂ…メモリセルアレイ、２０…回路チップ、２１…アドレスレジスタ、２２…コマンドレジスタ、２３…シーケンサ、２４…ロウドライバ、２５…ロウデコーダ、２６…センスアンプ、２７…データレジスタ、２８…カラムデコーダ、２９…ソース線ドライバ、１０１、１０５、１０７、１１０、１１５、１１７、２０１、２０２、２０９…絶縁層、１０２、１０４、１１１、１１３、１２８、２０５、２０７…配線層、１０３、１２３…半導体層、１０６、１０８、１０９、１１２、１１４、１１６、１１８、１２６、１２７、２０４、２０６、２０８、２１０…導電体、１２０…ブロック絶縁膜、１２１…電荷蓄積層、１２２…トンネル絶縁膜、１２４…コア層、１２５…キャップ層、２００…半導体基板、２０３…ゲート電極、ＢＬＫ、ＢＬＫ０～ＢＬＫ３…ブロック、ＢＬ、ＢＬａ、ＢＬａ０～ＢＬａＮ、ＢＬｂ、ＢＬｂ０～ＢＬｂＮ…ビット線、ＣＰ１～ＣＰ６…コンタクトプラグ、ＭＣ、ＭＣ０～ＭＣ４…メモリセルトランジスタ、ＳＧＤ、ＳＧＤａ、ＳＧＤａ０、ＳＧＤａ１、ＳＧＤｂ、ＳＧＤｂ２、ＳＧＤｂ３…選択ゲート線、ＳＴ１、ＳＴ２…選択トランジスタ、ＳＵ、ＳＵ０～ＳＵ３…ストリングユニット、ＴＨＮ１～ＴＨＮ４…高耐圧ｎチャネルＭＯＳトランジスタ、ＴＮ１～ＴＮ１１、ＴＮ２１～ＴＮ２４、ＴＮ３１～ＴＮ３４、ＴＮ４１、ＴＮ４２…低耐圧ｎチャネルＭＯＳトランジスタ、ＴＰ１、ＴＰ２１～ＴＰ２４、ＴＰ３１～ＴＰ３４…低耐圧ｐチャネルＭＯＳトランジスタ、ＷＬ、ＷＬ０～ＷＬ４…ワード線

Claims (19)

1. 第１選択トランジスタと第１メモリセルと第２選択トランジスタとが直列に接続された第１ストリングと、
   第３選択トランジスタと第２メモリセルと第４選択トランジスタとが直列に接続された第２ストリングと、
   前記第１メモリセルのゲート及び前記第２メモリセルのゲートに共通に接続されたワード線と、
   前記第１選択トランジスタのゲートに接続された第１選択ゲート線と、
   前記第２選択トランジスタのゲートに接続された第２選択ゲート線と、
   前記第３選択トランジスタのゲートに接続された第３選択ゲート線と、
   前記第４選択トランジスタのゲートに接続された第４選択ゲート線と、
   前記第１選択トランジスタに接続された第１ビット線と、
   前記第３選択トランジスタに接続された第２ビット線と
   を備え、
   前記第１メモリセルの読み出し動作又はベリファイ動作において、前記ワード線の電圧の第１電圧への立ち上げの際に、前記第１ビット線に第２電圧が印加され、前記第２ビット線に前記第２電圧より高い第３電圧が印加される、
   半導体記憶装置。
2. 前記第１メモリセルの前記読み出し動作又は前記ベリファイ動作において、前記ワード線の電圧の前記第１電圧への前記立ち上げの際に、前記第１選択トランジスタ、前記第２選択トランジスタ、及び前記第３選択トランジスタはオン状態とされ、前記第４選択トランジスタはオフ状態とされ、
   前記ワード線の電圧の前記第１電圧への前記立ち上げの後、前記第１メモリセルからのデータの読み出しの際に、前記第３選択トランジスタはオフ状態とされる、
   請求項１に記載の半導体記憶装置。
3. 前記第１メモリセルの前記読み出し動作又は前記ベリファイ動作において、前記ワード線の電圧の前記第１電圧への前記立ち上げの後、前記第１メモリセルからのデータの読み出しの際に、前記ワード線に前記第１電圧よりも低い読み出し電圧が印加される、
   請求項１に記載の半導体記憶装置。
4. 前記ワード線、前記第１選択ゲート線、前記第２選択ゲート線、前記第３選択ゲート線、及び前記第４選択ゲート線がそれぞれ接続されたロウデコーダと、
   前記第１ビット線及び前記第２ビット線がそれぞれ接続されたセンスアンプと
   を更に備える、
   請求項１に記載の半導体記憶装置。
5. 書き込み動作は、プログラム動作とプログラムベリファイ動作とを交互に繰り返すプログラムループを含み、
   前記第１メモリセルの前記プログラム動作において、前記ワード線の電圧の第４電圧への立ち上げの際に、前記第１ビット線に第５電圧が印加され、前記第２ビット線に前記第５電圧よりも高い第６電圧が印加される、
   請求項１に記載の半導体記憶装置。
6. 前記第１メモリセルの前記プログラム動作において、前記ワード線の電圧の前記第４電圧への前記立ち上げの際に、前記第１選択トランジスタ及び前記第３選択トランジスタはオン状態とされ、前記第２選択トランジスタ及び前記第４選択トランジスタはオフ状態とされる、
   請求項５に記載の半導体記憶装置。
7. 前記第１メモリセルの前記プログラム動作において、前記ワード線の電圧の前記第４電圧への前記立ち上げの後、前記ワード線に前記第４電圧よりも高いプログラム電圧が印加される、
   請求項６に記載の半導体記憶装置。
8. 前記第１メモリセルの前記プログラム動作において、前記ワード線に前記プログラム電圧が印加されている期間、前記第３選択トランジスタは、オフ状態とされる、
   請求項７に記載の半導体記憶装置。
9. 第１選択トランジスタと第１メモリセルと第２選択トランジスタとが直列に接続された第１ストリングと、
   第３選択トランジスタと第２メモリセルと第４選択トランジスタとが直列に接続された第２ストリングと、
   前記第１メモリセルのゲート及び前記第２メモリセルのゲートに共通に接続されたワード線と、
   前記第１選択トランジスタのゲートに接続された第１選択ゲート線と、
   前記第２選択トランジスタのゲートに接続された第２選択ゲート線と、
   前記第３選択トランジスタのゲートに接続された第３選択ゲート線と、
   前記第４選択トランジスタのゲートに接続された第４選択ゲート線と、
   前記第１選択トランジスタに接続された第１ビット線と、
   前記第３選択トランジスタに接続された第２ビット線と、
   前記第２選択トランジスタに接続された第１ソース線と、
   前記第４選択トランジスタに接続された第２ソース線と
   を備え、
   前記第１メモリセルの読み出し動作又はベリファイ動作において、前記ワード線の電圧の第１電圧への立ち上げの際に、前記第１ソース線に第２電圧が印加され、前記第２ソース線に前記第２電圧より高い第３電圧が印加される、
   半導体記憶装置。
10. 前記第１メモリセルの前記読み出し動作又は前記ベリファイ動作において、前記ワード線の電圧の前記第１電圧への前記立ち上げの際に、前記第１選択トランジスタ及び前記第３選択トランジスタはオフ状態とされ、前記第２選択トランジスタ及び前記第４選択トランジスタはオン状態とされ、
    前記ワード線の電圧の前記第１電圧への前記立ち上げの後、前記第１メモリセルからのデータの読み出しの際に、前記第１選択トランジスタはオン状態とされ、前記第４選択トランジスタはオフ状態とされる、
    請求項９に記載の半導体記憶装置。
11. 前記第１メモリセルの前記読み出し動作又は前記ベリファイ動作において、前記ワード線の電圧の前記第１電圧への前記立ち上げの後、前記第１メモリセルからのデータの読み出しの際に、前記ワード線に前記第１電圧よりも低い読み出し電圧が印加される、
    請求項９に記載の半導体記憶装置。
12. 前記ワード線、前記第１選択ゲート線、前記第２選択ゲート線、前記第３選択ゲート線、及び前記第４選択ゲート線がそれぞれ接続されたロウデコーダと、
    前記第１ビット線及び前記第２ビット線がそれぞれ接続されたセンスアンプと、
    前記第１ソース線及び前記第２ソース線がそれぞれ接続されたソース線ドライバと
    を更に備える、
    請求項９に記載の半導体記憶装置。
13. 書き込み動作は、プログラム動作とプログラムベリファイ動作とを交互に繰り返すプログラムループを含み、
    前記第１メモリセルの前記プログラム動作において、前記ワード線の電圧の第４電圧への立ち上げの際に、前記第１ソース線に第５電圧が印加され、前記第２ソース線に前記第５電圧よりも高い第６電圧が印加される、
    請求項９に記載の半導体記憶装置。
14. 前記第１メモリセルの前記プログラム動作において、前記ワード線の電圧の前記第４電圧への前記立ち上げの後、前記ワード線に前記第４電圧よりも高いプログラム電圧が印加される、
    請求項１３に記載の半導体記憶装置。
15. 前記ワード線に前記プログラム電圧が印加されている期間、前記第２選択トランジスタ及び前記第４選択トランジスタは、オフ状態とされる、
    請求項１４に記載の半導体記憶装置。
16. 前記第１メモリセルの前記読み出し動作又は前記ベリファイ動作において、前記ワード線の電圧の前記第１電圧への前記立ち上げの際に、前記第１ビット線に第７電圧が印加され、前記第２ビット線に前記第７電圧より高い第８電圧が印加される、
    請求項９に記載の半導体記憶装置。
17. 前記第１メモリセルの前記読み出し動作又は前記ベリファイ動作において、前記ワード線の電圧の前記第１電圧への前記立ち上げの際に、前記第１選択トランジスタ、前記第２選択トランジスタ、前記第３選択トランジスタ、及び前記第４選択トランジスタはオン状態とされ、
    前記ワード線の電圧の前記第１電圧への前記立ち上げの後、前記第１メモリセルからのデータの読み出しの際に、前記第２選択トランジスタ及び前記第４選択トランジスタはオフ状態とされる、
    請求項１６に記載の半導体記憶装置。
18. 前記第１メモリセルの前記読み出し動作又は前記ベリファイ動作において、前記ワード線の電圧の前記第１電圧への前記立ち上げの後、前記第１メモリセルからのデータの読み出しの際に、前記ワード線に前記第１電圧よりも低い読み出し電圧が印加される、
    請求項１６に記載の半導体記憶装置。
19. 前記ロウデコーダ及び前記センスアンプを含む回路チップと、
    前記第１ストリングを含む第１アレイチップと、
    前記第２ストリングを含む第２アレイチップと
    を更に備え、
    前記第１アレイチップの第１面に前記回路チップは貼り合わせられ、前記第１アレイチップの前記第１面と向かい合う第２面に前記第２アレイチップは貼り合わせられる、
    請求項４または１２に記載の半導体記憶装置。