JP2024080660A - 半導体パッケージング用基板、半導体パッケージ、及び半導体パッケージング用基板の製造方法 - Google Patents

Abstract

【課題】半導体パッケージの厚さを実質的に増加させないながらも、熱安定性が確保された半導体パッケージング用基板、半導体パッケージ及び半導体パッケージング用基板の製造方法を提供する。【解決手段】半導体パッケージング用基板は、一面１１０、一面に対向する他面１４０、一面がリセスされた表面１２０及び一面とリセスされた表面とを連結する側壁１３０を含む基板１００と、リセスされた表面及び他面を貫通する複数の第１ビア１２１とを含み、複数の第１ビアが、熱伝導性材料を含むことで、優れた熱放出効果があり、熱膨張による基板表面の反り現象を防止する。【選択図】図２

Description

具現例は、半導体に関し、具体的に半導体パッケージング用基板、半導体パッケージ、及び半導体パッケージング用基板の製造方法に関する。

電子部品を作製するにおいて、半導体ウエハに回路を具現することを前工程（ＦＥ：Ｆｒｏｎｔ－Ｅｎｄ）といい、ウエハを実際の製品で使用可能な状態に組み立てることを後工程（ＢＥ：Ｂａｃｋ－Ｅｎｄ）といい、この後工程にパッケージング工程が含まれる。

最近の電子製品の急速な発展を可能にした半導体産業の４つの核心技術としては、半導体技術、半導体パッケージング技術、製造工程技術、ソフトウェア技術がある。半導体技術は、マイクロ以下のナノ単位の線幅、千万個以上のセル（Ｃｅｌｌ）、高速動作、多くの熱放出などの様々な形態に発展しているが、相対的にこれを完璧にパッケージングする技術がサポートされていない。

特に、発熱素子を搭載する半導体パッケージは、熱の放出が良好に行われない場合、パッケージの構成間の熱膨張係数の差により反り（ｗａｒｐａｇｅ）現象が発生することがある。これは、半導体パッケージの不良率を高めるため、従来の半導体パッケージは、パッケージ間のインターポーザ層又は放熱層を別途に備えて熱の放出を試みたが、これにより、半導体パッケージの厚さが増加する問題があった。

韓国公開特許第１０－２０２１－００５６４３３号 韓国公開特許第１０－２０２１－０１１９５４５号

具現例の目的は、半導体パッケージの厚さを実質的に増加させないながらも、熱安定性が確保された半導体パッケージング用基板、半導体パッケージ、及び半導体パッケージング用基板の製造方法を提供することである。

具現例の技術的課題は、以上で言及した技術的課題に制限されず、言及していない他の技術的課題は、以下の記載から当業者に明確に理解されるであろう。

上記目的を達成するために、一具現例に係る半導体パッケージング用基板は、一面、前記一面に対向する他面、前記一面がリセスされた表面、及び前記一面と前記リセスされた表面とを連結する側壁を含む基板と、
前記リセスされた表面及び前記他面を貫通する複数の第１ビアとを含み、
前記複数の第１ビアは、熱伝導性材料を含むサーマルビアを含む。

前記基板はガラス基板を含むことができる。

前記基板は絶縁体基板を含むことができる。

前記一面及び前記他面の表面粗さ（Ｒａ）は、それぞれ１０Å以下であってもよい。

前記基板は、前記一面及び前記他面を貫通する複数の第２ビアをさらに含むものであってもよい。

前記リセスされた表面の面積は、前記一面の１０％以上であってもよい。

上記目的を達成するために、一具現例に係る半導体パッケージは、一面、前記一面に対向する他面、前記一面がリセスされた表面、及び前記一面と前記リセスされた表面とを連結する側壁を含む基板と、
前記リセスされた表面及び前記他面を貫通する複数の第１ビアと、
前記リセスされた表面上に配置される素子部とを含み、
前記複数の第１ビアは、熱伝導性材料を含むサーマルビアを含む。

前記基板はガラス基板を含むことができる。

前記基板は絶縁体基板を含むことができる。

前記一面及び前記他面の表面粗さ（Ｒａ）は、それぞれ１０Å以下であってもよい。

前記基板は、前記一面及び前記他面を貫通する複数の第２ビアをさらに含むものであってもよい。

前記素子部は能動素子を含むことができる。

前記半導体パッケージは、前記素子部を覆う充填材をさらに含むことができる。

前記充填材は、前記基板よりも低い熱膨張係数を有するものであってもよい。

前記側壁と前記リセスされた表面との夾角は鈍角であってもよい。

上記目的を達成するために、一具現例に係る半導体パッケージング用基板の製造方法は、基板の一面、前記一面に対向する他面、またはこれらの両方の予め定められた位置に欠陥を形成する準備ステップと、
エッチング液を前記基板に加え、複数のビア及びリセスされた表面を形成するビア形成ステップと、
前記複数のビアに熱伝導性材料を充填する充填ステップとを含む。

具現例の半導体パッケージング用基板、半導体パッケージ、及び具現例の製造方法により生産された半導体パッケージング用基板は、優れた熱放出効果がある。

また、具現例の半導体パッケージング用基板、半導体パッケージ及び製造方法により生産された半導体パッケージング用基板は、熱膨張による基板表面の反り現象を緩和させることができる効果がある。

一実施例に係る半導体パッケージの斜視図である。 図１のＡ－Ａ'に沿って切断した半導体パッケージング用基板の断面図である。 図１のＡ－Ａ'に沿って切断した他の実施例に係る半導体パッケージング用基板の断面図である。 図１のＡ－Ａ'に沿って切断した半導体パッケージの断面図である。 図１のＡ－Ａ'に沿って切断した他の実施例に係る半導体パッケージの断面図である。 図１のＡ－Ａ'に沿って切断した他の実施例に係る半導体パッケージの断面図である。 図１のＡ－Ａ'に沿って切断した他の実施例に係る半導体パッケージの断面図である。 図１のＡ－Ａ'に沿って切断した半導体装置の断面図である。 一実施例に係る半導体パッケージング用基板の製造方法を説明した概念図である。 一実施例に係る半導体パッケージング用基板の製造方法を説明した概念図である。 一実施例に係る半導体パッケージング用基板の製造方法を説明した概念図である。

以下、具現例の属する技術分野における通常の知識を有する者が容易に実施できるように、実施例について添付の図面を参照して詳細に説明する。しかし、具現例は、様々な異なる形態で実現可能であり、ここで説明する実施例に限定されない。明細書全体にわたって類似の部分に対しては同一の図面符号を付した。

本明細書全体において、マーカッシュ形式の表現に含まれた「これらの組み合わせ」という用語は、マーカッシュ形式の表現に記載された構成要素からなる群から選択される１つ以上の混合又は組み合わせを意味するものであって、前記構成要素からなる群から選択される１つ以上を含むことを意味する。

本明細書全体において、「第１」、「第２」又は「Ａ」、「Ｂ」のような用語は、同一の用語を互いに区別するために使用される。また、単数の表現は、文脈上明らかに別の意味を示すものでない限り、複数の表現を含む。

本明細書において、「～」系は、化合物内に「～」に該当する化合物又は「～」の誘導体を含むことを意味するものであり得る。

本明細書において、Ａ上にＢが位置するという意味は、Ａ上に直接当接してＢが位置するか、またはそれらの間に他の層が位置しながらＡ上にＢが位置することを意味し、Ａの表面に当接してＢが位置することに限定されて解釈されない。

本明細書において、Ａ上にＢが連結されるという意味は、ＡとＢが直接連結されるか、またはＡとＢがそれらの間の他の構成要素を介して連結されることを意味し、特に言及がない限り、ＡとＢが直接連結されることに限定して解釈されない。

本明細書において、単数の表現は、特に説明がなければ、文脈上解釈される単数又は複数を含む意味で解釈される。

本明細書において、素子が実装されていない基板を半導体パッケージング用基板、素子が実装された基板を半導体パッケージと称するが、半導体パッケージは、追加の素子をさらに実装することもできる。

具現例の発明者らは、より集積化され、薄い厚さで高性能を発揮できる半導体装置を開発する過程において、素子自体だけでなく、パッケージングに対する部分が性能の向上において重要な要素であるという点を認識した。従来は、インターポーザと有機基板（ｏｒｇａｎｉｃ ｓｕｂｓｔｒａｔｅ）のように２層以上のパッケージング基板をマザーボード上に適用した。しかし、発明者らは、パッケージング基板を単一層で適用しようとした。そして、その過程でパッケージング基板のリセスにサーマルビア（Ｔｈｅｒｍａｌ ｖｉａ）を形成する場合、半導体装置の熱放出を助け、熱膨張による基板表面の反り現象を防止できる効果を確認し、具現例を提示する。

以下、添付の図面を参照して、実施例について説明する。

図１は、一実施例に係る半導体パッケージ用基板の概念図である。図２は、図１のＡ－Ａ'に沿って切断した概略的な断面図である。図３及び図４は、図１のＡ－Ａ'に沿って切断した他の実施例に係る半導体パッケージの概略的な断面図である。

図１及び図２を参照すると、いくつかの実施例に係る半導体パッケージング用基板は、基板１００、及び第１ビア１２１を含む。

基板１００は、一面１１０、前記一面に対向する他面１４０、前記一面がリセスされた表面１２０、及び前記一面と前記リセスされた表面とを連結する側壁１３０を含むことができる。

基板１００は、例えば、セラミック基板又はガラス基板であってもよい。

セラミック基板は、例示的に、シリコン系セラミック基板、ガラス系セラミック基板などが適用されてもよい。シリコン系セラミック基板は、シリコン基板、シリコンカーバイド基板などを一部又は全部に含む基板であってもよい。ガラス系セラミック基板は、クォーツ基板、サファイア基板などを一部又は全部に含む基板であってもよい。

ガラス基板は、例示的に、アルカリボロシリケート板ガラス、無アルカリアルカリ土ボロシリケート板ガラスなどが適用されてもよく、電子製品の部品として適用される板ガラスであれば、適用可能である。

ガラス基板は、大型パネルの形態で製造され得る。したがって、前記基板１００にガラス基板を適用する場合、大量製造が比較的容易であり、工程性の向上が可能である。この場合、後述するリセスされた表面１２０の面積を広げるのが比較的容易である。

ガラス基板である板ガラスは、それ自体で絶縁体である。したがって、前記基板１００にガラス基板を適用する場合、後述する複数の第１ビア１２１及び複数の第２ビア１２２の内径面への絶縁層のコーティングが必須ではない。これを通じて、半導体パッケージの製造工程をさらに簡素化することができる。

基板１００は、厚さ（h1）が３０μｍ以上であってもよく、５０μｍ以上であってもよく、１００μｍ以上であってもよく、２５０μｍ以上であってもよく、４００μｍ以上であってもよく、または５００μｍ以上であってもよい。前記基板は、厚さが３０００μｍ以下であってもよく、１０００μｍ以下であってもよく、３００μｍ以下であってもよく、２００μｍ以下であってもよく、または１５０μｍ以下であってもよい。このような厚さの範囲で前記基板を適用する場合、半導体パッケージング用基板として優れた活用度を有することができる。

前記基板１００にガラス基板を適用する場合、基板の一面１１０及び他面１４０は平坦な表面特性を有することができる。

具体的に、基板の一面及び他面の表面粗さ（Ｒａ）は、１０Å以下であってもよく、５Å以下であってもよく、または２Å以下であってもよい。この場合、前記基板１００に微細パターンを形成することが比較的容易となり得る。 前記表面粗さ（Ｒａ）は、０.１Å 以上であってもよい。

前記表面粗さ（Ｒａ）の測定は、通常の基板の表面粗さの測定方法が適用され得、例示的に、ＳＥＭＩ Ｄ７－９７「ＦＰＤガラス基板の表面粗さの測定方法」に準拠した方法により測定することができる。

前記基板１００としてガラス基板を適用する場合、リセスされた表面は、非常に低い表面粗さを有することができる。

具体的に、リセスされた表面１２０の表面粗さ（Ｒａ）は、１０Å以下であってもよく、５Å以下であってもよく、または２Å以下であってもよい。前記表面粗さ（Ｒａ）は、０.１Å 以上であってもよい。

また、リセスされた表面１２０は、リセスされた表面１２０の開口部（ｏｐｅｎｉｎｇ）上で見たリセスされた表面の面積と、実際のリセスされた表面に沿って測定した面積との差が僅かであり得る。具体的に、リセスされた表面１２０は、リセスされる前の表面よりも凸凹していることが一般的であり、したがって、相対的にさらに広い表面積を有することができる。

具現例は、開口部上で見たリセスされた表面の面積全体を１００％としたとき、リセスされた表面に沿って測定した面積との差が０．１～１０％であってもよく、０．１～５％だけ差があってもよく、または０．１～３％だけ差があってもよい。 基板の表面はリセスされた表面に沿って測定した面積がさらに広く示される傾向があるので、リセスされた表面に沿って測定した面積は、開口部上で見たリセスされた表面の面積の１００．１％～１１０％、１００．１％～１０５％、または１００．１％～１０３％であってもよい。

これは、従来のプリプレグをベースとした基板では得にくい特性であって、リセスされた表面を、エッチングを含む過程を適用して、リセスされた表面の表面粗さをさらに低く形成することができる。

前記基板１００にガラス基板を適用する場合、リセスされた表面１２０の面積を広げることが容易である。前記リセスされた表面１２０は、リセスされる前の一面の全体面積の１０％以上であってもよく、２０％以上であってもよく、３０％以上であってもよく、または４０％以上であってもよい。前記リセスされた表面１２０は、リセスされる前の一面の全体面積の７０％以下であってもよく、６０％以下であってもよく、または５０％以下であってもよい。このような面積の範囲のリセスされた表面１２０を基板１００に適用する場合、多数の素子を基板の内部に埋め込まれるように配置できるので、より集積化された半導体パッケージを得ることができる。

複数の第１ビア１２１はサーマルビア（Ｔｈｅｒｍａｌ ｖｉａ）を含む。

複数の第１ビア１２１は、素子部２００と印刷回路基板５００とを電気的に接続する導電性ビア（Ｃｏｎｄｕｃｔｉｖｅ ｖｉａ）を含むことができる。

複数の第１ビア１２１は、サーマルビア及び導電性ビアを含むことができる。

前記サーマルビアは、別途の発熱構造と連結できる。前記 のヨルビアは、接地されてることができる。前記 のサーマルビアは、素子部に電気的信号を伝達しないことができる。

前記サーマルビアは熱伝導性材料を含むことができる。 上記の熱伝導性材料はパッケージング用基板に適用可能な熱伝導性材料であれば適用可能であり、例えば、熱伝導性材料は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）またはこれらの組み合わせであってもよい。
熱伝導性材料は、熱伝導度が２００Ｗ／ｍ・Ｋ以上であってもよく、３００Ｗ／ｍ・Ｋ以上であってもよく、または４００Ｗ／ｍ・Ｋ以上であってもよい。前記熱伝導性材料の熱伝導度の上限は特に制限がないが、例示的に５０００Ｗ／ｍ・Ｋ以下であってもよい。

複数の第１ビア１２１の少なくとも一部は、後述する素子部２００の一部と第３方向Ｚに重畳して配置され得る。前記複数の第１ビア１２１は、前記素子部２００に発熱素子（ｈｅａｔｉｎｇ ｅｌｅｍｅｎｔ）が含まれる場合に発生する熱を第３方向Ｚに伝達することができる。したがって、複数の第１ビア１２１は、基板の熱抵抗を減少させることができる。これによって、複数の第１ビア１２１は、基板の表面で発生し得る反り（Ｗａｒｐａｇｅ）現象を防止又は緩和して半導体パッケージの性能を向上させることができる。

図３を参照すると、いくつかの実施例に係る半導体パッケージング用基板は、基板１００の一面１１０及び他面１４０を貫通する複数の第２ビア１２２を含むことができる。

複数の第２ビア１２２は、例えば、導電性ビア（Ｃｏｎｄｕｃｔｉｖｅ ｖｉａ）であってもよい。複数の第２ビア１２２が導電性ビアである場合、前記複数の第２ビア１２２は導電性材料を含むことができる。複数の第２ビア１２２は、後述する基板１００の一面１１０上に配置される上部層４００と、後述する他面１４０上に配置される印刷回路基板５００とが電気的信号をやり取りするようにすることができる。

半導体パッケージング用基板についての他の説明は、上述した説明と重複するので、その記載を省略する。

図４を参照すると、いくつかの実施例に係る半導体パッケージは、上述した半導体パッケージング用基板に素子部２００をさらに含むことができる。

素子部２００の上面は、前記一面１１０の上面よりも低く形成され得る。この場合、リセスは、前記素子部を覆う充填材３００をさらに含むことで、一面とリセスされた表面との段差を補償することが比較的容易となり得る。

または、素子部２００の上面は、前記一面１１０の上面と実質的に同一平面上に形成されることもできる（図示せず）。この場合、リセスは、比較的少ない量の充填材３００を使用して空き空間を埋めることができる。具体的に、素子部２００は、基板１００の内部に埋め込まれるように配置され得る。すなわち、半導体パッケージ１は、基板１００の内部に素子部２００が埋め込まれるように配置されたエンベデッド（ｅｍｂｅｄｄｅｄ）パッケージであり得る。

図１、図４乃至図８などの図面には、素子部２００に一つの素子が配置されるものとして示されているが、具現例はこれに制限されるものではない。

すなわち、２つ以上の素子は第３方向Ｚに積層されてもよい。他のいくつかの実施例において、２つ以上の半導体チップは、第１方向Ｘ又は第２方向Ｙに離隔して配置されてもよい。

前記素子部２００は能動素子（ａｃｔｉｖｅ ｅｌｅｍｅｎｔ）を含むことができる。例えば、アプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ、ＡＰ）、電力管理集積回路（Ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、ＰＭＩＣ）、中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ、ＣＰＵ）、コントローラ（ｃｏｎｔｒｏｌｌｅｒ）及び注文型半導体（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、ＡＳＩＣ）のいずれか１つを含むことができる。

前記素子部２００は受動素子（ｐａｓｓｉｖｅ ｅｌｅｍｅｎｔ）を含むことができる。例えば、キャパシタ（ｃａｐａｃｉｔｏｒ）、レジスタ（ｒｅｓｉｓｔｏｒ）、及びインダクタ（ｉｎｄｕｃｔｏｒ）のいずれか１つを含むことができる。

前記素子部２００は、能動素子と受動素子を共に含むことができる。

素子部２００は、基板１００と電気的に接続され得る。図示してはいないが、例えば、素子部２００と基板１００は、ワイヤボンディング（Ｗｉｒｅ Ｂｏｎｄｉｎｇ）方式を通じて接続されてもよい。また、素子部２００と基板１００は、ボール状のバンプ（ｂｕｍｐ）を用いる方式（Ｆｌｉｐ Ｃｈｉｐ、ＦＣ）を通じて接続されてもよい。但し、接続の方式は、これに制限されるものではない。

半導体パッケージング用基板についての他の説明は、上述した説明と重複するので、その記載を省略する。

図５を参照すると、いくつかの実施例に係る半導体パッケージは、基板１００の一面１１０及び他面１４０を貫通する複数の第２ビア１２２を含むことができる。

複数の第２ビア１２２は、例えば、導電性ビア（Ｃｏｎｄｕｃｔｉｖｅ ｖｉａ）であってもよい。複数の第２ビア１２２が導電性ビアである場合、前記複数の第２ビア１２２は導電性材料を含むことができる。複数の第２ビア１２２は、上部層４００と電気的に接続され得る。

図６を参照すると、いくつかの実施例に係る半導体パッケージは、充填材３００をさらに含むことができる。具体的に、充填材３００は、素子部２００を囲むように配置され得る。素子部の高さがh4であり、リセスされた表面の深さがh3であれば、その差を充填材が包むように配置できる。 充填材はリセスされた表面を平らにすることができる。 図面に表示しなかったが、上記充填材には再配線層が配置されることができる。 図６には、基板１００の側壁１３０が素子部２００と離隔するものとして示されているが、これに制限されるものではない。他のいくつかの実施例において、基板１００の側壁１３０は、素子部２００と少なくとも一部が直接接することもできる。この場合、充填材は、素子部２００の上面を覆い、及び基板の側壁と素子部との間を埋めるように配置され得る。

充填材３００は、熱硬化性物質、熱可塑性物質、ＵＶ硬化性物質などであってもよい。充填材３００は、シリコン系列の物質、エポキシ系列の物質、アクリル系列の物質などであってもよい。充填材３００は、高分子材料、又は、高分子材料に無機粒子が分散された有機無機複合材料であってもよい。充填材３００は ABF(Ajinomoto Build-up Film, ABF) 、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）、または LCP(liquid crystal polymer, LCP)であってもよい。但し、充填材が上で言及したものに制限されるものではない。

半導体パッケージング用基板及び半導体パッケージについての他の説明は、上述した説明と重複するので、その記載を省略する。

図７を参照すると、いくつかの実施例に係る半導体パッケージは、側壁１３０とリセスされた表面１２０との夾角は鈍角であり得る。例示的に、上記鈍角は91度以上、93度以上、または95度以上であることができる。 また、上記鈍角は130度以下、120度以下、または110度以下であることができる。この場合、工程に必要な充填材３００の量を減らすことができる。半導体パッケージング用基板及び半導体パッケージについての他の説明は、上述した説明と重複するので、その記載を省略する。

図８を参照すると、いくつかの実施例に係る半導体装置は、上述した半導体パッケージに上部層４００及び印刷回路基板５００をさらに含むことができる。

上部層４００は、電気的信号をやり取りすることができる層が配置され得る。例えば、再配線層（Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ、ＲＤＬ）、１つまたはそれ以上の半導体パッケージが積層された層を含むことができる。但し、半導体パッケージング用基板上に積層可能な構造であれば、これに限定されない。例えば、上部層は、電気的信号をやり取りしないシルクスクリーン層（Ｓｉｌｋｓｃｒｅｅｎ Ｌａｙｅｒ）を含むことができる。

印刷回路基板５００は、第２ビア１２２を介して上部層４００と電気的に接続され得る。

以下、具現例の更に他の一実施例に係る半導体パッケージング用基板の製造方法を説明する。

具現例の半導体パッケージング用基板の製造方法は、基板の一面、前記一面に対向する他面、またはこれらの両方に、予め定められた位置に欠陥を形成する準備ステップと；エッチング液を前記予め定められた位置に加え、ビア及びリセスされた表面を形成するビア形成ステップと；前記ビアに物質を充填する充填ステップと；を含むことで、上述した半導体パッケージング用基板を製造する。

前記ビア形成ステップは、基板の一面及び他面に、ｉ）基板を貫通するビア形成用欠陥、ｉｉ）リセスされた表面形成用欠陥、ｉｉｉ）リセスされた表面と他面を貫通するビア形成用欠陥、及びこれらの組み合わせからなる群から選択されたいずれか１つを形成する。ｉ）、ｉｉ）の形成後、ｉｉｉ）が別途に形成されてもよい。また、ｉｉ）の形成後、ｉ）及びｉｉｉ）が共に形成されてもよい。前記エッチングは、エッチングされない面をマスキングした後、エッチング液を加えることで、選択的に予め定められた部分（マスキングされていない部分）がエッチングされるようにすることができ、前記欠陥が形成された部分のエッチング速度が、欠陥が形成されていない部分よりも速くエッチングされるようにして、リセスされた表面及びビアを形成可能である。

前記複数のビアのうちリセスと第３方向Ｚに重なるビアは、第１ビアを形成することができる。

前記複数のビアのうちリセスと第３方向Ｚに重ならないビアは、第２ビアを形成することができる。

前記充填ステップは、前記ビアの少なくとも一部に熱伝導性材料を充填するサーマルビア充填ステップと；前記ビアの少なくとも一部に導電性材料を充填する導電性ビア充填ステップと；を含むことができる。サーマルビア充填ステップと導電性ビア充填ステップは同時に行うことができる。この場合、より効率的な工程の進行が可能である。

半導体パッケージング用基板の製造方法をより詳細に説明する。
１）準備ステップ（ガラス欠陥形成過程）：平坦な一面及び他面を有する基板を準備し、ビアの形成のために、基板の予め定められた位置に欠陥を形成する。前記基板にはガラス基板が適用され得、例えば、アルカリボロシリケート板ガラス、無アルカリアルカリ土ボロシリケート板ガラスなどが適用されてもよく、電子製品の部品として適用される板ガラスであれば、適用可能である。市販の製品として、コーニング社、ショット社、ＡＧＣなどの製造メーカが製造した製品が適用されてもよい。前記欠陥（溝）の形成には、機械的なエッチング、レーザー照射などの方式が適用されてもよい。

２）ビア形成ステップ：欠陥が形成された基板は、物理的又は化学的なエッチング過程を通じて複数のビア及び／又はリセスを形成する。前記基板にガラス基板を適用する場合、欠陥のある基板自体をエッチングすることができる。

前記エッチングは、エッチング工程の前に対象面の一部をマスキングした後、エッチング液を加えることで、選択的に予め定められた部分（マスキングされていない部分）がエッチングされるようにすることができる。

前記エッチングは、前記欠陥が形成された部分のエッチング速度が、欠陥が形成されていない部分よりも速くエッチングされるようにして、リセスされた表面及び／又はビアを形成することができる。

この場合、マスキングフィルムを適用して除去する過程の煩わしさなどを解消し、工程が単純となり得る。このような場合、ビアを有する基板の厚さは、最初の基板の厚さよりも多少薄くなり得る。

３）充填ステップ：前記複数のビアの内径面は絶縁層でコーティングされ得る。但し、前記基板にガラス基板を適用する場合、前記絶縁層のコーティングは省略できる。この場合、基板の表面及び複数のビアの内径面は、ガラスとの接着力に優れたガラス金属接着体などがスパッタリングされ得る（図示せず）。一方、前記ガラス金属接着体上には導電性材料又は熱伝導性材料がスパッタリングされて、シード層を形成することができる（図示せず）。その後、ビアには導電性材料又は熱伝導性材料が充填された状態でシード層に電流をかける（図示せず）。十分な時間が経過した後、導電性材料又は熱伝導性材料が充填されたビアは、基板の一面及び他面の化学的－機械的研磨（Ｃｈｅｍｉｃａｌ－Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）を通じて形成される（図示せず）。

一方、前記ビアのうちの予め定められた位置の第１ビアは、第１ビア充填過程を通じて熱伝導性材料が充填され得る。例示的に、前記熱伝導性材料は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）またはこれらの組み合わせであってもよい。但し、前記熱伝導性材料は、パッケージング用基板に適用可能な熱伝導性材料であれば、これに限定されない。予め定められた位置の第２ビアは、第２ビア充填過程を通じて導電性材料が充填され得る。また、前記熱伝導性材料と前記導電性材料は、同じ物質を含むことができる。例示的に、銅（Ｃｕ）は、熱伝導性と電気伝導性が高いので、第１ビア及び第２ビアの充填材料として含まれ得る。この場合、第１ビア充填過程と第２ビア充填過程が同時に行われ得る。

以上、好ましい実施例について詳細に説明したが、権利範囲は、これに限定されるものではなく、添付の特許請求の範囲で定義している基本概念を利用した当業者の様々な変形及び改良形態もまた権利範囲に属する。

１０ 欠陥
１００ 基板
１１０ 一面
１２０ リセスされた表面
１２１ 第１ビア
１２２ 第２ビア
１３０ 側壁
１４０ 他面
２００ 素子部
３００ 充填材
４００ 上部層
５００ 印刷回路基板

Claims (11)

1. 一面、前記一面に対向する他面、前記一面がリセスされた表面、及び前記一面と前記リセスされた表面とを連結する側壁を含む基板と、
   前記リセスされた表面及び前記他面を貫通する複数の第１ビアとを含み、
   前記複数の第１ビアは、熱伝導性材料を含むサーマルビアである、半導体パッケージング用基板。
2. 前記基板はガラス基板を含む、請求項１に記載の半導体パッケージング用基板。
3. 前記基板は絶縁体基板を含む、請求項１に記載の半導体パッケージング用基板。
4. 前記一面及び前記他面の表面粗さ（Ｒａ）は、それぞれ１０Å以下である、請求項１に記載の半導体パッケージング用基板。
5. 前記基板は、前記一面及び前記他面を貫通する複数の第２ビアをさらに含む、請求項１に記載の半導体パッケージング用基板。
6. 前記リセスされた表面の面積は、前記一面の１０％以上である、請求項１に記載の半導体パッケージング用基板。
7. 一面、前記一面に対向する他面、前記一面がリセスされた表面、及び前記一面と前記リセスされた表面とを連結する側壁を含む基板と、
   前記リセスされた表面及び前記他面を貫通する複数の第１ビアと、
   前記リセスされた表面上に配置される素子部とを含み、
   前記複数の第１ビアは、熱伝導性材料を含むサーマルビアである、半導体パッケージ。
8. 前記素子部は能動素子を含む、請求項７に記載の半導体パッケージ。
9. 前記素子部を覆う充填材をさらに含み、
   前記充填材は、前記基板よりも低い熱膨張係数を有する、請求項７に記載の半導体パッケージ。
10. 前記側壁と前記リセスされた表面との夾角は鈍角である、請求項７に記載の半導体パッケージ。
11. 基板の一面、前記一面に対向する他面、またはこれらの両方に、予め定められた位置に欠陥を形成する準備ステップと、
    エッチング液を前記基板に加え、複数のビア及びリセスされた表面を形成するビア形成ステップと、
    前記複数のビアに熱伝導性材料を充填する充填ステップとを含む、半導体パッケージの製造方法。