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JP2024071184A - 炭化ケイ素半導体装置 - Google Patents

炭化ケイ素半導体装置 Download PDF

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Abstract

Figure 2024071184000001
【課題】炭化ケイ素半導体基板の上面に形成されたトレンチの側面をチャネル領域として有するＳｉＣパワーＭＩＳＦＥＴの性能を向上させる。
【解決手段】炭化ケイ素半導体基板の上面に形成されたトレンチ９と、トレンチ９内のゲート電極２と、炭化ケイ素半導体基板内において下面から上面側に順に形成された、ｎ型のドリフト層４、ｐ型のガード領域８、ソース電位が印加されるｎ型の半導体領域６ｃ、ガード領域８よりも低い不純物濃度を有するｐ型のボディ層５およびｎ型の電流拡散領域７と、トレンチ９と離間して炭化ケイ素半導体基板内に形成され、電流拡散領域７とドリフト層４とを接続するｎ型のＪＦＥＴ領域１３とを有し、半導体領域６ｃは、ドリフト層４、電流拡散領域７およびＪＦＥＴ領域１３から離間し、平面視にてトレンチ９の第１側面と隣接する半導体領域６ｃ、ボディ層５および電流拡散領域７は互いに重なっている炭化ケイ素半導体装置を用いる。
【選択図】図１

Description

本発明は、パワー半導体装置である炭化ケイ素半導体装置であって、特にトレンチ構造を有するものに関する。
パワー半導体デバイスの１つであるパワー金属絶縁膜半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）において、従来は、ケイ素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと呼ぶ）が主流であった。
しかし、炭化ケイ素（ＳｉＣ）基板（以下、ＳｉＣ基板と呼ぶ）を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと呼ぶ）はＳｉパワーＭＩＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、ＳｉＣパワーＭＩＳＦＥＴは特に注目が集まっている。
ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、炭化ケイ素（ＳｉＣ）は、ケイ素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。
特許文献１（特開２０１２－４４１６７号公報）には、ゲート電極が埋め込まれたトレンチの下部に接するソース領域を形成し、トレンチの側面近傍に上から下に電流を流すチャネルが形成されるＭＯＳＦＥＴが記載されている。
特開２０１２－４４１６７号公報
半導体基板の上面に複数形成されたトレンチ内にゲート電極が埋め込まれたＦＩＮ型トレンチゲート型ＭＯＳＦＥＴでは、トレンチの側面に沿ってチャネルが形成され、当該チャネルを横方向に電流が流れることが考えられる。この場合、チャネル幅（ゲート幅）を狭い範囲でしか拡大できず、炭化ケイ素半導体装置の性能向上が困難である。また、このようなＭＯＳＦＥＴは、トレンチの上側の角部近傍に電界が集中し易く、かつ、チャネル長にばらつきが生じ易いという課題がある。また、トレンチを深く形成する必要があるため、電界が上昇し易く、短絡耐量が低いという問題もある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である炭化ケイ素半導体装置は、第１主面および前記第１主面の反対側の第２主面を備えた炭化ケイ素半導体基板と、前記第１主面上に形成されたソース電極と、前記第１主面と前記ソース電極との接続部であり、前記第１主面に沿って延在し、複数並ぶソースコンタクト領域と前記ソースコンタクト領域の短手方向において隣り合う前記ソースコンタクト領域同士の間の前記第１主面において、前記ソースコンタクト領域の長辺と平行な方向に複数並んで形成されたトレンチと、前記トレンチ内に絶縁膜を介して形成されたゲート電極と、前記炭化ケイ素半導体基板内において、前記第２主面側から前記第１主面に向かって順に形成された、第１導電型の第１半導体領域、前記第１導電型と異なる第２導電型の第２半導体領域、前記トレンチの第１側面に接し、ソース電位が印加される前記第１導電型の第３半導体領域、前記トレンチの前記第１側面に接し、前記第２半導体領域よりも低い不純物濃度を有する前記第２導電型の第４半導体領域、および、前記トレンチの前記第１側面に接する前記第１導電型の第５半導体領域と、前記トレンチと離間して前記炭化ケイ素半導体基板内に形成され、前記第５半導体領域と前記第１半導体領域とを接続する、前記第１導電型の第６半導体領域と、を有し、前記第３半導体領域は、前記第１半導体領域、前記第５半導体領域および前記第６半導体領域から離間し、前記ゲート電極と、前記トレンチの前記第１側面に隣接して平面視において互いに重なる前記第３半導体領域、前記第４半導体領域および前記第５半導体領域とは、電界効果トランジスタを構成し、前記電界効果トランジスタのチャネルは、前記トレンチの前記第１側面に接する前記第４半導体領域内において、前記第３半導体領域と前記第５半導体領域との間に生じるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、炭化ケイ素半導体装置の性能を向上させることができる。
実施の形態である炭化ケイ素半導体装置を示す断面図である。 実施の形態である炭化ケイ素半導体装置を示す平面図である。 図２のＡ－Ａ線における断面図である。 図２のＢ－Ｂ線における断面図である。 図２のＣ－Ｃ線において破断された炭化ケイ素半導体装置を示す平面図である。 実施の形態である炭化ケイ素半導体装置の複数のユニットセルを示す平面図および断面図である。 実施の形態の変形例１である炭化ケイ素半導体装置を示す平面図である。 図７のＡ－Ａ線における断面図である。 図７のＤ－Ｄ線における断面図である。 図８のＣ－Ｃ線において破断された炭化ケイ素半導体装置を示す平面図である。 実施の形態の変形例２である炭化ケイ素半導体装置を示す平面図である。 図１１のＡ－Ａ線における断面図である。 図１１のＤ－Ｄ線における断面図である。 図１２のＣ－Ｃ線において破断された炭化ケイ素半導体装置を示す平面図である。 実施の形態の変形例３である炭化ケイ素半導体装置の複数のユニットセルを示す平面図および断面図である。 実施の形態の変形例４である炭化ケイ素半導体装置の複数のユニットセルを示す平面図および断面図である。 実施の形態の変形例５である炭化ケイ素半導体装置の複数のユニットセルを示す断面図である。 実施の形態の変形例３である炭化ケイ素半導体装置の複数のユニットセルを示す断面図である。 実施の形態の変形例３である炭化ケイ素半導体装置の複数のユニットセルを示す平面図である。 実施の形態の変形例６である炭化ケイ素半導体装置の複数のユニットセルを示す断面図である。 比較例１である炭化ケイ素半導体装置を示す断面図である。 比較例２である炭化ケイ素半導体装置を示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かり易くするために、平面図または斜視図などであってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、断面図においてハッチングを省略する場合がある。
また、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－－」、「ｎ－」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の濃度は高くなる。
（実施の形態）
以下、トレンチ（溝、凹部）の側面に接する半導体層をチャネル領域として有するＳｉＣパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、つまりトレンチ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を例とし、炭化ケイ素半導体装置について図面を用いて説明する。
＜炭化ケイ素半導体装置の構造＞
本実施の形態による炭化ケイ素半導体装置の構造について図１～図６を用いて説明する。図１では、本実施の形態の炭化ケイ素半導体装置を簡易的な断面図で示し、図２～図６では、炭化ケイ素半導体装置のより具体的な構成を示している。図２では、半導体基板上の構造はソース電位に接続されたコンタクトプラグを破線で示すのみであり、その他の半導体基板上の構造である絶縁膜（層間絶縁膜）およびゲート電極の図示を省略している。また、各断面図では、その断面に含まれず、図の奥行方向（Ｙ方向）に複数存在するトレンチの輪郭を破線で示している。また、図２では、トレンチ内のゲート電極と、トレンチの底面を覆う絶縁膜とを図示せず、それらの下の半導体基板内の構造を透過して示している。このことは、その他の平面図でも同様である。
図２に示すように、本実施の形態の炭化ケイ素半導体装置は、上面（第１主面）と、その反対側の下面（裏面、第２主面）とを備えたｎ型の炭化ケイ素（ＳｉＣ）エピタキシャル基板（炭化ケイ素半導体基板。以下、半導体基板と呼ぶ）を有している。半導体基板は、炭化ケイ素を含むｎ＋型の炭化ケイ素基板と、炭化ケイ素基板上にエピタキシャル成長法により形成されたｎ－型のエピタキシャル層（半導体層）とにより構成される積層基板である。エピタキシャル層は、ＳｉＣを含む半導体層である。本願の各図では、エピタキシャル層を主に構成するｎ－型半導体領域であるドリフト層４を示し、ドリフト層４の下に、ｎ＋型半導体領域の炭化ケイ素基板により構成されるドレイン領域１２を示している。つまり、各図においてドレイン領域１２として示されている部分は炭化ケイ素基板である。
すなわち、半導体基板内には、下面から所定の深さでドレイン領域１２が形成されており、半導体基板内において、ドレイン領域１２の上（上面側）には、ドレイン領域１２に接してドリフト層４が形成されている。ドレイン領域１２のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度より高い。エピタキシャル層内には、ドリフト層４、ボディ層５、ソース領域６ａ、半導体領域６ｂ、６ｃ、電流拡散領域７、ガード領域８およびＪＦＥＴ領域１３が形成されている。
ドレイン領域１２の下面、つまり半導体基板の下面には、ドレイン電極３が接して形成されている。すなわち、半導体基板の下面はドレイン電極３に覆われており、ドレイン電極３はドレイン領域１２に電気的に接続されている。ドレイン電極３は、例えば金（Ａｕ）を含む積層導体膜から成る。
半導体基板の上面には、半導体基板の途中深さに達するトレンチ９が形成されている。トレンチ９は、例えば半導体基板の上面に沿うＸ方向に延在し、平面視においてＸ方向に対し直交するＹ方向に複数並んでいる。Ｚ方向は、半導体基板の厚さ方向であって、Ｘ方向およびＹ方向のそれぞれに対し直交する方向（縦方向、深さ方向）である。トレンチ９の平面形状、Ｘ－Ｚ平面における断面形状、Ｙ－Ｚ平面における断面形状は、例えば矩形である。すなわち、トレンチ９は、Ｘ方向に沿って延在する側面を２つ有している。ここでは、トレンチ９のＸ方向に沿って延在する２つの側面のうち、一方の側面を第１側面と呼ぶ。
各トレンチ９内には、絶縁膜１１を介してゲート電極２が埋め込まれている（図４参照）。各トレンチ９内のゲート電極２同士は、半導体基板の上面上においてＹ方向に延在するゲート電極２により互いに接続されている。つまり、Ｙ方向に沿う断面において、ゲート電極２は櫛歯状の構造を有している。すなわち、Ｙ方向に複数並ぶトレンチゲート電極は、それらの上部のゲート電極２により互いに並列に接続されている。半導体基板上でＹ方向に延在するゲート電極２の下面、側面および上面は、絶縁膜１１により覆われている。つまり、絶縁膜１１は、Ｙ方向に延在するゲート電極２の下に形成されたゲート絶縁膜と、当該ゲート絶縁膜よりも上に形成された層間絶縁膜とを含んでいる。平面視において、トレンチ９の第１側面に接する半導体領域６ｃ、ボディ層５および電流拡散領域７は、互いに重なっている。
半導体基板内には、下面側から上面側に向かって順に、ドレイン領域１２、ドリフト層４、ガード領域８、トレンチ９の第１側面に接する半導体領域６ｃ、トレンチ９の第１側面に接するボディ層５、および、半導体基板の上面およびトレンチ９の第１側面のそれぞれに接する電流拡散領域７が形成されている。また、半導体基板内には、トレンチ９から離間し、ボディ層５およびガード領域８のそれぞれの側面と、電流拡散領域７の底面と、ドリフト層４の上面とに接するＪＦＥＴ（Junction Field Effect Transistor）領域１３が形成されている。ＪＦＥＴ領域は、ｐ型半導体層に挟まれたｎ型半導体領域であり、ドレイン領域１２、電流拡散領域７、ソース領域６ａ、半導体領域６ｃのいずれよりもｎ型不純物濃度が低い。ＪＦＥＴ領域のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度より高くてもよく、ドリフト層４のｎ型不純物濃度と同じでもよい。半導体領域６ｃはｎ＋型半導体領域であり、ガード領域８はｐ＋型半導体領域であり、ボディ層５はｐ型半導体領域であり、電流拡散領域７はｎ＋型半導体領域であり、ＪＦＥＴ領域１３はｎ型半導体領域である。
また、半導体領域６ｃの直上には、半導体基板の上面に向かって順に、半導体領域６ｂおよびソース領域６ａが形成されている。ｎ＋＋型半導体領域であるソース領域６ａは、半導体基板の上面に接し、当該上面から所定の深さに亘って形成されている。ｎ－型半導体領域である半導体領域６ｂのｎ型不純物濃度は、ＪＦＥＴ領域１３のｎ型不純物濃度よりも低い。ソース領域６ａおよび半導体領域６ｂは、いずれもボディ層５の側面と接し、トレンチ９と離間している。半導体基板の上面上には、上述した絶縁膜１１が形成されており、絶縁膜１１には、ソース領域６ａの直上において貫通孔（コンタクトホール、接続孔）が形成されている。当該貫通孔内には、ソース電極に電気的に接続されたコンタクトプラグ（導電性接続部、ソースコンタクト領域）１が埋め込まれている。コンタクトプラグ１は、例えば、半導体基板の上面上および絶縁膜１１上に形成されたソース電極（図示しない）と一体となっている。ソース領域６ａの下面は半導体領域６ｂの上面に接し、半導体領域６ｂの下面は半導体領域６ｃの上面に接している。ソース領域６ａ、半導体領域６ｂおよび半導体領域６ｃは、いずれも電流拡散領域７、ＪＦＥＴ領域１３、ドリフト層４およびドレイン領域１２とは離間している。半導体領域６ｃには、ソース電極から、コンタクトプラグ１、ソース領域６ａおよび半導体領域６ｂを介してソース電位が印加される。つまり、コンタクトプラグ１は、半導体基板の上面とソース電極との接続部（ソースコンタクト領域）である。
電流拡散領域７は、電流拡散領域７内からＪＦＥＴ領域１３に電子が流れる際、Ｘ方向におけるＪＦＥＴ領域１３の幅全体に電子を拡散させ、広い領域に電流を流すための低抵抗な領域である。つまり、ＪＦＥＴ領域よりもｎ型不純物濃度が高い電流拡散領域７を形成することで、電流が局所的に流れることを防ぐことができる。
トレンチ９の底部は、半導体領域６ｃの途中深さで終端している。ここでは、トレンチ９はガード領域８に達していない。言い換えれば、トレンチ９の底面と、ガード領域８の上面とは、互いに離間している。トレンチ９の底部の第１方向（Ｘ方向）における一方の端部、つまり下側角部は、半導体領域６ｃに覆われている。トレンチ９の底部の第１方向における他方の端部（下側角部）は、半導体領域６ｃから離間しており、半導体領域６ｃと第１方向において隣接するボディ層５の一部に覆われている。このように、ここではボディ層５の一部が半導体領域６ｃと隣接しているが、ガード領域８の一部が半導体領域６ｃと隣接していてもよい。その場合、トレンチ９の底部の第１方向におけるＪＦＥＴ領域１３側の端部（下側角部）は、ガード領域８に覆われる。また、トレンチ９の底面は半導体領域６ｃよりも下のガード領域８の途中深さまで達していてもよい。その場合、トレンチ９の底部全体は、ガード領域８に覆われる。ガード領域８は、ボディ層５よりも高いｐ型不純物濃度を有している。また、ボディ層５とガード領域８とは互いに接している。
また、トレンチ９の上端の第１方向における一方の端部は、電流拡散領域７に覆われ、他方の端部は、電流拡散領域７から離間し、ボディ層５に覆われている。トレンチ９の第１側面の第１方向における一方の端部は電流拡散領域７から離間し、他方の端部は半導体領域６ｃから離間している。
ソースを構成するソース領域６ａ、半導体領域６ｂおよび半導体領域６ｃと、ドレインを構成するドレイン領域１２、ドリフト層４、ＪＦＥＴ領域１３および電流拡散領域７と、ゲート電極２とは、トレンチ型ＭＯＳＦＥＴ（トレンチゲートを備えたＭＯＳ型電界効果トランジスタ）を構成している。本実施の形態のＭＯＳＦＥＴがオン状態のとき、チャネルはトレンチ９の側面に隣接するボディ層５内において、電流拡散領域７とその直下の半導体領域６ｃとの間において縦方向に形成される。したがって、電流は、図１に矢印で示すように、電流拡散領域７から半導体領域６ｃへ向かって、ボディ層５内のチャネル（反転送）を流れる。
次に、図２～図６を用いて、本実施の形態の炭化ケイ素半導体装置の具体的な構造について説明する。当該炭化ケイ素半導体装置は、図１に示すＭＯＳＦＥＴに比べて、ボディコンタクト用の電位固定領域（ボディコンタクト領域）１４が形成されている点のみ異なる。電位固定領域１４は、ボディ層５およびガード領域８にソース電位を供給し、ボディ層５およびガード領域８の電位を固定する役割を有するｐ＋＋型半導体領域である。
図２および図３に示すように、電位固定領域１４は、Ｘ方向においてソース領域６ａと接し、電流拡散領域７とはボディ層５を介して離間している。また、電位固定領域１４は、ボディ層５およびトレンチ９の第１側面に接している。ソース領域６ａ、電位固定領域１４、半導体領域６ｂ、６ｃ、ボディ層５、電流拡散領域７、ＪＦＥＴ領域１３およびガード領域８は、Ｙ方向に延在している。また、トレンチ９は、その短手方向であるＹ方向に複数並んでいる。Ｙ方向に隣り合うトレンチ９同士の間には、板状の半導体基板（半導体層）が形成されており、Ｘ方向に延在し、Ｙ方向に比較的薄い厚さを有するこの半導体層（突出部）は、フィンと呼ばれる。このため、本実施の形態のＭＯＳＦＥＴは、フィントレンチ型ＭＯＳＦＥＴとも呼ばれる。
ここでは、トレンチ９がＹ方向に並ぶ領域をトレンチ配置領域と呼ぶ。ソース領域６ａおよび半導体領域６ｂは、Ｘ方向においてトレンチ配置領域を挟んで、ＪＦＥＴ領域１３の反対側に位置している。また、Ｘ方向における電流拡散領域７の端部およびＸ方向における半導体領域６ｃの端部は、平面視においてトレンチ配置領域と重なっており、電流拡散領域７の他の部分はトレンチ配置領域からＸ方向における一方に延在しており、半導体領域６ｃの他の部分はトレンチ配置領域からＸ方向における他方に延在している。言い換えれば、平面視において、電流拡散領域７と半導体領域６ｃとは、トレンチ配置領域を挟んで反対方向にそれぞれ延在している。
図２に破線で示すように、コンタクトプラグ１は、Ｙ方向に延在している。コンタクトプラグ１は、Ｘ方向において互いに隣接するソース領域６ａおよび電位固定領域１４の両方に対し、平面視において重なっている。コンタクトプラグ１の底面は、ソース領域６ａおよび電位固定領域１４の両方に接続されている。トレンチ９は、コンタクトプラグ１の長辺と平行な方向（Ｙ方向）に複数並んで形成されている。
電位固定領域１４は、半導体領域６ｃと半導体基板の第１主面との間に形成されている。トレンチ９の上端のＸ方向における一方の端部は、電流拡散領域７に覆われ、他方の端部は、電流拡散領域７から離間し、電位固定領域１４に覆われている。電位固定領域１４を構成する不純物は下方向に拡散し易い。よって、半導体領域６ｃが電位固定領域１４により分断されることを防ぐため、電位固定領域１４を浅く形成している。すなわち、電位固定領域１４を半導体領域６ｃの上面から離間させている。
図４に示すように、各トレンチ９内には、絶縁膜１１を介してゲート電極２が埋め込まれている。ゲート電極２の底部は、半導体領域６ｃの上面よりも下に位置し、ゲート電極２はＹ方向において半導体領域６ｃ、ボディ層５および電流拡散領域７と絶縁膜１１を介して隣接している。
図５には、図３および図４のＣ－Ｃ線において半導体基板を破断した平面図を示している。ただし、図５ではハッチングの図示を省略している。図５に示すように、半導体領域６ｃには島状の開口部がＹ方向に並んで離散的に設けられており、当該開口部内にはボディ層５が形成されている。このボディ層５は、その底部においてガード領域８に接続されている。したがって、電位固定領域１４から、ボディ層５を介してガード領域８にソース電位が印加される。
図２～図５には、ドリフト層４、ガード領域８、ソース領域６ａ、半導体領域６ｂ、６ｃ、電流拡散領域７、ＪＦＥＴ領域１３および電位固定領域１４を備えた１つのユニットセルを示している。なお、平面視におけるユニットセルは、図２および図５に示す範囲よりもさらにＹ方向に延在していてもよい。図６に、複数のユニットセルをＸ方向に並べた構造を示し、セル配置について説明する。図６では、上側に平面図を示し、下側に当該平面図のＡ－Ａ線に対応する箇所の断面図を示している。
図６に示すように、ＭＯＳＦＥＴのユニットセルＵＣは、レイアウトを反転させながらＸ方向に並んでいる。つまり、ユニットセルＵＣはＸ方向に複数並んでおり、Ｘ方向で隣り合うユニットセル同士は、互いの境界線を軸として線対称の平面レイアウトを有している。言い換えれば、Ｘ方向で隣り合うユニットセルのそれぞれの構造は、平面視において線対称の関係にある。この場合、ＪＦＥＴ領域１３を中心としてＹ方向に隣り合うユニットセル同士は、１つのＪＦＥＴ領域１３を共有する。言い換えれば、図６に示す断面において、１つのユニットセルは、１つのトレンチ配置領域に対して０．５個のＪＦＥＴ領域１３を有しているといえる。コンタクトプラグ１は、半導体基板の上面に沿ってＹ方向に延在し、その短手方向（Ｘ方向）に複数並んでいる。また、トレンチは、当該短手方向において隣り合うコンタクトプラグ１同士の間の半導体基板の上面において、コンタクトプラグ１の長辺と平行な方向に複数並んで離散的に形成されている。
ここで、ＪＦＥＴ領域１３は、ｐ型のボディ層５およびガード領域８に挟まれた領域である。ＪＦＥＴ領域１３は、ＭＯＳＦＥＴがオフ状態のときに、隣り合うｐ型半導体領域の対向する側面のそれぞれから空乏層が延び、それらの空乏層が互いに接する領域である。
ＭＯＳＦＥＴがオフ状態のときには、チャネルが形成されないため、電流は流れない。しかし、オフ時のソース・ドレイン間における微小電流の抑制および耐圧向上のため、トレンチ９の下にガード領域８を設け、ガード領域８の横にＪＦＥＴ領域１３を設けている。すなわち、ガード領域８を設けることにより、ＭＯＳＦＥＴのオフ動作時には、隣り合うガード領域８同士の間のＪＦＥＴ領域１３内で空乏層が閉じるため、ソース・ドレイン間の電流経路が遮断される。つまり、ガード領域８は、その周囲に発生する空乏層を、隣り合うガード領域８同士の間で接続させ、これにより微小電流の抑制および耐圧向上を実現する役割を有している。よって、素子の低抵抗化を目的としてドリフト層４の不純物濃度を高めても、オフ時の耐圧を確保することができる。
＜本実施の形態の効果＞
図２１に、比較例１の炭化ケイ素半導体装置であるトレンチゲート型ＭＯＳＦＥＴの断面図を示す。図２１に示すように、比較例１のＭＯＳＦＥＴは、半導体基板の下面側から上面側に向かって順に形成されたドレイン領域１２、ドリフト層４、ボディ層５および電流拡散領域７を有している。また、トレンチ９の第１側面は、ドリフト層４、ボディ層５および電流拡散領域７と隣接しており、ドリフト層４、ボディ層５および電流拡散領域７は、トレンチ９と離間するガード領域８に挟まれている。トレンチ９内にはゲート電極２が埋め込まれ、ガード領域８および電流拡散領域７には、コンタクトプラグ１からソース電位が印加される。
このような比較例１では、トレンチ９の第１側面と隣接するボディ層５内にチャネルが形成され、電流はチャネル内を下から上へ流れる。この場合、ｐ型半導体領域に挟まれているドリフト層４は、オフ時において空乏層が閉じるＪＦＥＴ領域として機能することが考えられる。しかし、トレンチ９の底部より下の領域では、ＪＦＥＴ領域としての長さ（厚さ）が足りず、微小電流の抑制および耐圧向上の効果を十分に得られない虞がある。
また、比較例１ではトレンチ９とドレイン領域１２との間にｎ型半導体領域であるドリフト層４のみしか存在しない。そのため、トレンチ９がドレイン電位に近く、電界が集中して絶縁破壊が起き易い。しかし、トレンチ９を浅く形成してトレンチ９とドレイン領域１２とを離そうとしても、トレンチ９が浅くなると所望のチャネル長が得られなくなるため、トレンチ９を浅く形成することは困難である。
また、比較例１では、トレンチ９の四方の側面のうち、第１側面に対し直交する第２側面にもチャネル（寄生チャネル）が形成され易い。第２側面に形成されるチャネルは、半導体基板の面方位などに起因して、第１側面に形成されるチャネルとは異なる特性を有する。このため、それらのチャネルの両方に電流が流れると、特性の異なるチャネルの存在により、ＭＯＳＦＥＴの特性（例えば閾値電圧）にばらつきが生じる。
これに対し、図２２に示す比較例２のように、ＪＦＥＴ領域１３をトレンチの横に配置してその長さを十分に確保し、これにより微小電流の抑制および耐圧向上の効果を得ることが考えられる。比較例２の炭化ケイ素半導体装置の構造は、半導体領域６ｃがトレンチ９の底部側ではなく上端側に形成され、ソース領域６ａに直接接続されている点で、本実施の形態とは異なる。この場合、ＭＯＳＦＥＴがオン状態のときには、チャネルは電流拡散領域７と半導体領域６ｃとの間のボディ層５内において、トレンチ９の第１側面に沿って形成され、電流は電流拡散領域７側から半導体領域６ｃ側へ横方向に流れる。
ここでは、トレンチ９とドレイン領域１２との間にガード領域８が介在しているため、ドレイン電位によるトレンチ９の底部での電界集中を緩和でき、絶縁破壊を防ぐことができる。
しかし、比較例２においてチャネル幅を広げる方法としては、フィンを微細化する方法と、トレンチ９、電流拡散領域７および半導体領域６ｃをそれぞれ深く形成してチャネル幅を広げる方法とが考えられるが、いずれも困難である。そのため、比較例２のＭＯＳＦＥＴでは、チャネル幅を狭い範囲でしか拡大できず、炭化ケイ素半導体装置の性能向上が困難である。
また、比較例２では、トレンチの第１側面の上端の角部近傍にもチャネル（寄生チャネル）が形成される。このチャネルには電界が集中し易く、閾値電圧が低い特性を有するため、このようなチャネルに電流が流れることは、ＭＯＳＦＥＴの抵抗－閾値電圧のトレードオフが悪化する原因となる。
また、比較例２のＭＯＳＦＥＴチャネル長は、電流拡散領域７および半導体領域６ｃの相互の間隔により決まる。フォトリソグラフィ技術およびイオン注入法により形成される電流拡散領域７および半導体領域６ｃは、レジストマスクの寸法広がり、または、フォトリソグラフィの合わせずれなどに起因して、相互の間隔にばらつきが生じ易い。この間隔のばらつきは、最大で±２００ｎｍ程度である。したがって、ウェハ面内において、ＭＯＳＦＥＴの特性がばらつき易いという問題がある。
また、例えば短絡故障などで異常な大電流が通電する場合、比較例２のように、互いに不純物濃度が高いソース領域６ａと半導体領域６ｃが互いに接していると、電圧降下させるための低濃度領域が挿入されていないため、短絡耐量を確保できない虞がある。
これに対し、本実施の形態では、半導体領域６ｃを電流拡散領域７の直下においてトレンチ９の第１側面に接するように形成している。これにより、ＭＯＳＦＥＴのオン時においてチャネルは半導体領域６ｃと電流拡散領域７との間のボディ層５内に縦方向に発生し、電流は電流拡散領域７から半導体領域６ｃへ、下に向かって流れる。このため、ＭＯＳＦＥＴのチャネル幅は、トレンチ９の第１方向（Ｘ方向）の長さにより調整可能である。よって、製造工程の難度を変化させることなく、チャネル幅を広い範囲で調整可能である。
また、ここでは、トレンチ９の第１側面に接する半導体領域６ｃおよび電流拡散領域７の間にチャネルが生じるため、トレンチ９の各側面の上端を通るチャネルが存在しない。このため、閾値電圧が低い特性を有するチャネルに電流が流れることを防げる。よって、ＭＯＳＦＥＴの抵抗－閾値電圧のトレードオフの悪化を防ぎ、閾値電圧を一定に保つことができる。
また、チャネル長は、電流拡散領域７および半導体領域６ｃの相互間の間隔で決まる。ここで、イオン注入による半導体領域の深さのばらつきは、フォトリソグラフィの合わせずれなどに起因する半導体領域の横方向のばらつきに比べ、制御性がよい。このため、ウェハ面内におけるチャネル長のばらつきの発生を抑えられる。
また、比較例１と比べ、本実施の形態では、トレンチ９は半導体領域６ｃに側面が接する程度の深さがあればよく、トレンチの浅化が可能である。上述のように、フォトリソグラフィ技術およびイオン注入法により形成される電流拡散領域７および半導体領域６ｃの相互間の間隔のばらつきが小さいため、トレンチ９の深さを浅く設定することが容易である。したがって、高い性能を維持しながら、トレンチ９を浅く形成できる。したがって、トレンチ９はドレイン領域１２のドレイン電位から遠ざかり、電界は低減される。また、トレンチ９とドレイン領域１２との間にガード領域８が形成されていることによっても、電界は緩和される。
また、ここでは、不純物濃度が高いソース領域６ａと半導体領域６ｃとの間のソース電位の供給経路として、不純物濃度がソース領域６ａおよび半導体領域６ｃよりも低いｎ型の半導体領域６ｂが介在している。このように、低濃度の半導体領域６ｂを挿入することで、異常な大電流の通電時に半導体領域６ｃの電圧を降下させられる。したがって、ゲートの飽和電流が低下し、短絡耐量が向上する。
また、ここではＪＦＥＴ領域１３をトレンチ９の横に配置して、ＪＦＥＴ領域１３の長さを十分に確保しており、これにより微小電流の抑制および耐圧向上の効果を得られる。
また、ここでは、電流拡散領域７が、トレンチ９の第１側面のＸ方向における一方の端部に達していない。このため、当該第１側面に対し直交する第２側面のうち、ソース領域６ａ側の側面にチャネルが生じることを防げる。このようにして、第１側面に沿うチャネルとは特性の異なるチャネルが第２側面に沿って生じることを防げるため、ＭＯＳＦＥＴの特性のばらつきを抑えられる。
また、ここでは、半導体領域６ｃが、トレンチ９の第１側面のＸ方向における他方の端部に達していない。このため、当該第１側面に対し直交する第２側面のうち、ＪＦＥＴ領域１３側の側面にチャネルが生じることを防げる。このようにして、第１側面に沿うチャネルとは特性の異なるチャネルが第２側面に沿って生じることを防げるため、ＭＯＳＦＥＴの特性のばらつきを抑えられる。すなわち、トレンチ９の短手方向の側面（第１側面）のみに電流がながれるようにし、面方位の異なる他のトレンチ側面に電流が流れることを防げる。
以上により、本実施の形態では、炭化ケイ素半導体装置の性能を向上できる。
＜変形例１＞
本実施の形態の変形例１として、ソースコンタクトプラグの延在方向において、ソース領域と電位固定領域とを交互に並べる構造について、図７～図１０を用いて説明する。図８および図９は、それぞれ図７のＡ－Ａ線およびＤ－Ｄ線における断面図である。図１０は、図８および図９のＣ－Ｃ線において半導体基板を破断した平面図である。
図７および図１０に示すように、Ｙ方向においてソース領域６ａと電位固定領域１４とは交互に並んでいる。図８に示すように、電位固定領域１４はトレンチ９から離間しており、ガード領域８の上面まで達している。つまり、電位固定領域１４はガード領域８と半導体基板の上面との間に形成されており、ボディ層５とガード領域８とに接している。ボディ層５とガード領域８には、それらに電気的に接続された電位固定領域１４を介してソース電位が印加される。
Ｙ方向において隣り合う電位固定領域１４同士の間において、ソース領域６ａはその下の半導体領域６ｂを介して半導体領域６ｃに電気的に接続されている。図１０に示すように、半導体領域６ｂの一部はＹ方向に並ぶトレンチ９同士の間に位置し、他の一部はＹ方向に並ぶ電位固定領域１４同士の間に位置している。半導体基板の上面に形成されたソース領域６ａと電位固定領域１４とは、Ｙ方向に延在するコンタクトプラグ（ソースコンタクトプラグ）１の直下において交互に並んでおり、コンタクトプラグ１の底面に接続されている。
本変形例では、電位固定領域１４が下方向に拡散しても半導体領域６ｃが電位固定領域１４により分断されることはない。よって、電位固定領域１４を図１～図６に示した構造に比べて深く形成できる。これにより、ガード領域８の電位固定が容易となる。
＜変形例２＞
本実施の形態の変形例２として、電流拡散領域上にｐ＋型の電界緩和層を形成する構造について、図１１～図１４を用いて説明する。図１２および図１３は、それぞれ図１１のＡ－Ａ線およびＤ－Ｄ線における断面図である。図１４は、図１２および図１３のＣ－Ｃ線において半導体基板を破断した平面図である。
図１１～図１３に示すように、本変形例の構造は、図８を用いて説明した変形例１の構造と比べ、半導体基板内において、電流拡散領域７上にｐ＋型の電界緩和層１０が形成されている点が異なる。すなわち、ｐ＋型の電界緩和層１０は、電流拡散領域７の上面と半導体基板の上面との間に形成されている。ｐ＋型の電界緩和層１０のｐ型不純物濃度は、ボディ層５のｐ型不純物濃度より高い。平面視において、電界緩和層１０は、電流拡散領域７と同様にＹ方向に延在しており、その一部は、Ｙ方向に隣り合うトレンチ９同士の間に位置している。すなわち、電界緩和層１０は、電流拡散領域７上においてトレンチ９の第１側面に接している。電界緩和層１０は、Ｘ方向において隣り合う電位固定領域１４と接しており、電界緩和層１０には、電気的に接続された電位固定領域１４を介してソース電位が印加される。
ＪＦＥＴ領域１３上の電流拡散領域７は、電界が強くなり易い箇所である。そこで、本変形例のように電界緩和層１０を設けることにより、電流拡散領域７上の絶縁膜１１の電界を弱めることができる。よって、電流拡散領域７とその上のゲート電極２との間で絶縁破壊が起きることを防げる。また、電界緩和層１０にはソース電位が印加されるため、ＪＦＥＴ領域１３の上部とその上のゲート電極２とのゲート－ドレイン容量がゲート－ソース容量に変換される。その結果、ＭＯＳＦＥＴのスイッチング特性が改善される。
また、変形例１に対し、電流拡散領域７が半導体基板の上面から下面側へ離れるため、トレンチ９の第２側面（電位固定領域１４側の側面）の寄生チャネルの発生を抑制できる。よって、ＭＯＳＦＥＴの特性のばらつきを抑えられる。
また、ここでは、変形例１と比べ、実効的なＪＦＥＴ領域の長さが長くなる。すなわち、ＪＦＥＴは、ｐ型半導体領域に挟まれたｎ型半導体領域であるところ、電位固定領域１４を形成することで、電流拡散領域７が電位固定領域１４とボディ層５とに挟まれる。このため、電流拡散領域７がＪＦＥＴ領域として働き、実効的なＪＦＥＴ領域の長さが長くなる。これにより、短絡耐量が改善される。
＜変形例３＞
本実施の形態の変形例３として、隣り合うユニットセルを反転させずに並べる構造について、図１５を用いて説明する。図１５では、上側に平面図を示し、下側に当該平面図のＡ－Ａ線に対応する箇所の断面図を示している。
図１５に示すように、本変形例では、Ｘ方向において隣り合うユニットセルＵＣ同士が、平面レイアウトを含む構造を反転させることなく並んでいる。ここでは、ＪＦＥＴ領域１３の一部が、電流拡散領域７の端部の隣で半導体基板の上面に接してる。また、所定のユニットセルＵＣ内の電流拡散領域７とＸ方向で隣り合う他のユニットセルＵＣ内のソース領域６ａとの間には、半導体基板の上面からガード領域８の上面に達する電位固定領域１４の一部が、Ｙ方向に延在している。つまり、トレンチ９のＸ方向における側面のうち、トレンチ９側と反対側の側面は、電位固定領域１４に接している。
これにより、Ｘ方向において隣り合うユニットセルＵＣ同士のうち、一方のユニットセルＵＣを構成する電流拡散領域７およびＪＦＥＴ領域１３と、他方のユニットセルＵＣを構成するソース領域６ａ、半導体領域６ｂおよび６ｃとは、Ｙ方向に延在する電位固定領域１４により分離されている。
また、Ｘ方向において、ＪＦＥＴ領域１３に対しトレンチ９側とは反対側に位置するガード領域８は、ＪＦＥＴ領域１３の上記側面よりもＪＦＥＴ領域１３の中心側に食い込むように凸状に形成されている。言い換えれば、Ｘ方向において、ＪＦＥＴ領域１３に対しトレンチ９側とは反対側に位置するガード領域８のＪＦＥＴ領域１３側の端部は、ＪＦＥＴ領域１３の上記側面よりもＪＦＥＴ領域１３の中心側で終端している。これにより、Ｘ方向において、２つのガード領域８に挟まれるＪＦＥＴ領域１３の幅は、ボディ層５と電位固定領域１４とに挟まれるＪＦＥＴ領域１３の幅より狭くなっている。
本変形例では、隣り合うユニットセルＵＣの構造が互いに反転していないため、１つのユニットセルに対して１つのＪＦＥＴ領域１３が形成されている。つまり、図６を用いて説明した構造に比べ、ＪＦＥＴ領域１３の密度を約２倍に高められる。これにより、ＪＦＥＴ領域１３の抵抗を低減できる。
また、ＪＦＥＴ領域１３の抵抗を低減できるため、ＪＦＥＴ領域１３をＸ方向において挟むガード領域８同士の距離を縮小することも可能である。これにより、ＭＯＳＦＥＴのオフ動作時において、隣り合うガード領域８同士の間のＪＦＥＴ領域１３内で空乏層が閉じ易くなる。したがって、ＪＦＥＴ領域１３の抵抗の増大を防ぎ、かつ、微小電流の抑制および耐圧向上を実現できる。また、このように、ＪＦＥＴ領域１３の幅をその経路（ＪＦＥＴ領域１３の電流経路）上で調整し易いため、ＭＯＳＦＥＴの抵抗－閾値電圧のトレードオフを改善できる。
なお、ここでは、Ｘ方向において隣り合うユニットセルＵＣの相互における電位固定領域１４およびソース領域６ａの配置の位相を変化させているが、それらの配置は隣り合うユニットセルＵＣ同士で一致していてもよい。
＜変形例４＞
本実施の形態の変形例４として、隣り合うユニットセルを反転させずに並べ、かつ、ＪＦＥＴ領域を斜めに形成する構造について、図１６を用いて説明する。図１６では、上側に平面図を示し、下側に当該平面図のＡ－Ａ線に対応する箇所の断面図を示している。
図１６に示すように、本変形例では、変形例３と同様に、Ｘ方向において隣り合うユニットセルＵＣ同士が、平面レイアウトを含む構造を反転させることなく並んでいる。加えて、ここでは、ＪＦＥＴ領域１３が半導体基板の上面および下面に対して斜めの角度を有して形成されている。また、ここでは、Ｘ方向において隣り合うユニットセルＵＣ同士のうち、一方のユニットセルＵＣを構成する電流拡散領域７およびＪＦＥＴ領域１３と、他方のユニットセルＵＣを構成するソース領域６ａ、半導体領域６ｂおよび６ｃとは、ボディ層５により分離されている。斜めに形成されたＪＦＥＴ領域１３のＸ方向における幅は、どの高さでもほぼ一定である。
本変形例のＪＦＥＴ領域１３は、例えば斜めイオン注入法により形成されている。ＪＦＥＴ領域１３は、半導体基板の上面側から下面側に向かって、Ｘ方向におけるトレンチ９との距離が徐々に大きくなるような角度を有している。したがって、以下の理由により、ユニットセルＵＣの配置周期（セルピッチ）を縮小可能である。すなわち、ここでは、高電圧な半導体基板の下面に近い部分のＪＦＥＴ領域１３が、トレンチ９から離間している。トレンチ９の下側角部は電界が集中し易いが、ＪＦＥＴ領域１３を斜めに形成することで、トレンチ９の下側角部とＪＦＥＴ領域１３とを離すことができる。これによりトレンチ９とＪＦＥＴ領域１３との間の耐圧を確保できる。したがって、トレンチ９とＪＦＥＴ領域１３の上端との距離を短縮できる。この結果、ユニットセルＵＣ内の電流拡散領域７と、隣のユニットセルＵＣ内のコンタクトプラグ１とを、ボディ層５を介して離すことができる。これにより、平面視におけるコンタクトプラグ１とＪＦＥＴ領域１３との距離を縮小できる。以上により、ユニットセルＵＣの配置周期（セルピッチ）を縮小できる。なお、トレンチ９とＪＦＥＴ領域１３との短絡を避けるため、ＪＦＥＴ領域１３の上端はトレンチ９から離間させている。
また、ここでは、ＪＦＥＴ領域１３を斜めに形成しているため、ＪＦＥＴ領域１３を半導体基板の上面に対して垂直に形成する場合に比べて、ＪＦＥＴ領域１３の長さ（電流経路）を伸ばせる。したがって、ＭＯＳＦＥＴの短絡耐量を改善できる。
＜変形例５＞
本実施の形態の変形例５として、ＪＦＥＴ領域をＹ方向に複数並べる構造について、図１７～図１９を用いて説明する。図１７および図１８は、本変形例の炭化ケイ素半導体装置を示す断面図である。図１９は、本変形例の炭化ケイ素半導体装置を示す平面図である。図１７は、図１９のＡ－Ａ線における断面図であり、図１８は、図１９のＥ－Ｅ線における断面図である。図１７～図１９では、２つのユニットセルを並べて示している。
図１７～図１９に示すように、本変形例では、Ｘ方向に延在するＪＦＥＴ領域１３を各ユニットセル内においてＹ方向に複数並べて配置している。すなわち、本変形例のＪＦＥＴ領域１３は、ＦＩＮ型ＪＦＥＴ領域である。ここでは、隣り合うユニットセルＵＣ同士は、その境界において反転した構造を互いに有している。Ｘ方向において隣り合うユニットセルＵＣの相互における電位固定領域１４およびソース領域６ａの配置の位相は同一ではないが、同一であってもよい。Ｙ方向に隣り合うＪＦＥＴ領域１３同士の間には、ボディ層５が形成されている。その他の構造は、図５を用いて説明した構造と同様である。
ＪＦＥＴ領域の幅は狭いほど短絡耐量が優れるが、増加するオン抵抗分をＪＦＥＴ領域の本数を増やすことで補償する必要がある。本変形例のように、Ｙ方向における幅が小さいＦＩＮ型ＪＦＥＴ領域を複数形成することで、実効的なＪＦＥＴ領域１３の本数を増加させられる。
ここで、ＪＦＥＴ領域の幅を１μｍ、ＪＦＥＴ領域の形成部を除くセルピッチを６μｍとする。ＪＦＥＴ領域がＹ方向に延在する構造では、ＪＦＥＴ領域の密度は、（ユニットセル当たりのＪＦＥＴ領域の長さ）／（ユニットセル面積）＝１μｍ／（１+６）μｍ＝０．１４μｍ／μｍ２である。
本変形例では、ＪＦＥＴ領域１３の形成部の長さをＬ、ＪＦＥＴ領域の配置周期をＰとすると、例えばＬ＝５μｍ、Ｐ＝２μｍの時、Ｌ／Ｐ（Ｌ＋６）＝５μｍ／２μｍ×１１μｍ＝０．２３μｍ／μｍ２となり、およそ１．５倍のＪＦＥＴ領域の密度を実現できる。これにより、ＪＦＥＴ領域１３の抵抗を低減できる。
＜変形例６＞
本実施の形態の変形例６として、ＪＦＥＴ領域の直上にショットキーバリアダイオードを形成する構造について、図２０を用いて説明する。図２０は、本変形例における炭化ケイ素半導体装置を示す断面図であり、２つの隣り合うユニットセルを示している。
図２０に示すように、ここでは、隣り合うユニットセルＵＣ同士は、その境界において反転した構造を互いに有している。本変形例では、Ｘ方向に延在するＪＦＥＴ領域１３を各ユニットセル内においてＹ方向に複数並べて配置している。Ｘ方向において隣り合うユニットセルＵＣの相互における電位固定領域１４およびソース領域６ａの配置の位相は同一ではないが、同一であってもよい。
ここでは、ＪＦＥＴ領域１３は、Ｘ方向においてボディ層５と隣り合い、比較的Ｘ方向の幅が大きい第１部分と、Ｘ方向においてガード領域８と隣り合い、第１部分よりもＸ方向の幅が小さい第２部分とを有している。当該第１部分の直上であって、Ｘ方向において２つの電流拡散領域７に挟まれる半導体基板内には、半導体基板の上面に接するｎ型の半導体領域１６が形成されている。つまり、半導体領域１６は、半導体基板の上面とＪＦＥＴ領域１３の上面との間に形成され、ＪＦＥＴ領域１３の上面に接続されている。半導体領域１６のｎ型不純物濃度は、ＪＦＥＴ領域１３のｎ型不純物濃度よりも低い。
半導体基板の上面上の絶縁膜１１には、ＪＦＥＴ領域１３および半導体領域１６のそれぞれの直上において絶縁膜１１を貫通する貫通孔（接続孔）が形成されており、当該貫通孔内には、コンタクトプラグ１７が埋め込まれている。コンタクトプラグ１７の底面は、半導体領域１６と接続している。コンタクトプラグ１７と半導体領域１６との接続部はショットキー接合しており、ショットキーバリアダイオードを構成している。その他の構造は、図５を用いて説明した構造と同様である。
本変形例では、ショットキーバリアダイオードを設けることで、ＳｉＣパワーデバイス特有の通電劣化を抑制できる。すなわち、電位固定領域１４およびガード領域８からなるｐ型半導体領域と、ドレイン領域１２およびドリフト層４からなるｎ型半導体領域との接合は、ＰＮダイオードを構成している。このＰＮダイオードは、正孔および電子が流れるバイポーラ素子である。ＳｉＣパワーデバイスでは、このＰＮダイオードに正孔が流れると、特性が劣化する問題がある。
本変形例は、正孔はショットキーバリアダイオードに流れるため、ＰＮダイオードには主に電子しか流れない。よって、ＰＮダイオードに正孔が流れることを抑制でき、通電劣化を抑えられる。また、ダイオード損失およびスイッチング損失を低減できる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、各部の材質、導電型、および製造条件などは前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることはいうまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。つまり、実施の形態１および各変形例では、ｎ型のＳｉＣパワーＭＩＳＦＥＴについて説明したが、各半導体領域の導電型を反転させたｐ型のＳｉＣパワーＭＩＳＦＥＴにおいても、前記実施の形態および各変形例と同様の効果を得ることができる。
また、実施の形態１および変形例２～５は、ユニットセルの向きの違いなどの矛盾が生じない限り、互いに組み合わせることができる。
１、１７ コンタクトプラグ
２ ゲート電極
３ ドレイン電極
４ ドリフト層
５ ボディ層
６ａ ソース領域
６ｂ、６ｃ、１６ 半導体領域
７ 電流拡散領域
８ ガード領域
９ トレンチ
１０ 電界緩和層
１１ 絶縁膜
１２ ドレイン領域
１３ ＪＦＥＴ領域
１４ 電位固定領域
ＵＣ ユニットセル

Claims (13)

  1. 第１主面および前記第１主面の反対側の第２主面を備えた炭化ケイ素半導体基板と、
    前記第１主面上に形成されたソース電極と、
    前記第１主面と前記ソース電極との接続部であり、前記第１主面に沿って延在し、複数並ぶソースコンタクト領域と
    前記ソースコンタクト領域の短手方向において隣り合う前記ソースコンタクト領域同士の間の前記第１主面において、前記ソースコンタクト領域の長辺と平行な方向に複数並んで形成されたトレンチと、
    前記トレンチ内に絶縁膜を介して形成されたゲート電極と、
    前記炭化ケイ素半導体基板内において、前記第２主面側から前記第１主面に向かって順に形成された、第１導電型の第１半導体領域、前記第１導電型と異なる第２導電型の第２半導体領域、前記トレンチの第１側面に接し、ソース電位が印加される前記第１導電型の第３半導体領域、前記トレンチの前記第１側面に接し、前記第２半導体領域よりも低い不純物濃度を有する前記第２導電型の第４半導体領域、および、前記トレンチの前記第１側面に接する前記第１導電型の第５半導体領域と、
    前記トレンチと離間して前記炭化ケイ素半導体基板内に形成され、前記第５半導体領域と前記第１半導体領域とを接続する、前記第１導電型の第６半導体領域と、
    を有し、
    前記第３半導体領域は、前記第１半導体領域、前記第５半導体領域および前記第６半導体領域から離間し、
    前記ゲート電極と、前記トレンチの前記第１側面に隣接して平面視において互いに重なる前記第３半導体領域、前記第４半導体領域および前記第５半導体領域とは、電界効果トランジスタを構成し、
    前記電界効果トランジスタのチャネルは、前記トレンチの前記第１側面に接する前記第４半導体領域内において、前記第３半導体領域と前記第５半導体領域との間に生じる、炭化ケイ素半導体装置。
  2. 請求項１に記載の炭化ケイ素半導体装置において、
    前記第３半導体領域に対して前記第１主面側に順に形成された、前記第１導電型の第７半導体領域、および、前記第１導電型の第８半導体領域と、
    をさらに有し、
    前記ソースコンタクト領域は、前記第１主面において前記第８半導体領域に接続され、
    前記第７半導体領域の不純物濃度は、前記第３半導体領域および前記第８半導体領域のいずれの不純物濃度より低く、
    前記第７半導体領域および前記第８半導体領域は、前記トレンチから離間し、
    前記第３半導体領域には、前記ソースコンタクト領域、前記第８半導体領域および前記第７半導体領域を介してソース電位が印加される、炭化ケイ素半導体装置。
  3. 請求項１に記載の炭化ケイ素半導体装置において、
    前記第１主面および前記トレンチの前記第１側面に沿う第１方向において、前記第５半導体領域は、前記トレンチの一方の端部から離間している、炭化ケイ素半導体装置。
  4. 請求項１に記載の炭化ケイ素半導体装置において、
    前記第１主面および前記トレンチの前記第１側面に沿う第１方向において、前記第３半導体領域は、前記トレンチの一方の端部から離間している、炭化ケイ素半導体装置。
  5. 請求項２に記載の炭化ケイ素半導体装置において、
    前記第５半導体領域と離間して前記第１主面と前記第３半導体領域との間に形成され、前記第４半導体領域よりも高い不純物濃度を有する、前記第２導電型の第９半導体領域をさらに有し、
    前記第９半導体領域は、前記第４半導体領域に接し、前記ソースコンタクト領域および前記第２半導体領域に電気的に接続されている、炭化ケイ素半導体装置。
  6. 請求項２に記載の炭化ケイ素半導体装置において、
    前記第５半導体領域および前記トレンチと離間して前記第１主面と前記第２半導体領域との間に形成され、前記第４半導体領域よりも高い不純物濃度を有する、前記第２導電型の第９半導体領域をさらに有し、
    前記第９半導体領域は、前記第４半導体領域および前記第２半導体領域に接し、前記ソースコンタクト領域に接続されている、炭化ケイ素半導体装置。
  7. 請求項２に記載の炭化ケイ素半導体装置において、
    前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第５半導体領域、前記第６半導体領域、前記第７半導体領域および前記第８半導体領域は、ユニットセルを構成し、
    前記ユニットセルは、前記第１主面および前記トレンチの前記第１側面に沿う第１方向に複数並び、
    前記第１方向において、前記第７半導体領域および前記第８半導体領域は、前記トレンチを挟んで前記第６半導体領域の反対側に位置し、
    前記第１方向において隣り合う前記ユニットセル同士は、平面視におけるそれらの境界線を軸として線対称な構造を有している、炭化ケイ素半導体装置。
  8. 請求項２に記載の炭化ケイ素半導体装置において、
    前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第５半導体領域、前記第６半導体領域、前記第７半導体領域および前記第８半導体領域は、ユニットセルを構成し、
    前記ユニットセルは、前記第１主面および前記トレンチの前記第１側面に沿う第１方向において、平面レイアウトを反転させることなく複数並び、
    前記第１方向において、前記第７半導体領域および前記第８半導体領域は、前記トレンチを挟んで前記第６半導体領域の反対側に位置し、
    前記第１方向において隣り合う前記ユニットセル同士のうち、一方の前記ユニットセルを構成する前記第５半導体領域および前記第６半導体領域と、他方の前記ユニットセルを構成する前記第３半導体領域とは、前記炭化ケイ素半導体基板内に形成された、前記第２導電型の第１０半導体領域により互いに分離されている、炭化ケイ素半導体装置。
  9. 請求項１に記載の炭化ケイ素半導体装置において、
    前記第５半導体領域と前記第１主面との間の前記炭化ケイ素半導体基板内に形成された、前記第２導電型の第１１半導体領域をさらに有する、炭化ケイ素半導体装置。
  10. 請求項８に記載の炭化ケイ素半導体装置において、
    前記第６半導体領域は、前記第１主面側から前記第２主面側に向かって、前記第１方向における前記トレンチとの距離が徐々に大きくなるような角度を有している、炭化ケイ素半導体装置。
  11. 請求項１に記載の炭化ケイ素半導体装置において、
    前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第５半導体領域および前記第６半導体領域は、ユニットセルを構成し、
    前記ユニットセルは、前記第１主面および前記トレンチの前記第１側面に沿う第１方向に複数並び、
    前記ユニットセル内において、前記第６半導体領域は、平面視において前記第１方向と直交する第２方向に複数並んで配置され、
    前記第２方向において隣り合う前記第６半導体領域同士の間には、前記第４半導体領域または前記第２半導体領域の少なくとも一方が形成されている、炭化ケイ素半導体装置。
  12. 請求項１に記載の炭化ケイ素半導体装置において、
    前記炭化ケイ素半導体基板内において、前記第６半導体領域と前記第１主面との間に形成され、前記第６半導体領域と接続された、前記第５半導体領域よりも不純物濃度が低い前記第１導電型の第１２半導体領域と、
    前記第１主面上に形成され、前記第１２半導体領域とショットキー接合された接続部と、
    をさらに有し、
    前記第１２半導体領域と、前記ショットキー接合された接続部とは、ショットキーバリアダイオードを構成する、炭化ケイ素半導体装置。
  13. 請求項１に記載の炭化ケイ素半導体装置において、
    前記第２半導体領域は、前記トレンチと離間している、炭化ケイ素半導体装置。
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