JP2024060878A - 表示パネル - Google Patents

Abstract

【課題】ＥＳＤに起因する不良の発生が抑制された表示パネルを提供する。
【解決手段】
表示パネル１０００ａは、複数の画素Ｐによって画定される表示領域ＡＡと、表示領域以外の周辺領域ＮＡとを有する。表示パネルは、周辺領域に、複数の画素行のそれぞれに対応付けられた複数の段を有するシフトレジスタを含むゲート駆動回路と、列方向に延びる第１幹線１３４とを有する。第１幹線は、第１幹線の行方向の両側のエッジであって、行方向の表示領域側である一方側にある第１エッジｅａと、行方向の表示領域と反対側である他方側にある第２エッジｅｂとを有する。第１幹線は、それぞれが第１エッジと第２エッジとを有する第１部分１３４Ａおよび第２部分１３４Ｂを含み、第２部分の第１エッジは、第１部分の第１エッジよりも行方向の他方側にある。第１部分には、素子が設けられておらず、第２部分は、素子が設けられている領域を含む。
【選択図】図４

Description

本発明は、表示パネルに関する。

液晶表示パネルは、モバイル端末用や、テレビ用途等、種々の用途の液晶表示装置に用いられている。液晶表示パネルの狭額縁化が、製造コストを削減する観点や、デザイン性および機能性の観点から求められている。ＴＦＴ基板上にゲート駆動回路（「ゲートドライバ」ということもある。）を一体的に形成するゲートドライバモノリシック（ＧＤＭ）技術を用いることによって、ゲート駆動回路をＣＯＦ（チップオンフィルム）またはＣＯＧ（チップオングラス）等を用いてＴＦＴ基板に実装する場合に比べて、ドライバ実装に係るコストを削減するとともに、狭額縁化を図ることができる。ＧＤＭ技術は、ＧＯＡ（Ｇａｔｅ ｏｎ Ａｒｒａｙ）と呼ばれることもある。

特許文献１～３は、ＧＤＭ技術が適用された表示装置を開示している。特許文献１～３の表示装置において、表示装置の表示領域以外の領域（「周辺領域」または「額縁領域」ということがある。）に対応する表示パネルのＴＦＴ基板上の領域、例えば表示領域の左側および／または右側の領域に、ゲート駆動回路と、ゲート駆動回路に信号を供給するための上下方向に延びる幹線群とが設けられている。

国際公開第２０１１／１０４９４５号 国際公開第２０１８／０２５４１２号 米国特許出願公開第２０２１／２７２９４９号明細書

ＧＤＭ技術が適用された表示装置の製造歩留まりを向上させることが求められている。製造歩留まりを低下させる要因として、例えば、表示パネルの製造工程中における静電放電（Electro-Static Discharge：ＥＳＤ）による破壊がある。詳細は後述する。

本発明は、ＥＳＤに起因する不良の発生が抑制された表示パネルを提供することを目的とする。

本発明の実施形態によると、以下の項目に記載の解決手段が提供される。

［項目１］
複数の画素行および複数の画素列を有するマトリクス状に配列された複数の画素を有し、
前記複数の画素によって画定される表示領域と、前記表示領域以外の周辺領域とを有し、
前記周辺領域に設けられ、前記複数の画素行のそれぞれに対応付けられた複数の段を有するシフトレジスタを含むゲート駆動回路と、
前記周辺領域に設けられ、列方向に延びる第１幹線と
を有し、
前記第１幹線は、前記第１幹線の行方向の両側のエッジであって、行方向の前記表示領域側である一方側にある第１エッジと、行方向の前記表示領域と反対側である他方側にある第２エッジとを有し、
前記第１幹線は、それぞれが前記第１エッジと前記第２エッジとを有する第１部分および第２部分を含み、
前記第２部分の前記第１エッジは、前記第１部分の前記第１エッジよりも行方向の前記他方側にあり、
前記第１部分には、素子が設けられておらず、
前記第２部分は、素子が設けられている領域を含む、表示パネル。
［項目２］
前記周辺領域に設けられ、列方向に延び、前記第１幹線の前記表示領域と反対側に位置する第２幹線をさらに有し、
前記第１幹線は、前記シフトレジスタの前記複数の段に含まれる１または複数の第１種の段に共通の信号を供給し、
前記第２幹線は、前記シフトレジスタの前記複数の段に含まれる１または複数の第２種の段に共通の他の信号を供給し、
前記第２幹線は、前記第１幹線の前記第１部分と行方向に隣接する第３部分と、前記第１幹線の前記第２部分と行方向に隣接する第４部分とを含み、
前記第３部分は、素子が設けられている領域を含み、
前記第４部分には、素子が設けられておらず、
前記第１幹線は、前記第２部分に設けられた前記素子を介して、前記１または複数の第１種の段に前記共通の信号を供給し、
前記第２幹線は、前記第３部分に設けられた前記素子を介して、前記１または複数の第２種の段に前記共通の他の信号を供給する、項目１に記載の表示パネル。
［項目３］
前記第１幹線の前記第２部分は、前記１または複数の第１種の段を構成する単位回路の形成領域内に配置され、
前記第２幹線の前記第３部分は、前記１または複数の第２種の段を構成する単位回路の形成領域内に配置される、項目２に記載の表示パネル。
［項目４］
前記第２幹線は、前記第２幹線の行方向の両側のエッジであって、前記表示領域側の第３エッジと、前記表示領域と反対側の第４エッジとを有し、
前記第２幹線の前記第３エッジの形状は、前記第１幹線の前記第２エッジの形状と整合しており、
前記第２幹線の前記第３エッジと、前記第１幹線の前記第２エッジとの間の距離は、略一定である、項目２または３に記載の表示パネル。
［項目５］
前記第２幹線の前記第４部分の幅は、前記第２幹線の前記第３部分の幅よりも小さい、項目２から４のいずれか１項に記載の表示パネル。
［項目６］
前記第１幹線は、前記第１部分と前記第２部分とを連結する連結部をさらに有し、
前記第１部分および前記第２部分は、列方向に延びており、
前記連結部は、列方向と異なる方向に延びている、項目１から５のいずれか１項に記載の表示パネル。
［項目７］
前記第１幹線は、前記第１部分と前記連結部との間および前記第２部分と前記連結部との間で屈曲している、項目６に記載の表示パネル。
［項目８］
前記第１幹線は、前記表示領域側に突出した複数のＥＳＤ犠牲部を有する、項目１から７のいずれか１項に記載の表示パネル。
［項目９］
前記複数のＥＳＤ犠牲部は、前記第１幹線の前記第１部分と前記連結部とによって形成される角から前記表示領域側に延設されているＥＳＤ犠牲部を含む、項目７を引用する項目８に記載の表示パネル。
［項目１０］
前記複数のＥＳＤ犠牲部は、前記シフトレジスタの前記複数の段に対応して設けられている、項目８または９に記載の表示パネル。
［項目１１］
前記第１幹線の前記第２部分の幅は、前記第１幹線の前記第１部分の幅と等しい、項目１から１０のいずれか１項に記載の表示パネル。
［項目１２］
基板と、前記基板上に形成されたゲートメタル層と、前記ゲートメタル層を覆う絶縁層と、前記絶縁層上に形成されたソースメタル層とを有し、
前記第１幹線は、前記ゲートメタル層に含まれる、項目１から１１のいずれか１項に記載の表示パネル。
［項目１３］
前記素子は、前記シフトレジスタの前記複数の段のそれぞれが有する単位回路に含まれるＴＦＴである、項目１から１２のいずれか１項に記載の表示パネル。

本発明の実施形態によると、ＥＳＤに起因する不良の発生が抑制された表示パネルが提供される。

本発明の実施形態１による表示パネル１０００ａを有する表示装置１１００ａの構成を示す模式的な図である。 表示装置１１００ａの模式的な平面図である。 表示パネル１０００ａの模式的な平面図であり、表示パネル１０００ａの一部を模式的に示す平面図である。 表示パネル１０００ａの模式的な平面図であり、周辺領域ＮＡおよび表示領域ＡＡの一部を模式的に示す平面図である。 比較例の表示パネル９００ａの模式的な平面図であり、周辺領域ＮＡおよび表示領域ＡＡの一部を模式的に示す平面図である。 本発明の実施形態２による表示パネル１０００ｂの模式的な平面図であり、周辺領域ＮＡおよび表示領域ＡＡの一部を模式的に示す平面図である。 比較例の表示パネル９００ｂの模式的な平面図であり、周辺領域ＮＡおよび表示領域ＡＡの一部を模式的に示す模式的な平面図である。

以下、図面を参照しながら本発明の実施形態を説明する。なお、以下では、本発明の実施形態による表示パネルの例として液晶表示パネルを示すが、本発明は以下の実施形態に限定されるものではない。以下の図面において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、その説明を省略することがある。

（実施形態１）
図１～図４を参照して、本実施形態による液晶表示パネル１０００ａおよび液晶表示パネル１０００ａを有する液晶表示装置１１００ａ（以下、「表示パネル１０００ａ」および「表示装置１１００ａ」ということがある。）を説明する。図１は、表示装置１１００ａの構成を示す模式的な図である。図２は、表示装置１１００ａの模式的な平面図である。図３は、表示パネル１０００ａの模式的な平面図であり、表示パネル１０００ａの一部を模式的に示す平面図である。図４は、表示パネル１０００ａの模式的な平面図であり、周辺領域ＮＡおよび表示領域ＡＡの一部を模式的に示す平面図である。

図１および図２に示すように、表示パネル１０００ａは、複数の画素行および複数の画素列を有するマトリクス状に配列された複数の画素Ｐを有する。各画素Ｐには、ＴＦＴ（薄膜トランジスタ）１およびＴＦＴに電気的に接続された画素電極５が設けられている。画素行は、行方向（図２のＸ方向）に配列された複数の画素Ｐであり、画素列は、列方向（図２のＹ方向）に配列された複数の画素Ｐである。表示パネル１０００ａは、互いに対向するＴＦＴ基板１０１および対向基板２０１と、これらの基板の間に設けられた液晶層とを有する。表示パネル１０００ａは、複数の画素Ｐによって画定される表示領域ＡＡと、表示領域ＡＡ以外の周辺領域ＮＡとを有する。周辺領域ＮＡは、行方向において表示領域ＡＡよりも外側の第１周辺領域ＮＡ１と、列方向において表示領域ＡＡよりも外側の第２周辺領域ＮＡ２とを含む。表示装置１１００ａは、表示パネル１０００ａと、表示パネル１０００ａに接続された回路基板５１０とを有する。

この例では、複数の画素行のそれぞれにはゲートバスラインＧＬが関連付けられ、複数の画素列のそれぞれにソースバスラインＳＬが関連付けられている。各画素ＰのＴＦＴ１は、対応するゲートバスラインＧＬからゲート信号を供給され、対応するソースバスラインＳＬからソース信号を供給される。画素行を上から順に第１行、第２行、・・・、第ｒｘ行とし、第ｒ行（１≦ｒ≦ｒｘ）の画素行に関連付けられたゲートバスラインをゲートバスラインＧＬ（ｒ）と表すことがある（図１参照）。ここで、ｒｘは表示パネル１０００ａが有する画素行の数である。第ｒ行の画素行の画素は、ゲートバスラインＧＬ（ｒ）に供給された走査信号電圧によって選択される。第ｒ行の画素行に関連付けられたゲートバスラインＧＬ（ｒ）は、第ｒ行の画素行に含まれる画素に接続されたＴＦＴのゲート電極に接続されている。画素列について、左から順に第１列、第２列、・・・、第ｑｙ列とし、第ｑ列の画素列に関連付けられたソースバスラインＳＬをソースバスラインＳＬ（ｑ）と表すことがある。ここで、ｑｙは表示パネル１０００ａが有する画素列の数である。第ｑ列（１≦ｑ≦ｑｙ）の画素列の画素には、ソースバスラインＳＬ（ｑ）から表示信号電圧が供給される。第ｑ列の画素列に関連付けられたソースバスラインＳＬ（ｑ）は、第ｑ列の画素列に含まれる画素に接続されたＴＦＴのソース電極に接続されている。

表示パネル１０００ａは、ゲート駆動回路ＧＤを有する。ここでは、ゲート駆動回路ＧＤは、ＴＦＴ基板１０１上に一体的に形成されている（ゲートドライバモノリシック）。ゲート駆動回路ＧＤは、表示パネル１０００ａの第１周辺領域ＮＡ１に設けられ、複数の画素行のそれぞれに対応付けられた複数の段を有するシフトレジスタ１１０を含む。シフトレジスタ１１０の各段の出力は、複数の画素行のそれぞれに関連付けられたゲートバスラインＧＬに接続されている。典型的には、シフトレジスタ１１０はｒｘ個の段を有し、上から順に第１段、第２段、・・・、第ｒｘ段とすると、第ｒ段（１≦ｒ≦ｒｘ）の出力は、ゲートバスラインＧＬ（ｒ）に接続されている。シフトレジスタ１１０は、ｒｘ個の段に加えて、ｒｘ個の段に列方向に隣接する、表示に寄与しない１または複数のダミー段をさらに有してもよい。シフトレジスタ１１０は、複数の単位回路ＱＣが縦続接続（カスケード接続）されることによって構成されている。シフトレジスタ１１０の各段は各単位回路ＱＣによって構成されている。シフトレジスタ１１０の各段を構成する単位回路ＱＣは、少なくとも１つのＴＦＴ（半導体素子）を有している。

表示パネル１０００ａは、周辺領域ＮＡに設けられ、列方向に延びる第１幹線１３４を有する。第１幹線１３４は、以下のような形状を有する。第１幹線１３４は、第１幹線１３４の行方向の両側のエッジのうち表示領域ＡＡ側の第１エッジｅａと、前記表示領域と反対側の第２エッジｅｂとを有する。行方向のうち表示領域ＡＡ側を一方側といい、表示領域ＡＡと反対側の他方側ということがある。すなわち、第１エッジｅａは行方向の一方側にあり、第２エッジｅｂは行方向の他方側にある。第１幹線１３４は、それぞれが第１エッジｅａと第２エッジｅｂとを有する第１部分１３４Ａおよび第２部分１３４Ｂを含む。第２部分１３４Ｂは、第１部分１３４Ａの列方向に位置するということもできる。本明細書において「列方向」は、特に断らない限り、＋Ｙ方向および－Ｙ方向に平行な方向を含む。ここで、図面のＹ軸の矢印の方向を＋Ｙ方向とし、その反対の方向を－Ｙ方向とする。「行方向」についても同様に、特に断らない限り、＋Ｘ方向および－Ｘ方向に平行な方向を含む。ここで、図面のＸ軸の矢印の方向を＋Ｘ方向とし、その反対の方向を－Ｘ方向とする。図示する例では、表示領域ＡＡの左側にある周辺領域ＮＡ（図３および図４）については、行方向の一方側は、＋Ｘ方向であり、行方向の他方側は、－Ｘ方向である。表示領域ＡＡの右側にある周辺領域ＮＡについては、行方向の一方側は、－Ｘ方向であり、行方向の他方側は、＋Ｘ方向である。第２部分１３４Ｂの第１エッジｅａは、第１部分１３４Ａの第１エッジｅａよりも行方向の他方側にある。例えば、第２部分１３４Ｂの第１エッジｅａは、第１部分１３４Ａの第１エッジｅａよりも表示領域ＡＡから遠い。第１部分１３４Ａには、素子（ここでは単位回路ＱＣが有するＴＦＴ）が設けられていない。第２部分１３４Ｂは、素子（ここでは単位回路ＱＣが有するＴＦＴ１０ｂ）が設けられている領域を含む。第１部分１３４Ａと第２部分１３４Ｂとは、連続していなくてもよい。この例では、第１幹線１３４は、第１部分１３４Ａと第２部分１３４Ｂとの間に連結部１３４ｃをさらに有する。第１幹線１３４は、第１部分１３４Ａ、第２部分１３４Ｂおよび連結部１３４ｃ以外の部分を有し得る。ここでは、素子として、シフトレジスタ１１０の複数の段のそれぞれが有する単位回路ＱＣに含まれるＴＦＴを例示しているが、これに限られず他の回路素子（例えば容量素子）であってもよい。

表示パネル１０００ａは、周辺領域ＮＡに設けられ、列方向に延びる第２幹線１３２をさらに有する。第２幹線１３２は、第１幹線１３４の表示領域ＡＡと反対側に位置する。すなわち、第１幹線１３４は、表示領域ＡＡと第２幹線１３２との間に位置する。第１幹線１３４および第２幹線１３２は、シフトレジスタ１１０の複数の段のそれぞれに信号を供給するために用いられる。第１幹線１３４は、複数の段に含まれる１または複数の第１種の段に共通の信号を供給する。第２幹線１３２は、複数の段に含まれる１または複数の第２種の段に共通の他の信号を供給する。すなわち、シフトレジスタ１１０が有する複数の段のうち、第１幹線１３４から信号が供給される段を「第１種の段」といい、第２幹線１３２から信号が供給される段を「第２種の段」という。第１幹線１３４および第２幹線１３２は、電気的に独立なので、第１種の段と第２種の段に互いに異なる信号を供給することができる。第１幹線１３４および第２幹線１３２は、例えばシフトレジスタ１１０の各段にクリア信号（リセット信号）を供給するために用いられる。クリア信号として、ゲートスタートパルス信号ＧＳＰおよび／またはゲートエンドパルス信号ＧＥＰを用いてもよい。例えば、第１種の段には、クリア信号としてゲートエンドパルス信号ＧＥＰが供給され、第２種の段には、クリア信号としてゲートスタートパルス信号ＧＳＰが供給される。

図４において、シフトレジスタ１１０が有する複数の段のうち、第（ｎ＋１）段Ｓ（ｎ＋１）～第（ｎ＋４）段Ｓ（ｎ＋４）を示している。段Ｓの参照符号の後に付された括弧の中の最初の数字ｘは、シフトレジスタ１１０の第ｘ段に対応し、括弧の中の数字ｘに続く文字（「Ａ」または「Ｂ」）は、第ｘ段が第１種の段または第２種の段のいずれであるかを示しており、第ｘ段が第１種の段であるときは「Ｂ」、第ｘ段が第２種の段であるときは「Ａ」で示す。第１種の段である、第（ｎ＋３）段および第（ｎ＋４）段のそれぞれを構成する単位回路は、ＴＦＴ１０ｂを有し、第２種の段である、第（ｎ＋１）段および第（ｎ＋２）段のそれぞれを構成する単位回路は、ＴＦＴ１０ａを含む。第１幹線１３４の第２部分１３４Ｂは、ＴＦＴ１０ｂが設けられている領域を含む、すなわち、ＴＦＴ１０ｂを構成する部分（例えばＴＦＴ１０ｂのゲート電極として機能する部分）を含む。電極３６ｂおよび３６ｄが形成する櫛形電極は、第１幹線１３４をゲート電極とするＴＦＴ１０ｂのソース電極およびドレイン電極である。第１幹線１３４は、第２部分１３４Ｂに設けられたＴＦＴ１０ｂを介して、第１種の段に共通の信号を供給する。第１幹線１３４の第１部分１３４Ａは、例えば、第２種の段を構成する単位回路ＱＣの形成領域内に配置されている。また、第１幹線１３４の第２部分１３４Ｂは、例えば、第１種の段を構成する単位回路ＱＣの形成領域内に配置されている。ただし、第１幹線１３４は、シフトレジスタ１１０よりも行方向の他方側（すなわち、表示領域ＡＡと反対側）に設けられていてもよい。また、第１種の段を構成する単位回路ＱＣの形成領域内に配置されている第１幹線１３４の部分は、第２部分１３４Ｂ以外の部分（例えば、行方向における第１エッジｅａの位置が第１部分１３４Ａと同じである部分、行方向における第１エッジｅａの位置が変化する部分（連結部１３４ｃ）等）を含んでいてもよい。同様に、第２種の段を構成する単位回路ＱＣの形成領域内に配置されている第１幹線１３４の部分は、第１部分１３４Ａ以外の部分を含んでいてもよい。

第２幹線１３２は、第１幹線１３４の第１部分１３４Ａと行方向に隣接する第３部分１３２Ａと、第１幹線１３４の第２部分１３４Ｂと行方向に隣接する第４部分１３２Ｂとを含む。第３部分１３２Ａは、単位回路ＱＣが有するＴＦＴ１０ａが設けられている領域を含む。すなわち、第３部分１３２Ａは、ＴＦＴ１０ａを構成する部分（例えばＴＦＴ１０ａのゲート電極として機能する部分）を含む。電極３６ａおよび３６ｃが形成する櫛形電極は、第２幹線１３２をゲート電極とするＴＦＴ１０ａのソース電極およびドレイン電極である。第４部分１３２Ｂには、単位回路ＱＣが有するＴＦＴは設けられていない。第２幹線１３２は、第３部分１３２Ａに設けられたＴＦＴ１０ａを介して、第２種の段に共通の他の信号を供給する。第２幹線１３２の第３部分１３２Ａは、例えば、第２種の段を構成する単位回路ＱＣの形成領域内に配置されている。また、第２幹線１３２の第４部分１３２Ｂは、例えば、第１種の段を構成する単位回路ＱＣの形成領域内に配置されている。ただし、第２幹線１３２は、シフトレジスタ１１０よりも行方向の他方側（すなわち、表示領域ＡＡと反対側）に設けられていてもよい。また、第２種の段を構成する単位回路ＱＣの形成領域内に配置されている第２幹線１３２の部分は、第３部分１３２Ａ以外の部分（例えば、行方向における第３エッジｅｃの位置が第４部分１３２Ｂと同じである部分、行方向における第３エッジｅｃの位置が変化する部分（連結部１３２ｃ）等）を含んでいてもよい。同様に、第１種の段を構成する単位回路ＱＣの形成領域内に配置されている第２幹線１３２の部分は、第４部分１３２Ｂ以外の部分を含んでいてもよい。

表示パネル１０００ａが、ＥＳＤに起因する不良の発生を抑制することができる理由を、表示パネル１０００ａを比較例の表示パネルと比較しながら説明する。図５は、比較例の表示パネル９００ａの模式的な平面図であり、図４に示す表示パネル１０００ａの模式的な平面図に対応する図である。図４および図５は、表示領域ＡＡの左側に配置された第１周辺領域ＮＡ１と、表示領域ＡＡとを部分的に示している。以下、同様の図において同じである。比較例の表示パネル９００ａは、第１幹線９３４および第２幹線９３２の形状において、表示パネル１０００ａの第１幹線１３４および第２幹線１３２と異なる。本発明者の検討によると、比較例の表示パネル９００ａにおいては、ＥＳＤに起因する不良を十分に抑制することができない。

ゲートメタル層（第１幹線１３４または第１幹線９３４、第２幹線１３２または第２幹線９３２、導電部３２ａ）上に、絶縁層（ゲート絶縁層）および半導体層（３４ａ、３４ｂ）が形成されており、その上に、ソースメタル層（電極３６ａ、３６ｂ、３６ｃ、３６ｄ）が形成されている。

例えば、ＴＦＴ基板１０１を製造する工程において、基板上にＴＦＴを形成する工程で、基板上にゲートメタル層を形成した後、ゲート絶縁膜および半導体膜を形成し、これらをパターニングする際に、ゲートメタル層のパターン間にＥＳＤが発生し得る。特に表示パネルが大きくなると、ゲートメタル層のゲートメタル（実際に導電体が存在する部分）が占める面積が増大し、ゲートメタルに蓄積される電荷の量が増大する。ゲートメタル層の表示領域ＡＡに設けられたゲートメタルに蓄積された電荷は、表示領域ＡＡ側から外側に向けて（すなわち周辺領域側に向かって）飛び、電荷を受けた側のゲートメタルが溶断され、絶縁膜が破壊される。その後の工程で、溶断部上にソースメタルが形成されると、溶断部上で、短絡が発生する。表示領域ＡＡに設けられたゲートメタル（ゲートバスラインＧＬ）に蓄積された電荷が、第１幹線９３４に飛ぶと（図５の点線の矢印）、第１幹線９３４の一部が溶断され、絶縁膜が破壊される（図５のＥＳＤ）。このＥＳＤは、ゲートメタル層を形成した後（すなわち、ゲートメタル膜を堆積しパターニングした後）に、ゲート絶縁膜および半導体膜を形成し、これらをパターニングする際に、ゲートメタル層の近接するパターン間で起こる。ＥＳＤは、ゲートメタル層のパターン間の距離が小さいほど発生する確率が高い傾向にある。後の工程で、ゲートメタルの溶断部上にソースメタルが形成されると、溶断部上で、ソースメタル・ゲートメタル間の短絡（以下、簡単のために「Ｓ－Ｇ短絡」という。）が発生する。第１幹線９３４と導電部３２ａとの間でＥＳＤが生じる確率が高く、これに起因して、第１幹線９３４と重なって形成されているＴＦＴ１０ｂにおいてＳ－Ｇ短絡が生じ易い。導電部３２ａは、ゲートメタルの一部であり、第１幹線９３４の第１エッジｅａ近傍に配置されている。導電部３２ａは、ゲートバスラインＧＬとは電気的に接続されていない。ゲートバスラインＧＬに蓄積された電荷が、近接して配置された、電気的には接続されていないゲートメタルへ飛ぶことを繰り返すことによって、導電部３２ａが第１幹線９３４へのＥＳＤの起点となり得る。

これに対して、本発明による実施形態の表示パネル１０００ａは、ＴＦＴ１０ｂのＳ－Ｇ短絡の発生を抑制することができる。表示パネル１０００ａにおいて、第１幹線１３４の第２部分１３４Ｂの第１エッジｅａが、第１部分１３４Ａの第１エッジｅａよりも表示領域ＡＡから遠いので、ＥＳＤに起因したＴＦＴ１０ｂのＳ－Ｇ短絡を抑制することができる。表示パネル１０００ａは、製造歩留まりを向上させることができる。図４では、第１幹線１３４の第２部分１３４Ｂと表示領域ＡＡとの距離と、第１幹線１３４の第１部分１３４Ａと表示領域ＡＡとの距離との差Ｄ１ｚを示している。表示パネル１０００ａにおいては、比較例の表示パネル９００ａと比べて、第１幹線１３４と導電部３２ａとの間の距離がＤ１ｚだけ大きいので、第１幹線１３４と導電部３２ａとの間でＥＳＤが生じる確率を抑制することができる。

この例では、第１幹線１３４は、第１部分１３４Ａと第２部分１３４Ｂとを連結する連結部１３４ｃをさらに有する。第１部分１３４Ａおよび第２部分１３４Ｂは列方向（図のＹ方向）に延びており、これらを連結する連結部１３４ｃは、列方向とは異なる方向に延びている。第１幹線１３４は、第１部分１３４Ａと連結部１３４ｃとの間、および、第２部分１３４Ｂと連結部１３４ｃとの間で屈曲している。第１幹線１３４の第１部分１３４Ａの幅と、第１幹線１３４の第２部分１３４Ｂの幅とは、例えば等しくてもよいし、互いに異ならせてもよい。第１幹線１３４の形状は、図示する例に限られず、第１幹線１３４の第２部分１３４Ｂと表示領域ＡＡとの距離と、第１幹線１３４の第１部分１３４Ａと表示領域ＡＡとの距離との差Ｄ１ｚが形成されればよい。例えば、第１幹線１３４は、第２部分１３４Ｂと第１部分１３４Ａとの間で滑らかに曲がっていてもよい。第１幹線１３４が連結部１３４ｃを有するとき、第２幹線１３２は、第１幹線１３４の連結部１３４ｃと行方向に隣接する連結部１３２ｃをさらに有する。

第２幹線１３２の行方向の両側のエッジのうち表示領域ＡＡ側のエッジを第３エッジｅｃといい、表示領域ＡＡと反対側のエッジを第４エッジｅｄという。第２幹線１３２の第３エッジｅｃの形状は、第１幹線１３４の第２エッジｅｂの形状と整合している。したがって、第２幹線１３２の第４部分１３２Ｂの第３エッジｅｃは、第２幹線１３２の第３部分１３２Ａの第３エッジｅｃよりも、表示領域ＡＡから遠い。第２幹線１３２の第３エッジｅｃと、第１幹線１３４の第２エッジｅｂとの間の距離は、略一定である。ここでは、第２幹線１３２の第３エッジｅｃと、第１幹線１３４の第２エッジｅｂとの間の距離は、比較例の表示パネル９００ａの第２幹線９３２の第３エッジｅｃと、第１幹線９３４の第２エッジｅｂとの間の距離と同じとする。第２幹線１３２の第４部分１３２Ｂの幅Ｄ２ｂは、第２幹線１３２の第３部分１３２Ａの幅Ｄ２ａよりも小さい。表示パネル１０００ａは、第２幹線１３２がこのような形状を有することで、比較例の表示パネル９００ａと比べて、周辺領域ＮＡ（特に第１周辺領域ＮＡ１）の面積が増大することを抑制しつつ、すなわち、表示パネルの狭額縁化の実現を犠牲にすることなく、ＥＳＤに起因した不良の発生を抑制することができる。

表示パネル１０００ａおよび表示装置１１００ａの構造をさらに詳細に説明する。

図２に示すように、回路基板５１０は、ゲート駆動回路ＧＤに制御信号を供給する制御回路ＣＮＴＬを有する。例えば、制御回路ＣＮＴＬは、回路基板５１０に実装されている。回路基板５１０は、ソース基板５２０を介して、表示パネル１０００ａの第２周辺領域ＮＡ２に形成された端子部ＴＰに接続されている。回路基板５１０は、フレキシブル回路基板（ＦＰＣ：Flexible printed circuits）５１２を介してソース基板５２０に接続されている。端子部ＴＰには、ゲート駆動回路ＧＤに信号を供給するための幹線のそれぞれに電気的に接続された端子が設けられている。回路基板５１０は、ソース基板５２０を介して、表示パネル１０００ａの端子部ＴＰから、ゲート駆動回路ＧＤに信号を供給するための幹線のそれぞれに信号を供給する。回路基板５１０は、この例では、複数のソース基板５２０を介して表示パネル１０００ａと接続されている。ソース基板５２０（プリント配線基板）のそれぞれは、複数のフレキシブル回路基板５２２を介して表示パネル１０００ａと接続されており、ソースバスラインＳＬに表示信号電圧を供給するソース駆動回路ＳＤがフレキシブル回路基板５２２に実装されている。なお、図２では見やすさのためにソースバスラインＳＬの図示を省略している。制御回路ＣＮＴＬは、例えば、ソース駆動回路ＳＤにも制御信号を供給する。制御回路ＣＮＴＬがゲート駆動回路ＧＤに供給する制御信号は、例えば、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、ゲートエンドパルス信号ＧＥＰを含む。制御回路ＣＮＴＬがソース駆動回路ＳＤに供給する制御信号は、例えば、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫを含む。なお、ソース駆動回路ＳＤおよび制御回路ＣＮＴＬの配置や接続方法は、図示するものに限られない。また、図２では表示領域ＡＡの左右両側にゲート駆動回路ＧＤおよびゲート駆動回路ＧＤに信号を供給するための配線が設けられているが、表示領域ＡＡの左右どちらか一方にのみ、ゲート駆動回路ＧＤおよびゲート駆動回路ＧＤに信号を供給するための配線を設けてもよい。

図３に、シフトレジスタ１１０に信号を入力するための配線をより詳細に示している。表示パネル１０００ａは、ゲート駆動回路ＧＤに信号を供給するために第１周辺領域ＮＡ１に設けられた以下の配線をさらに有する。具体的には、表示パネル１０００ａは、それぞれが列方向に延び、シフトレジスタ１１０の複数の段に互いに位相の異なるｎ種類（ｎは２以上の整数）のクロック信号を供給するｎ本のクロック幹線ＣＫＬ１～ＣＫＬｎと、それぞれが列方向に延び、シフトレジスタ１１０の複数の段に共通の信号を供給する外側幹線１２２および内側幹線１２４と、それぞれが外側幹線１２２と内側幹線１２４とを電気的に接続する複数の枝配線１４０とを有する。表示パネル１０００ａの第２周辺領域ＮＡ２の端子部ＴＰには、ｎ本のクロック幹線ＣＫＬ１～ＣＫＬｎおよび外側幹線１２２のそれぞれに電気的に接続された端子（ｎ個のクロック幹線用端子および外側幹線用端子）が設けられている。ｎ本のクロック幹線ＣＫＬ１～ＣＫＬｎを総称してクロック幹線ＣＫＬということがある。

ｎ本のクロック幹線ＣＫＬ１～ＣＫＬｎとして、図３の例では、８本のクロック幹線ＣＫＬ１～ＣＫＬ８が設けられている（ｎ＝８）。クロック幹線ＣＫＬ１～ＣＫＬ８から供給されるゲートクロック信号ＧＣＫをＧＣＫ１～ＧＣＫ８とすると、ゲートクロック信号ＧＣＫ１～ＧＣＫ８は、例えば周期が８Ｈ（１Ｈは１水平走査期間）、デューティ比が１：１（１周期の８Ｈのうち４Ｈがハイレベル、４Ｈがローレベルにある）の振動電圧であり、位相が１Ｈずつ異なる。例えば、ローレベル電位Ｖｇｌ＝－７Ｖ、ハイレベル電位Ｖｇｈ＝３５Ｖである。表示パネル１０００ａの第２周辺領域ＮＡ２の端子部ＴＰには、クロック幹線ＣＫＬ１～ＣＫＬ８のそれぞれに電気的に接続された端子（８個のクロック幹線用端子）が設けられており、制御回路ＣＮＴＬからクロック幹線用端子を介して接続されたクロック幹線ＣＫＬ１～ＣＫＬ８にゲートクロック信号ＧＣＫ１～ＧＣＫ８がそれぞれ供給される。各クロック幹線ＣＫＬ１～ＣＫＬ８とシフトレジスタ１１０の各段の入力（入力端子）とは、行方向に延びる配線１５４を介して電気的に接続されているので、シフトレジスタ１１０の各段の入力に、ゲートクロック信号ＧＣＫ１～ＧＣＫ８が供給される。シフトレジスタ１１０の各段の入力と、ｎ本のクロック幹線ＣＫＬ１～ＣＫＬｎとの接続関係の例は以下の通りである。例えば、第１段～第８段の入力には、クロック幹線ＣＫＬ１～ＣＫＬ８からゲートクロック信号ＧＣＫ１～ＧＣＫ８がそれぞれ供給され、第９段～第１６段の入力には、クロック幹線ＣＫＬ１～ＣＫＬ８からゲートクロック信号ＧＣＫ１～ＧＣＫ８がそれぞれ供給され、第１７段～第２４段の入力には、クロック幹線ＣＫＬ１～ＣＫＬ８からゲートクロック信号ＧＣＫ１～ＧＣＫ８がそれぞれ供給され、・・・と同様に繰り返される。すなわち、シフトレジスタ１１０の第｛（ａ×ｎ）＋ｋ｝段の入力には、クロック幹線ＣＫＬｋからゲートクロック信号ＧＣＫｋが供給される（ここで、ａは０以上の整数、ｋは０以上ｎ－１以下の整数）。

外側幹線１２２および内側幹線１２４は、例えば、シフトレジスタ１１０の複数の段にローレベル電位（例えばＶＳＳ＝－７Ｖ）を与える信号を供給するためのものである。制御回路ＣＮＴＬから外側幹線用端子を介して接続された外側幹線１２２に、固定電位を与える信号（例えばローレベル電位ＶＳＳを与える信号）が供給される。外側幹線１２２と内側幹線１２４とは枝配線１４０を介して電気的に接続されており、内側幹線１２４とシフトレジスタ１１０の各段の入力（入力端子）とは配線１５２を介して電気的に接続されているので、シフトレジスタ１１０の各段の入力に、ローレベル電位ＶＳＳを与える信号が供給される。

表示パネル１００１ａは、第１周辺領域ＮＡ１に設けられ、列方向に延び、シフトレジスタ１１０の複数の段に共通の他の信号を供給するさらなる幹線１２１をさらに有してもよい。この場合、制御回路ＣＮＴＬから２種類のローレベル電位（例えばＶＳＳ１＝－１２Ｖ、ＶＳＳ２＝－７Ｖ）を与える信号が供給される。外側幹線１２２および内側幹線１２４は、ローレベル電位ＶＳＳ２を与える信号をシフトレジスタ１１０の複数の段に供給し、幹線１３１は、ローレベル電位ＶＳＳ１を与える信号をシフトレジスタ１１０の複数の段に供給する。

なお、外側幹線１２２および内側幹線１２４は、例えば、シフトレジスタ１１０の複数の段にハイレベル電位（Ｖｇｈと異なってよい）を与える信号ＶＤを供給するためのものであってもよい。制御回路ＣＮＴＬから外側幹線用端子を介して接続された外側幹線１２２に、ハイレベル電位を与える信号ＶＤが供給されてもよい。

この例では、内側幹線１２４は、シフトレジスタ１１０よりも表示領域ＡＡから遠く配置されており、外側幹線１２２は、内側幹線１２４よりも表示領域ＡＡから遠く配置されている。８本のクロック幹線ＣＫＬ１～ＣＫＬ８は、外側幹線１２２と内側幹線１２４との間に設けられている。外側幹線１２２の行方向の幅は、典型的には、内側幹線１２４の行方向の幅よりも大きい。

（実施形態２）
図６を参照しながら、本実施形態による表示パネル１０００ｂを説明する。図６は、表示パネル１０００ｂの模式的な平面図であり、周辺領域ＮＡおよび表示領域ＡＡの一部を模式的に示す平面図である。図６は、図４に示す表示パネル１０００ａの模式的な平面図に対応する図である。以下では、先の実施形態と異なる点を主に説明する。

表示パネル１０００ｂにおいて、第１幹線１３４は、表示領域ＡＡ側に突出した複数のＥＳＤ犠牲部１３４ｘを有する。複数のＥＳＤ犠牲部１３４ｘは、例えば、シフトレジスタ１１０の各段に対応して設けられている。「ＥＳＤ犠牲部」は、配線または電極がその機能を果たすためには必要のない付加的な部分であり、配線または電極がその機能を果たすために必要な部分（配線本体または電極本体）よりもＥＳＤ不良が発生しやすい位置に設けられる。

表示パネル１０００ｂにおいても、表示パネル１０００ａと同様に、ＥＳＤに起因した不良の発生を抑制することができる。このことを、表示パネル１０００ｂを比較例の表示パネル９００ｂと比較しながら説明する。図７は、比較例の表示パネル９００ｂの模式的な平面図であり、周辺領域ＮＡおよび表示領域ＡＡの一部を模式的に示す模式的な平面図である。比較例の表示パネル９００ｂは、第１幹線９３４および第２幹線９３２の形状において、表示パネル１０００ｂの第１幹線１３４および第２幹線１３２と異なる。

第１幹線９３４に設けられた複数のＥＳＤ犠牲部１３４ｘと対向するように、導電部３２ａの第１幹線９３４側（表示領域ＡＡ側と反対側）にも複数のＥＳＤ犠牲部３２ｘが設けられている。第１幹線９３４のＥＳＤ犠牲部１３４ｘと導電部３２ａのＥＳＤ犠牲部３２ｘとが近接しているので、これらの間でＥＳＤが生じる可能性が高くなる。すなわち、表示領域ＡＡに設けられたゲートメタルに蓄積された電荷は、第１幹線９３４のＥＳＤ犠牲部１３４ｘに飛ぶ可能性が高くなる。本発明者の検討によると、第１幹線９３４のＥＳＤ犠牲部１３４ｘに飛んだ電荷が、第１幹線９３４のＴＦＴ１０ｂのゲート電極として機能する部分にさらに飛ぶことによって、第１幹線９３４の一部が溶断され、絶縁膜が破壊される（図７のＥＳＤ）ことがある。後の工程で、ゲートメタルの溶断部上にソースメタルが形成されると、溶断部上でＳ－Ｇ短絡が発生する。このようにしてＴＦＴ１０ｂにＳ－Ｇ短絡が生じることがある。

これに対して、表示パネル１０００ｂにおいては、第１幹線１３４の第２部分１３４Ｂの第１エッジｅａが、第１部分１３４Ａの第１エッジｅａよりも表示領域ＡＡから遠い。したがって、第１幹線１３４に設けられたＥＳＤ犠牲部１３４ｘの先端からＴＦＴ１０ｂまでの距離が大きいので、ＴＦＴ１０ｂのＳ－Ｇ短絡を抑制することができる。第１幹線１３４の第１部分１３４Ａに設けられたＥＳＤ犠牲部１３４ｘと、第１幹線１３４の第２部分１３４Ｂに設けられたＥＳＤ犠牲部１３４ｘとは、その先端から表示領域ＡＡまでの距離が等しいことが好ましい。

例えば表示パネルが大型であると、第１幹線１３４のゲートメタル層のゲートメタルに占める面積が大きいので、第１幹線１３４にも電荷が溜まり、ＥＳＤを発生させる要因の１つになり得る。第１幹線１３４の第１部分１３４Ａと連結部１３４ｃとによって形成される角から電荷が飛ぶことを抑制するために、複数のＥＳＤ犠牲部１３４ｘは、第１幹線１３４の第１部分１３４Ａと連結部１３４ｃとによって形成される角から表示領域ＡＡ側に延設されているＥＳＤ犠牲部１３４ｘを含むことが好ましい。

本発明の実施形態による表示パネルは、液晶表示パネルおよび有機ＥＬ表示パネル等のアクティブマトリクス型表示パネルに広く適用される。本発明の実施形態による表示パネルを適用すると、アクティブマトリクス型表示パネルの製造歩留まりを向上させることができる。

１０１：ＴＦＴ基板、１１０：シフトレジスタ、１３２：第２幹線、１３２Ａ：第２幹線の第３部分、１３２Ｂ：第２幹線の第４部分、１３４：第１幹線、１３４Ａ：第１幹線の第１部分、１３４Ｂ：第１幹線の第２部分、１３４ｘ：ＥＳＤ犠牲部、２０１：対向基板、５１０：回路基板、１０００ａ、１０００ｂ：表示パネル、１１００ａ：表示装置

［項目１］
複数の画素行および複数の画素列を有するマトリクス状に配列された複数の画素を有し、
前記複数の画素によって画定される表示領域と、前記表示領域以外の周辺領域とを有し、
前記周辺領域に設けられ、前記複数の画素行のそれぞれに対応付けられた複数の段を有するシフトレジスタを含むゲート駆動回路と、
前記周辺領域に設けられ、列方向に延びる第１幹線と
を有し、
前記第１幹線は、前記第１幹線の行方向の両側のエッジであって、行方向の前記表示領域側である一方側にある第１エッジと、行方向の前記表示領域と反対側である他方側にある第２エッジとを有し、
前記第１幹線は、それぞれが前記第１エッジと前記第２エッジとを有する第１部分および第２部分を含み、
前記第２部分の前記第１エッジは、前記第１部分の前記第１エッジよりも行方向の前記他方側にあり、
前記第１部分には、素子が設けられておらず、
前記第２部分は、素子が設けられている領域を含む、表示パネル。
［項目２］
前記周辺領域に設けられ、列方向に延び、前記第１幹線の前記表示領域と反対側に位置する第２幹線をさらに有し、
前記第１幹線は、前記シフトレジスタの前記複数の段に含まれる１または複数の第１種の段に共通の信号を供給し、
前記第２幹線は、前記シフトレジスタの前記複数の段に含まれる１または複数の第２種の段に共通の他の信号を供給し、
前記第２幹線は、前記第２幹線の行方向の両側のエッジであって、前記表示領域側の第３エッジと、前記表示領域と反対側の第４エッジとを有し、
前記第２幹線は、前記第１幹線の前記第１部分と行方向に隣接し前記第３エッジと前記第４エッジとを有する第３部分と、前記第１幹線の前記第２部分と行方向に隣接し前記第３エッジと前記第４エッジとを有する第４部分とを含み、
前記第３部分は、素子が設けられている領域を含み、
前記第４部分には、素子が設けられておらず、
前記第１幹線は、前記第２部分に設けられた前記素子を介して、前記１または複数の第１種の段に前記共通の信号を供給し、
前記第２幹線は、前記第３部分に設けられた前記素子を介して、前記１または複数の第２種の段に前記共通の他の信号を供給する、項目１に記載の表示パネル。
［項目３］
前記第１幹線の前記第２部分は、前記１または複数の第１種の段を構成する単位回路の形成領域内に配置され、
前記第２幹線の前記第３部分は、前記１または複数の第２種の段を構成する単位回路の形成領域内に配置される、項目２に記載の表示パネル。
［項目４］
前記第２幹線の前記第３エッジの形状は、前記第１幹線の前記第２エッジの形状と整合しており、
前記第２幹線の前記第３エッジと、前記第１幹線の前記第２エッジとの間の距離は、略一定である、項目２または３に記載の表示パネル。
［項目５］
前記第２幹線の前記第４部分の幅は、前記第２幹線の前記第３部分の幅よりも小さい、項目２から４のいずれか１項に記載の表示パネル。
［項目６］
前記第１幹線は、前記第１部分と前記第２部分とを連結する連結部をさらに有し、
前記第１部分および前記第２部分は、列方向に延びており、
前記連結部は、列方向と異なる方向に延びている、項目１から５のいずれか１項に記載の表示パネル。
［項目７］
前記第１幹線は、前記第１部分と前記連結部との間および前記第２部分と前記連結部との間で屈曲している、項目６に記載の表示パネル。
［項目８］
前記第１幹線は、前記表示領域側に突出した複数のＥＳＤ犠牲部を有する、項目１から７のいずれか１項に記載の表示パネル。
［項目９］
前記複数のＥＳＤ犠牲部は、前記第１幹線の前記第１部分と前記連結部とによって形成される角から前記表示領域側に延設されているＥＳＤ犠牲部を含む、項目７を引用する項目８に記載の表示パネル。
［項目１０］
前記複数のＥＳＤ犠牲部は、前記シフトレジスタの前記複数の段に対応して設けられている、項目８または９に記載の表示パネル。
［項目１１］
前記第１幹線の前記第２部分の幅は、前記第１幹線の前記第１部分の幅と等しい、項目１から１０のいずれか１項に記載の表示パネル。
［項目１２］
基板と、前記基板上に形成されたゲートメタル層と、前記ゲートメタル層を覆う絶縁層と、前記絶縁層上に形成されたソースメタル層とをさらに有し、
前記第１幹線は、前記ゲートメタル層に含まれる、項目１から１１のいずれか１項に記載の表示パネル。
［項目１３］
前記素子は、前記シフトレジスタの前記段を構成する単位回路に含まれるＴＦＴである、項目１から１２のいずれか１項に記載の表示パネル。

第２幹線１３２は、第１幹線１３４の第１部分１３４Ａと行方向に隣接し第３エッジｅｃと第４エッジｅｄとを有する第３部分１３２Ａと、第１幹線１３４の第２部分１３４Ｂと行方向に隣接し第３エッジｅｃと第４エッジｅｄとを有する第４部分１３２Ｂとを含む。第３部分１３２Ａは、単位回路ＱＣが有するＴＦＴ１０ａが設けられている領域を含む。すなわち、第３部分１３２Ａは、ＴＦＴ１０ａを構成する部分（例えばＴＦＴ１０ａのゲート電極として機能する部分）を含む。電極３６ａおよび３６ｃが形成する櫛形電極は、第２幹線１３２をゲート電極とするＴＦＴ１０ａのソース電極およびドレイン電極である。第４部分１３２Ｂには、単位回路ＱＣが有するＴＦＴは設けられていない。第２幹線１３２は、第３部分１３２Ａに設けられたＴＦＴ１０ａを介して、第２種の段に共通の他の信号を供給する。第２幹線１３２の第３部分１３２Ａは、例えば、第２種の段を構成する単位回路ＱＣの形成領域内に配置されている。また、第２幹線１３２の第４部分１３２Ｂは、例えば、第１種の段を構成する単位回路ＱＣの形成領域内に配置されている。ただし、第２幹線１３２は、シフトレジスタ１１０よりも行方向の他方側（すなわち、表示領域ＡＡと反対側）に設けられていてもよい。また、第２種の段を構成する単位回路ＱＣの形成領域内に配置されている第２幹線１３２の部分は、第３部分１３２Ａ以外の部分（例えば、行方向における第３エッジｅｃの位置が第４部分１３２Ｂと同じである部分、行方向における第３エッジｅｃの位置が変化する部分（連結部１３２ｃ）等）を含んでいてもよい。同様に、第１種の段を構成する単位回路ＱＣの形成領域内に配置されている第２幹線１３２の部分は、第４部分１３２Ｂ以外の部分を含んでいてもよい。

表示パネル１０００ａは、第１周辺領域ＮＡ１に設けられ、列方向に延び、シフトレジスタ１１０の複数の段に共通の他の信号を供給するさらなる幹線１２１をさらに有してもよい。この場合、制御回路ＣＮＴＬから２種類のローレベル電位（例えばＶＳＳ１＝－１２Ｖ、ＶＳＳ２＝－７Ｖ）を与える信号が供給される。外側幹線１２２および内側幹線１２４は、ローレベル電位ＶＳＳ２を与える信号をシフトレジスタ１１０の複数の段に供給し、幹線１２１は、ローレベル電位ＶＳＳ１を与える信号をシフトレジスタ１１０の複数の段に供給する。

Claims (13)

1. 複数の画素行および複数の画素列を有するマトリクス状に配列された複数の画素を有し、
   前記複数の画素によって画定される表示領域と、前記表示領域以外の周辺領域とを有し、
   前記周辺領域に設けられ、前記複数の画素行のそれぞれに対応付けられた複数の段を有するシフトレジスタを含むゲート駆動回路と、
   前記周辺領域に設けられ、列方向に延びる第１幹線と
   を有し、
   前記第１幹線は、前記第１幹線の行方向の両側のエッジであって、行方向の前記表示領域側である一方側にある第１エッジと、行方向の前記表示領域と反対側である他方側にある第２エッジとを有し、
   前記第１幹線は、それぞれが前記第１エッジと前記第２エッジとを有する第１部分および第２部分を含み、
   前記第２部分の前記第１エッジは、前記第１部分の前記第１エッジよりも行方向の前記他方側にあり、
   前記第１部分には、素子が設けられておらず、
   前記第２部分は、素子が設けられている領域を含む、表示パネル。
2. 前記周辺領域に設けられ、列方向に延び、前記第１幹線の前記表示領域と反対側に位置する第２幹線をさらに有し、
   前記第１幹線は、前記シフトレジスタの前記複数の段に含まれる１または複数の第１種の段に共通の信号を供給し、
   前記第２幹線は、前記シフトレジスタの前記複数の段に含まれる１または複数の第２種の段に共通の他の信号を供給し、
   前記第２幹線は、前記第１幹線の前記第１部分と行方向に隣接する第３部分と、前記第１幹線の前記第２部分と行方向に隣接する第４部分とを含み、
   前記第３部分は、素子が設けられている領域を含み、
   前記第４部分には、素子が設けられておらず、
   前記第１幹線は、前記第２部分に設けられた前記素子を介して、前記１または複数の第１種の段に前記共通の信号を供給し、
   前記第２幹線は、前記第３部分に設けられた前記素子を介して、前記１または複数の第２種の段に前記共通の他の信号を供給する、請求項１に記載の表示パネル。
3. 前記第１幹線の前記第２部分は、前記１または複数の第１種の段を構成する単位回路の形成領域内に配置され、
   前記第２幹線の前記第３部分は、前記１または複数の第２種の段を構成する単位回路の形成領域内に配置される、請求項２に記載の表示パネル。
4. 前記第２幹線は、前記第２幹線の行方向の両側のエッジであって、前記表示領域側の第３エッジと、前記表示領域と反対側の第４エッジとを有し、
   前記第２幹線の前記第３エッジの形状は、前記第１幹線の前記第２エッジの形状と整合しており、
   前記第２幹線の前記第３エッジと、前記第１幹線の前記第２エッジとの間の距離は、略一定である、請求項２または３に記載の表示パネル。
5. 前記第２幹線の前記第４部分の幅は、前記第２幹線の前記第３部分の幅よりも小さい、請求項４に記載の表示パネル。
6. 前記第１幹線は、前記第１部分と前記第２部分とを連結する連結部をさらに有し、
   前記第１部分および前記第２部分は、列方向に延びており、
   前記連結部は、列方向と異なる方向に延びている、請求項１から３のいずれか１項に記載の表示パネル。
7. 前記第１幹線は、前記第１部分と前記連結部との間および前記第２部分と前記連結部との間で屈曲している、請求項６に記載の表示パネル。
8. 前記第１幹線は、前記表示領域側に突出した複数のＥＳＤ犠牲部を有する、請求項７に記載の表示パネル。
9. 前記複数のＥＳＤ犠牲部は、前記第１幹線の前記第１部分と前記連結部とによって形成される角から前記表示領域側に延設されているＥＳＤ犠牲部を含む、請求項８に記載の表示パネル。
10. 前記複数のＥＳＤ犠牲部は、前記シフトレジスタの前記複数の段に対応して設けられている、請求項８に記載の表示パネル。
11. 前記第１幹線の前記第２部分の幅は、前記第１幹線の前記第１部分の幅と等しい、請求項１から３のいずれか１項に記載の表示パネル。
12. 基板と、前記基板上に形成されたゲートメタル層と、前記ゲートメタル層を覆う絶縁層と、前記絶縁層上に形成されたソースメタル層とを有し、
    前記第１幹線は、前記ゲートメタル層に含まれる、請求項１から３のいずれか１項に記載の表示パネル。
13. 前記素子は、前記シフトレジスタの前記複数の段のそれぞれが有する単位回路に含まれるＴＦＴである、請求項１から３のいずれか１項に記載の表示パネル。