[go: up one dir, main page]

JP2024040960A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2024040960A
JP2024040960A JP2022145635A JP2022145635A JP2024040960A JP 2024040960 A JP2024040960 A JP 2024040960A JP 2022145635 A JP2022145635 A JP 2022145635A JP 2022145635 A JP2022145635 A JP 2022145635A JP 2024040960 A JP2024040960 A JP 2024040960A
Authority
JP
Japan
Prior art keywords
layer
oxide semiconductor
semiconductor layer
metal oxide
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022145635A
Other languages
English (en)
Other versions
JP2024040960A5 (ja
Inventor
尊也 田丸
Takaya Tamaru
将志 津吹
Masashi Tsubuki
創 渡壁
So Watakabe
俊成 佐々木
Toshinari Sasaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Priority to JP2022145635A priority Critical patent/JP2024040960A/ja
Priority to TW112132291A priority patent/TW202412323A/zh
Priority to KR1020230113638A priority patent/KR102870475B1/ko
Priority to CN202311123409.8A priority patent/CN117712178A/zh
Priority to EP23196138.4A priority patent/EP4340042A1/en
Priority to US18/465,251 priority patent/US20240088302A1/en
Publication of JP2024040960A publication Critical patent/JP2024040960A/ja
Publication of JP2024040960A5 publication Critical patent/JP2024040960A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/471—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having different architectures, e.g. having both top-gate and bottom-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】高移動度かつ信頼性が高い半導体装置を実現すること。【解決手段】半導体装置は、基板の上に設けられた、アルミニウムを主成分とする金属酸化物層と、前記金属酸化物層の上に設けられた酸化物半導体層と、前記酸化物半導体層と対向するゲート電極と、前記酸化物半導体層とゲート電極との間のゲート絶縁層と、を備える。前記金属酸化物層の厚さは１ｎｍ以上４ｎｍ以下である。前記金属酸化物層の厚さは１ｎｍ以上３ｎｍ以下であってもよい。【選択図】図１

Description

本発明の実施形態の一つは、半導体装置に関する。特に、本発明の実施形態の一つは、チャネルとして酸化物半導体が用いられた半導体装置に関する。
近年、アモルファスシリコン、低温ポリシリコン、及び単結晶シリコンに替わり、酸化物半導体がチャネルに用いられた半導体装置の開発が進められている（例えば、特許文献１～６）。酸化物半導体がチャネルに用いられた半導体装置は、アモルファスシリコンがチャネルに用いられた半導体装置と同様に、単純な構造かつ低温プロセスで形成することができる。酸化物半導体がチャネルに用いられた半導体装置は、アモルファスシリコンがチャネルに用いられた半導体装置よりも高い移動度を有することが知られている。
酸化物半導体がチャネルに用いられた半導体装置が安定した動作をするために、その製造工程において酸化物半導体層に酸素を供給し、酸化物半導体層に形成された酸素欠損を低減することが重要である。酸化物半導体層に酸素を供給する方法の一つとして、例えば、酸化物半導体層を覆う絶縁層を、当該絶縁層が酸素をより多く含む条件で形成する技術が開示されている。
特開２０２１－１４１３３８号公報 特開２０１４－０９９６０１号公報 特開２０２１－１５３１９６号公報 特開２０１８－００６７３０号公報 特開２０１６－１８４７７１号公報 特開２０２１－１０８４０５号公報
しかしながら、酸素をより多く含む条件で形成された絶縁層は欠陥を多く含む。その影響で、その欠陥に電子がトラップされることが原因と考えられる半導体装置の特性異常又は信頼性試験における特性変動が発生する。一方、欠陥の少ない絶縁層を用いると、絶縁層に含まれる酸素を多くすることができない。したがって、絶縁層から酸化物半導体層に十分に酸素を供給することができない。このように、半導体装置の特性変動の原因となる絶縁層中の欠陥を低減しつつ、酸化物半導体層に形成された酸素欠損を修復することができる構造を実現することが要求されている。
本発明の実施形態の一つは、信頼性及び移動度が高い半導体装置を実現することを課題の一つとする。
本発明の一実施形態に係る半導体装置は、基板の上に設けられた、アルミニウムを主成分とする金属酸化物層と、前記金属酸化物層の上に設けられた酸化物半導体層と、前記酸化物半導体層と対向するゲート電極と、前記酸化物半導体層とゲート電極との間のゲート絶縁層と、を備える。前記金属酸化物層の厚さは１ｎｍ以上４ｎｍ以下である。
本発明の一実施形態に係る半導体装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の概要を示す平面図である。 本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の電気特性を示す図である。 本発明の一実施形態に係る半導体装置の真性移動度の膜厚依存性を示す図である。 本発明の一実施形態に係る半導体装置の電気特性及び信頼性試験結果の膜厚依存性を示す図である。 本発明の一実施形態に係る半導体装置の電気特性及び信頼性試験結果の相関関係を膜厚毎にプロットした図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視において、トランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視において、トランジスタと画素電極とが重なる位置関係を意味する。
「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
［１．第１実施形態］
図１～図１０を用いて、本発明の一実施形態に係る半導体装置について説明する。以下に示す実施形態の半導体装置は、表示装置に用いられるトランジスタの他に、例えば、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられてもよい。
［１－１．半導体装置１０の構成］
図１及び図２を用いて、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図２は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。
図１に示すように、半導体装置１０は基板１００の上方に設けられている。半導体装置１０は、ゲート電極１０５、ゲート絶縁層１１０、１２０、金属酸化物層１３０、酸化物半導体層１４０、ゲート絶縁層１５０、ゲート電極１６０、絶縁層１７０、１８０、ソース電極２０１、及びドレイン電極２０３を含む。ソース電極２０１及びドレイン電極２０３を特に区別しない場合、これらを併せてソース・ドレイン電極２００という場合がある。
ゲート電極１０５は基板１００の上に設けられている。ゲート絶縁層１１０、１２０は基板１００及びゲート電極１０５の上に設けられている。金属酸化物層１３０はゲート絶縁層１２０の上に設けられている。金属酸化物層１３０はゲート絶縁層１２０に接している。酸化物半導体層１４０は金属酸化物層１３０の上に設けられている。酸化物半導体層１４０は金属酸化物層１３０に接している。酸化物半導体層１４０はパターニングされている。金属酸化物層１３０の一部は、酸化物半導体層１４０の端部を越えて酸化物半導体層１４０のパターンよりも外側に延びている。ただし、金属酸化物層１３０が酸化物半導体層１４０と同じ平面形状でパターニングされていてもよい。
金属酸化物層１３０の厚さは、１ｎｍ以上４ｎｍ以下、又は１ｎｍ以上３ｎｍ以下である。酸化物半導体層１４０の厚さに対する金属酸化物層１３０の厚さの比率は、１／３０以上４／３０以下、又は１／３０以上１／１０以下である。詳細は後述するが、金属酸化物層１３０の厚さを上記の範囲にすることで、移動度及び信頼性が高い半導体装置を実現することができる。
上記の構成を換言すると、ゲート絶縁層１２０は基板１００と金属酸化物層１３０との間に設けられている。さらに換言すると、金属酸化物層１３０は、ゲート絶縁層１２０と酸化物半導体層１４０との間において、ゲート絶縁層１２０及び酸化物半導体層１４０の各々に接している。詳細は後述するが、ゲート絶縁層１２０は酸素を含有する絶縁層である。具体的には、ゲート絶縁層１２０は、６００℃以下の熱処理によって酸素を放出する機能を備える絶縁層である。熱処理によってゲート絶縁層１２０から放出された酸素によって、酸化物半導体層１４０に形成された酸素欠損が修復される。ゲート絶縁層１２０を「第１絶縁層」という場合がある。
本実施形態では、金属酸化物層１３０と基板１００との間に、半導体層又は酸化物半導体層は設けられていない。
本実施形態では、金属酸化物層１３０がゲート絶縁層１２０に接し、酸化物半導体層１４０が金属酸化物層１３０に接している構成が例示されているが、この構成に限定されない。ゲート絶縁層１２０と金属酸化物層１３０との間に他の層が設けられていてもよい。金属酸化物層１３０と酸化物半導体層１４０との間に他の層が設けられていてもよい。
ゲート電極１６０は酸化物半導体層１４０に対向している。ゲート絶縁層１５０は、酸化物半導体層１４０とゲート電極１６０との間に設けられている。ゲート絶縁層１５０は酸化物半導体層１４０に接している。酸化物半導体層１４０の主面のうち、ゲート絶縁層１５０に接する面を上面１４１という。酸化物半導体層１４０の主面のうち、金属酸化物層１３０に接する面を下面１４２という。上面１４１と下面１４２との間の面を側面１４３という。絶縁層１７０、１８０はゲート絶縁層１５０及びゲート電極１６０の上に設けられている。絶縁層１７０、１８０には、酸化物半導体層１４０に達する開口１７１、１７３が設けられている。ソース電極２０１は開口１７１の内部に設けられている。ソース電極２０１は開口１７１の底部で酸化物半導体層１４０に接している。ドレイン電極２０３は開口１７３の内部に設けられている。ドレイン電極２０３は開口１７３の底部で酸化物半導体層１４０に接している。
ゲート電極１０５は、半導体装置１０のボトムゲートとしての機能及び酸化物半導体層１４０に対する遮光膜としての機能を備える。ゲート絶縁層１１０は、基板１００から酸化物半導体層１４０に向かって拡散する不純物を遮蔽するバリア膜としての機能を備える。ゲート絶縁層１１０、１２０は、ボトムゲートに対するゲート絶縁層としての機能を備える。金属酸化物層１３０は、アルミニウムを主成分とする金属酸化物を含む層であり、酸素及び水素などのガスを遮蔽するバリア性を備える。
酸化物半導体層１４０は、ソース領域Ｓ、ドレイン領域Ｄ、及びチャネル領域ＣＨに区分される。チャネル領域ＣＨは、酸化物半導体層１４０のうちゲート電極１６０の鉛直下方の領域である。ソース領域Ｓは、酸化物半導体層１４０のうちゲート電極１６０と平面視で重ならない領域であって、チャネル領域ＣＨよりもソース電極２０１に近い側の領域である。ドレイン領域Ｄは、酸化物半導体層１４０のうちゲート電極１６０と平面視で重ならない領域であって、チャネル領域ＣＨよりもドレイン電極２０３に近い側の領域である。チャネル領域ＣＨにおける酸化物半導体層１４０は、半導体としての物性を備えている。ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０は、導電体としての物性を備えている。
ゲート電極１６０は半導体装置１０のトップゲート及び酸化物半導体層１４０に対する遮光膜としての機能を備える。ゲート絶縁層１５０はトップゲートに対するゲート絶縁層としての機能を備え、ゲート絶縁層１２０と同様に製造プロセスにおける熱処理によって酸素を放出する機能を備える。絶縁層１７０、１８０はゲート電極１６０とソース・ドレイン電極２００とを絶縁し、両者間の寄生容量を低減する機能を備える。半導体装置１０の動作は、主にゲート電極１６０に供給される電圧によって制御される。ゲート電極１０５には補助的な電圧が供給される。ただし、ゲート電極１０５が単に遮光膜として用いられる場合、ゲート電極１０５に特定の電圧が供給されず、ゲート電極１０５の電位がフローティングであってもよい。つまり、ゲート電極１０５は単に「遮光膜」と呼ばれてもよい。その場合、遮光膜は絶縁体であってもよい。
本実施形態では、半導体装置１０として、ゲート電極が酸化物半導体層の上方及び下方の両方に設けられたデュアルゲート型トランジスタが用いられた構成を例示するが、この構成に限定されない。例えば、半導体装置１０として、ゲート電極が酸化物半導体層の下方のみに設けられたボトムゲート型トランジスタ、又はゲート電極が酸化物半導体層の上方のみに設けられたトップゲート型トランジスタが用いられてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
図１及び図２を参照すると、酸化物半導体層１４０の下面１４２は金属酸化物層１３０によって覆われている。特に、本実施形態では、酸化物半導体層１４０の下面１４２の全てが、金属酸化物層１３０によって覆われている。図２に示すＤ１方向において、ゲート電極１０５の幅はゲート電極１６０の幅より大きい。Ｄ１方向は、ソース電極２０１とドレイン電極２０３とを結ぶ方向であり、半導体装置１０のチャネル長Ｌを示す方向である。具体的には、酸化物半導体層１４０とゲート電極１６０とが重なる領域（チャネル領域ＣＨ）のＤ１方向の長さがチャネル長Ｌであり、当該チャネル領域ＣＨのＤ２方向の幅がチャネル幅Ｗである。
本実施形態では、酸化物半導体層１４０の下面１４２の全てが金属酸化物層１３０によって覆われた構成を例示したが、この構成に限定されない。例えば、酸化物半導体層１４０の下面１４２の一部が金属酸化物層１３０と接していなくてもよい。例えば、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の全てが金属酸化物層１３０によって覆われ、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が金属酸化物層１３０によって覆われていなくてもよい。つまり、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が金属酸化物層１３０と接していなくてもよい。ただし、上記の構成において、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の一部が金属酸化物層１３０によって覆われておらず、当該下面１４２のその他の部分が金属酸化物層１３０と接していてもよい。
本実施形態では、ゲート絶縁層１５０が全面に形成され、ゲート絶縁層１５０に開口１７１、１７３が設けられた構成を例示したが、この構成に限定されない。ゲート絶縁層１５０が、開口１７１、１７３が設けられた形状とは異なる形状にパターニングされていてもよい。例えば、ソース領域Ｓ及びドレイン領域Ｄの全部又は一部の酸化物半導体層１４０を露出するようにゲート絶縁層１５０がパターニングされていてもよい。つまり、ソース領域Ｓ及びドレイン領域Ｄのゲート絶縁層１５０が除去され、これらの領域で酸化物半導体層１４０と絶縁層１７０とが接していてもよい。
図２では、平面視において、ソース・ドレイン電極２００がゲート電極１０５及びゲート電極１６０と重ならない構成が例示されているが、この構成に限定されない。例えば、平面視において、ソース・ドレイン電極２００がゲート電極１０５及びゲート電極１６０の少なくともいずれか一方と重なっていてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
［１－２．半導体装置１０の各部材の材質］
基板１００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板１００が可撓性を備える必要がある場合、基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、樹脂を含む基板が用いられる。基板１００として樹脂を含む基板が用いられる場合、基板１００の耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１００が透明である必要はないため、基板１００の透明度を悪化させる不純物が用いられてもよい。表示装置ではない集積回路に半導体装置１０が用いられる場合は、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又は、ステンレス基板などの導電性基板など、透光性を備えない基板が用いられる。
ゲート電極１０５、ゲート電極１６０、及びソース・ドレイン電極２００として、一般的な金属材料が用いられる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）、及びこれらの合金又は化合物が用いられる。ゲート電極１０５、ゲート電極１６０、及びソース・ドレイン電極２００として、上記の材料が単層で用いられてもよく積層で用いられてもよい。
ゲート絶縁層１１０、１２０及び絶縁層１７０、１８０として、一般的な絶縁性材料が用いられる。例えば、これらの絶縁層として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。
ゲート絶縁層１５０として、上記の絶縁層のうち酸素を含む絶縁層が用いられる。例えば、ゲート絶縁層１５０として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などの無機絶縁層が用いられる。
ゲート絶縁層１２０として、熱処理によって酸素を放出する機能を備える絶縁層が用いられる。ゲート絶縁層１２０が酸素を放出する熱処理の温度は、例えば、６００℃以下、５００℃以下、４５０℃以下、又は４００℃以下である。つまり、ゲート絶縁層１２０は、例えば、基板１００としてガラス基板が用いられた場合の半導体装置１０の製造工程で行われる熱処理温度で酸素を放出する。絶縁層１７０、１８０の少なくともいずれか一方に、ゲート絶縁層１２０と同様に、熱処理によって酸素を放出する機能を備える絶縁層が用いられる。
ゲート絶縁層１５０として、欠陥が少ない絶縁層が用いられる。例えば、ゲート絶縁層１５０における酸素の組成比と、ゲート絶縁層１５０と同様の組成の絶縁層（以下、「他の絶縁層」という）における酸素の組成比と、を比較した場合、ゲート絶縁層１５０における酸素の組成比の方が当該他の絶縁層における酸素の組成比よりも当該絶縁層に対する化学量論比に近い。具体的には、ゲート絶縁層１５０及び絶縁層１８０の各々に酸化シリコン（ＳｉＯｘ）が用いられる場合、ゲート絶縁層１５０として用いられる酸化シリコンにおける酸素の組成比は、絶縁層１８０として用いられる酸化シリコンにおける酸素の組成比に比べて、酸化シリコンの化学量論比に近い。例えば、ゲート絶縁層１５０として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない層が用いられてもよい。
上記のＳｉＯｘＮｙ及びＡｌＯｘＮｙは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。ＳｉＮｘＯｙ及びＡｌＮｘＯｙは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。
金属酸化物層１３０として、アルミニウムを主成分とする酸化金属が用いられる。例えば、金属酸化物層１３０として、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。「アルミニウムを主成分とする金属酸化物層」とは、金属酸化物層１３０に含まれるアルミニウムの比率が、金属酸化物層１３０全体の１％以上であることを意味する。金属酸化物層１３０に含まれるアルミニウムの比率は、金属酸化物層１３０全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
酸化物半導体層１４０として、半導体の特性を有する酸化金属を用いることができる。例えば、酸化物半導体層１４０として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。例えば、酸化物半導体層１４０として、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本実施形態で使用されるＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されず、上記とは異なる組成の酸化物半導体が用いられてもよい。例えば、移動度を向上させるためにＩｎの比率が上記より大きい酸化物半導体層が用いられてもよい。一方、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率が上記より大きい酸化物半導体層が用いられてもよい。
例えば、Ｉｎの比率が上記より大きい酸化物半導体層１４０として、インジウム（Ｉｎ）を含む２以上の金属を含む酸化物半導体が用いられてもよい。この場合、酸化物半導体層１４０の全体に対するインジウムの比率は５０％以上であってもよい。酸化物半導体層１４０として、インジウムに加えて、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、ジルコニア（Ｚｒ）、ランタノイドが用いられる。酸化物半導体層１４０として、上記以外の元素が用いられてもよい。
酸化物半導体層１４０として、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよく、例えばＡｌ、Ｓｎなどの金属元素が添加されていてもよい。上記の酸化物半導体以外にもＩｎ、Ｇａを含む酸化物半導体（ＩＧＯ）、Ｉｎ、Ｚｎを含む酸化物半導体（ＩＺＯ）、Ｉｎ、Ｓｎ、Ｚｎを含む酸化物半導体（ＩＴＺＯ）、及びＩｎ、Ｗを含む酸化物半導体などが酸化物半導体層１４０として用いられてもよい。
酸化物半導体層１４０はアモルファスであってもよく、結晶性であってもよい。また、酸化物半導体層１４０はアモルファスと結晶の混相であってもよい。例えば、上記のように、インジウムの比率が５０％以上である酸化物半導体層１４０では、酸素欠損が形成されやすい。他方、結晶性の酸化物半導体は、アモルファスの酸化物半導体に比べて酸素欠損が形成されにくい。したがって、インジウムの比率が５０％以上である酸化物半導体層１４０の場合、酸化物半導体層１４０は結晶性であることが好ましい。
酸化物半導体層１４０では、酸化物半導体層１４０に含まれる酸素が還元されると、酸化物半導体層１４０に酸素欠損が形成される。半導体装置１０では、製造プロセスの熱処理工程において、酸化物半導体層１４０よりも基板１００側に設けられる層（例えば、ゲート絶縁層１１０、１２０）から水素が放出され、その水素が酸化物半導体層１４０に到達することで、酸化物半導体層１４０に酸素欠損が発生する。この酸素欠損の発生は、酸化物半導体層１４０のパターンサイズが大きいほど顕著である。このような酸素欠損の発生を抑制するために、酸化物半導体層１４０の下面１４２への水素の到達を抑制する必要がある。
他方、酸化物半導体層１４０の上面１４１は、酸化物半導体層１４０が形成された後の工程（例えば、パターニング工程又はエッチング工程）の影響を受ける。それに対して、酸化物半導体層１４０の下面１４２（酸化物半導体層１４０の基板１００側の面）は、上記のような影響を受けない。
したがって、酸化物半導体層１４０の上面１４１に形成される酸素欠損は、酸化物半導体層１４０の下面１４２に形成される酸素欠損より多い。つまり、酸化物半導体層１４０中の酸素欠損は、酸化物半導体層１４０の厚さ方向に一様に存在しているのではなく、酸化物半導体層１４０の厚さ方向に不均一な分布で存在している。具体的には、酸化物半導体層１４０中の酸素欠損は、酸化物半導体層１４０の下面１４２側ほど少なく、酸化物半導体層１４０の上面１４１側ほど多い。
上記のような酸素欠損分布を有する酸化物半導体層１４０に対して、一様に酸素供給処理を行う場合、酸化物半導体層１４０の上面１４１側に形成された酸素欠損を修復するために必要な量の酸素を供給すると、酸化物半導体層１４０の下面１４２側には酸素が過剰に供給される。その結果、下面１４２側では、過剰酸素によって酸素欠損とは異なる欠陥準位が形成されてしまい、信頼性試験における特性変動、又は電界効果移動度の低下などの現象が発生する。したがって、このような現象を抑制するためには、酸化物半導体層１４０の下面１４２側への酸素供給を抑制しつつ、酸化物半導体層１４０の上面１４１側へ酸素を供給する必要がある。
上記の課題は、本発明に至る過程で新たに認識された課題であり、従来から認識されていた課題ではない。従来の構成及び製造方法では、酸化物半導体層への酸素供給処理によって、半導体装置の初期特性が改善されても、信頼性試験による特性変動が発生するという、初期特性と信頼性試験との間にトレードオフの関係があった。しかし、本実施形態に係る構成によって、上記の課題が解決され、半導体装置１０の良好な初期特性及び信頼性試験結果を得ることができる。
上記の課題を解決するために、ゲート絶縁層１２０と酸化物半導体層１４０との間に金属酸化物層１３０を設ける。さらに、金属酸化物層１３０の厚さを１ｎｍ以上４ｎｍ以下、又は１ｎｍ以上３ｎｍ以下とすることで、移動度及び信頼性が高い半導体装置を実現することができる。
［１－３．半導体装置１０の製造方法］
図３～図１０を用いて、本発明の一実施形態に係る半導体装置の製造方法について説明する。図３は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図４～図１０は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。以下の製造方法の説明では、金属酸化物層１３０として酸化アルミニウムが用いられた半導体装置１０の製造方法について説明する。
図３及び図４に示すように、基板１００の上にボトムゲートとしてゲート電極１０５が形成され、ゲート電極１０５の上にゲート絶縁層１１０、１２０が形成される（図３のステップＳ１００１の「Ｂｏｔｔｏｍ ＧＩ／ＧＥ形成」）。ゲート絶縁層１１０として、例えば、窒化シリコンが形成される。ゲート絶縁層１２０として、例えば、酸化シリコンが形成される。ゲート絶縁層１１０、１２０はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜される。
ゲート絶縁層１１０として窒化シリコンが用いられることで、ゲート絶縁層１１０は、例えば基板１００側から酸化物半導体層１４０に向かって拡散する不純物をブロックすることができる。ゲート絶縁層１２０として用いられる酸化シリコンは、熱処理によって酸素を放出する物性の酸化シリコンである。
図３及び図５に示すように、ゲート絶縁層１２０の上に金属酸化物層１３０及び酸化物半導体層１４０を形成する（図３のステップＳ１００２の「ＯＳ／ＡｌＯｘ成膜」）。金属酸化物層１３０及び酸化物半導体層１４０は、スパッタリング法又は原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。
金属酸化物層１３０の厚さは、例えば、１ｎｍ以上４ｎｍ以下又は１ｎｍ以上３ｎｍ以下である。金属酸化物層１３０の厚さが非常に小さいため、金属酸化物層１３０の成膜速度を低く抑える必要がある。そのために、成膜電力をできるだけ低く設定し、成膜時のプロセスガスにおける酸素分圧を高く設定することが好ましい。金属酸化物層１３０の成膜速度は、例えば、スパッタリング成膜の場合０．０４ｎｍ／ｓｅｃ～０．３ｎｍ／ｓｅｃ、ＡＬＤの場合、０．００５ｎｍ／ｓｅｃ～０．０１ｎｍ／ｓｅｃである。本実施形態では、金属酸化物層１３０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。本実施形態において、金属酸化物層１３０として用いられた酸化アルミニウムは、ゲート絶縁層１２０から放出された水素及び酸素の一部をブロックし、放出された水素及び酸素が酸化物半導体層１４０に到達する量を調整する。
酸化物半導体層１４０の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下、１５ｎｍ以上７０ｎｍ以下、又は２０ｎｍ以上４０ｎｍ以下である。本実施形態では、酸化物半導体層１４０の厚さは３０ｎｍである。後述する熱処理（ＯＳアニール）前の酸化物半導体層１４０はアモルファスである。
後述するＯＳアニールによって、酸化物半導体層１４０を結晶化する場合、成膜後かつＯＳアニール前の酸化物半導体層１４０はアモルファス（酸化物半導体の結晶成分が少ない状態）であることが好ましい。つまり、酸化物半導体層１４０の成膜条件は、成膜直後の酸化物半導体層１４０ができるだけ結晶化しない条件であることが好ましい。例えば、スパッタリング法によって酸化物半導体層１４０が成膜される場合、被成膜対象物（基板１００及びその上に形成された構造物）の温度を制御しながら酸化物半導体層１４０が成膜される。
スパッタリング法によって被成膜対象物に対して成膜を行うと、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が被成膜対象物に衝突するため、成膜処理に伴い被成膜対象物の温度が上昇する。結晶性酸化物半導体膜を形成する工程において、成膜処理中の被成膜対象物の温度が上昇すると、成膜直後の状態で酸化物半導体層１４０に微結晶が含まれ、その後のＯＳアニールによる結晶化が阻害される場合がある。上記のように被成膜対象物の温度を制御するために、例えば、被成膜対象物を冷却しながら成膜を行うことができる。例えば、被成膜対象物の被成膜面の温度（以下、「成膜温度」という。）が１００℃以下、７０℃以下、５０℃以下、又は３０℃以下になるように、被成膜対象物を当該被成膜面の反対側の面から冷却することができる。上記のように、被成膜対象物を冷却しながら酸化物半導体層１４０の成膜を行うことで、成膜直後の状態で結晶成分が少ない酸化物半導体層１４０を成膜することができる。なお、アモルファス酸化物半導体膜を薄膜トランジスタの活性層として用いる場合には、上記のような成膜温度管理は特に不要である。
図３及び図６に示すように、酸化物半導体層１４０のパターンを形成する（図３のステップＳ１００３の「ＯＳパターン形成」）。図示しないが、酸化物半導体層１４０の上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体層１４０をエッチングする。酸化物半導体層１４０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、酸性のエッチャントを用いてエッチングを行うことができる。エッチャントとして、例えば、シュウ酸又はフッ酸を用いることができる。
酸化物半導体層１４０のパターン形成の後に酸化物半導体層１４０に対して熱処理（ＯＳアニール）が行われる（図３のステップＳ１００４の「ＯＳアニール」）。本実施形態では、このＯＳアニールによって、酸化物半導体層１４０が結晶化する。ただし、必ずしもＯＳアニールによって酸化物半導体層１４０が結晶化しなくてもよい。
本実施形態では、酸化物半導体層１４０のみがパターニングされる製造方法を例示したが、この製造方法に限定されない。例えば、金属酸化物層１３０のパターンが酸化物半導体層１４０のパターンと略同一であってもよい。酸化物半導体層１４０がＯＳアニールによって結晶化する場合、酸化物半導体層１４０をマスクとして金属酸化物層１３０をエッチングすることによって、金属酸化物層１３０をパターニングしてもよい。一方、酸化物半導体層１４０がＯＳアニールの後もアモルファスである場合、酸化物半導体層１４０のパターニングに用いられたレジストをマスクとして金属酸化物層１３０をエッチングすることによって、金属酸化物層１３０をパターニングしてもよい。
図３及び図７に示すように、ゲート絶縁層１５０を成膜する（図３のステップＳ１００５の「ＧＩ形成」）。ゲート絶縁層１５０として、例えば、酸化シリコンが形成される。ゲート絶縁層１５０はＣＶＤ法によって形成される。例えば、ゲート絶縁層１５０として上記のように欠陥が少ない絶縁層を形成するために、３５０℃以上の成膜温度でゲート絶縁層１５０を成膜してもよい。ゲート絶縁層１５０の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下、６０ｎｍ以上２００ｎｍ以下、又は７０ｎｍ以上１５０ｎｍ以下である。ゲート絶縁層１５０を成膜した後に、ゲート絶縁層１５０の上部に酸素を打ち込む処理を行ってもよい。
酸化物半導体層１４０の上にゲート絶縁層１５０が成膜された状態で、酸化物半導体層１４０へ酸素を供給するための熱処理（酸化アニール）が行われる（図３のステップＳ１００６の「酸化アニール」）。酸化物半導体層１４０が成膜されてから酸化物半導体層１４０の上にゲート絶縁層１５０が成膜されるまでの間の工程で、酸化物半導体層１４０の上面１４１及び側面１４３には多くの酸素欠損が発生する。上記の酸化アニールによって、ゲート絶縁層１２０、１５０から放出された酸素が酸化物半導体層１４０に供給され、酸素欠損が修復される。ゲート絶縁層１５０に酸素を打ち込む処理を行わない場合、ゲート絶縁層１５０の上に、熱処理によって酸素を放出する絶縁層を形成した状態で酸化アニールが行われる。
酸化アニールによって、ゲート絶縁層１２０から放出された酸素の一部は、金属酸化物層１３０によってブロックされるため、酸化物半導体層１４０の下面１４２には酸素が供給されにくい。一方、ゲート絶縁層１５０から放出された酸素が酸化物半導体層１４０の上面１４１及び側面１４３に供給される。上記の酸化アニールによって、ゲート絶縁層１１０、１２０から水素が放出される場合があるが、当該水素は金属酸化物層１３０によってブロックされる。
上記のように、酸化アニールの工程によって、酸素欠損の量が少ない酸化物半導体層１４０の下面１４２への酸素の供給を抑制しつつ、酸素欠損の量が多い酸化物半導体層１４０の上面１４１及び側面１４３への酸素供給を行うことができる。
ゲート絶縁層１５０からの酸素供給量を多くするため、ゲート絶縁層１５０の上に金属酸化物層１３０と同様の金属酸化物層をスパッタリング法によって形成することでゲート絶縁層１５０に酸素を打ち込む工程を追加してもよい。さらに、ゲート絶縁層１５０の上に当該金属酸化物層が形成された状態で上記の酸化アニールが行われてもよい。この金属酸化物層として、ガスに対するバリア性が高い酸化アルミニウムが用いられることで、酸化アニール時にゲート絶縁層１５０に打ち込まれた酸素が外方拡散することを抑制することができる。
図３及び図８に示すように、ゲート電極１６０を成膜する（図３のステップＳ１００７の「ＧＥ形成」）。ゲート電極１６０は、スパッタリング法又は原子層堆積法によって成膜され、フォトリソグラフィ工程を経てパターニングされる。
ゲート電極１６０がパターニングされた状態で、酸化物半導体層１４０のソース領域Ｓ及びドレイン領域Ｄの低抵抗化が行われる（図３のステップＳ１００８の「ＳＤ低抵抗化」）。具体的には、イオン注入によって、ゲート電極１６０側からゲート絶縁層１５０を介して酸化物半導体層１４０に不純物が注入される。イオン注入によって、例えば、アルゴン（Ａｒ）、リン（Ｐ）、ボロン（Ｂ）が酸化物半導体層１４０に注入される。イオン注入によって酸化物半導体層１４０に酸素欠損が形成されることで、酸化物半導体層１４０が低抵抗化する。半導体装置１０のチャネル領域ＣＨとして機能する酸化物半導体層１４０の上方にはゲート電極１６０が設けられているため、チャネル領域ＣＨの酸化物半導体層１４０には不純物は注入されない。
図３及び図９に示すように、ゲート絶縁層１５０及びゲート電極１６０の上に層間膜として絶縁層１７０、１８０を成膜する（図３のステップＳ１００９の「層間膜成膜」）。絶縁層１７０、１８０はＣＶＤ法によって成膜される。例えば、絶縁層１７０として窒化シリコンが形成され、絶縁層１８０として酸化シリコンが形成される。絶縁層１７０、１８０として用いられる材料は上記に限定されない。絶縁層１７０の厚さは、５０ｎｍ以上５００ｎｍ以下である。絶縁層１８０の厚さは、５０ｎｍ以上５００ｎｍ以下である。
図３及び図１０に示すように、ゲート絶縁層１５０及び絶縁層１７０、１８０に開口１７１、１７３を形成する（図３のステップＳ１０１０の「コンタクト開孔」）。開口１７１によってソース領域Ｓの酸化物半導体層１４０が露出されている。開口１７３によってドレイン領域Ｄの酸化物半導体層１４０が露出されている。開口１７１、１７３によって露出された酸化物半導体層１４０の上及び絶縁層１８０の上にソース・ドレイン電極２００を形成することで（図３のステップＳ１０１１の「ＳＤ形成」）、図１に示す半導体装置１０が完成する。
上記の製造方法で作成した半導体装置１０では、チャネル領域ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、移動度が３０［ｃｍ２／Ｖｓ］以上、３５［ｃｍ２／Ｖｓ］以上、又は４０［ｃｍ２／Ｖｓ］以上の電気特性を得ることができる。本実施形態における移動度とは半導体装置１０の飽和領域における電界効果移動度であって、ソース電極とドレイン電極との間の電位差（Ｖｄ）が、ゲート電極に供給される電圧（Ｖｇ）から半導体装置１０の閾値電圧（Ｖｔｈ）を引いた値（Ｖｇ－Ｖｔｈ）より大きい領域における電界効果移動度の最大値を意味する。
［１－４．半導体装置１０の電気特性］
図１１～図１４を用いて、本実施形態に係る半導体装置１０の電気特性及び信頼性試験結果について説明する。
図１１は、本発明の一実施形態に係る半導体装置の電気特性を示す図である。図１１に示す電気特性の測定条件は以下の通りである。
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝４．５μｍ／３．０μｍ
・ソース・ドレイン間電圧：０．１Ｖ（点線）、１０Ｖ（実線）
・ゲート電圧：－１５Ｖ～＋１５Ｖ
・測定環境：室温、暗室
図１１では、半導体装置１０の電気特性（Ｉｄ－Ｖｇ特性）及び移動度が示されている。図１１のグラフ中に矢印で示されているように、ドレイン電流（Ｉｄ）に対する縦軸はグラフの左側に示されており、当該ドレイン電流から計算された移動度に対する縦軸はグラフの右側に示されている。
図１１に示すように、本実施形態に係る半導体装置１０の電気特性は、ゲート電圧Ｖｇが０Ｖよりも高い電圧でドレイン電流Ｉｄが流れ始める、いわゆるノーマリオフの特性を示す。当該電気特性から計算された移動度は約４０［ｃｍ２／Ｖｓ］である。
図１２は、本発明の一実施形態に係る半導体装置の真性移動度の膜厚依存性を示す図である。図１２では、半導体装置１０において、金属酸化物層１３０の厚さが０ｎｍ～１５ｎｍの場合の真性移動度が示されている。
真性移動度は、トランジスタの実効的なチャネル長に対する移動度を示すものであり、図１１に示す電気特性から得られる移動度のチャネル長Ｌ依存性を示すデータから算出することができる。具体的には、チャネル長Ｌを横軸、移動度を縦軸とするグラフにプロットされたデータ（Ｌ長依存性）に対してＴＬＭ解析を行うことによって真性移動度を算出することができる。
図１２に示すように、金属酸化物層１３０を１ｎｍ成膜することによって、金属酸化物層１３０が設けられていない場合（０ｎｍの条件）に比べて真性移動度が向上する。さらに、金属酸化物層１３０を２ｎｍ以上成膜することによって、真性移動度はさらに向上する。金属酸化物層１３０の厚さが２ｎｍ～４ｎｍの場合、金属酸化物層１３０の厚さの増加に伴って真性移動度が増加している。この結果から、金属酸化物層１３０が１ｎｍ以上形成されていれば、真性移動度向上の効果を得ることができる。一方、金属酸化物層１３０の厚さが５ｎｍ以上の場合、当該厚さが４ｎｍの場合に比べて真性移動度が低い傾向がある。金属酸化物層１３０の厚さが５ｎｍ以上の場合、ゲート絶縁層１１０、１２０から拡散された水素をブロックする機能が強くなるが、一方で金属酸化物層１３０と酸化物半導体層１４０との界面における欠陥準位が増加するため、真性移動度が低下したと考えられる。ただし、金属酸化物層１３０の厚さが１５ｎｍの場合であっても、金属酸化物層１３０がない場合に比べて真性移動度は高い。
図１３は、本発明の一実施形態に係る半導体装置の電気特性及び信頼性試験結果の膜厚依存性を示す図である。図１３では、半導体装置１０において、金属酸化物層１３０の厚さが０ｎｍ～１５ｎｍの場合の電気特性及び信頼性試験結果が示されている。図１３に示す電気特性は、初期特性におけるしきい値電圧（Ｖｔｈ＿ｉｎｉ）である。図１３に示す信頼性試験結果は、Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ（ＰＢＴＳ）によるしきい値電圧の変動量（ΔＶｔｈ）である。Ｖｔｈ＿ｉｎｉは「◇」で示されている。ΔＶｔｈは「棒グラフ」で示されている。
ＰＢＴＳ信頼性試験の条件は以下の通りである。
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝２．５μｍ／２．５μｍ
・光照射条件：照射無し（暗室）
・ゲート電圧：＋３０Ｖ
・ソース及びドレイン電圧：０Ｖ
・ストレス印加時のステージ温度：８５℃
・ストレス時間：１０００ｓｅｃ
図１３に示すように、Ｖｔｈ＿ｉｎｉは、金属酸化物層１３０の厚さが３ｎｍ、４ｎｍの場合で僅かに負の値であるが、その他の場合では正の値である。つまり、ほとんどの場合でノーマリオフの電気特性が得られている。金属酸化物層１３０の厚さが１～４ｎｍの場合におけるΔＶｔｈは、２Ｖ以下の良好な値を示している。特に、金属酸化物層１３０の厚さが１～３ｎｍの場合におけるΔＶｔｈは、金属酸化物層１３０が設けられていない場合におけるＶｔｈに比べて小さい。
図１４は、本発明の一実施形態に係る半導体装置の電気特性及び信頼性試験結果の相関関係を膜厚毎にプロットした図である。図１４において、横軸はＶｔｈ＿ｉｎｉであり、縦軸はΔＶｔｈである。図１４に示すように、金属酸化物層１３０の厚さの増加に伴い矢印Ａに沿った挙動を示すが、金属酸化物層１３０の厚さが４ｎｍである場合の境に、矢印Ｂに沿った挙動を示す。つまり、金属酸化物層１３０の厚さが５ｎｍ以上である場合、ＰＢＴＳ信頼性試験によるΔＶｔｈが大きくなってしまう傾向が確認される。上記の結果から、金属酸化物層１３０の厚さは４ｎｍ以下であることが好ましい。
上記のように、金属酸化物層１３０の厚さが増加することに伴い、ΔＶｔｈが増加するのは、金属酸化物層１３０の膜中に存在する欠陥準位に起因すると考えられる。
上記の結果から、金属酸化物層１３０の厚さは１ｎｍ以上４ｎｍ以下、又は１ｎｍ以上３ｎｍ以下であることが好ましい。
以上のように、本実施形態に係る半導体装置１０によると、金属酸化物層１３０の厚さを上記の範囲にすることによって、移動度が高く、かつ信頼性試験結果が良好な半導体装置１０を実現することができる。
［２．第２実施形態］
図１５～図１９を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、上記の第１実施形態で説明した半導体装置１０が液晶表示装置の回路に適用された構成について説明する。
［２－１．表示装置２０の概要］
図１５は、本発明の一実施形態に係る表示装置の概要を示す平面図である。図１５に示すように、表示装置２０は、アレイ基板３００、シール部３１０、対向基板３２０、フレキシブルプリント回路基板３３０（ＦＰＣ３３０）、及びＩＣチップ３４０を有する。アレイ基板３００及び対向基板３２０はシール部３１０によって貼り合わせられている。シール部３１０に囲まれた液晶領域２２には、複数の画素回路３０１がマトリクス状に配置されている。液晶領域２２は、後述する液晶素子３１１と平面視において重なる領域である。
シール部３１０が設けられたシール領域２４は、液晶領域２２の周囲の領域である。ＦＰＣ３３０は端子領域２６に設けられている。端子領域２６はアレイ基板３００が対向基板３２０から露出された領域であり、シール領域２４の外側に設けられている。シール領域２４の外側とは、シール部３１０が設けられた領域及びシール部３１０によって囲まれた領域の外側を意味する。ＩＣチップ３４０はＦＰＣ３３０上に設けられている。ＩＣチップ３４０は各画素回路３０１を駆動させるための信号を供給する。
［２－２．表示装置２０の回路構成］
図１６は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図１６に示すように、画素回路３０１が配置された液晶領域２２に対してＤ１方向（列方向）に隣接する位置にはソースドライバ回路３０２が設けられており、液晶領域２２に対してＤ２方向（行方向）に隣接する位置にはゲートドライバ回路３０３が設けられている。ソースドライバ回路３０２及びゲートドライバ回路３０３は、上記のシール領域２４に設けられている。ただし、ソースドライバ回路３０２及びゲートドライバ回路３０３が設けられる領域はシール領域２４に限定されず、画素回路３０１が設けられた領域の外側であれば、どの領域でもよい。
ソースドライバ回路３０２からソース配線３０４がＤ１方向に延びており、Ｄ１方向に配列された複数の画素回路３０１に接続されている。ゲートドライバ回路３０３からゲート配線３０５がＤ２方向に延びており、Ｄ２方向に配列された複数の画素回路３０１に接続されている。
端子領域２６には端子部３０６が設けられている。端子部３０６とソースドライバ回路３０２とは接続配線３０７で接続されている。同様に、端子部３０６とゲートドライバ回路３０３とは接続配線３０７で接続されている。ＦＰＣ３３０が端子部３０６に接続されることで、ＦＰＣ３３０が接続された外部機器と表示装置２０とが接続され、外部機器からの信号によって表示装置２０に設けられた各画素回路３０１が駆動する。
第１実施形態に示す半導体装置１０は、画素回路３０１、ソースドライバ回路３０２、及びゲートドライバ回路３０３に含まれるトランジスタとして用いられる。
［２－３．表示装置２０の画素回路３０１］
図１７は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図１７に示すように、画素回路３０１は半導体装置１０、保持容量３５０、及び液晶素子３１１などの素子を含む。半導体装置１０はゲート電極１６０、ソース電極２０１、及びドレイン電極２０３を有する。ゲート電極１６０はゲート配線３０５に接続されている。ソース電極２０１はソース配線３０４に接続されている。ドレイン電極２０３は保持容量３５０及び液晶素子３１１に接続されている。本実施形態では、説明の便宜上、符号「２０１」で示された電極をソース電極といい、符号「２０３」で示された電極をドレイン電極というが、符号「２０１」で示された電極がドレイン電極として機能し、符号「２０３」で示された電極がソース電極として機能してもよい。
［２－４．表示装置２０の断面構造］
図１８は、本発明の一実施形態に係る表示装置の断面図である。図１８に示すように、表示装置２０は、半導体装置１０が用いられた表示装置である。本実施形態では、半導体装置１０が画素回路３０１に用いられた構成を例示するが、半導体装置１０がソースドライバ回路３０２及びゲートドライバ回路３０３を含む周辺回路に用いられてもよい。以下の説明において、半導体装置１０の構成は図１に示す半導体装置１０と同様なので、説明を省略する。
ソース電極２０１及びドレイン電極２０３の上に絶縁層３６０が設けられている。絶縁層３６０の上に、複数の画素に共通して設けられる共通電極３７０が設けられている。共通電極３７０の上に絶縁層３８０が設けられている。絶縁層３６０、３８０には開口３８１が設けられている。絶縁層３８０の上及び開口３８１の内部に画素電極３９０が設けられている。画素電極３９０はドレイン電極２０３に接続されている。
図１９は、本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。図１９に示すように、共通電極３７０は、平面視で画素電極３９０と重なる重畳領域と、画素電極３９０と重ならない非重畳領域とを有する。画素電極３９０と共通電極３７０との間に電圧を供給すると、重畳領域の画素電極３９０から非重畳領域の共通電極３７０に向かって横電界が形成される。この横電界によって液晶素子３１１に含まれる液晶分子が動作することで、画素の階調が決定される。
［３．第３実施形態］
図２０及び図２１を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。本実施形態では、上記の第１実施形態で説明した半導体装置１０が有機ＥＬ表示装置の回路に適用された構成について説明する。表示装置２０の概要及び回路構成は図１５及び図１６に示すものと同様なので、説明を省略する。
［３－１．表示装置２０の画素回路３０１］
図２０は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２０に示すように、画素回路３０１は駆動トランジスタ１１、選択トランジスタ１２、保持容量２１０、及び発光素子ＤＯなどの素子を含む。駆動トランジスタ１１及び選択トランジスタ１２は半導体装置１０と同様の構成を備えている。選択トランジスタ１２のソース電極は信号線２１１に接続され、選択トランジスタ１２のゲート電極はゲート線２１２に接続されている。駆動トランジスタ１１のソース電極はアノード電源線２１３に接続され、駆動トランジスタ１１のドレイン電極は発光素子ＤＯの一端に接続されている。駆動トランジスタ１１のゲート電極は選択トランジスタ１２のドレイン電極に接続されている。発光素子ＤＯの他端はカソード電源線２１４に接続されている。保持容量２１０は駆動トランジスタ１１のゲート電極及びドレイン電極に接続されている。信号線２１１には、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線２１２には、上記の階調信号を書き込む画素行を選択する信号が供給される。
［３－２．表示装置２０の断面構造］
図２１は、本発明の一実施形態に係る表示装置の断面図である。図２１に示す表示装置２０の構成は、図１８に示す表示装置２０と類似しているが、図２１の表示装置２０の絶縁層３６０よりも上方の構造が図１８の表示装置２０の絶縁層３６０よりも上方の構造と相違する。以下、図２１の表示装置２０の構成のうち、図１８の表示装置２０と同様の構成については説明を省略し、両者の相違点について説明する。
図２１に示すように、表示装置２０は、絶縁層３６０の上方に画素電極３９０、発光層３９２、及び共通電極３９４（発光素子ＤＯ）を有する。画素電極３９０は絶縁層３６０の上及び開口３８１の内部に設けられている。画素電極３９０の上に絶縁層３６２が設けられている。絶縁層３６２には開口３６３が設けられている。開口３６３は発光領域に対応する。つまり、絶縁層３６２は画素を画定する。開口３６３によって露出した画素電極３９０の上に発光層３９２及び共通電極３９４が設けられている。画素電極３９０及び発光層３９２は、各画素に対して個別に設けられている。一方、共通電極３９４は、複数の画素に共通して設けられている。発光層３９２は、画素の表示色に応じて異なる材料が用いられる。
第２実施形態及び第３実施形態では、第１実施形態で説明した半導体装置を液晶表示装置及び有機ＥＬ表示装置に適用した構成について例示したが、これらの表示装置以外の表示装置(例えば、有機ＥＬ表示装置以外の自発光型表示装置又は電子ペーパ型表示装置)に当該半導体装置を適用してもよい。また、中小型の表示装置から大型の表示装置まで、特に限定することなく上記半導体装置の適用が可能である。
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の半導体装置及び表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：半導体装置、 １１：駆動トランジスタ、 １２：選択トランジスタ、 ２０：表示装置、 ２２：液晶領域、 ２４：シール領域、 ２６：端子領域、 １００：基板、 １０５：ゲート電極、 １１０、１２０：ゲート絶縁層、 １３０：金属酸化物層、 １４０：酸化物半導体層、 １４１：上面、 １４２：下面、 １４３：側面、 １５０：ゲート絶縁層、 １６０：ゲート電極、 １７０、１８０：絶縁層、 １７１、１７３：開口、 ２００：ソース・ドレイン電極、 ２０１：ソース電極、 ２０３：ドレイン電極、 ２１０：保持容量、 ２１１：信号線、 ２１２：ゲート線、 ２１３：アノード電源線、 ２１４：カソード電源線、 ３００：アレイ基板、 ３０１：画素回路、 ３０２：ソースドライバ回路、 ３０３：ゲートドライバ回路、 ３０４：ソース配線、 ３０５：ゲート配線、 ３０６：端子部、 ３０７：接続配線、 ３１０：シール部、 ３１１：液晶素子、 ３２０：対向基板、 ３３０：フレキシブルプリント回路基板（ＦＰＣ）、 ３４０：ＩＣチップ、 ３５０：保持容量、 ３６０、３６２、３８０：絶縁層、 ３６３、３８１：開口、 ３７０：共通電極、 ３９０：画素電極、 ３９２：発光層、 ３９４：共通電極、 ＣＨ：チャネル領域、 Ｄ：ドレイン領域、 ＤＯ：発光素子、 Ｌ：チャネル長、 Ｓ：ソース領域、 Ｗ：チャネル幅

Claims (9)

  1. 基板の上に設けられた、アルミニウムを主成分とする金属酸化物層と、
    前記金属酸化物層の上に設けられた酸化物半導体層と、
    前記酸化物半導体層と対向するゲート電極と、
    前記酸化物半導体層とゲート電極との間のゲート絶縁層と、を備え、
    前記金属酸化物層の厚さは１ｎｍ以上４ｎｍ以下である半導体装置。
  2. 前記金属酸化物層の厚さは１ｎｍ以上３ｎｍ以下である、請求項１に記載の半導体装置。
  3. 前記酸化物半導体層は、前記金属酸化物層に接する、請求項１に記載の半導体装置。
  4. 前記酸化物半導体層はパターニングされており、
    前記金属酸化物層の一部は、前記酸化物半導体層のパターンよりも外側に延びている、請求項１に記載の半導体装置。
  5. 前記金属酸化物層は、酸素及び水素に対するバリア性を備える、請求項１乃至４のいずれか一に記載の半導体装置。
  6. 前記基板と前記金属酸化物層との間に設けられ、酸素を含有する第１絶縁層をさらに備える、請求項１乃至４のいずれか一に記載の半導体装置。
  7. 前記第１絶縁層は、６００℃以下の熱処理によって酸素を放出する機能を備える、請求項６に記載の半導体装置。
  8. 前記金属酸化物層は、前記第１絶縁層と前記酸化物半導体層との間において、前記第１絶縁層及び前記酸化物半導体層の各々に接している、請求項６に記載の半導体装置。
  9. 前記基板と前記金属酸化物層との間に半導体層は存在しない、請求項１乃至４のいずれか一に記載の半導体装置。
JP2022145635A 2022-09-13 2022-09-13 半導体装置 Pending JP2024040960A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2022145635A JP2024040960A (ja) 2022-09-13 2022-09-13 半導体装置
TW112132291A TW202412323A (zh) 2022-09-13 2023-08-28 半導體裝置
KR1020230113638A KR102870475B1 (ko) 2022-09-13 2023-08-29 반도체 장치
CN202311123409.8A CN117712178A (zh) 2022-09-13 2023-09-01 半导体器件
EP23196138.4A EP4340042A1 (en) 2022-09-13 2023-09-08 Semiconductor device
US18/465,251 US20240088302A1 (en) 2022-09-13 2023-09-12 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022145635A JP2024040960A (ja) 2022-09-13 2022-09-13 半導体装置

Publications (2)

Publication Number Publication Date
JP2024040960A true JP2024040960A (ja) 2024-03-26
JP2024040960A5 JP2024040960A5 (ja) 2025-07-02

Family

ID=88016449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022145635A Pending JP2024040960A (ja) 2022-09-13 2022-09-13 半導体装置

Country Status (6)

Country Link
US (1) US20240088302A1 (ja)
EP (1) EP4340042A1 (ja)
JP (1) JP2024040960A (ja)
KR (1) KR102870475B1 (ja)
CN (1) CN117712178A (ja)
TW (1) TW202412323A (ja)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8653514B2 (en) * 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011158703A1 (en) * 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8871565B2 (en) 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8541266B2 (en) * 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2880690B1 (en) 2012-08-03 2019-02-27 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device with oxide semiconductor stacked film
TWI761605B (zh) 2012-09-14 2022-04-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
US9425217B2 (en) 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102556718B1 (ko) * 2015-06-19 2023-07-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그 제작 방법, 및 전자 기기
WO2017137869A1 (en) 2016-02-12 2017-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device

Also Published As

Publication number Publication date
CN117712178A (zh) 2024-03-15
KR20240036459A (ko) 2024-03-20
EP4340042A1 (en) 2024-03-20
KR102870475B1 (ko) 2025-10-15
US20240088302A1 (en) 2024-03-14
TW202412323A (zh) 2024-03-16

Similar Documents

Publication Publication Date Title
KR102801339B1 (ko) 반도체 장치
KR102870475B1 (ko) 반도체 장치
KR102898869B1 (ko) 반도체 장치
TWI902160B (zh) 半導體裝置及顯示裝置
US20250015189A1 (en) Semiconductor device
KR102733354B1 (ko) 반도체 장치의 제조 방법
KR102874155B1 (ko) 반도체 장치의 제조 방법
TWI841307B (zh) 半導體裝置之製造方法
US20240312999A1 (en) Semiconductor device
JP2024040960A5 (ja)
WO2023189493A1 (ja) 半導体装置
US20250022964A1 (en) Semiconductor device and display device
US20250022929A1 (en) Semiconductor device
WO2023189491A1 (ja) 半導体装置
WO2023189489A1 (ja) 半導体装置
JP2024139916A (ja) 半導体装置、表示装置、及び半導体装置の製造方法
WO2023189549A1 (ja) 半導体装置及び半導体装置の製造方法
WO2023223657A1 (ja) 半導体装置の製造方法
WO2023228616A1 (ja) 半導体装置
JPWO2023189487A5 (ja)

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250623

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20250904